CN101154435B - 半导体存储器及系统 - Google Patents

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Abstract

本发明涉及具有存储单元和连接到存储单元的字线的半导体存储器。其中，分别与存储块相对应地形成字译码器、字驱动器、和电压控制电路。字译码器产生提供给字驱动器的晶体管的栅极的字控制信号。电压控制电路，在相应存储块的访问时间段中将提供给字译码器的字控制信号高电平电压设为第一高电压，并在相应存储块的非访问时间段中将其设置为低于第一高电压的第二高电压。高电平电压只在与访问状态改变的存储块相对应的字控制电路中转换到第一高电压或第二高电压。因此，可以防止在与访问状态不变的存储块相对应的高电平电压线中出现浪费的充电/放电电流，并且可减小由于用以减小GIDL电流的电路操作而导致的充电/放电电流以及电流损耗。

Description

半导体存储器及系统
技术领域
本发明涉及具有存储单元和连接到该存储单元的字线的半导体存储器。
背景技术
近来，半导体存储器诸如DRAM、伪SRAM等，被用作安装在诸如移动电话等便携式设备上的工作存储器(work memory)。由于与SRAM的存储单元相比，DRAM的存储单元(动态存储单元)较小，所以DRAM的使用将降低制造成本。另一方面，为了增加保持在存储单元中的数据的电荷量并改进读余量(read margin)，具有动态存储单元的半导体存储器将字线的选通电压设置为高于电源电压的电压。
在其栅极被提供以高电压的晶体管中，易于发生栅致漏极漏电(GIDL)电流。由于GIDL电流根据栅极电压而在晶体管的衬底和漏极之间流动，所以栅极电压越大，GIDL电流变得越大。因此原因，在这种半导体存储器中，由于栅极接收到高电压的晶体管的GIDL而导致的待机电流的增加，这在字驱动器中是严重问题。特别地，在栅极接收到高电压的pMOS晶体管中，高电压被提供给衬底(阱)，因而漏极和衬底之间的电压差变大，并且GIDL电流趋于变大。(例如，第2005-158223号日本未审查专利申请公布)已经提出了这样的技术：在存储单元未被访问的待机时间段期间，降低提供给字驱动器的晶体管的栅极的高电压的电平，以减小GIDL电流和待机电流。
在上述技术中，提供高电压的电压线被接连接到所有字译码器。因此，存在问题，因为每次高电压的电平被转换时，电压线的电荷就被充电/放电，并且电流损耗增加。特别地，在半导体存储器内部自动地重复刷新操作的自刷新模式(待机模式)下，因为高电压电平的转换而引起充电/放电电流，所以待机电流增加。换言之，由于用以降低GIDL电流的电路操作而导致的充电/放电电流量，可能变得大于GIDL电流的减小量。
发明内容
本发明的目的在于，对应于访问状态、以最优方式控制高电压电平的转换，减小由于降低GIDL电流的电路操作而导致的充电/放电电流，并降低电流损耗。
在本发明的半导体存储器的实施例中，分别与存储块相对应地形成字控制电路，以激活/去活存储块的字线的电平。每个存储块具有存储单元和连接到存储单元的字线。每个字控制电路具有字译码器、字驱动器、和电压控制电路。字译码器在相应存储块的访问时间段中，将字控制信号激活到低电平电压，并且在相应存储块的非访问时间段中，将字控制信号去活到高电平电压。字驱动器具有分别在栅极接收字控制信号且其输出连接到字线的晶体管。通过使用晶体管，字驱动器在访问时间段中激活由地址选通的字线，并且在非访问时间段中去活字线。
在相应存储块的访问时间段中，电压控制电路将高电平电压线连接到第一高电压线，所述高电平电压线用以将用于字控制信号的高电平电压提供给字译码器，所述第一高电压线被提供以第一高电压。在相应存储块的非访问时间段中，电压控制电路执行用以将高电平电压线连接到第二高电压线的第一操作，低于第一高电压的第二高电压被提供给所述第二高电压线。
所述半导体存储器进一步包括刷新地址计数器，所述刷新地址计数器响应于内部刷新请求，顺次产生刷新地址，所述刷新地址指示所刷新的存储单元以及作为所刷新的存储单元所属的存储块的刷新块，其中：访问时间段具有响应于访问请求而访问存储单元的激活时间段，和禁止接受来自所述存储器以外的访问请求、并且响应于内部产生的刷新请求而刷新存储单元的自刷新时间段；与除所述刷新块之外的存储块相对应的所述电压控制电路执行第一操作；以及与所述刷新块相对应的所述电压控制电路执行第二操作，所述第二操作继续将所述高电平电压线连接到第一高电压线。
对应于存储块的访问状态，为每个存储块设定施加到字驱动器的晶体管的栅极的电压。换言之，只在与访问状态改变的存储块相对应的字控制电路中，将高电平电压线的电压转换到第一或第二高电压。因此，可防止在与访问状态没有改变的存储块相对应的高电平电压线中发生浪费的充电/放电电流，并且可以降低为了减小GIDL电流而进行的电路操作而导致的充电/放电电流，因而可以降低半导体存储器的电流损耗。
本发明还提供了一种包括上述半导体存储器和控制对所述半导体存储器的访问的控制器的系统。
附图说明
图1是示出了本发明的第一实施例的方框图；
图2是示出了图1所示的存储块的细节的方框图；
图3是示出了图2中用虚线框标明的区域的细节的电路图；
图4是示出了图1所示的字控制电路WCNT的概要的方框图；
图5是示出了图4所示的栅极控制电路、字译码器、和字驱动器的细节的电路图；
图6是示出了第一实施例的系统的方框图；
图7是示出了与执行读操作或写操作的存储块相对应的字控制电路的操作的时序图；
图8是示出了与没有执行读操作或写操作的存储块BLK相对应的字控制电路的操作的时序图；
图9是示出了与执行刷新操作的刷新块相对应的字控制电路的操作的时序图；
图10是示出了第一实施例的操作概要的示意图；
图11是示出了第一实施例的自刷新时间段中的操作的示例的示意图；
图12是示出了第一实施例的自刷新时间段中的操作的另一示例的示意图；
图13是示出了应用本发明之前的操作的示意图；
图14是示出了第一实施例中的操作的示例的时序图；
图15是示出了第一实施例中的操作的另一示例的时序图；
图16是示出了第一实施例中的自刷新时间段中的操作的时序图；
图17是示出了本发明的第二实施例中的字控制电路的细节的电路图；
图18是示出了第二实施例中的操作的概要的示意图；
图19是示出了本发明的第三实施例中的字控制电路的细节的电路图；
图20是示出了第三实施例中的操作的概要的示意图；
图21是示出了本发明的第四实施例中的字控制电路的细节的电路图；
图22是示出了第四实施例中的操作的概要的示意图；
图23是示出了本发明的第五实施例的方框图；
图24是示出了图23所示的字控制电路的细节的电路图；
图25是示出了第五实施例中的操作的概要的示意图；
图26是示出了本发明的第六实施例的方框图；
图27是示出了本发明的第七实施例的方框图；
图28是示出了本发明的第八实施例的方框图。
具体实施方式
下面，将利用附图来描述本发明的实施例。附图中的每个双圆圈表示外部终端。在附图中，用粗线示出的每条信号线由数条线组成。粗线连接到的块中的一些由多个电路组成。使用作为终端名称的相同的参考标号来表示通过外部终端提供的每个信号。使用作为信号名称的相同的参考标号来表示信号通过其被传送的每条信号线。以“Z”结尾的每个信号表示正逻辑。以“X”结尾的每个信号或以“/”开头的每个信号表示负逻辑。
图1示出了本发明的第一实施例。半导体存储器利用硅衬底上的CMOS工艺形成为伪SRAM。伪SRAM具有DRAM的存储核和SRAM的接口。伪SRAM在没有从外部接收刷新指令的情况下、在芯片内部周期性地执行刷新操作，并且保持写入存储单元的数据。伪SRAM被用作，例如，安装在移动电话中的工作存储器。根据由外部终端提供的指令信号CMD(读指令RD和写指令WR)来执行读操作和写操作。
上述伪SRAM具有指令输入电路10、刷新控制电路12、VPP发生电路14、VII发生电路16、VNN发生电路18、地址输入电路20、数据输入/输出电路22、操作控制电路24、地址转换电路26、和存储核28。顺便提及，在图1中，只示出了本发明的描述所必需的主要信号。
指令输入电路10(指令译码器)通过指令终端，接收指令信号CMD(例如，芯片使能信号/CE、写使能信号/WE、输出使能信号/OE等)。指令输入电路10对所接收到的指令信号CMD(访问请求)译码，并且输出内部指令信号ICMD(读指令RD和写指令WR)以使得存储核28工作。
刷新控制电路12具有刷新计时器和刷新地址计数器，但未示出。刷新计时器在预定时间段产生内部刷新请求信号RREQ(刷新指令)。刷新地址计数器根据刷新请求信号RREQ来计数，并且顺序地产生由多位组成的刷新地址信号RFA。刷新地址信号RFA是用以选通字线WL的行地址信号，稍后将描述。更详细地说，刷新地址信号RFA示出了进行刷新的存储单元MC和刷新块REFBLK(图10)，所述刷新块REFBLK为进行刷新的存储单元MC所属的存储块BLK(BLK0-3中的任一个)。
VPP发生电路14从通过外部终端提供的电源电压(外部电源电压)，产生高于电源电压的固定的升压电压VPP。升压电压VPP用作字线WL等的高电平电压。VII发生电路16(内部电源电压发生电路)通过逐步降低电源电压，来产生固定的内部电源电压VII。内部电源电压VII被提供给除以下电路之外的几乎所有电路：存储块BLK0-3，连接到外部终端的输入电路10、20和数据输入/输出电路22，以及电压发生电路14、16和18。
VNN发生电路18(负电压发生电路)利用电源电压和地电压产生固定的负电压VNN。负电压VNN用作字线WL等的低电平电压。VPP发生电路14、VII发生电路16、和VNN发生电路18产生固定的电压VPP、VII、和VNN，而不管电源电压的变化。
地址输入电路20接收由地址终端提供的地址信号ADD，并输出所接收到的信号、作为行地址信号RA和列地址信号CA。行地址信号RA用来选通字线WL。列地址信号CA用来选通位线BL(或/BL)。
在读操作时，数据输入/输出电路22将通过公共数据总线CDB、从存储核28传送的所读的数据，输出到数据终端DQ。在写操作时，数据输入/输出电路18接收由数据终端DQ提供的写数据，并且将所接收到的数据通过公共数据总线CDB传送到存储核28。
操作控制电路24具有判定器25，当内部指令信号ICMD和刷新请求信号RREQ输入异步地相互冲突时，所述判定器确定哪一个享有优先权。当响应刷新指令执行刷新操作时，操作控制电路24输出刷新信号REFZ。在响应从伪SRAM的外部所提供的读指令的读操作的间隔之间或者在响应写指令的写操作的间隔之间，由判定器25执行刷新操作。换言之，在伪SRAM内部自动地执行刷新操作。
操作控制电路24输出时序信号，例如字控制信号WLZ、锁定使能信号LEZ、位线复位信号BRS、列控制信号CLZ、开关控制信号BT等，用于响应于已经被判定器25确定具有优先权的内部指令信号ICMD(读指令RD和写指令WR)或者刷新请求信号RREQ(刷新指令)，来操作存储核28。另外，操作控制电路24输出基本时序信号RASZ，用于响应内部指令信号ICMD或刷新请求信号RREQ，使得存储核28执行访问操作(读操作、写操作、和刷新操作)。
字控制信号WLZ是用以选通字线WL的时序信号。锁定使能信号LEZ是用以操作存储核28内部的灵敏放大器SA的时序信号。位线复位信号BRS是用以操作存储核28内部的预充电电路PRE的时序信号。列控制信号CLZ是用以选通存储核28内部的列开关的时序信号，并且只响应内部指令信号ICMD而被输出。
当接收低电平刷新信号REFZ时(在读操作或写操作期间，或在待机期间)，地址转换电路26输出行地址信号RA、作为内部行地址信号IRA。当接收高电平刷新信号REFZ时(在刷新操作期间)，地址转换电路26输出刷新地址信号RFA、作为内部行地址信号IRA。换言之，在读操作和写操作期间，以及在待机期间，由外部提供的行地址信号RA被选中，而在刷新操作期间，内部产生的刷新地址信号RFA被选中。
存储核28具有多个存储块BLK(BLK0-3)、分别与存储块BLK0-3相对应的字控制电路WCNT、灵敏放大器SA、预充电电路PRE、列译码器CDEC、感应缓冲器(sense buffer)SB、写放大器WA等。
每个字控制电路WCNT具有电压控制电路VCNT、字译码器WDEC、1/4译码器QDEC、和字驱动器WDRV。电压控制电路VCNT将用作字线WL的高电平(激活电平)的字控制信号RDOUT的行驱动电压RDDRV(高电平电压)，输出到字译码器WDEC。电压控制电路VCNT的细节在图4和图5中示出。
字译码器WDEC根据来自操作控制电路24的时序信号(例如，WLZ信号)和内部行地址信号IRA的高位(但是，用于选通存储块BLK0-3的最高两位除外)组成的第一地址信号，将字控制信号RDOUT(字线控制信号)设为选通电平或者非选通电平。选通电平是负电压VNN。根据行驱动信号RDDRV的电压，非选通电平被设为第一高电压(例如，升压电压VPP)或第二高电压(例如，内部电源电压VII)。
1/4译码器QDEC(第二字译码器)对由内部行地址信号IRA的低两位组成的第二地址信号译码，并且当第二地址信号指示与来自操作控制电路24的时序信号(例如，WLZ信号)同步选通时，将译码信号WLDV设为选通电平(VPP)，并且当第二地址信号指示非选通时，将译码信号WLDV设为非选通电平(VNN)。
根据字控制信号RDOUT和译码信号WLDV，字驱动器WDRV将字线WL设为选通电平(VPP)或非选通电平(VNN)。
存储块BLK0-3中的每个都具有彼此相同的电路结构，具有多个布置成矩阵的动态存储单元MC、多条字线WL以及连接到存储单元MC的多个位线对BL、/BL。存储单元MC与DRAM的通用存储单元相同，具有用以将数据保持为电荷的电容器(存储节点)和布置在位线BL(或/BL)和电容器之间的传输晶体管。传输晶体管的栅极连接到字线WL。
灵敏放大器SA与锁定使能信号LEZ同步操作，且当锁定使能信号LEZ被激活时(在高电平期间)，放大位线BL、/BL之间的电压差。预充电电路PRE与位线复位信号BRS同步操作，且当存储核24没操作时将位线BL、/BL设为预定电压。
列译码器CDEC根据列地址信号CA选中分别连接位线BL、/BL和数据线DT的列开关，并且与列控制信号CLZ同步，导通所选中的列开关。感应缓冲器SB在读操作时放大数据线DT上的所读的数据的信号量，并将其输出到公共数据总线CDB。写放大器WA在写操作时放大公共数据总线CDB上的写数据的信号量，并将其输出到数据线DT。
图2示出了图1所示的存储块BLK0-3的细节。预充电电路PRE、连接开关BT、列开关CSW、和灵敏放大器SA被设置在存储块BLK0-3中的每个的两侧。换言之，布置在彼此相邻的一对存储块BLK(例如，BLK0-1)之间的灵敏放大器SA被所述的一对存储块BLK共享(共享灵敏放大器系统)。顺便提及，本发明可应用于为存储器块BLK0-3中的每个形成灵敏放大器SA的半导体存储器系统。
每个灵敏放大器SA与灵敏放大器激活信号PSA、NSA(PSA0-4、NSA0-4)同步操作。灵敏放大器激活信号PSA、NSA是与从图1所示的操作控制电路24输出的锁定使能信号LEZ同步的信号。灵敏放大器激活信号PSA、NSA的信号线被布线(wired)以用于灵敏放大器SA的每个块。每个列开关CSW与列开关信号CL(CL0-CL4)同步地将灵敏放大器SA的互补输出连接到数据线DT、/DT。列开关CL的信号线被布线成用于与数据终端DQ的位数相对应的每组列开关CSW。
连接开关BT中的每个与开关控制信号BT(BT0L-BT3L、BT0R-BT3R)同步操作。开关控制信号BT的信号线被布线成用于连接开关BT的每个块。预充电电路PRE中的每个与预充电控制信号BRS(BRS0L-BRS3L、BRS0R-BRS3R)同步地将位线BL和/BL连接到预充电电压线VPR。预充电控制信号BRS的信号线被布线成用于预充电电路PRE的每个块。
图3示出了图2中用虚线框所示的区域的细节。顺便提及，为了方便起见，在图3中，通过连接开关BT连接到位线BL、/BL的数据线也被称为位线BL、/BL。连接到字线WL的存储单元MC被连接到位线BL、/BL之一。由于此，当连接到位线BL的存储单元MC被访问时，位线/BL起基准电压线(预充电电压)的作用。
连接开关BT由nMOS晶体管构成。nMOS晶体管的源极/漏极之一连接到位线BL(或/BL)，且nMOS晶体管的源极/漏极的另一个连接到灵敏放大器SA。nMOS晶体管的栅极接收开关控制信号(BT1R、BT2L)。当接收到高逻辑电平开关控制信号BT时，连接开关BT将存储块BLK(BLK1-2)的位线BL、/BL连接到灵敏放大器SA。
预充电电路PRE中的每个由一对分别将互补的位线BL、/BL连接到预充电电压线VPR的nMOS晶体管以及将位线BL、/BL相互连接的nMOS晶体管构成。预充电电路PRE的nMOS晶体管的栅极接收预充电控制信号BRS(BRS1R、BRS2L)。当接收到高逻辑电平预充电控制信号BRS时，预充电电路PRE将预充电电压VPR提供给位线BL、/BL，并使位线BL、/BL的电压相等。
灵敏放大器SA由一对输入端和输出端彼此相连的CMOS反相器构成。每个CMOS反相器的输入端(晶体管的栅极)连接到位线BL(或/BL)。每个CMOS反相器都由图中横向并排布置的nMOS晶体管和pMOS晶体管构成。每个CMOS反相器的pMOS晶体管的源极接收灵敏放大器激活信号PSA(PSA2)。每个CMOS反相器的nMOS晶体管的源极接收灵敏放大器激活信号NSA(NSA2)。当灵敏放大器SA操作时，灵敏放大器激活信号PSA被设为高电平电压，而当灵敏放大器SA不操作时，则被设为预充电电压VPR。当灵敏放大器SA操作时，灵敏放大器激活信号NSA被设为低电平电压(例如，地电压)，而当灵敏放大器SA不操作时，则被设为预充电电压VPR。
列开关CSW由将位线BL连接到数据线DT的nMOS晶体管和将位线/BL连接到数据线/DT的nMOS晶体管构成。每个nMOS晶体管的栅极接收列开关信号CL(CL2)。在读操作期间，被灵敏放大器SA放大的位线BL、/BL上的所读的数据信号，通过列开关CSW传送到数据线DT、/DT。在写操作期间，通过数据线DT、/DT提供的写数据信号，通过位线BL、/BL被写入存储单元MC。数据线DT、/DT被连接到读放大器RA和写放大器WA。
图4示出了图1所示的字控制电路WCNT的概要。电压控制电路VCNT具有时序控制电路29和栅极控制电路30。栅极控制电路30、字译码器WDEC、和字驱动器WDRV的细节在图5中图示说明。
当根据行地址信号IRA检测到相应的存储块BLK被访问时，时序控制电路29与基本时序信号RASZ同步输出操作开始信号OPTSZ和操作终止信号OPTEZ。当其他存储块BLK被访问时，不输出操作开始信号OPTS或操作终止信号OPTEZ。
栅极控制电路30根据操作开始信号OPTSZ和操作终止信号OPTEZ，将行驱动信号RDDRV(RDDRV0-3)的电压设为升压电压VPP。行驱动信号RDDRV0-3的数目与存储块BLK0-3的数目相应。另外，当检测到相应存储块BLK为根据刷新地址信号RFA执行刷新操作的刷新块REFBLK时，栅极控制电路30将行驱动信号RDDRV的电压设为升压电压VPP。除上述情况以外，栅极控制电路30将行驱动信号RDDRV的电压设为，例如，内部电源电压VII。
每个字控制电路WCNT具有，例如，64个字译码器WDEC和256个字驱动器WDRV。换言之，相应于每个字译码器WDEC形成四个字驱动器WDRV。相应于256条字线WL(WL0、WL1、......、WL255)中的每条形成字驱动器WDRV。在读操作、写操作、或刷新操作期间，根据行地址信号IRA，为每个数据终端DQ选择字译码器WDEC中的任一个。所选择的字译码器WDEC将字控制信号RDOUT设为负电压VNN。未选中的字译码器WDEC将字控制信号RDOUT设置为升压电压VPP。
1/4译码器QDEC根据行地址信号RA的低两位(第二地址信号)，将译码信号WLDV(WLDV0-3)中的任一个从负电压VNN变化到升压电压VPP。四个译码信号WLDV共同输出到字控制电路WCNT中的多个字驱动器WDRV。在接收到负电压VNN的字控制信号RDOUT的四个字线驱动器WDRV中，接收到设为升压电平VPP的译码信号WLDV的字驱动器WDRV将字线WL设为升压电压VPP。换言之，根据行地址信号RA，一个字线驱动器WDRV激活以用于每个数据终端DQ且一条字线WL被选中。因此，存储单元MC的电容器和位线BL(或/BL)相连且执行读操作、写操作、或刷新操作。
图5示出了栅极控制电路30、字译码器WDEC、和字驱动器WDRV的细节。图中，附于晶体管的箭头的连接指向示出了阱区的电压。带有方向彼此相反的两个箭头的nMOS晶体管具有三阱结构。没有箭头的nMOS晶体管的衬底电压(阱区的电压)被设为地电压VSS。
栅极控制电路30具有NOR电路30a、nMOS晶体管30b、和pMOS晶体管30c。当操作开始信号OPTSZ、操作终止信号OPTEZ、和刷新块信号REFBLKZ中的任一个为高电平(VII)时，NOR电路30a输出为低电平(VSS)的操作信号OPTX。另外，当操作开始信号OPTSZ、操作终止信号OPTEZ、和刷新块信号REFBLKZ全部为高电平(VPP)时，NOR电路30a输出为高电平(VPP)的操作信号OPTX。
刷新块信号REFBLKZ由地址译码器产生，未示出，该地址译码器对刷新地址信号RFA译码。当相应存储块BLK为执行刷新操作的刷新块REFBLK时，刷新块信号REFBLKZ被激活。
当操作信号OPTX为高电平(VPP)时，nMOS晶体管30b输出为高电平(VII)的行驱动信号RDDRV。当操作信号OPTX为低电平(VSS)时，pMOS晶体管30c输出为高电平(VPP)的行驱动信号RDDRV。字线WL的高电平电压由行驱动信号RDDRV的电压来设置。
以这种方式，在相应存储块BLK的访问期间，栅极控制电路30(电压控制电路VCNT)将高电平电压线RDDRV连接到升压电压线VPP(第一高电压线)，所述高电平电压线RDDRV用于将字控制信号RDOUT的高电平电压提供给字译码器WDEC，所述升压电压线VPP被提供有升压电压VPP(第一高电压)。此外，在其他存储块BLK的访问(第一操作)期间，栅极控制电路30将高电平电压线RDDRV连接到内部电源电压线VII(第二高电压线)，例如，该内部电源电压线VII被提供有低于升压电压VPP的内部电源电压VII(第二高电压)。
顺便提及，当升压电压VPP被提供给pMOS晶体管30c的栅极时，pMOS晶体管30c的漏极和衬底分别被设为内部电源电压VII和升压电压VPP，且衬底和漏极之间的电压差小。由于此，几乎没有栅致漏电流GDIL流动。因此，不需要对pMOS晶体管30c采用应对GIDL的措施。
字译码器WDEC具有：译码器部分32a，其中pMOS晶体管和nMOS晶体管串联连接在升压电压线VPP和地线VSS之间、且译码器部分32a对行地址信号RA译码；锁存器32b，其连接到译码部分32a的输出端；pMOS晶体管32c，其栅极连接到锁存器32b的输出节点DECOUTZ；以及电平转换部分32d，其连接到输出节点DECOUTZ和pMOS晶体管32c的漏极。锁存器32b具有将输入信号的电平反相的功能。当输出节点DECOUTZ为低电平时，pMOS晶体管32c将字控制信号RDOUT的电平设为内部电源电压VII或升压电压VPP。当输出节点DECOUTZ为高电平(VPP)时，电平转换部分32d将字控制信号RDOUT的电平设为负电压VNN。
译码部分32a根据行地址信号RA(第一地址信号)的预译码信号RDEC(RDEC0-1)和时序信号TIMZ，输出字控制信号RDOUTZ。这里，访问时间段为执行读操作、写操作、或刷新操作的时间段。具体地说，当预译码信号RDEC全部为高电平，即，行地址信号RA显示被选中时，译码部分32a与时序信号TIMZ的高电平时间段同步地被激活，并且将输出节点DECOUTZ设为高电平(VPP)。此时，字译码器WDEC将字控制信号RDOUT设为负电压VNN(低电平电压)。时序信号TIMZ为，例如，与字控制信号WLZ同步的信号。
另外，当预译码信号RDEC中的任一个为低电平，即，在访问期间行地址信号RA显示未被选中时，译码部分32a将输出节点DECOUTZ维持在低电平(VSS)。此时，除用作刷新块REFBLK的一个存储块BLK之外的三个存储块BLK的字译码器WDEC，将字控制信号RDOUT设为内部电源电压VII(高电平电压)。刷新块REFBLK的字译码器WDEC将字控制信号RDOUT设为升压电压VPP(高电平电压)。
另一方面，在除访问时间段之外的时间段，所有译码部分32a的输出节点DECOUTZ被维持在低电平(VSS)。此时，除刷新块REFBLK之外的三个存储块BLK的字译码器WDEC将字控制信号RDOUT与行驱动信号RDDRV的电压一样地设为内部电源电压VII(高电平电压)。刷新块REFBLK的字译码器WDEC将字控制信号RDOUT与行驱动信号RDDRV的电压一样地设为升压电压VPP(高电平电压)。在待机期间，pMOS晶体管32c的栅极接收地电压VSS。结果，没有必要对pMOS晶体管32c采用应对GIDL的措施。
字驱动器WDRV具有：CMOS反相器34a，其将高电平(VPP电平或译码信号WLDV的VII电平)或低电平(VNN)输出到字线WL(WL0-3)；以及nMOS晶体管34b，其根据字复位信号WLRST(WLRST0-3)，将字线WL连接到负电压线VNN。当pMOS晶体管34c的栅极接收到负电压VNN(低电平电压)的字控制信号RDOUT时，字驱动器WDRV将连接到pMOS晶体管34c的漏极(输出端)的字线WL的电平激活到升压电压VPP(高电平电压)，并且当栅极接收到升压电压VPP或内部电源电压VII的字控制信号RDOUT时，字线驱动器WDRV将字线WL的电平去活为负电压VNN(低电平电压)。
当字复位信号WLRST为高电平(VII)时，字线WL的电平被保持在非选通电平(VNN)。字复位信号WLRST为相位与译码信号WLDV的相位相反的信号，且分别在字驱动器WDRV中产生。
图6示出了第一实施例中的系统SYS。顺便提及，与图6中的系统相同的系统也被构造于稍后将描述的实施例中。系统SYS被形成为，例如，在集成于硅衬底上的封装SiP(系统级封装)中的系统。SiP具有图1所示的伪SRAM、闪速存储器FLASH、访问闪速存储器FLASH的存储器控制器MCNT、以及控制整个系统的CPU(控制器)。所述CPU、伪SRAM、和存储器控制器MCNT通过系统总线SBUS相互连接。SiP可以通过外部总线连接到更高级别的系统。CPU输出指令信号CMD、地址信号ADD、和写数据信号DQ，以便访问伪SRAM、并从伪SRAM接收所读的数据信号DQ。
图7示出了与执行读操作或写操作的存储器块BLK(选通块)相对应的字控制电路WCNT的操作。由于存储块BLK不是刷新块REFBLK，所以不执行刷新操作。
首先，图4所示的时序控制电路29与基本时序信号RASZ(图7(a、b))相同步地分别输出操作开始信号OPTSZ和操作终止信号OPTEZ。操作开始信号OPTSZ的上升沿表示访问时间段ACS的起点，操作终止信号OPTEZ的下降沿表示访问时间段ACS的终点。操作开始信号OPTSZ和操作终止信号OPTEZ是高电平时间段彼此交叠的信号。访问时间段ACS为执行读操作RD、写操作WR、或刷新操作REF(图9)的时间段。
在操作开始信号OPTSZ或操作终止信号OPTEZ的高电平时间段中，除刷新块REFBLK之外的存储块BLK中，操作信号OPTX被激活为低电平(图7(c))。当操作信号OPTX被去活时，行驱动信号RDDRV被设为内部电源电压VII，而当操作信号OPTX被激活时，被设为升压电压VPP(图7(d))。
与将要访问的字线WL相对应的字译码器WDEC与时序信号TIMZ同步地将字控制信号RDOUT设为低电平(VNN)(图7(e))。由于此，与将要访问的字线WL相对应的字控制信号RDOUT在访问时间段ACS的起点和终点，变化为升压电压VPP，并且在访问时间段ACS中被维持在负电压VNN。
1/4译码器QDEC将与内部行地址信号IRA的较低两位相对应的译码信号WLDV之一(例如，WLDV0)，由低电平(VNN)改变为高电平(VPP)(图7(f))。接收高电平译码信号WLDV的字驱动器WDRV与译码信号WLDV同步地去活字复位信号WLRST(图7(g))。在接收低电平字控制信号RDOUT的四个字驱动器WDRV中，接收高电平(VPP)译码信号WLDV的字驱动器WDRV与图中用粗虚线标示出的译码信号WLDV同步地将字线WL(例如，WL0)改变为升压电压VPP。由于此，访问操作(读操作或写操作)被执行。顺便提及，虽然没有具体示意性示出，但是在接收低电平字控制信号RDOUT的四个字驱动器WDRV中，接收低电平译码信号WLDV的三个字线驱动器WDRV将字复位信号WLRST保持在高电平、并将字线WL保持在负电压VNN。因此，不执行访问操作。
当字驱动器WDRV操作以执行读操作或写操作时，pMOS晶体管34c(图5)的栅极接收升压电压VPP的时间段较短。因此，流过选通块的pMOS晶体管34c的GIDL电流非常小。
图8示出了与没有执行读操作或写操作的存储块BLK(非选通块)相对应的字控制电路WCNT的操作。由于这个存储块BLK不是刷新块REFBLK，所以不执行刷新操作。省略了与图7中相同的操作的详细描述。由虚线表示出的访问时间段ACS示出了其他存储块的访问操作。
在与非选通块相对应的字控制电路WCNT中，操作开始信号OPTSZ和操作终止信号OPTEZ被保持在低电平(图8(a、b))。因此，操作信号OPTX被保持在高电平(图8(c))并且行驱动信号RDDRV被设为内部电源电压VII(图8(d))。
字译码器WDEC将字控制信号RDOUT保持在与行驱动信号RDDRV相同的高电平(VII)(图8(e))。字驱动器WDRV将字线WL保持在低电平(VNN)(图8(f))，并且将字复位信号WLRST保持在高电平(图8(g))。以这种方式，在非选通块中，pMOS晶体管34c(图5)的栅极一直接收内部电源电压VII。因此，几乎没有GIDL电流流过非选通块的pMOS晶体管34c。而且，在非选通块中，由于操作信号OPTX的电平不改变，所以传送行驱动信号RDDRV的高电平电压线RDDRV的电压不变化。换言之，在未被访问的存储块BLK中，可以防止电荷被充电到高电平电压线RDDRV或从高电平电压线RDDRV放电。由于GIDL电流被减小且高电平电压线RDDRV的充电/放电电流被减小，所以可以降低伪SRAM的电流损耗。
图9示出了与执行刷新操作的存储块BLK(刷新块REFBLK)相对应的字控制电路WCNT的操作。省略了与图7中所示的操作相同的操作的详细解释。顺便提及，除刷新块REFBLK之外的存储块BLK(非选通块)的操作与图8中所示的操作相同。
在与刷新块REFBLK相对应的栅极控制电路30(图5)中，不管操作开始信号OPTSZ和操作终止信号OPTEZ的电平如何，操作信号OPTX根据高电平刷新块信号REFBLKZ被保持在低电平(图9(a))。因此，行驱动信号RDDRV总是被设为升压电压VPP(图9(b))。换言之，在本实施例中，防止了行驱动信号RDDRV与刷新操作REF的开始同步地从内部电源电压VII充电到升压电压VPP。另外，防止了行驱动信号RDDRV与刷新操作REF的终止同步地从升压电压VPP变化到内部电源电压VII。
因此，伴随着刷新操作REF，可以防止行驱动信号线RDDRV充电或放电。与之相比，传统地，行驱动信号线RDDRV通常被布线成公共地用于所有存储块。因此，发生在用于每个刷新操作REF的行驱动信号线RDDRV中的充电/放电电流通常较大。
与将要访问的字线WL相对应的用于刷新操作的字译码器WDEC与时序信号TIMZ同步地将字控制信号RDOUT设为低电平(VNN)(图9(c))。因此，在访问时间段ASC中，与将要访问的字线WL相对应的字控制信号RDOUT被维持在低电平(VNN)。译码信号WLDV、字线WL、和字复位信号WLRST的波形与图7中的它们的波形相同。
在执行刷新操作的刷新块REFBLK中，当没有执行刷新操作REF时，pMOS晶体管34c(图5)的栅极接收升压电压VPP。因此，基本上与通常的GIDL电流量相同的GIDL电流量流过刷新块REFBLK的pMOS晶体管34c。然而，如图8所示，在除刷新块REFBLK之外的三个存储块BLK中，行驱动信号线RDDRV被设为内部电源电压VII。因此，几乎没有GIDL电流流过pMOS晶体管34c。而且，因为行驱动信号线RDDRV的电压只在刷新块REFBLK中被转换，所以流过行驱动信号线RDDRV的充电/放电电流减小。结果，可以减小只周期性地执行刷新操作REF的自刷新时间段SREF(待机时间段STBY)的电流损耗(待机电流)。
图10示出了第一实施例中的操作概要。在这个示例中，操作模式从自刷新模式SREF(待机模式STBY)转换到激活模式ACTV、且再次转换到自刷新模式SREF。操作模式通过芯片使能信号/CE1转换。在下面描述中，芯片使能信号/CE1为高电平的时间段也被称为自刷新时间段SREF，芯片使能信号/CE1为低电平的时间段也被称为激活时间段ACTV。图中，在地址信号ADD右侧示出的BLK0-3的矩形框示出了执行访问操作(REF、RD、或WR)的存储块BLK。
在自刷新时间段SREF中，只自动地执行刷新操作REF。在激活时间段ACTV中，分别响应读指令RD和写指令WR来执行读操作和写操作。另外，在激活时间段ACTV中，刷新操作REF也被执行。
存储块BLK0-3被依次转换为执行刷新操作REF的刷新块REFBLK。可以用每一刷新操作REF转换刷新块REFBLK(图11)或者可以用预定次数的刷新操作REF转换刷新块REFBLK(图12)。
当不是刷新块REFBLK时，除访问时间段(RD、WR、REF)之外，在存储块BLK0-3的每一个中的行驱动信号线RDDRV被设为内部电源电压VII。换言之，与不是刷新块REFBLK的存储块BLK相对应的电压控制电路VCNT的栅极控制电路30执行第一操作，所述第一操作用于在相应存储块BLK的访问时间段中将行驱动信号线RDDRV连接到升压电压线VPP，并在相应存储块BLK的非访问时间段将行驱动信号线RDDRV连接到内部电源电压线VII。
另外，在刷新块REFBLK中，存储块BLK0-3中的每个的行驱动信号线RDDRV被设为升压电压VPP。换言之，与刷新块REFBLK相对应的电压控制电路VCNT的栅极控制电路30执行第二操作，所述第二操作用于继续将行驱动信号线RDDRV连接到升压电源线VPP。图中，与存储块BLK0-2相对应的电压控制电路VCNT执行第一操作，且与存储块BLK3相对应的电压控制电路VCNT执行第二操作。
在自刷新时间段SREF中，行驱动信号线RDDRV的电平的转换时序只在其被设置为刷新块REFBLK时以及在其由刷新块REFBLK释放时。因此，通过行驱动信号线RDDRV的充电/放电电流的出现频率低。
在激活时间段ACTV中，当执行读操作RD或写操作WR时，相应存储块BLK的行驱动信号线RDDRV只在访问时间段内，从内部电源电压VII变化为升压电压VPP。然而，在刷新块REFBLK中，行驱动信号线RDDRV被固定为升压电压VPP。
图11示出了第一实施例中自刷新时间段SREF中的操作的示例。在这个示例中，产生刷新地址RFA的刷新地址计数器用低两位RFA0-1表示存储块BLK，并用高八位RFA2-9表示字线WL。因此，对于每个刷新操作REF，刷新块REFBLK被依次转换为存储块BLK0-3。
图12示出了第一实施例中自刷新时间段SREF中的操作的另一示例。在这个示例中，刷新地址计数器用低八位RFA0-7表示字线WL，并用高两位RFA8-9表示存储块BLK。因此，每当各个存储块BLK0-3的所有的字线WL被刷新操作REF选中时，刷新块REFBLK被依次转换为另一个。顺便提及，在图15中，将在假设指示字线WL的刷新地址RFA仅包括低两位RFA0-1的基础上给出描述。换言之，存储块BLK0-3中的每个具有四条字线WL。
如图12所示，通过将选通存储块BLK0-3的位指定为刷新地址RFA的较高部分，可以减小行驱动信号线RDDRV的电平转换到VPP或VII的频率。因此，可以进一步减小自刷新时间段SREF中的待机电流。
图13示出了应用本发明之前的操作。图13中的操作与图10中的操作相对应。在本发明之前，行驱动信号线RDDRV被布线成公共地用于存储块BLK0-3。因此，当存储块BLK0-3中的任一个被访问(RD、WD、或REF)时，所有存储块BLK0-3的行驱动信号RDDRV被从内部电源电压VII转换为升压电压VPP。因此，流过行驱动信号线RDDRV的充电/放电电流与图10中的电流相比更大。在图10和图13中，如果假定VPP的矩形框数代表充电/放电的次数，则可以通过本发明的应用而将充电/放电的次数减小到四分之一。
图14示出了第一实施例中的操作示例。在这个示例中，读指令RD被顺次提供且顺次执行存储块BLK2、BLK1、BLK3、和BLK2的读操作。此时，执行刷新操作的刷新块REFBLK为存储块BLK1。因此，在存储块BLK1中执行响应于发生在第一读指令RD之后的刷新请求信号RREQ的刷新操作REF。行驱动信号RDDRV和字控制信号RDOUT的后缀数字与存储块BLK0-3的数字相对应。
与作为刷新块REFBLK的存储块BLK1相对应的行驱动信号线RDDRV1被设为升压电压VPP。因此，在存储块BLK1的读操作RD和刷新操作REF中，从被选通的字译码器WDEC输出的字控制信号RDOUT1从升压电压VPP变化为负电压VNN(图14(a、b))。从没有选通的字译码器WDEC输出的字控制信号RDOUT1被保持在升压电压VPP(图14(c))。
在除刷新块REFBLK之外的存储块BLK0、2、3中，行驱动信号线RDDRV(RDDRV2、3等)在非访问时间段中被设为内部电源电压VII(图14(d、e))，而在访问时间段ACS中被设为升压电压VPP(图14(f、g))。另外，在访问时间段ACS中，从被选通的字译码器WDEC输出的字控制信号RDOUT(RDOUT2、3等)顺次变为电压VII、VPP、VNN、VPP、和VII(图14(h、i))。从没有选通的字译码器WDEC输出的字控制信号RDOUT(RDOUT2、3等)顺次变为电压VII、VPP、和VII(图14(j、k))。
当读操作RD被执行时，通过图7所示的字线WL的激活，数据被从存储单元MC读出到位线BL(或/BL)(图14(I))。此后，灵敏放大器操作且位线BL、/BL之间的电压差被放大，数据被从数据终端DQ输出(图14(m))。除了数据没有从数据终端DQ输出之外，刷新操作REF与读操作RD相同。顺便提及，当代替读指令RD、提供写指令WR时，写数据通过数据终端DQ被输入到位线BL、/BL且被写入到存储单元MC。除数据信号DQ的输入/输出操作之外，写操作WR与读操作RD相同。
图15示出了第一实施例中的操作的另一示例。省略了与图14中的操作相同的操作的详细描述。在这个例子中，读指令RD被顺次提供且顺次执行存储块BLK1、BLK2、BLK1、和BLK2的读操作。响应于发生在第二读指令RD之后的刷新请求信号PREQ，刷新块REFBLK从存储块BLK1转换到存储块BLK2。
在刷新块REFBLK中，行驱动信号线RDDRV(RDDRV1或RDDRV2)被设为升压电压VPP(图15(a、b))。如图14所示，通过刷新块REFBLK的读操作RD和刷新操作REF，从被选通的字译码器WDEC输出的字控制信号RDOUT(RDOUT 1或RDOUT 2)从升压电压VPP变化为负电压VNN(图15(c、d))。
当刷新块REFBLK从存储块BLK1变化为存储块BLK2时，在与存储块BLK1相对应的栅极控制电路30中，刷新块信号REFBLKZ，未示出，从高电平变化为低电平。因此，行驱动信号线RDDRV1从升压电压VPP变化为内部电源电压VII(图15(e))。在与存储块BLK2相对应的栅极控制电路30中，刷新块信号REFBLKZ，未示出，从低电平变化为高电平。因此，行驱动信号线RDDRV2从内部电源电压VII变化为升压电压VPP(图15(f))。
在这个示例中，刷新块REFBLK与刷新请求信号RREQ同步地转换到另一个。然而，刷新块REFBLK可与刷新操作REF的完成同步地转换到另一个。在这种情况下，在存储块BLK1中执行响应于将刷新块REFBLK转换为另一个的刷新请求信号RREQ的刷新操作。此外，如图14所示，代替读指令RD，可以提供写指令WR。
图16示出了第一实施例中的自刷新操作时间段SREF中的操作。省略了与图14和图15所示的操作相同的操作的详细描述。自刷新时间段SREF是芯片使能信号/CE1被去活为高电平H、并且禁止接受访问指令(读指令RD和写指令WD)的时间段。
在自刷新操作时间段SREF中，只有响应刷新请求信号RREQ的刷新操作REF被执行。行驱动信号线RDDRV(RDDRV1或RDDRV2)的电压的转换操作与图15所示的转换操作相同。刷新操作REF与图9、图14、和图15所示的刷新操作相同。
如上所述，在第一实施例中，分别与存储块BLK0-3相对应地形成电压控制电路VCNT，并且根据每个存储块BLK0-3的访问状态，为存储块BLK0-3的每个设定施加到字驱动器WDRV的pMOS晶体管34c的栅极的电压。换言之，在除刷新块REFBLK之外的没有选通的块中，pMOS晶体管34c的栅极一直接收内部电源电压VII。因此，可以防止GIDL电流流过没有选通的块的pMOS晶体管34c。而且，在没有选通的块中，由于高电平电压线RDDRV的电压没有改变，所以可以防止电荷被充电到高电平电压线RDDRV/从高电平电压线RDDRV放电。以这种方式，由于GIDL电流被减小且高电平电压线RDDRV的充电/放电电流被减小，所以可以降低伪SRAM的电流损耗。
此外，在刷新块REFBLK中，行驱动信号线RDDRV被固定为升压电压VPP。因此，可以防止行驱动信号线RDDRV对于每个刷新操作REF被充电/放电。结果，特别地，可以减小在自刷新时间段SREF中伪SRAM的电流损耗(待机电流)。
图17示出了第二实施例中的字控制电路WCNT的细节。与在第一实施例中描述的元件相同的元件将被指定相同的标号，且它们的详细描述将省略。本发明实施例中的半导体存储器利用硅衬底上的CMOS工艺形成为伪SRAM。在本实施例中，栅极控制电路30A被形成以代替第一实施例中的栅极控制电路30。其它构造与第一实施例中的构造相同。
栅极控制电路30A具有NOR电路30d、nMOS晶体管30b、和pMOS晶体管30c。当操作开始信号OPTSZ和操作终止信号OPTEZ中的任一个为高电平(VII)时，NOR电路30d输出为低电平(VSS)的操作信号OPTX。在本实施例中，NOR电路30d不包括刷新块信号REFBLK的逻辑。因此，行驱动信号线RDDRV只在执行读操作RD、写操作WD、和刷新操作REF的访问时间段中被设为升压电压VPP。在除访问时间段之外的非访问时间段中，行驱动信号线RDDRV被设为内部电源电压VII。换言之，本实施例中的电压控制电路VCNT(栅极控制电路30A)仅执行第一实施例中的第一操作。
图18示出了第二实施例中的操作的概要。在这个示例中，芯片使能信号/CE1的提供时序、访问请求RD、WD的提供时序、刷新请求信号REF的产生时序、和刷新块REFBLK的转换与第一实施例(图10)中的相同。
在本实施例中，在自刷新时间段SREF中，存储块BLK0-3中的每个的行驱动信号线RDDRV只在执行刷新操作REF时被设为升压电压VPP。因此，在刷新块REFBLK中，当没有执行刷新操作REF时，行驱动信号线RDDRV被设为内部电源电压VII。
如上所述，在第二实施例中也可以获得与上述的第一实施例相同的效果。而且，当流过字线驱动器WDRV的pMOS晶体管34c的GIDL电流较大时，通过缩短升压电压VPP施加到晶体管34c的栅极的时间段，可以使待机电流，即自刷新时间段SREF中的电流损耗，最小化。
图19示出了本发明的第三实施例中的字控制电路WCNT的细节。与第一实施例和第二实施例中所描述的元件相同的元件将被指定相同标号，且它们的详细描述将省略。本实施例中的半导体存储器利用硅衬底上的CMOS工艺形成为伪SRAM。在本实施例中，栅极控制电路30的NOR门30a接收带有芯片使能信号/CE1的反相的逻辑电平的信号，而非刷新块信号REFBLK。因此，只在芯片使能信号/CE1被激活的激活时间段ACTV和执行刷新操作的访问时间段中，行驱动信号线RDDRV被设为升压电压VPP。在自刷新时间段SREF中，行驱动信号线RDDRV在除访问时间段之外的非访问时间段被设为内部电源电压VII。其它构造与第一实施例中的构造相同。
图20示出了第三实施例中的操作的概要。在这个实施例中，芯片使能信号/CE1的提供时序、访问请求RD和WD的提供时序、刷新请求信号REF的产生时序、以及刷新块REFBLK的转换与上述图10和图18中的相同。此外，除在激活时间段ACTV中，所有存储块BLK0-3中的电平都被设为升压电压VPP之外，行驱动信号线RDDRV的电平与第二实施例(图18)中的相同。
换言之，电压控制电路VCNT的栅极控制电路30在自刷新时间段SREF中执行第一操作，所述第一操作用于在相应存储块BLK的访问时间段中将行驱动信号线RDDRV连接到升压电压线VPP，以及在相应存储块BLK的非访问时间段中将其连接到内部电源电压线VII。此外，电压控制电路VCNT的栅极控制电路30执行用于在激活时间段ACTV中将行驱动信号线RDDRV连接到升压电源线VPP的第三操作。
如上所述，在第三实施例中也可以获得与在上述的第一和第二实施例中相同的效果。而且，通过防止在激活时间段ACTV中行驱动信号线RDDRV的电压的转换，可以减小激活时间段ACTV中的电流损耗。
另外，在激活时间段ACTV中，许多电路由于访问操作RD、WR、和REF而操作，因此，电流损耗大且易于产生噪声。可以通过防止在激活时间段ACTV中充电/放电电流出现在行驱动信号线RDDRV中，来减小峰值电流。因此，也可抑制噪声的出现。此外，由于峰值电流可被减小，所以电源线的线宽可被减小、且芯片尺寸可减小。
图21示出了第四实施例中的字控制电路WCNT的细节。与第一实施例和第二实施例中所描述的元件相同的元件将被指定相同标号，且它们的详细描述将省略。本实施例中的半导体存储器利用硅衬底上的CMOS工艺形成为伪SRAM。在本实施例中，栅极控制电路30的NOR门30a接收激活信号ACTZ，而非刷新块信号REFBLK。其它构造与第一实施例中的构造相同。
当响应读指令RD执行读操作时，读信号RDZ被激活。当响应写指令WR执行写操作时，写信号WRZ被激活。如图1所示，当执行刷新操作时，刷新信号REFZ被激活。结果，当在存储块BLK0-3的任一个中执行读操作RD、写操作WR、或刷新操作REF时，在芯片使能信号/CE1被激活的激活时间段ACT中，激活信号ACTZ被激活到高电平。因此，当执行读操作RD、写操作WR、或刷新操作REF时，在激活时间段ACTV中，所有存储块BLK0-3中，行驱动信号线RDDRV被设为升压电压VPP。
图22示出了第四实施例中的操作的概要。在这个示例中，芯片使能信号/CE1的提供时序、访问请求RD和WR的提供时序、刷新请求信号REF的产生时序、以及刷新块REFBLK的转移与上述图10和图18中的相同。此外，除了在激活时间段ACTV，在访问操作(RD，WR，或REF)时间段中，所有存储块BLK0-3中的电平都被设为升压电压VPP之外，行驱动信号线RDDRV的电平与第二实施例(图18)中的相同。
换言之，电压控制电路VCNT的栅极控制电路30在自刷新时间段SREF中执行第一操作，所述第一操作用于在相应存储块BLK的访问时间段中将行驱动信号线RDDRV连接到升压线VPP，以及在自刷新时间段SREF，在相应存储块BLK的非访问时间段中将其连接到内部电源电压线VII。此外，电压控制电路VCNT的栅极控制电路30执行第四操作，所述第四操作用于在激活时间段ACTV中，当存储块BLK0-3中的任一个被访问时，将所有存储块BLK0-3中的行驱动器信号线RDDRV连接到升压电压线VPP，以及当存储块BLK0-3都没有被访问时将它们连接到内部电源电压VII。
如上所述，在第四实施例中也可以获得与在上述的第一和第二实施例中相同的效果。具体地，在激活时间段ACTV中读指令RD和写指令WR的供给频率较小的系统中，可以减小升压电压VPP被提供给字驱动器WDRV的pMOS晶体管34c的栅极(图5)的时间段。这样，可以降低GIDL电流。
图23示出了本发明的第五实施例。与第一实施例中所描述的元件相同的元件将被指定相同标号，且它们的详细描述将被省略。本实施例中的半导体存储器利用硅衬底上的CMOS工艺形成为伪SRAM。在本实施例中，替代第一实施例中的操作控制电路24和存储核28，形成操作控制电路24B和存储核28B。在存储核28B中，电压控制电路VCNT的构造与第一实施例中的不同。
除第一实施例中的操作控制电路24的功能之外，操作控制电路24B具有输出读信号RDZ、写信号WRZ、和刷新终止信号RENDZ的功能。当响应读指令RD执行读操作时，读信号RDZ被激活。当响应写指令WR执行写操作时，写信号WRZ被激活。响应于刷新操作的完成激活刷新终止信号RENDZ。
图24示出了电压控制电路VCNT(VCNT0-3)的细节。电压控制电路VCNT0-3与存储块BLK0-3相对应。由于电压控制电路VCNT0-3彼此相同，所以将描述电压控制电路VCNT0。图中附在信号名称上的数字与存储块BLK0-3的数字相对应。
电压控制电路VCNT0具有锁存电路LT、连接到锁存电路LT的置位端SET的AND电路、连接到锁存电路LT的复位端RES的OR电路、以及nMOS晶体管30b和pMOS晶体管30c，从锁存电路LT的输出端Q(正逻辑)输出的操作信号OPT0X被连接到所述nMOS晶体管30b和pMOS晶体管30c的栅极。
AND电路接收刷新终止信号REND0Z和芯片使能信号/CE1。当存储块BLK0的刷新操作结束时，与刷新信号RENDZ的激活同步地激活刷新终止信号REND0Z。OR电路接收读信号RD0Z、写信号WR0Z、和刷新信号REF0Z。当执行存储块BLK0的读操作时，在读信号RDZ的激活时间段中激活读信号RD0Z。当执行存储块BLK0的写操作时，在写信号WRZ的激活时间段中激活写信号WR0Z。当执行存储块BLK0的刷新操作时，在刷新信号REFZ的激活时间段中激活刷新信号REF0Z。
当自刷新时间段SREF中在置位端SET接收到刷新终止信号REND0Z的激活时，锁存电路LT被置位，并将操作信号OPT0X设为高逻辑电平。此时，行驱动信号线RDDRV被设为内部电源电压VII。此外，当在复位端RES接收到读信号RD0Z、写信号WR0Z、或刷新信号REF0Z的激活时，锁存电路LT被复位，并将操作信号OPT0X设为低逻辑电平。此时，行驱动信号线RDDRV被设为升压电压VPP。
图25示出了第五实施例中的操作的概要。在这个示例中，芯片使能信号/CE1的提供时序、访问请求RD和WR的提供时序、刷新请求信号REF的产生时序、以及刷新块REFBLK的转移与上述图10和图18中的相同。
在本实施例中，如图24中所示，行驱动信号线RDDRV的电平与读操作RD、写操作WR、和刷新操作REF(锁存电路LT的复位)的起点同步地被设为升压电压VPP。另外，行驱动信号线RDDRV的电平与刷新操作REF(锁存电路LT的置位)的结束同步地被设置为内部电源电压VII。换言之，在激活时间段ACTV中，响应访问请求RD、WR、和REF，将行驱动信号线RDDRV的电平设为升压电压VPP，并且在自刷新时间段SREF中，根据刷新请求信号REF、响应刷新操作REF的结束将行驱动信号线RDDRV的电平设为内部电源电压VII。
图中，在激活时间段ACTV和紧接激活时间段ACTV的自刷新时间段SREF中，行驱动信号线RDDRV的电平被设为升压电压VPP的时间段是执行第五操作的时间段。在自刷新时间段SREF中，第五操作没有执行的时间段是执行第一操作的时间段。
如上所述，在第五实施例中也可以获得与上述第一和第二实施例中相同的效果。另外，可以减小行驱动信号线RDDRV的电压的转换频率，并且可以进一步降低发生在行驱动信号线RDDRV中的充电/放电电流。
图26示出了本发明的第六实施例。与第一实施例中所描述的元件相同的元件将被指定相同标号，且它们的详细描述将被省略。本实施例中的半导体存储器利用硅衬底上的CMOS工艺形成为伪SRAM。在本实施例中，替代第一实施例中的指令输入电路10和存储核28，形成了指令输入电路10C和存储核28C。另外，新形成了模式寄存器40。其它构造与第一实施例中的构造相同。在存储核28C中，电压控制电路VCNT的构造与第一实施例中的不同。
除第一实施例中的指令输入电路10的功能之外，指令输入电路10C还具有对指令信号CMD译码和识别模式寄存器置位指令MRS的功能。模式寄存器置位指令MRS是将模式寄存器40置位的指令。例如，根据与模式寄存器置位指令MRS一同被提供的地址信号RA和CA，将模式寄存器40置位。模式寄存器40根据置位值输出参数信号SPEC。此外，模式寄存器40输出另一模式信号，未示出，以改变存储器MEM的操作参数。例如，当图6所示的系统SYS加电启动时，模式寄存器40被CPU置位。
当参数信号SPEC指示第一参数时，电压控制电路VCNT执行与第一实施例中的操作相同的操作(第一操作和第二操作)。当参数信号SPEC指示第二参数时，电压控制电路VCNT禁止执行第一操作和第二操作，并维持所有存储块BLK0-3的行驱动信号线RDDRV与升压电压VPP的连接。例如，当参数信号SPEC指示第二参数时，不管刷新地址信号RFA为何，电压控制电路VCNT的栅极控制电路30(图4、图5)激活所有存储块BLK0-3中的刷新块信号REFBLKZ。由此，可以实现第二参数的操作。
如上所述，在上述的第六实施例中也可以获得与第一实施例中相同的效果。而且，根据模式寄存器40的置位值，可以将伪SRAM的操作参数设为第一参数或第二参数，在所述第一参数中，行驱动信号线RDDRV被转换为电压VPP和VII，在所述第二参数中，行驱动信号线RDDRV被固定在电压VPP。换言之，可以用单个设计数据来实现多种伪SRAM。
图27示出了本发明的第七实施例。与第一实施例和第六实施例中所描述的元件相同的元件将被指定相同标号，且它们的详细描述将被省略。本实施例中的半导体存储器利用硅衬底上的CMOS工艺形成为伪SRAM。在本实施例中，替代第一实施例中的存储核28，形成了第六实施例中的存储核28C。另外，新形成了编程电路42。其它构造与第一实施例中的构造相同。在存储核28C中，电压控制电路VCNT的构造与第一实施例中的不同。
例如，可从伪SRAM的外部对编程电路42编程，并且编程电路42具有与参数信号SPEC的逻辑相对应的熔丝。熔丝起可编程非易失性存储部分的作用。当熔丝未被编程时，编程电路42输出指示第一参数的参数信号SPEC。当熔丝被编程时，编程电路42输出指示第二参数的参数信号SPEC。例如，熔丝是可通过激光辐射来编程的熔丝。可替代地，熔丝可以是用过电压或过电流来编程的熔丝，或者可利用电可编程非易失性存储单元来构造。
如上所述，在上述的第七实施例中也可以获得与上述第一实施例和第六实施例中相同的效果。而且，在伪SRAM的制造过程中可以通过编程电路42对伪SRAM的产品参数进行编程。
图28示出了本发明的半导体存储器的第八实施例。与第一实施例中所描述的元件相同的元件将被指定相同标号，且它们的详细描述将被省略。本实施例中的半导体存储器利用硅衬底上的CMOS工艺形成为具有自刷新功能的DRAM。在普通操作模式，DRAM响应外部指令CMD执行读操作、写操作、或刷新操作(自动刷新操作)。在自刷新时间段SREF中，DRAM响应于由刷新控制电路12D周期性地输出的刷新请求信号RREQ执行刷新操作。第八实施例中的系统SYS通过用DRAM替换图6中的伪SRAM而形成。
在本实施例中，代替第一实施例中的指令输入电路10、刷新控制电路12、和操作控制电路24，形成了指令输入电路10D、刷新控制电路12D、和操作控制电路24D。其它构造与第一实施例中的构造相同。除了响应自动刷新指令AREF执行在激活时间段ACTV中的刷新操作REF之外，DRAM的操作与第一实施例(图7至图12、图16)中的操作相同。换言之，DRAM执行第一操作，所述第一操作用于在相应存储块BLK的访问时间段中，将高电平电压线RDDRV设为升压电压VPP，且在其他存储块BLK的访问时间段中，将其设为内部电源电压VII。
另外，在激活时间段ACTV中，响应自动刷新指令AREF，而不是响应刷新请求信号RREQ来转换刷新块REFBLK。因此，上述的图14和图15中的刷新请求信号RREQ将在示出通过用自动刷新指令AREF替换的本实施例的操作的方框图中示出。
指令输入电路10D(指令译码器)接收通过指令终端提供的指令信号CMD(例如，芯片使能信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写使能信号/WE等)。指令输入电路10D对所接收的指令信号CMD译码，并输出内部指令信号ICMD(读指令RD、写指令WR、自动刷新指令AREF)用以操作存储核28。
刷新控制电路12D具有与图1中的刷新控制电路12相同的刷新计时器和刷新地址计数器。然而，刷新控制电路12D只在自刷新模式信号SRMDZ的激活时间段才致使刷新计时器(未示出)操作并产生刷新请求信号RREQ和刷新地址RFA。此外，刷新控制电路12D的刷新地址计数器与来自操作控制电路24D的刷新请求信号RREQ和刷新信号REFZ同步地操作。
只在DRAM的自刷新时间段SREF中激活自刷新模式信号SRMDZ。自刷新时间段SREF是从在指令终端CMD接收到自刷新指令直到接收到自刷新释放指令之间的时间段。
除图1中的操作控制电路24的功能之外，操作控制电路24D还具有响应自动刷新指令AREF执行刷新操作REF的功能。只在自刷新时间段SREF中产生刷新请求信号RREQ。在自刷新时间段SREF中，没有提供外部指令CMD(RD、WR、AREF)。因此，操作控制电路24D没有图1中的判定器25。
如上所述，在上述的第八实施例中也可以获得与第一实施例中相同的效果。而且，在本实施例中，也在具有自刷新模式的DRAM中，减小了GIDL电流，并且减小了高电平电压线RDDRV的充电/放电电流，因此，可降低电流损耗。具体地，可以降低在自刷新时间段SREF中的电流损耗(待机电流)。
顺便提及，在上述实施例中，描述了本发明应用于伪SRAM或DRAM的示例。本发明不局限于这些实施例。例如，也可以将本发明应用于在其上安装有伪SRAM核或DRAM核的系统LSI。此外，应用本发明的伪SRAM或DRAM可以为时钟异步型或时钟同步型。而且，本发明可被应用于其他半导体存储器(例如，SRAM或铁电存储器)，其中高于内部电源电压的高电压被施加到构成字驱动器的晶体管的栅极。
在上述的第八实施例中，描述了第一实施例中的本发明应用于DRAM的示例。本发明不局限于所述实施例。例如，第二、第三、第四、和第五实施例中的本发明可应用于DRAM。在这种情况下，DRAM的操作与每一实施例中的DRAM的操作相同，除了在激活时间段ACTV中响应自动刷新指令AREF执行刷新操作REF之外。此外，用DRAM替换图6中的伪SRAM形成系统SYS。
在上述第六和第七实施例中，描述了在第一实施例中的伪SRAM中形成用于将操作参数转换为第一或第二参数的置位单元(模式寄存器40或编程电路42)的示例。本发明不局限于所述实施例。例如，也可以在第二、第三、第四、和第五实施例的伪SRAM或第八实施例的DRAM中形成用于将操作参数转换为第一或第二参数的置位单元(模式寄存器40或编程电路42)。
在第二实施例中，当操作参数被设为第一参数时，执行第一操作。当操作参数被设置为第二参数时，禁止第一操作，并且将所有存储块BLK0-3的行驱动信号线RDDRV连接到升压电压线VPP。在第三实施例中，当操作参数被设为第一参数时，执行第一操作或第三操作。当操作参数被设为第二参数时，禁止第一操作和第三操作，并且将所有存储块BLK0-3的行驱动信号线RDDRV连接到升压电压线VPP。
在第四实施例中，当操作参数被设为第一参数时，执行第一操作或第四操作。当操作参数被设为第二参数时，禁止第一操作和第四操作，并且将所有存储块BLK0-3的行驱动信号线RDDRV连接到升压电压线VPP。在第五实施例中，当操作参数被设为第一参数时，执行第一操作或第五操作。当操作参数被设为第二参数时，禁止第一操作和第五操作，并且将所有存储块BLK0-3的行驱动信号线RDDRV连接到升压电压线VPP。
在第八实施例中，当操作参数被设为第一参数时，执行第一操作或第二操作。当操作参数被设为第二参数时，禁止第一操作和第二操作，并且将所有存储块BLK0-3的行驱动信号线RDDRV连接到升压电压线VPP。
此外，也可以形成具有置位单元(模式寄存器40或编程电路42)并能够执行图10、18、20、22和25中的至少两个操作的伪SRAM或DRAM。在这种情况下，图10、18、20、22和25中的操作根据置位单元的置位状态而转换，或者，这些操作被禁止并且将所有存储块BLK0-3的行驱动信号线RDDRV连接到升压电压线VPP。
在上述的第八实施例中，描述了本发明应用于具有接收自动刷新指令AREF的功能的DRAM的示例。本发明不局限于所述实施例。例如，也可以将本发明应用于接收与刷新地址一起的刷新指令的DRAM。
在上述实施例中，描述了在芯片中形成VPP发生电路14、VII发生电路16、以及VNN发生电路18的示例。本发明不限于所述实施例。例如，可以不形成这些电路14、16、和18中的至少任一个。在这种情况下，从外部芯片提供电压VPP、VII、和VNN中的至少任一个。
从详细描述中，这些实施例的许多特征和优点是明显的，因此，权利要求书意在覆盖落入其真实精神和范围内的这些实施例的所有特征和优点。另外，由于对于本领域技术人员来说可容易地进行多种修改和变化，所以不期望将本发明实施例限于所示出和描述的具体构造和操作，因此，所有合适的修改和等价物可以认为落入本发明的范围内。

Claims (14)

1.一种半导体存储器，包括：
多个存储块，每个具有存储单元和连接到所述存储单元的字线；和
字控制电路，分别与所述存储块相对应地形成，且每个所述字控制电路激活/去活所述字线的电平，其中
每个字控制电路包括：
字译码器，所述字译码器在相应存储块的访问时间段中将字控制信号激活为低电平电压，并在相应存储块的非访问时间段中将字控制信号去活为高电平电压；
字驱动器，所述字驱动器具有在栅极接收字控制信号并将其输出连接到所述字线的晶体管，且通过利用所述晶体管，在所述访问时间段中激活由地址选通的字线、并在所述非访问时间段中去活所述字线；和
电压控制电路，所述电压控制电路执行第一操作，所述第一操作是指，在所述相应存储块的访问时间段中，将用于向字译码器提供字控制信号的高电平电压的高电平电压线，连接到提供有第一高电压的第一高电压线，并且，在所述相应存储块的非访问时间段中，将所述高电平电压线连接到提供有低于第一高电压的第二高电压的第二高电压线，
所述半导体存储器进一步包括刷新地址计数器，所述刷新地址计数器响应于内部刷新请求，顺次产生刷新地址，所述刷新地址指示所刷新的存储单元以及作为所刷新的存储单元所属的存储块的刷新块，其中：
访问时间段具有响应于访问请求而访问存储单元的激活时间段，和禁止接受来自所述存储器以外的访问请求、并且响应于内部产生的刷新请求而刷新存储单元的自刷新时间段；
与除所述刷新块之外的存储块相对应的所述电压控制电路执行第一操作；以及
与所述刷新块相对应的所述电压控制电路执行第二操作，所述第二操作继续将所述高电平电压线连接到第一高电压线。 
2.如权利要求1所述的半导体存储器，进一步包括通过外部控制、将半导体存储器的操作参数设为第一参数或第二参数的置位单元，其中：
当置位单元的设置值指示第一参数时，电压控制电路执行第一操作，并且，当置位单元的设置值指示第二参数时，禁止第一操作并继续将所有存储块的高电平电压线都连接到所述第一高电压线。
3.如权利要求1所述的半导体存储器，进一步包括通过外部控制、将半导体存储器的操作参数设置为第一参数或第二参数的置位单元，其中：
当所述置位单元的设置值指示第一参数时，所述电压控制电路根据刷新地址执行第一操作或第二操作，并且，当所述置位单元的设置值指示第二参数时，禁止第一操作和第二操作，并继续将所有存储块的高电平电压线都连接到所述第一高电压线。
4.如权利要求1所述的半导体存储器，其中：
所述电压控制电路在自刷新时间段中执行第一操作，并且，在激活时间段中执行第三操作，所述第三操作将所述高电平电压线连接到第一高电压线。
5.如权利要求4所述的半导体存储器，进一步包括通过外部控制、将半导体存储器的操作参数设为第一参数或第二参数的置位单元，其中：
当所述置位单元的设置值指示第一参数时，电压控制电路执行与访问时间段相对应的第一操作或第三操作，且当所述置位单元的设置值指示第二参数时，禁止第一操作和第三操作，并继续将所有存储块的高电平电压线都连接到所述第一高电压线。
6.如权利要求1所述的半导体存储器，其中：
所述电压控制电路在自刷新时间段执行第一操作，并且在激活时间段执行第四操作，第四操作是指，当存储块中的任一个被访问时将所述高电平电压线连接到第一高电压线，当存储块均未被访问时将所述高电平电压线连接到第二高电压线。
7.如权利要求6所述的半导体存储器，进一步包括通过外部控制、将半导体存储器的操作参数设置为第一参数或第二参数的置位单元，其中：
当所述置位单元的设置值指示第一参数时，所述电压控制电路执行与 访问时间段相对应的第一操作或第四操作，当所述置位单元的设置值指示第二参数时，禁止第一操作和第四操作，并继续将所有存储块的高电平电压线都连接到所述第一高电压线。
8.如权利要求1所述的半导体存储器，其中：
所述电压控制电路执行第五操作，并在不执行第五操作的自刷新时间段中执行第一操作，所述第五操作是指，在激活时间段中，响应于访问请求将所述高电平电压线连接到第一高电压线，并且在自刷新时间段中，响应与所述刷新请求相对应的刷新操作的完成、将所述高电平电压线连接到第二高电压线。
9.如权利要求8所述的半导体存储器，进一步包括通过外部控制、将半导体存储器的操作参数设置为第一参数或第二参数的置位单元，其中：
当所述置位单元的置位值指示第一参数时，所述电压控制电路执行与访问时间段相对应的第一操作或第五操作，并且，当所述置位单元的设置值指示第二参数时，禁止第一操作和第五操作，并继续将所有存储块的高电平电压线都连接到所述第一高电压线。
10.如权利要求1所述的半导体存储器，进一步包括：
指令译码器，对读指令和写指令译码，所述读指令和写指令是通过外部终端提供的访问请求；
刷新控制电路，以预定时间段产生刷新指令，所述刷新指令是指刷新请求；和
操作控制电路，所述操作控制电路输出操作存储块的时序信号，以便响应于读指令和写指令而执行读操作和写操作，响应于刷新指令而执行刷新操作，其中
所述操作控制电路包括判定器，所述判定器在读指令和写指令以及刷新指令彼此冲突时，确定读操作、写操作、和刷新操作中的哪一个享有优先权。
11.如权利要求1所述的半导体存储器，进一步包括：
指令译码器，所述指令译码器在正常操作模式中对读指令和写指令译码，所述读指令和写指令是通过外部终端提供的访问请求； 
刷新控制电路，所述刷新控制电路在不接受访问请求的自刷新模式中以预定时间段产生刷新指令，所述刷新指令是刷新请求；和
操作控制电路，所述操作控制电路输出操作存储块的时序信号，以便响应于读指令和写指令而执行访问操作、以及响应于刷新指令而执行刷新操作。
12.如权利要求2、3、5、7、9中任一权利要求所述的半导体存储器，其中：
所述置位单元包括根据外部指令而设置的模式寄存器。
13.如权利要求2、3、5、7、9中任一权利要求所述的半导体存储器，其中：
所述置位单元包括具有可编程非易失性存储单元的编程电路。
14.一种包括半导体存储器和控制对所述半导体存储器的访问的控制器的系统，其中
所述半导体存储器包括：
多个存储块，每个具有存储单元和连接到所述存储单元的字线；和
字控制电路，分别与所述存储块相对应地形成，并且所述字控制电路激活/去活所述字线的电平，其中
每个所述字控制电路包括：
字译码器，所述字译码器在相应存储块的访问时间段中，将字控制信号激活为低电平电压，在相应存储块的非访问时间段中，将字控制信号去活为高电平电压；
字驱动器，所述字驱动器具有在栅极接收字控制信号、并将其输出连接到字线的晶体管，并且通过利用所述晶体管，在访问时间段中激活被地址选通的字线，和在非访问时间段中去活所述字线；和
电压控制电路，所述电压控制电路执行第一操作，所述第一操作是指，在相应存储块的访问时间段中，将用于向字译码器提供字控制信号的高电平电压的高电平电压线，连接到提供有第一高电压的第一高电压线，并且，在相应存储块的非访问时间段中，将所述高电平电压线连接到提供有低于第一高电压的第二高电压的第二高电压线， 
所述半导体存储器进一步包括刷新地址计数器，所述刷新地址计数器响应于内部刷新请求，顺次产生刷新地址，所述刷新地址指示所刷新的存储单元以及作为所刷新的存储单元所属的存储块的刷新块，其中：
访问时间段具有响应于访问请求而访问存储单元的激活时间段，和禁止接受来自所述存储器以外的访问请求、并且响应于内部产生的刷新请求而刷新存储单元的自刷新时间段；
与除所述刷新块之外的存储块相对应的所述电压控制电路执行第一操作；以及
与所述刷新块相对应的所述电压控制电路执行第二操作，所述第二操作继续将所述高电平电压线连接到第一高电压线。 
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