JP2009289305A - 半導体メモリ、半導体メモリのデータ読み出し方法およびメモリ制御システム - Google Patents

Abstract

【課題】 コラムスイッチのオンによるメモリセルの記憶ノードの電圧変動を防止し、半導体メモリの読み出しサイクル時間を短縮する。
【解決手段】 ワード線活性化回路は、アドレスに基づいてワード線を活性化又は非活性化させるためのワード線選択信号を出力する。センスアンプ活性化回路は、ワード線選択信号に基づいてセンスアンプを活性化させる。コラム線活性化回路は、アドレスに基づいてコラム線を選択するためのコラム選択信号を出力する。ワード線活性化回路は、コラム線活性化回路を活性化させるための活性化信号に基づいて、活性化されたワード線選択信号を非活性化する。コラム選択信号が出力される前に、ワード線選択信号が非活性化するため、コラム選択によるメモリセルの記憶ノードの電圧変動を防止でき、半導体メモリのアクセス時間を短縮できる。
【選択図】 図３

Description

本発明は、ワード線に接続されたメモリセルを有する半導体メモリに関する。

一般に、半導体メモリの読み出し動作では、ワード線の活性化、センスアンプの活性化およびコラムスイッチのオンが順次に行われ、データがメモリセルから読み出される。また、コラムスイッチのオフ、ワード線の非活性化およびセンスアンプの非活性化が順次に行われ、読み出し動作が完了する。

例えば、クロック同期式の半導体メモリにおいて、クロックサイクルに応じて、コラムスイッチのオンタイミングを変更することで、アクセス時間を短縮する手法が提案されている（例えば、特許文献１参照）。また、ワード線の非活性化タイミングとアドレスの変化タイミングが重なるときに、ビット線の電圧変動を防止するためにコラムスイッチがオンすることを禁止する手法が提案されている（例えば、特許文献２参照）。さらに、書き込み動作において、メモリコアを制御する信号の一部を、書き込みデータがメモリコアに供給される前に生成することで、書き込み動作時間を短縮する手法が提案されている（例えば、特許文献３参照）。
特開２００１−３４４９７３号公報 特開２００３−２８１８８６号公報 特開２００１−０３５１５９号公報

ワード線の非活性化タイミングは、メモリセル内に十分な電荷量のデータを保持するために、コラムスイッチのオフタイミングとセンスアンプの非活性化タイミングの間に設定される。コラムスイッチのオンによるビット線の電圧変動（ディスターブ）は、ワード線の活性化中にメモリセルの記憶ノードまで伝達される。この電圧変動は、コラムスイッチに接続されたビット線とデータ線の電圧の違いにより生じる。メモリセルの記憶ノードの電圧変動を防止するために、ワード線は、コラムスイッチがオフした後、所定の期間後に非活性化する必要がある。具体的には、ワード線の非活性化は、ビット線の電圧がセンスアンプにより所望の値まで回復し、さらに、記憶ノードの電圧がビット線の電圧（所望の値）まで回復するまで待つ必要がある。したがって、コラムスイッチのオンによるメモリセルの記憶ノードの電圧変動により、半導体メモリの読み出しサイクル時間は長くなる。

本発明の目的は、コラムスイッチのオンによるメモリセルの記憶ノードの電圧変動を防止し、半導体メモリの読み出しサイクル時間を短縮することである。

アドレスに基づいてデータの読み出し又は書き込みを行う半導体メモリにおいて、ワード線活性化回路は、アドレスに基づいてワード線を活性化又は非活性化させるためのワード線選択信号を出力する。センスアンプ活性化回路は、ワード線選択信号に基づいてセンスアンプを活性化させる。コラム線活性化回路は、アドレスに基づいてコラム線を選択するためのコラム選択信号を出力する。ワード線活性化回路は、コラム線活性化回路を活性化させるための活性化信号に基づいて、活性化されたワード線選択信号を非活性化する。

コラム選択信号が出力される前に、ワード線選択信号が非活性化するため、コラム選択によるメモリセルの記憶ノードの電圧変動を防止でき、半導体メモリのアクセス時間を短縮できる。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。この例のメモリＭＥＭは、クロック非同期タイプであるが、クロック同期タイプに適用されてもよい。

メモリＭＥＭは、コマンド入力回路１０、コマンドラッチ／デコーダ１２、コアタイミング生成回路１４、アドレス入力回路１６、アドレスラッチ回路１８、データ入出力回路２０およびメモリコア２２を有している。

コマンド入力回路１０は、コマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤを内部コマンド信号ＩＣＭＤとして出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ１、ＣＥ２、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥおよびバイト信号／ＢＹＴＥである。コマンドラッチ／デコーダ１２は、内部コマンド信号ＩＣＭＤをデコードし、メモリコア２２のアクセス動作を実行するために読み出しコマンド信号ＲＤＺまたは書き込みコマンド信号ＷＲＺを出力する。

コアタイミング生成回路１４は、読み出しコマンド信号ＲＤＺ、書き込みコマンド信号ＷＲＺおよびコマンド入力回路１０からのチップイネーブル信号ＣＥＺに応答して、メモリコア２２のアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を制御する制御信号ＣＮＴを出力する。チップイネーブル信号ＣＥＺは、低レベルのチップイネーブル信号／ＣＥ１と高レベルのチップイネーブル信号ＣＥ２を受けているときに活性化される。制御信号ＣＮＴは、冗長制御信号ＰＲＯＭＬＺ、ビット線制御信号ＰＢＬＴＺ、ワード線選択信号ＰＷＬＯＮＺ、センスアンプ制御信号ＰＳＡＥＺ、ＰＳＡＥＤＺ、コラム選択信号ＣＬＰＺ、イコライズ制御信号ＰＥＱＬＯＮＺ、リードアンプ制御信号ＲＡＥＺおよびライトアンプ制御信号ＷＡＥＺ等を含む。

冗長制御信号ＰＲＯＭＬＺは、冗長回路を使用するか否かを判定するときに活性化される。ビット線制御信号ＰＢＬＴＺは、ビット線ＢＬ、／ＢＬをセンスアンプＳＡに接続する接続スイッチＢＴ（切り離し回路）をオンするときに活性化される。なお、ワード線ＷＬがメインワード線に接続されたサブワード線であるとき、ビット線制御信号ＰＢＬＴＺは、メインワード線を活性化するときにも活性化される。ワード線選択信号ＰＷＬＯＮＺは、ワード線ＷＬを活性化するときに活性化される。センスアンプ制御信号ＰＳＡＥＺは、センスアンプＳＡを活性化するときに活性化される。センスアンプ制御信号ＰＳＡＥＤＺは、コラムスイッチＣＳＷが動作可能な期間に活性化される。コラム選択信号ＣＬＰＺは、コラムスイッチＣＳＷをオンするときに活性化される。イコライズ制御信号ＰＥＱＬＯＮＺは、ビット線ＢＬ、／ＢＬをプリチャージ電圧にイコライズするときに活性化される。リードアンプ制御信号ＲＡＥＺは、リードアンプＲＡを活性化するときに活性化される。ライトアンプ制御信号ＷＡＥＺは、ライトアンプＷＡを活性化するときに活性化される。

アドレス入力回路１６は、アクセスするメモリセルＭＣを選択するためにアドレス端子ＲＡＤに供給されるロウアドレス信号ＲＡＤとアドレス端子ＣＡＤに供給されるコラムアドレス信号ＣＡＤを同時に受ける。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するために供給される。コラムアドレス信号ＣＡＤは、ビット線対ＢＬ、／ＢＬおよびコラムスイッチＣＳＷを選択するために供給される。アドレスラッチ回路１８は、アドレス入力回路１６で受けたアドレス信号ＲＡＤ、ＣＡＤをラッチし、ワードデコーダＷＤＥＣおよびコラムデコーダＣＤＥＣに出力する。

データ入出力回路２０は、読み出し動作時に、メモリセルＭＣから読み出される読み出しデータをデータバスＤＢを介して受信し、受信した読み出しデータをデータ端子ＤＱ（例えば、１６ビット）に出力する。データ入出力回路２０は、書き込み動作時に、データ端子ＤＱに供給される書き込みデータ信号を受信し、受信したデータ信号をデータバスＤＢに出力する。

メモリコア２２は、複数のメモリブロックＲＢＬＫ（例えば、ＲＢＬＫ０−１）、各メモリブロックＲＢＬＫ０−１に対応するワードデコーダＷＤＥＣ、メモリブロックＲＢＬＫの間に配置されたセンスアンプ領域ＳＡＡ、ワードデコーダＷＤＥＣの間に配置されたスイッチ制御部ＳＣＮＴ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。

各メモリブロックＲＢＬＫは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端（記憶ノードＳＴＲ）をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。

センスアンプ領域ＳＡＡは、各メモリブロックＲＢＬＫに対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、メモリブロックＲＢＬＫに共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。接続スイッチＢＴは、各メモリブロックＲＢＬＫのビット線対ＢＬ、／ＢＬをセンスアンプＳＡに選択的に接続するために設けられる。スイッチ制御部ＳＣＮＴは、制御信号ＣＮＴに応答して、プリチャージ回路ＰＲＥ、接続スイッチＢＴ、センスアンプＳＡおよびコラムスイッチＣＳＷの動作を制御するための制御信号を生成する。なお、メモリＭＥＭが１つのメモリブロックＲＢＬＫを有するとき、接続スイッチＢＴは不要である。

コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数の整数倍に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。上記整数倍は、この実施形態では、８倍であるが、１倍あるいは４倍でもよい。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。

なお、特に図示していないが、メモリＭＥＭは、リフレッシュ動作を周期的に実行するためのリフレッシュ要求生成回路や、リフレッシュアドレスカウンタ、アービタ、モードレジスタ、内部電圧生成回路および冗長回路等を有している。

リフレッシュ要求生成回路は、内部リフレッシュコマンド（内部リフレッシュ要求信号）を周期的に生成する。リフレッシュアドレスカウンタは、リフレッシュするメモリセルを示すリフレッシュアドレス信号を内部リフレッシュコマンドに同期して生成する。アービタは、外部アクセスコマンド（読み出しコマンド信号ＲＤＺまたは書き込みコマンド信号ＷＲＺ）と内部リフレッシュコマンドとが競合したときに、アクセス動作（読み出し動作または書き込み動作）とリフレッシュ動作の優先順を決める。例えば、アービタは、コアタイミング生成回路１４内に設けられる。

モードレジスタは、モードレジスタ設定コマンドに同期して、アドレス信号の値に応じて設定される複数のレジスタを有しており、メモリＭＥＭの動作モードを設定する。モードレジスタは、コンフィギュレーションレジスタとも称される。内部電圧生成回路は、外部電源電圧を用いて、内部電源電圧、ワード線ＷＬの低レベル電圧、高レベル電圧、センスアンプＳＡの電源電圧およびプリチャージ電圧等を生成する。内部電源電圧は、コマンドラッチ／デコーダ１２、コアタイミング生成回路１４、アドレスラッチ回路１６およびワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣおよびスイッチ制御部ＳＣＮＴ等に供給される。

冗長回路は、不良アドレスをプログラムするヒューズ回路等のプログラム回路、冗長ワード線、冗長ワード線に接続された冗長メモリセル、プログラムされた不良アドレスと外部アドレスＲＡＤを比較する比較回路、およびアドレスの比較結果が一致するときにワード線ＷＬの代わりに冗長ワード線を選択する切り換え回路等を有している。比較回路は、後述する冗長制御信号ＰＲＯＭＬＺに同期して動作する。なお、冗長回路は、冗長ビット線と、冗長ビット線に接続された冗長メモリセルを有してもよい。このとき、比較回路は、プログラムされた不良アドレスと外部アドレスＣＡＤを比較する。切り換え回路は、ビット線との代わりに冗長ビット線を選択する。

図２は、図１に示した半導体メモリＭＥＭの動作モードの例を示している。動作モードＭＤは、チップイネーブル信号ＣＥ２、／ＣＥ１、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥおよびバイト信号／ＢＹＴＥの論理レベルに応じて決定する。スタンバイモードＳＴＢＹでは、メモリＭＥＭの外部からのアクセス要求（読み出し要求および書き込み要求）は供給されず、内部リフレッシュ要求に応答するリフレッシュ動作のみが実行される。アウトプットディセーブルモードＯＤＩＳでは、メモリコア２２は活性化されるが、読み出しデータの出力は禁止される。読み出し動作モードＲＤ（読み出し要求）では、読み出し動作が実行され、読み出しデータがデータ端子ＤＱに出力される。書き込み動作モードＷＲ（書き込み要求）では、書き込みデータがデータ端子ＤＱに供給され、書き込み動作が実行される。

図３は、図１に示したコアタイミング生成回路１４の例を示している。コアタイミング生成回路１４は、信号生成回路ＡＣＴＧＥＮ、ＲＡＳＧＥＮ、ＲＯＭＬＧＥＮ、ＢＬＴＧＥＮ、ＷＬＯＮＧＥＮ、ＳＡＥＧＥＮ、ＳＡＥＤＧＥＮ、ＥＱＧＥＮ、ＣＬＰＧＥＮ、ＰＲＥＧＥＮと、信号生成回路ＷＬＯＮＧＥＮ、ＣＬＰＧＥＮへの制御信号を生成する論理回路ＬＣ１、ＬＣ２と、遅延回路ＤＬＹ１、ＤＬＹ２を有している。”ＲＤＬＹ”を付した信号生成回路は、入力信号の立ち上がりエッジ（活性化）から所定時間後に出力信号を活性化し、入力信号の立ち下がりエッジ（非活性化）に同期して出力信号を非活性化する。セット端子Ｓに”ＤＬＹ”を付加した信号生成回路は、セット端子Ｓで高レベルの入力信号（活性化）を受けてから所定時間後に出力信号を活性化する。

信号生成回路ＡＣＴＧＥＮは、チップイネーブル信号ＣＥＺの活性化に応答してアクティブ信号ＡＣＴＰＸ（パルス信号）を活性化する。信号生成回路ＲＡＳＧＥＮは、アクティブ信号ＡＣＴＰＸの活性化に同期して基本タイミング信号ＲＡＳＺを活性化（セット）し、プリチャージ制御信号ＰＲＥＸの活性化に同期して基本タイミング信号ＲＡＳＺを非活性化（リセット）する。信号生成回路ＲＯＭＬＧＥＮは、基本タイミング信号ＲＡＳＺに応答して冗長制御信号ＰＲＯＭＬＺを生成する。信号生成回路ＢＬＴＧＥＮは、冗長制御信号ＰＲＯＭＬＺに応答してビット線制御信号ＰＢＬＴＺを生成する。

信号生成回路ＷＬＯＮＧＥＮ（ワード線活性化回路）は、ビット線制御信号ＰＢＬＴＺの活性化に同期して、ワード線ＷＬを活性化するためにワード線選択信号ＰＷＬＯＮＺを活性化（セット）する。また、信号生成回路ＷＬＯＮＧＥＮは、論理回路ＬＣ１からのリセット信号ＲＳＴ１Ｚの活性化に同期して、ワード線ＷＬを非活性化するためにワード線選択信号ＰＷＬＯＮＺを非活性化（リセット）する。

論理回路ＬＣ１は、読み出し動作中に（ＲＤＺ＝高レベル）、信号生成回路ＣＬＰＧＥＮを活性化させるためのセンスアンプ制御信号ＰＳＡＥＤＺの活性化に同期してリセット信号ＲＳＴ１Ｚを活性化する。論理回路ＬＣ１は、書き込み動作中に（ＷＲＺ＝高レベル）、基本タイミング信号ＲＡＳＺの非活性化に同期してリセット信号ＲＳＴ１Ｚを活性化する。これにより、後述するように、ワード線ＷＬは、読み出し動作中にコラム線ＣＬが選択される前に非活性化され、書き込み動作中に基本タイミング信号ＲＡＳＺの非活性化に同期して非活性化される。

信号生成回路ＳＡＥＧＥＮ（センスアンプ活性化回路）は、ワード線選択信号ＰＷＬＯＮＺの活性化に同期して、センスアンプＳＡを活性化するためにセンスアンプ制御信号ＰＳＡＥＺを活性化（セット）する。また、信号生成回路ＳＡＥＧＥＮは、遅延回路ＤＬＹ１からのリセット信号ＲＳＴ２Ｚの活性化に同期してセンスアンプ制御信号ＰＳＡＥＺを非活性化（リセット）する。遅延回路ＤＬＹ１は、入力信号を反転する機能を有している。遅延回路ＤＬＹ１は、書き込みコマンド信号ＷＲＺの活性化中のみ入力信号を遅延して出力する。書き込みコマンド信号ＷＲＺは、ライトイネーブル信号／ＷＥに応答して生成される信号であり、書き込み動作中に高レベルに活性化される。

信号生成回路ＳＡＥＤＧＥＮは、センスアンプ制御信号ＰＳＡＥＺに応答してセンスアンプ制御信号ＰＳＡＥＤＺを生成する。信号生成回路ＥＱＧＥＮは、センスアンプ制御信号ＰＳＡＥＺの非活性化に同期してイコライズ制御信号ＰＥＱＬＯＮＺを活性化（セット）し、ビット線制御信号ＰＢＬＴＺの活性化に同期してイコライズ制御信号ＰＥＱＬＯＮＺを非活性化（リセット）する。

信号生成回路ＣＬＰＧＥＮ（コラム線活性化回路）は、パルス生成回路ＰＧＥＮおよび遅延回路ＤＬＹ３を有している。パルス生成回路ＰＧＥＮは、論理回路ＬＣ２からのコラムイネーブル信号ＣＬＥＮＺの活性化に同期して、コラム線ＣＬを選択するためのコラム選択信号ＣＬＰＺ（パルス信号）を生成する。また、パルス生成回路ＰＧＥＮは、遅延回路ＤＬＹ３からのコラム選択信号ＣＬＰＺの遅延信号に同期して次のコラム選択信号ＣＬＰＺを生成する。コラム選択信号ＣＬＰＺの生成回数（遅延回路ＤＬＹ３によるフィードバック回数）は、モードレジスタ等に設定されたバースト長を示すバースト長信号ＢＬ０−２に応じて決められる。例えば、バースト長は、３ビットのバースト長信号ＢＬ０−２により、”１”、”２”、”４”、”８”のいずれかに設定される。

信号生成回路ＣＬＰＧＥＮは、最後のコラム選択信号ＣＬＰＺに同期してラスト信号ＬＡＳＴＺ（パルス信号）を活性化する。また、信号生成回路ＣＬＰＧＥＮは、コラム選択信号ＣＬＰＺとともにリードアンプ制御信号ＲＡＥＺまたはライトアンプ制御信号ＷＡＥＺを活性化する。リードアンプ制御信号ＲＡＥＺは、コラム選択信号ＣＬＰＺを遅延させた信号である。ライトアンプ制御信号ＷＡＥＺは、コラム選択信号ＣＬＰＺの活性化より早く活性化され、コラム選択信号ＣＬＰＺの非活性化より遅く非活性化される。信号生成回路ＰＲＥＧＥＮは、ラスト信号ＬＡＳＴＺの活性化に同期してプリチャージ制御信号ＰＲＥＸ（パルス信号）を活性化する。

論理回路ＬＣ２は、書き込み動作中（ＷＲＺ＝高レベル）に、センスアンプ制御信号ＰＳＡＥＤＺの活性化に同期してコラムイネーブル信号ＣＬＥＮＺを活性化する。論理回路ＬＣ２は、読み出し動作中（ＲＤＺ＝高レベル）に、ワード線選択信号ＰＷＬＯＮＺの非活性化から遅延回路ＤＬＹ２の遅延時間後にコラムイネーブル信号ＣＬＥＮＺを活性化する。なお、読み出し動作中に、コラムイネーブル信号ＣＬＥＮＺは、センスアンプ制御信号ＰＳＡＥＤＺの活性化から所定時間遅延させた信号に同期して生成されてもよい。

図４は、図１に示したメモリコア２２の例を示している。センスアンプ領域ＳＡＡと、リードアンプＲＡおよびライトアンプＷＡとは、ローカルデータ線ＬＤＱ（ＬＤＱ０−３、／ＬＤＱ０−３など）およびメインデータ線ＭＤＱ（ＭＤＱ０−３、／ＭＤＱ０−３など）を介して接続される。ローカルデータ線ＬＤＱは、図５に示すように、コラムスイッチＣＳＷおよび接続スイッチＢＴを介してビット線ＢＬ（または／ＢＬ）に接続される。コラムスイッチＣＳＷは、コラム線ＣＬに伝達されるコラム線信号ＣＬ（ＣＬ０−２など）の高レベルによりオンする。コラム線ＣＬは、コラムアドレス信号ＣＡＤに応じて選択される。ローカルデータ線ＬＤＱとメインデータ線ＭＤＱとは、データバススイッチＤＳＷを介して接続される。データバススイッチＤＳＷは、メインデータ線制御信号ＭＤＱＳに同期して活性化される。メインデータ線制御信号ＭＤＱＳは、読み出し動作および書き込み動作中に活性化される。

図５は、図４に示したセンスアンプ領域ＳＡＡの例を示している。図は、例えば、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。メモリＭＥＭが１６ビットのデータ端子ＤＱを有するとき、図５のセンスアンプ領域ＳＡＡは、データ端子ＤＱ毎に形成される。センスアンプ領域ＳＡＡは、各メモリブロックＲＢＬＫ０−１に対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、メモリブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。

プリチャージ回路ＰＲＥを制御するプリチャージ制御信号ＢＲＳ（ＢＲＳ０−１）は、イコライズ制御信号ＰＥＱＬＯＮＺの非活性化に同期して低レベルに変化し、イコライズ制御信号ＰＥＱＬＯＮＺの活性化に同期して高レベルに変化する。なお、アクセスされないメモリブロックＲＢＬＫでは、高レベルのプリチャージ制御信号ＢＲＳがプリチャージ回路ＰＲＥに供給される。

接続スイッチＢＴは、各メモリブロックＲＢＬＫ０−１のビット線対ＢＬ、／ＢＬをセンスアンプＳＡのビット線ＳＢＬ、／ＳＢＬに選択的に接続する。アクセスされるメモリブロックＲＢＬＫに対応する接続スイッチＢＴは、ビット線制御信号ＰＢＬＴＺの高レベル期間に高レベルに変化するビット線接続信号ＢＴ（ＢＴ０−１）を受ける。あるいは、アクセスされないメモリブロックＲＢＬＫに対応する接続スイッチＢＴは、ビット線制御信号ＰＢＬＴＺの高レベル期間に低レベルに変化するビット線接続信号ＢＴ（ＢＴ０−１）を受ける。

各コラムスイッチＣＳＷは、コラム線ＣＬ（ＣＬ０−２）に供給されるコラム線信号ＣＬ（ＣＬ０−２）が高レベルのときにオンし、センスアンプＳＡおよびビット線対ＢＬ、／ＢＬをローカルデータ線ＬＤＱ、／ＬＤＱに接続する。コラム線信号ＣＬ０−２は、コラム選択信号ＣＬＰＺの高レベル期間に生成される。センスアンプＳＡを制御するセンスアンプ活性化信号ＰＳＡ、ＮＳＡは、センスアンプ制御信号ＰＳＡＥＺの高レベル期間に、高レベルおよび低レベルにそれぞれ変化する。

各メモリブロックＲＢＬＫ０−１において、メモリセルＭＣは、ワード線ＷＬと、ビット線ＢＬまたは／ＢＬに接続される。ロウアドレス信号ＲＡＤにより選択されるワード線ＷＬは、ワード線選択信号ＰＷＬＯＮＺの高レベル期間に高レベルに変化する。センスアンプ領域ＳＡＡは、一般的なＤＲＡＭと同じ構成である。

読み出し動作において、図4に示したリードアンプＲＡは、コラムスイッチＣＳＷがオンしている間に活性化される。リードアンプＲＡは、コラムスイッチＣＳＷがオフしている間に非活性化され、ローカルデータ線ＬＤＱ、／ＬＤＱをプリチャージ電圧（高レベルＨ）に設定する。例えば、読み出し動作において、低レベルを保持するメモリセルＭＣに接続されたワード線ＷＬが活性化され、センスアンプＳＡが活性化しているとき（接続スイッチＢＴもオンしている）、ビット線ＢＬ、ＳＢＬの電圧は、低レベルＬに保持される。この状態でコラムスイッチＣＳＷがオンすると、図５の太い破線で示したように、ローカルデータ線ＬＤＱのプリチャージレベル（高レベルＨ）は、ビット線ＢＬを介してメモリセルＭＣの記憶ノードＳＴＲに伝達される。すなわち、ビット線ＢＬの低レベル電圧および記憶ノードＳＴＲの低レベル電圧は、一時的に上昇し、センスアンプＳＡの増幅動作により再び元の低レベル電圧に戻る（ディスターブ）。

図６は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳは、例えば、携帯電話等の携帯機器の一部を構成する。なお、後述する実施形態においても、図６と同じシステムが構成される。システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｉＰは、図１に示したメモリＭＥＭ、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。

ＣＰＵは、メモリＭＥＭの読み出し動作を行うためにコマンド信号（アクセス要求）およびアドレス信号を出力し、読み出しデータ信号をメモリＭＥＭから受信する。ＣＰＵは、メモリＭＥＭの書き込み動作を行うために、コマンド信号、アドレス信号および書き込みデータ信号を出力する。また、ＣＰＵは、ＦＬＡＳＨのアクセス動作（読み出し動作、プログラム動作または消去動作）を行うために、コマンド信号、アドレス信号および書き込みデータ信号をＦＬＡＳＨに出力し、あるいはＦＬＡＳＨから読み出しデータ信号を受信する。

メモリコントローラＭＣＮＴは、ＣＰＵからのコマンド信号、アドレス信号および書き込みデータ信号に基づいて、メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭからの読み出しデータ信号ＤＱをＣＰＵに出力する。メモリコントローラＦＣＮＴは、ＣＰＵからのアドレス信号をデータ線ＤＴに出力することを除き、メモリコントローラＭＣＮＴと同様に動作する。

ＣＰＵ、メモリコントローラＭＣＮＴおよびメモリＭＥＭにより、メモリ制御システムが設けられる。あるいは、メモリコントローラＭＣＮＴおよびメモリＭＥＭにより、メモリ制御システムが設けられる。なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、メモリＭＥＭの読み出し動作および書き込み動作を行うためのコマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵからメモリＭＥＭに直接出力してもよい。このとき、ＣＰＵおよびメモリＭＥＭにより、メモリ制御システムが設けられる。

図７は、図１に示した半導体メモリＭＥＭの読み出し動作の例を示している。バースト長は”１”に設定されるため、バースト長信号ＢＬ０−２は”１”を示している。図1に示したコマンドラッチ／デコーダ１２は、チップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥがともに低レベルのときに、読み出しコマンドを認識し、読み出しコマンド信号ＲＤＺを活性化する（図7（ａ））。この例では、図6に示したメモリコントローラＭＣＮＴまたはＣＰＵは、チップイネーブル信号／ＣＥと同時にアウトプットイネーブル信号／ＯＥをメモリＭＥＭに供給する。アウトプットイネーブル信号／ＯＥが活性化されると、斜線の枠で示したように、データ端子ＤＱに不定のデータが出力される。

コアタイミング生成回路１４は、図３で説明したように、信号ＡＣＴＰＸ、ＲＡＳＺ、ＰＲＯＭＬＺ、ＰＢＬＴＺ、ＰＷＬＯＮＺを順次に活性化する（図７（ｂ））。信号ＰＷＬＯＮＺの活性化に応答してロウアドレス信号ＲＡＤに応じたワード線ＷＬが活性化され、メモリセルＭＣからビット線ＢＬにデータ（この例では、”０”データ）が読み出される（図７（ｃ））。ビット線ＢＬ、／ＢＬは、読み出し動作前にプリチャージ電圧ＶＰＲにプリチャージされている。このため、”０”データを記憶しているメモリセルＭＣの記憶ノードＳＴＲの電圧は、ビット線ＢＬからの電流により上昇する（図７（ｄ））。

次に、信号ＰＷＬＯＮＺの活性化に応答して信号ＰＳＡＥＺが活性化し、センスアンプＳＡが活性化される。センスアンプＳＡによりビット線対ＢＬ、／ＢＬの電圧差が増幅され、メモリセルＭＣに保持されているデータ値は、センスアンプＳＡにラッチされる（図7（ｅ））。記憶ノードＳＴＲの電圧は、低レベルまで変化する。

次に、信号ＰＳＡＥＺの活性化に応答して信号ＰＳＡＥＤＺが活性化する。信号ＰＳＡＥＤＺの活性化に応答して信号ＰＷＬＯＮＺが非活性化され、ワード線ＷＬが非活性化される（図７（ｆ、ｇ））。すなわち、ワード線ＷＬは、信号生成回路ＣＬＰＧＥＮを活性化させるための信号ＰＳＡＥＤＺの活性化に同期して非活性化される。

この時点で、読み出し動作時のメモリセルＭＣへのデータの再書き込みは完了する。また、信号ＰＳＡＥＤＺの活性化に基づく信号ＰＷＬＯＮＺの非活性化に応答して信号ＣＬＥＮＺが活性化され、最初のコラム選択信号ＣＬＰＺおよびリードアンプ制御信号ＲＡＥＺが活性化される（図７（ｈ、ｉ））。なお、この例では、バースト長が”１”に設定されているため、最初のコラム選択信号ＣＬＰＺに同期して、ラスト信号ＬＡＳＴＺが生成される（図７（ｊ））。

コラム選択信号ＣＬＰＺに応答してコラム線ＣＬが活性化されてコラムスイッチＣＳＷがオンし（図７（ｋ））、ビット線ＢＬ、／ＢＬ上の読み出しデータ信号Ｄ０は、図４および図５に示したローカルデータ線ＬＤＱ、／ＬＤＱに伝達される。ここで、コラム選択信号ＣＬＰＺの活性化タイミングは、ワード線ＷＬの非活性化後に設定される。これにより、メモリセルＭＣへのデータの再書き込み中に、コラムスイッチＣＳＷがオンすることを防止できる。この結果、記憶ノードＳＴＲの電圧がコラムスイッチＣＳＷのオンによりディスターブされることを防止できる。すなわち、メモリセルＭＣに保持される電荷量がディスターブにより少なくなることを防止でき、メモリＭＥＭのデータ保持特性が低くなることを防止できる。この結果、データの消失によるメモリＭＥＭの誤動作を防止できる。

図５で説明したように、コラムスイッチＣＳＷがオンするとき、データ線ＭＤＱ、／ＭＤＱ、ＬＤＱ、／ＬＤＱは、高レベルにプリチャージされている。このため、コラムスイッチＣＳＷがオンするときに、データ線ＬＤＱからビット線ＢＬに電流が流れ、ビット線ＢＬの電圧は一時的に上昇する。ビット線ＢＬの電圧は、リードアンプＲＡの活性化により元の低レベル電圧に戻る。コラムスイッチＣＳＷがオンするときにワード線ＷＬは非活性化されているため、記憶ノードＳＴＲは、ビット線ＢＬの電圧変動の影響を受けず、低レベルに保持される（図７（ｌ））。読み出しデータ信号Ｄ０は、リードアンプＲＡで増幅され、データバスＤＢを介してデータ端子ＤＱに出力される（図７（ｍ））。

また、ラスト信号ＬＡＳＴＺに応答して信号ＰＲＥＸが活性化される（図７（ｎ））。信号ＰＲＥＸの活性化に応答して、信号ＲＡＳＺ、ＰＲＯＭＬＺ、ＰＢＬＴＺ、ＰＳＡＥＺ、ＰＳＡＥＤＺがほぼ同時に非活性化される（図７（ｏ））。信号ＰＳＡＥＺの非活性化に応答してセンスアンプＳＡが非活性化される。信号ＰＳＡＥＤＺの非活性化に同期して信号ＰＥＱＬＯＮＺが活性化され、ビット線対ＢＬ、／ＢＬがプリチャージ電圧ＶＰＲにプリチャージされる（図７（ｐ））。

この実施形態では、コラム線信号ＣＬが非活性化され、ビット線ＢＬとリードアンプＲＡの接続が解除されるとき、ビット線ＢＬとメモリセルＭＣの記憶ノードＳＴＲとの接続は既に解除されており、記憶ノードＳＴＲの電圧は、所望の値に保持されている。このため、コラム選択信号ＣＬＰＺの非活性化の直後に、センスアンプＳＡを非活性化し、ビット線対ＢＬ、／ＢＬをプリチャージできる。これにより、コラム線信号ＣＬの非活性化から次の読み出しコマンドの供給までの時間を短縮でき、読み出しサイクル時間を短縮できる。次の読み出しコマンドに応答して上述と同様に読み出し動作が実行される。読み出しコマンドの最小供給間隔である読み出しサイクル時間ｔＲＣ１は、チップイネーブル信号／ＣＥの供給間隔に等しい。

図８は、図１に示した半導体メモリＭＥＭの書き込み動作の例を示している。図７と同じ動作については、詳細な説明を省略する。バースト長（ＢＬ０−２）は”１”に設定されている。信号ＰＳＡＥＤＺが活性化されるまでの波形は、アウトプットイネーブル信号／ＯＥの代わりにライトイネーブル信号／ＷＥが活性化されること、読み出しコマンド信号ＲＤＺの代わりに書き込みコマンド信号ＷＲＺが活性化されること、高レベルＨの書き込みデータＤ０がデータ端子ＤＱに供給されることを除き、図７と同じである。

書き込み動作では、信号ＣＬＥＮＺ、ＷＡＥＺは、信号ＰＳＡＥＤＺの活性化に同期して活性化される（図8（ａ、ｂ））。信号ＷＡＥＺの活性化によりライトデータ信号Ｄ０（高レベルＨ）がライトアンプＷＡにより増幅される。ライトアンプＷＡの活性化後にコラム選択信号ＣＬＰＺが活性化され、コラム線信号ＣＬが活性化される（図8（ｃ、ｄ））。コラム線信号ＣＬの活性化によりコラムスイッチＣＳＷがオンし、ローカルデータ線ＬＤＱ、／ＬＤＱの書き込みデータ信号Ｄ０は、コラムスイッチＣＳＷを介してビット線ＢＬ、／ＢＬに伝達される。なお、書き込み動作では、ワード線ＷＬは、コラム線信号ＣＬの活性化中に活性化を維持する。

メモリセルＭＣに保持されているデータの論理が書き込みデータ信号Ｄ０の論理と異なるとき、ビット線ＢＬ、／ＢＬのレベルは反転する（図８（ｅ））。書き込み動作では、ビット線ＢＬ、／ＢＬのレベルは、コラムスイッチＣＳＷのオンにより、ローカルデータ線ＬＤＱ、／ＬＤＱのレベルに変化する。このため、コラムスイッチＣＳＷのオンによるビット線ＢＬ、／ＢＬの電圧および記憶ノードＳＴＲの電圧のディスターブは発生しない。記憶ノードＳＴＲの電圧は、高レベルＨの書き込みデータ信号Ｄ０に応じて、センスアンプＳＡの電源電圧まで上昇する（図８（ｆ））。

ラスト信号ＬＡＳＴＺに応答して信号ＰＲＥＸが活性化される（図８（ｇ））。信号ＰＲＥＸの活性化に応答して、信号ＲＡＳＺ、ＰＲＯＭＬＺ、ＰＢＬＴＺ、ＰＷＬＯＮＺがほぼ同時に非活性化される（図８（ｈ））。信号ＰＷＬＯＮＺの非活性化に応答してワード線ＷＬが非活性化される（図８（ｉ））。ワード線ＷＬの非活性化タイミングは、ビット線ＢＬ上の書き込みレベルが記憶ノードＳＴＲに十分に伝達された後に設定される。信号ＲＡＳＺの非活性化から所定時間の後に信号ＰＳＡＥＺ、ＰＳＡＥＤＺが非活性化される（図８（ｊ））。信号ＰＳＡＥＤＺの非活性化に同期して信号ＰＥＱＬＯＮＺが活性化され、ビット線対ＢＬ、／ＢＬがプリチャージ電圧ＶＰＲにプリチャージされる（図８（ｋ））。そして、書き込み動作が完了する。ビット線対ＢＬ、／ＢＬがイコライズされた後、次の書き込みコマンドが供給され、上述と同様に書き込み動作が実行される。書き込みコマンドの最小供給間隔である書き込みサイクル時間ｔＲＣ２は、図７に示した読み出しサイクル時間ｔＲＣ１より長く、チップイネーブル信号／ＣＥの供給間隔に等しい。

図９は、図１に示した半導体メモリＭＥＭの読み出し動作の別の例を示している。図７と同じ動作については、詳細な説明を省略する。この例では、バースト長は”４”に設定されるため、バースト長信号ＢＬ０−２は”４”を示している。最初の読み出しデータ信号Ｄ０がデータ端子ＤＱから出力されるまでの波形は、ラスト信号ＬＡＳＴＺおよび信号ＰＲＥＸが活性化されないことを除き、図７と同じである。

バースト長が”２”以上のとき、メモリＭＥＭは、バーストモードで動作し、コラム選択信号ＣＬＰＺの非活性化に応答して次のコラム選択信号ＣＬＰＺが活性化される（図９（ａ、ｂ、ｃ））。リードアンプＲＡは、コラム線信号ＣＬ０−６毎に活性化される（図９（ｄ））。コラム線信号ＣＬ０−６は、読み出しコマンドとともにメモリＭＥＭに供給されたコラムアドレス信号ＣＡＤに基づいてメモリＭＥＭ内部で順次に生成されるコラムアドレス信号ＣＡＤに応じて選択される。図では、１つのビット線対ＢＬ、／ＢＬのみを示している。しかし、実際には、読み出しデータＤ０−Ｄ６は、コラム選択信号ＣＬ０−６の活性化に応答して、異なるビット線対ＢＬ、／ＢＬから順次に読み出される。

この後、図７と同様に、最後のコラム選択信号ＣＬＰＺに応答してラスト信号ＬＡＳＴＺが活性化され、信号ＰＲＥＸが活性化される（図９（ｅ、ｆ））。すなわち、最後のコラム選択信号ＣＬＰＺに応答して、ビット線対ＢＬ、／ＢＬのプリチャージが開始され、バースト読み出し動作が完了する。ビット線対ＢＬ、／ＢＬがプリチャージされた後、次の読み出しコマンドが供給され、上述と同様に読み出し動作が実行される。読み出しコマンドの最小供給間隔である読み出しサイクル時間ｔＲＣ３は、チップイネーブル信号／ＣＥの供給間隔に等しい。

バースト読み出し動作においても、ワード線ＷＬは、最初のコラム選択信号ＣＬＰＺが活性化される前に非活性化される（図９（ｇ））。このため、コラム線信号ＣＬが活性化されるとき、メモリセルＭＣの記憶ノードＳＴＲは、コラムスイッチＣＳＷのオンによるディスターブの影響を受けない（図９（ｈ））。したがって、最後のコラム選択信号ＣＬＰＺの非活性化の直後に、センスアンプＳＡを非活性化し、ビット線対ＢＬ、／ＢＬをプリチャージできる。これにより、コラム線信号ＣＬの非活性化から次の読み出しコマンドの供給までの時間を短縮でき、読み出しサイクル時間を短縮できる。

図１０は、図１に示した半導体メモリＭＥＭの読み出し動作の別の例を示している。図７と同じ動作については、詳細な説明を省略する。この例では、２回目の読み出しコマンド（／ＣＥの活性化）の直前に、図示しない内部リフレッシュ要求が発生する。そして、２回目の読み出し動作の前にリフレッシュ動作が挿入される。このため、２回目の読み出し動作の読み出しサイクル時間ｔＲＣ４は、最初の読み出し動作の読み出しサイクル時間ｔＲＣ１より長くなる。バースト長（ＢＬ０−２）は”１”に設定されている。

最初の読み出し動作の波形は、図７と同じである。２回目の読み出し動作の波形は、リフレッシュ動作ＲＥＦが挿入されることを除き、図７と同じである。リフレッシュ動作ＲＥＦでは、コラムスイッチはオンする必要がなく、リードアンプＲＡは活性化される必要がない。コラム選択信号ＣＬＰＺおよびリードアンプ制御信号ＲＡＥＺが活性化されないため、リフレッシュ動作での信号ＲＡＳＺの活性化期間（リフレッシュ動作時間）、読み出し動作での信号ＲＡＳＺの活性化期間（読み出し動作時間）より短くなる。

リフレッシュ動作ＲＥＦ中、ワード線ＷＬは、読み出し動作と同じタイミングで非活性化される（図１０（ａ））。すなわち、ワード線ＷＬは、信号生成回路ＣＬＰＧＥＮを活性化させるための信号ＰＳＡＥＤＺの活性化に同期して非活性化される。これを実現するために、例えば、図３に示した論理回路ＬＣ１のＮＡＮＤゲートは、読み出しコマンド信号ＲＤＺだけでなく、リフレッシュ動作中に活性化される内部リフレッシュコマンド信号を受ける。なお、リフレッシュ動作中に、信号ＰＲＥＸは、内部リフレッシュコマンド信号の活性化から所定時間後に活性化される（図１０（ｂ））。リフレッシュ動作後の読み出し動作の波形は、最初の読み出し動作と同じである。

図１１は、図１に示した半導体メモリＭＥＭが提案される前の読み出し動作の例を示している。バースト長（ＢＬ０−２）は”１”に設定されている。この読み出し動作では、コラム線信号ＣＬは、ワード線ＷＬの活性化中に活性化される（図１１（ａ））。このため、ビット線ＢＬの電圧変動に応じて、メモリセルＭＣの記憶ノードＳＴＲの電圧も変動する（図１１（ｂ））。メモリセルＭＣのデータ保持特性を向上するために、ワード線ＷＬは、記憶ノードＳＴＲの電圧が、低レベルに安定した後に非活性化される（図１１（ｃ、ｄ））。ビット線ＢＬ、／ＢＬは、メモリセルＭＣに保持されたデータを破壊しないために、ワード線ＷＬが完全に非活性化された後にプリチャージする必要がある（図１１（ｅ））。この結果、図１１に示した読み出しサイクル時間ｔＲＣ０は、図７に示した読み出しサイクル時間ｔＲＣ１より長くなる。

以上、この実施形態では、読み出し動作中に、コラム線信号ＣＬが活性化される前に、ワード線ＷＬを非活性化する。これにより、メモリセルＭＣの記憶ノードＳＴＲの電圧がコラムスイッチＣＳＷのオン期間に変動することを防止できる。したがって、コラムスイッチＣＳＷのオフからビット線ＢＬ、／ＢＬをプリチャージするまでの期間を短縮でき、読み出しサイクル時間ｔＲＣ１を短縮できる。また、ワード線ＷＬの活性化から所定の遅延時間後にコラムスイッチＣＳＷをオンすることで、コラムスイッチＣＳＷがオンするときに、メモリセルＭＣの記憶ノードＳＴＲの電圧が変動することを防止できる。この結果、コラムスイッチＣＳＷのオン期間を最小限にでき、読み出しサイクル時間ｔＲＣ１を短縮できる。

図１２は、別の実施形態におけるコアタイミング生成回路１４Ａの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。コアタイミング生成回路１４Ａを除く構成は、上述した実施形態と同じである。すなわち、半導体メモリＭＥＭは、擬似ＳＲＡＭタイプのＦＣＲＡＭであり、図６に示したシステムＳＹＳに搭載される。

コアタイミング生成回路１４Ａは、読み出し動作と書き込み動作でタイミングが異なる信号をそれぞれ生成するために、アクティブ生成回路ＡＣＴＧＥＮ、読み出し生成回路ＲＤＧＥＮ、書き込み生成回路ＷＲＧＥＮおよびオア回路ＯＲ１を有している。アクティブ生成回路ＡＣＴＧＥＮは、読み出し動作と書き込み動作でタイミングが同じ信号を生成する。

アクティブ生成回路ＡＣＴＧＥＮは、図３と同じ信号生成回路ＡＣＴＧＥＮ、ＲＡＳＧＥＮ、ＲＯＭＬＧＥＮ、ＢＬＴＧＥＮ、ＥＱＧＥＮを有している。信号生成回路ＲＡＳＧＥＮのリセット端子Ｒに供給されるプリチャージ制御信号ＰＲＥＸは、読み出し生成回路ＲＤＧＥＮからのプリチャージ制御信号ＲＰＲＥＸおよび書き込み生成回路ＷＲＧＥＮからのプリチャージ制御信号ＷＰＲＥＸをオア演算（負論理）することにより生成される。信号生成回路ＥＱＧＥＮのセット端子Ｓに供給されるセンスアンプ制御信号ＰＳＡＥＺは、読み出し生成回路ＲＤＧＥＮからのセンスアンプ制御信号ＲＰＳＡＥＺおよび書き込み生成回路ＷＲＧＥＮからのセンスアンプ制御信号ＷＰＳＡＥＺをオア演算（負論理）することにより生成される。アクティブ生成回路ＡＣＴＧＥＮの他の回路および生成される信号は、図３と同じである。

読み出し生成回路ＲＤＧＥＮは、基本タイミング信号ＲＡＳＺ、ビット線制御信号ＰＢＬＴＺおよび読み出しコマンド信号ＲＤＺを受け、ワード線選択信号ＲＰＷＬＯＮＺ、センスアンプ制御信号ＲＰＳＡＥＺ、ＲＰＳＡＥＤＺ、コラム選択信号ＲＣＬＰＺ、リードアンプ制御信号ＲＡＥＺおよびプリチャージ制御信号ＲＰＲＥＸを生成する。書き込み生成回路ＷＲＧＥＮは、ビット線制御信号ＰＢＬＴＺおよび書き込みコマンド信号ＷＲＺを受け、ワード線選択信号ＷＰＷＬＯＮＺ、センスアンプ制御信号ＷＰＳＡＥＺ、ＷＰＳＡＥＤＺ、コラム選択信号ＷＣＬＰＺ、リードアンプ制御信号ＷＡＥＺおよびプリチャージ制御信号ＷＰＲＥＸを生成する。オア回路ＯＲ１は、読み出し生成回路ＲＤＧＥＮまたは書き込み生成回路ＷＲＧＥＮからの信号を、ワード線選択信号ＰＷＬＯＮＺ、センスアンプ制御信号ＰＳＡＥＺ、ＰＳＡＥＤＺおよびコラム選択信号ＣＬＰＺとして出力する。

図１３は、図１２に示した読み出し生成回路ＲＤＧＥＮの例を示している。読み出し生成回路ＲＤＧＥＮは、図３と同じ信号生成回路ＷＬＯＮＧＥＮ、ＳＡＥＧＥＮ、ＳＡＥＤＧＥＮ、ＣＬＰＧＥＮ、ＰＲＥＧＥＮを有している。アクティブ生成回路ＡＣＴＧＥＮおよび読み出し生成回路ＲＤＧＥＮの読み出し動作は、図３に示したコアタイミング生成回路１４の読み出し動作と同じである。

図１４は、図１２に示した書き込み生成回路ＷＲＧＥＮの例を示している。書き込み生成回路ＷＲＧＥＮは、図３と同じ信号生成回路ＷＬＯＮＧＥＮ、ＳＡＥＧＥＮ、ＳＡＥＤＧＥＮ、ＣＬＰＧＥＮ、ＰＲＥＧＥＮを有している。アクティブ生成回路ＡＣＴＧＥＮおよび書き込み生成回路ＷＲＧＥＮの書き込み動作は、図３に示したコアタイミング生成回路１４の書き込み動作と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１５は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）である。メモリＭＥＭは、図６に示したシステムＳＹＳに搭載される。

メモリＭＥＭは、図１のコマンド入力回路１０、コマンドラッチ／デコーダ１２、コアタイミング生成回路１４、アドレス入力回路１６、アドレスラッチ回路１８およびデータ入出力回路２０の代わりに、コマンド入力回路１０Ｂ、コマンドラッチ／デコーダ１２Ｂ、コアタイミング生成回路１４Ｂ、アドレス入力回路１６Ｂ、アドレスラッチ回路１８Ｂおよびデータ入出力回路２０Ｂを有している。また、メモリＭＥＭは、クロック入力回路２４Ｂを有している。その他の構成は、図１と同じである。なお、特に図示していないが、メモリＭＥＭは、セルフリフレッシュ動作を周期的に実行するためのリフレッシュ要求生成回路や、リフレッシュアドレスカウンタ、モードレジスタ、内部電圧生成回路および冗長回路等を有している。

コマンド入力回路１０Ａは、コマンド信号ＣＭＤとして、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびオートプリチャージ信号Ａ１０（ＡＰ）を受け、内部コマンド信号ＩＣＭＤを出力する。コマンドラッチ／デコーダ１２Ａは、コマンド信号ＩＣＭＤをデコードし、アクティブコマンド信号ＡＣＴＺ、プリチャージコマンド信号ＰＲＥＺ、読み出しコマンド信号ＲＤＺ、ＲＤＡＺおよび書き込みコマンド信号ＷＲＺ、ＷＲＡＺおよびリフレッシュコマンド信号ＲＥＦＺを出力する。読み出しコマンド信号ＲＤＡＺおよび書き込みコマンド信号ＷＲＡＺは、アクセス動作（読み出し動作または書き込み動作）後に自動的にプリチャージ動作を実行するときに供給される。メモリコア２２は、読み出しコマンド信号ＲＤＡＺ、書き込みコマンド信号ＷＲＡＺ、リフレッシュコマンド信号ＲＥＦＺおよびプリチャージコマンド信号ＰＲＥを受けたときのみビット線対ＢＬ、／ＢＬのプリチャージ動作を実行する。

コアタイミング生成回路１４Ｂは、コマンドラッチ／デコーダ１２Ｂから受ける信号が異なることを除き、図１のコアタイミング生成回路１４と同じである。アクティブコマンド信号ＡＣＴＺに応答して、ロウアドレス信号ＲＡＤにより選択されるワード線ＷＬが活性化される。プリチャージコマンド信号ＰＲＥＺに応答して、ワード線ＷＬが非活性化され、ビット線ＢＬ、／ＢＬがプリチャージされる。読み出しコマンド信号ＲＤＺ、ＲＤＡＺに応答して、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤにより選択されるメモリセルＭＣからデータが読み出される。書き込みコマンド信号ＷＲＺ、ＷＲＡＺに応答して、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤにより選択されるメモリセルＭＣにデータが書き込まれる。リフレッシュコマンド信号ＲＥＦＺにより、リフレッシュアドレス信号により選択されるワード線ＷＬに接続されたメモリセルＭＣがリフレッシュされる。

クロック入力回路２４Ｂは、クロック端子でクロック信号ＣＬＫを受け、内部クロック信号ＩＣＬＫを出力する。内部クロック信号ＩＣＬＫは、コマンド入力回路１０Ｂ、コマンドラッチ／デコーダ１２Ｂ、アドレス入力回路１６Ｂ、アドレスラッチ回路１８Ｂおよびデータ入出力回路２０Ｂ等のクロック同期回路に供給される。

アドレス入力回路１６Ｂは、共通のアドレス端子ＡＤでロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを受け、内部アドレス信号ＩＡＤとして出力する。アドレスラッチ回路１８Ｂは、ロウアドレスストローブ信号／ＲＡＳに同期して供給されたアドレス信号ＡＤを内部クロック信号ＩＣＬＫに同期してラッチし、ロウアドレス信号ＲＡＤとして出力する。また、アドレスラッチ回路１８Ｂは、コラムアドレスストローブ信号／ＣＡＳに同期して供給されたアドレス信号ＡＤを内部クロック信号ＩＣＬＫに同期してラッチし、コラムアドレス信号ＣＡＤとして出力する。データ入出力回路２０Ｂは、内部クロック信号ＩＣＬＫに同期して動作することを除き、図１に示したデータ入出力回路２０と同じである。

図１６は、図１５に示した半導体メモリの動作モードの例を示している。動作モードＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびオートプリチャージ信号Ａ１０（ＡＰ）の論理レベルに応じて決定する。アクティブモードＡＣＴＶ、プリチャージモードＰＲＥ、読み出しモードＲＤ、オート読み出しモードＲＤＡ、書き込みモードＷＲ、オート書き込みモードＷＲＡおよびリフレッシュモードＲＥＦは、上述したコマンド信号ＡＣＴＺ、ＰＲＥＺ、ＲＤＺ、ＲＤＡＺ、ＷＲＺ、ＷＲＡＺ、ＲＥＦＺが供給されたときに実行される。

アクティブモードＡＣＴＶでは、ロウアドレス信号ＲＡＤに応じたワード線ＷＬが活性化される。プリチャージモードＰＲＥでは、ワード線ＷＬが非活性化され、ビット線対ＢＬ、／ＢＬがプリチャージされる。読み出しモードＲＤでは、コラムアドレス信号ＣＡＤに応じたコラムスイッチＣＳＷがオンし、読み出しデータがデータ端子ＤＱに出力される。読み出しモードＲＤＡでは、コラムアドレス信号ＣＡＤに応じたコラムスイッチＣＳＷがオンし、読み出しデータが出力され、ワード線ＷＬが非活性化され、ビット線対ＢＬ、／ＢＬがプリチャージされる。

書き込みモードＷＲでは、コラムアドレス信号ＣＡＤに応じたコラムスイッチＣＳＷがオンし、書き込みデータがメモリセルＭＣに書き込まれる。書き込みモードＷＲＡでは、コラムアドレス信号ＣＡＤに応じたコラムスイッチＣＳＷがオンし、書き込みデータがメモリセルＭＣに書き込まれ、ワード線ＷＬが非活性化され、ビット線対ＢＬ、／ＢＬがプリチャージされる。リフレッシュモードＲＥＦでは、リフレッシュアドレスカウンタにより生成されるリフレッシュアドレス信号（ロウアドレス信号）に応じたワード線ＷＬが活性化され、リフレッシュ動作が実行され、ワード線ＷＬが非活性化され、ビット線対ＢＬ、／ＢＬがプリチャージされる。

図１７は、図１５に示した半導体メモリＭＥＭの状態遷移の例を示している。図に示した状態遷移は、一般的なＳＤＲＡＭと同じである。太い矢印は、状態が自動的に遷移することを示している。アクティブ状態ＡＣＴは、アクティブコマンドＡＣＴＶを受けたときのみアイドル状態ＩＤＬＥから遷移する。プリチャージ状態ＰＲＥは、プリチャージコマンドＰＲＥ、読み出しコマンドＲＤＡ、書き込みコマンドＷＲＡおよびリフレッシュコマンドＲＥＦに応答して各状態から遷移する。

図１８は、図１５に示したコアタイミング生成回路１４Ｂの例を示している。図３と同じ要素については、詳細な説明は省略する。コアタイミング生成回路１４Ｂは、図３に示したコアタイミング生成回路１４の論理回路ＬＣ１、ＬＣ２の代わりに、論理回路ＬＣ３、ＬＣ４を有している。生成回路ＰＲＥＧＥＮは、コマンド信号ＲＤＡＺ、ＷＲＡＺが供給されたときのみ、プリチャージ制御信号ＰＲＥＸを生成する。その他の構成は、コアタイミング生成回路１４と同じである。

論理回路ＬＣ３は、コマンド信号ＷＲＺ、ＷＲＡＺ、ＲＤＺが供給されたときに、信号ＲＡＳＺの非活性化に同期してリセット信号ＲＳＴ１Ｚを活性化する。また、論理回路ＬＣ３は、コマンド信号ＲＤＡＺの活性化に同期してリセット信号ＲＳＴ１Ｚを活性化する。すなわち、書き込みコマンドＷＲ、ＷＲＡに応答する書き込み動作および読み出しコマンドＲＤに応答する読み出し動作では、ワード線ＷＬは、図８と同様に、信号ＲＡＳＺの非活性化に同期して非活性化される。読み出しコマンドＲＤＡに応答する読み出し動作では、ワード線ＷＬは、読み出しコマンドＲＤＡに同期して非活性化される。

論理回路ＬＣ４は、コマンド信号ＷＲＺ、ＷＲＡＺ、ＲＤＺの活性化に応答して信号ＣＬＥＮＺを活性化し、コマンド信号ＲＤＡＺの活性化中に、信号ＰＷＬＯＮＺの低レベルを遅延回路ＤＬＹ２で遅延させた信号に応答して信号ＣＬＥＮＺを活性化する。すなわち、書き込みコマンドＷＲ、ＷＲＡに応答する書き込み動作および読み出しコマンドＲＤに応答する読み出し動作では、最初のコラム線信号ＣＬは、これ等コマンドＷＲ、ＷＲＡ、ＲＤに応答して活性化される。読み出しコマンドＲＤＡに応答する読み出し動作では、最初のコラム線信号ＣＬは、ワード線ＷＬの非活性化に応答して活性化される。

図１９は、図１５に示した半導体メモリＭＥＭの読み出し動作の例を示している。図７と同じ動作については、詳細な説明を省略する。バースト長（ＢＬ０−２）は”１”に設定されている。アクティブコマンドＡＣＴＶからセンスアンプ制御信号ＰＳＡＥＺが活性化するまでの波形は、図７と同じである。

ワード線ＷＬは、オートプリチャージ付きの読み出しコマンドＲＤＡＺに応答して非活性化される（図１９（ａ））。コラム選択信号ＣＬＰＺは、ワード線選択信号ＰＷＬＯＮＺの非活性化（すなわち、ワード線ＷＬの非活性化）に応答して活性化される（図１９（ｂ））。このため、図７と同様に、メモリセルＭＣの記憶ノードＳＴＲの電圧がコラムスイッチＣＳＷのオンにより変動することを防止できる。

コラム線信号ＣＬに応答してコラムスイッチＣＳＷがオンし、読み出しデータ信号Ｄ０がデータ端子ＤＱに出力される（図１９（ｃ、ｄ））。例えば、メモリＭＥＭは、読み出しコマンドＲＤＡから１．５クロック後に読み出しデータ信号Ｄ０をデータ端子ＤＱから出力する。メモリコントローラＭＣＮＴまたはＣＰＵは、読み出しデータ信号Ｄ０を、読み出しコマンドＲＤＡから２クロック後に受ける。すなわち、読み出しコマンドＲＤＡから読み出しデータ信号Ｄ０の出力が開始されるまでのクロック数（読み出しレイテンシ）は、”２”である。

この後、プリチャージ制御信号ＰＲＥＸが活性化され、図７と同様にプリチャージ動作が実施され、読み出し動作が完了する（図１９（ｅ、ｆ））。この例では、読み出しコマンドの最小供給間隔である読み出しサイクル時間ｔＲＣ５は、７クロックサイクルである。また、読み出しコマンドＲＤＡから次のアクティブコマンドＡＣＴＶまでの最小クロックサイクル数は、”３”である。これは、バースト長”１”にプリチャージ時間の実力値ｔＲＰ１（約２クロックサイクル）を加えた値である。

ＳＤＲＡＭの読み出し動作においても、ワード線ＷＬは、最初のコラム選択信号ＣＬＰＺが活性化される前に非活性化される。このため、コラム線信号ＣＬが活性化されるとき、メモリセルＭＣの記憶ノードＳＴＲは、コラムスイッチＣＳＷのオンによるビット線ＢＬの電圧変動の影響を受けない。したがって、最後のコラム選択信号ＣＬＰＺの非活性化の直後に、センスアンプＳＡを非活性化し、ビット線対ＢＬ、／ＢＬをプリチャージできる。この結果、上述した実施形態と同様にプリチャージ時間を短縮でき、読み出しサイクル時間ｔＲＣ５を短縮できる。

図２０は、図１５に示した半導体メモリＭＥＭの読み出し動作の別の例を示している。図７および図１９と同じ動作については、詳細な説明を省略する。バースト長（ＢＬ０−２）は”４”に設定されている。すなわち、メモリＭＥＭは、バーストモードで動作する。最初の読み出しデータ信号Ｄ０がデータ端子ＤＱから出力されるまでの波形は、信号ＰＲＥＸが活性化されないことを除き、図１９と同じである。

バースト長が”２”以上のとき、図９と同様に、コラム選択信号ＣＬＰＺの非活性化に応答して次のコラム選択信号ＣＬＰＺが活性化される（図２０（ａ、ｂ、ｃ））。リードアンプＲＡは、コラム線信号ＣＬ毎に活性化される。図では、１つのビット線対ＢＬ、／ＢＬのみを示している。しかし、実際には、読み出しデータＤ０−Ｄ７は、コラム選択信号ＣＬ０−７の活性化に応答して、異なるビット線対ＢＬ、／ＢＬから順次に読み出される。そして、図１９と同様に、最後のコラム選択信号ＣＬＰＺに同期して信号ＰＲＥＸが活性化され、バースト読み出し動作が完了する（図２０（ｄ、ｅ））。信号ＰＲＥＸの活性化に続く動作は、図２０と同じである。

ビット線対ＢＬ、／ＢＬがプリチャージされた後、次のアクティブコマンドＡＣＴＶが供給され、上述と同様にバースト読み出し動作が実行される。バースト長が”４”のときのアクティブコマンドＡＣＴＶの最小供給間隔である読み出しサイクル時間ｔＲＣ６は、１０クロックサイクルである。また、読み出しコマンドＲＤＡから次のアクティブコマンドＡＣＴＶまでの最小クロックサイクル数は、”６”である。これは、バースト長”４”にプリチャージ時間の実力値ｔＲＰ１（約２クロックサイクル）を加えた値である。

ＳＤＲＡＭのバースト読み出し動作においても、ワード線ＷＬは、最初のコラム選択信号ＣＬＰＺが活性化される前に非活性化される（図２０（ｆ））。このため、最初のコラム線信号ＣＬが活性化されるとき、メモリセルＭＣの記憶ノードＳＴＲは、コラムスイッチＣＳＷのオンによるビット線ＢＬの電圧変動の影響を受けない。したがって、最後のコラム選択信号ＣＬＰＺの非活性化の直後に、センスアンプＳＡを非活性化し、ビット線対ＢＬ、／ＢＬをプリチャージできる。この結果、バーストモードにおいても読み出しサイクル時間ｔＲＣ６を短縮できる。

図２１は、図１５に示した半導体メモリＭＥＭが提案される前の読み出し動作の例を示している。バースト長（ＢＬ０−２）は”１”に設定されている。ＳＤＲＡＭの読み出し動作においても、図１１と同様に、コラム線信号ＣＬは、ワード線ＷＬの活性化中に活性化される（図２１（ａ））。このため、ビット線ＢＬの電圧の変動に応じて、メモリセルＭＣの記憶ノードＳＴＲの電圧も変動する（図２１（ｂ））。メモリセルＭＣのデータ保持特性を向上するために、ワード線ＷＬは、記憶ノードＳＴＲの電圧が、低レベルに安定した後に非活性化される（図２１（ｃ、ｄ））。ビット線ＢＬ、／ＢＬは、メモリセルＭＣに保持されたデータを破壊しないために、ワード線ＷＬが完全に非活性化された後にプリチャージする必要がある（図２１（ｅ））。この結果、図２１に示した読み出しサイクル時間ｔＲＣ７は、図１９に示した読み出しサイクル時間ｔＲＣ５より１クロック長い８クロックサイクルになる。また、読み出しコマンドＲＤＡから次のアクティブコマンドＡＣＴＶまでの最小クロックサイクル数は、図１９よりも１クロック長い”４”である。これは、バースト長”１”にプリチャージ時間の実力値ｔＲＰ０（約３クロックサイクル）を加えた値である。

以上、この実施形態では、ワード線ＷＬを活性化するアクティブコマンドＡＣＴＶと読み出し動作を実行する読み出しコマンドＲＤＡとが独立に供給されるメモリＭＥＭ（ＳＤＲＡＭ）においても、上述した実施形態と同様の効果を得ることができる。特に、この実施形態では、読み出しコマンドＲＤＡに同期してワード線ＷＬを非活性化することで、メモリセルＭＣの記憶ノードＳＴＲの電圧がコラムスイッチＣＳＷのオン期間に変動することを防止できる。読み出しコマンドＲＤＡは、メモリＭＥＭの外部から供給されるため、ワード線ＷＬの非活性化タイミングを、メモリＭＥＭ内で調整するための制御回路は必要ない。したがって、メモリＭＥＭの製造条件の変動、温度変化、電圧変化に拘わらず、ワード線ＷＬの非活性化タイミングを常に同じにできる。この結果、コラムスイッチＣＳＷのオンタイミングを常に同じにでき、読み出しサイクル時間を短縮できる。

図２２は、別の実施形態におけるコアタイミング生成回路１４Ｃの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。コアタイミング生成回路１４Ｃを除く構成は、図１５に示したメモリＭＥＭと同じである。すなわち、半導体メモリＭＥＭは、ＳＤＲＡＭであり、図６に示したシステムＳＹＳに搭載される。

コアタイミング生成回路１４Ｃは、読み出し動作と書き込み動作でタイミングが異なる信号をそれぞれ生成するために、アクティブ生成回路ＡＣＴＧＥＮ、読み出し生成回路ＲＤＧＥＮ、書き込み生成回路ＷＲＧＥＮおよびオア回路ＯＲ２を有している。

アクティブ生成回路ＡＣＴＧＥＮは、図１２に示したアクティブ生成回路ＡＣＴＧＥＮの信号生成回路ＡＣＴＧＥＮの代わりにインバータを有している。インバータは、チップイネーブル信号／ＣＥの代わりにアクティブコマンド信号ＡＣＴＺを受けている。また、アクティブ生成回路ＡＣＴＧＥＮの３入力ＮＡＮＤゲートは、プリチャージ制御信号ＷＰＲＥＸ、ＲＰＲＥＸとともに、メモリＭＥＭの外部から供給されるプリチャージコマンドＰＲＥに応答して生成されるプリチャージ制御信号ＰＲＥＺの反転信号を受けている。アクティブ生成回路ＡＣＴＧＥＮのその他の構成は、図１２に示したアクティブ生成回路ＡＣＴＧＥＮと同じである。

読み出し生成回路ＲＤＧＥＮは、読み出しコマンド信号ＲＤＺとともに読み出しコマンド信号ＲＤＡＺを受ける。読み出し生成回路ＲＤＧＥＮは、センスアンプ制御信号ＲＰＳＡＥＤＺを出力しない。読み出し生成回路ＲＤＧＥＮの詳細は、図２３に示す。書き込み生成回路ＷＲＧＥＮは、書き込みコマンド信号ＷＲＺとともに書き込みコマンド信号ＷＲＡＺを受ける。書き込み生成回路ＷＲＧＥＮは、センスアンプ制御信号ＷＰＳＡＥＤＺを出力しない。書き込み生成回路ＷＲＧＥＮの詳細は、図２４に示す。オア回路ＯＲ２は、図１２に示したオア回路ＯＲ１からセンスアンプ制御信号ＲＰＳＡＥＤＺ、ＷＰＳＡＥＤＺの論理を除いている。

図２３は、図２２に示した読み出し生成回路ＲＤＧＥＮの例を示している。読み出し生成回路ＲＤＧＥＮは、図１８と同じ信号生成回路ＷＬＯＮＧＥＮ、ＳＡＥＧＥＮ、ＣＬＰＧＥＮ、ＰＲＥＧＥＮを有している。但し、生成回路ＰＲＥＧＥＮは、コマンド信号ＲＤＡＺが供給されたときのみ、プリチャージ制御信号ＲＰＲＥＸを生成する。アクティブ生成回路ＡＣＴＧＥＮおよび読み出し生成回路ＲＤＧＥＮの読み出し動作は、図１９および図２０に示したコアタイミング生成回路１４Ｂの読み出し動作と同じである。

論理回路ＬＣ５は、コマンド信号ＲＤＺが供給されたときに、信号ＲＡＳＺの非活性化に同期してリセット信号ＲＳＴ１Ｚを活性化する。また、論理回路ＬＣ５は、コマンド信号ＲＤＡＺの活性化に同期してリセット信号ＲＳＴ１Ｚを活性化する。すなわち、読み出しコマンドＲＤに応答する読み出し動作では、ワード線ＷＬは、図２１と同様に、信号ＲＡＳＺの非活性化に同期して非活性化される。読み出しコマンドＲＤＡに応答する読み出し動作では、ワード線ＷＬは、図１９および図２０に示したように、読み出しコマンドＲＤＡに同期して非活性化される。

論理回路ＬＣ６は、コマンド信号ＲＤＺの活性化に応答して信号ＣＬＥＮＺを活性化し、コマンド信号ＲＤＡＺの活性化中に、信号ＰＷＬＯＮＺの低レベルを遅延回路ＤＬＹ２で遅延させた信号に応答して信号ＣＬＥＮＺを活性化する。すなわち、読み出しコマンドＲＤに応答する読み出し動作では、最初のコラム線信号ＣＬは、これ等コマンドＲＤに応答して活性化される。読み出しコマンドＲＤＡに応答する読み出し動作では、最初のコラム線信号ＣＬは、図１９および図２０に示したように、ワード線ＷＬの非活性化に応答して活性化される。

図２４は、図２２に示した書き込み生成回路の例を示している。書き込み生成回路ＷＲＧＥＮは、図１８と同じ信号生成回路ＷＬＯＮＧＥＮ、ＳＡＥＧＥＮ、ＳＡＥＤＧＥＮ、ＣＬＰＧＥＮ、ＰＲＥＧＥＮを有している。但し、生成回路ＰＲＥＧＥＮは、コマンド信号ＷＲＡＺが供給されたときのみ、プリチャージ制御信号ＷＰＲＥＸを生成する。アクティブ生成回路ＡＣＴＧＥＮおよび書き込み生成回路ＷＲＧＥＮの書き込み動作は、データの転送方向が逆になることを除き図２１に示した読み出し動作とほぼ同じである。但し、書き込み動作では、図８に示したように、リードアンプＲＡの代わりにライトアンプＷＡが活性化される。

信号生成回路ＷＬＯＮＧＥＮ、ＳＡＥＧＥＮのリセット端子Ｒに供給されるリセット信号ＲＳＴ１Ｚ、ＲＳＴ２Ｚのタイミングは、図１８と同じである。信号生成回路ＣＬＰＧＥＮに供給される信号ＣＬＥＮＺのタイミングは、図１８と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

なお、上述した実施形態は、擬似ＳＲＡＭタイプのＦＣＲＡＭおよびＳＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態は、メモリセルがワード線により選択され、選択されたメモリセルから読み出されるデータがコラムスイッチを介してデータ線に伝達される他の半導体メモリに適用してもよい。特に、データを電荷として保持するダイナミックメモリセルを有する半導体メモリに適用することで顕著な効果を得ることができる。

図１から図２４に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
アドレスに基づいてデータの読み出し又は書き込みを行う半導体メモリにおいて、
前記アドレスに基づいてワード線を活性化又は非活性化させるためのワード線選択信号を出力するワード線活性化回路と、
前記ワード線選択信号に基づいてセンスアンプを活性化させるセンスアンプ活性化回路と、
前記アドレスに基づいてコラム線を選択するためのコラム選択信号を出力するコラム線活性化回路とを備え、
前記ワード線活性化回路は、前記コラム線活性化回路を活性化させるための活性化信号に基づいて、活性化された前記ワード線選択信号を非活性化すること
を特徴とする半導体メモリ。
（付記２）
前記コラム線活性化回路は、
非活性化された前記ワード線選択信号に基づいて前記コラム選択信号を出力すること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記コラム線活性化回路は、
前記コラム選択信号として、第１ビット線に対応する第１コラム選択信号と第２ビット線に対応する第２コラム選択信号とを出力すること
を特徴とする付記１又は付記２に記載の半導体メモリ。
（付記４）
ビット線をプリチャージするプリチャージ回路を備え、
前記プリチャージ回路は、後に出力される前記第２コラム選択信号に基づいて前記ビット線のプリチャージを開始すること
を特徴とする付記３に記載の半導体メモリ。
（付記５）
前記プリチャージは、前記第２コラム選択信号の出力の所定時間経過後に開始されること
を特徴とする付記４に記載の半導体メモリ。
（付記６）
前記ワード線活性化回路は、データの読み出し時において、前記活性化信号に基づいて、活性化された前記ワード線選択信号を非活性化すること
を特徴とする付記１乃至付記５のいずれか１項に記載の半導体メモリ。
（付記７）
前記半導体メモリは、疑似ＳＲＡＭ、又は、オートプリチャージ付きリードコマンドを備えるＳＤＲＡＭであること
を特徴とする付記１乃至付記６のいずれか１項に記載の半導体メモリ。
（付記８）
アドレスに基づいて生成される第１コラム選択信号と第２コラム選択信号とに基づいてバーストデータの読み出しを行う半導体メモリにおいて
前記アドレスに基づいてワード線選択信号を活性化し、
活性化された前記ワード線選択信号に基づいてセンスアンプを活性化し、
前記第１のコラム選択信号が生成される前に前記ワード線選択信号を非活性化すること
を特徴とする半導体メモリ。
（付記９）
前記第２コラム選択信号は前記第１コラム選択信号よりも後に生成され、
前記第２のコラム選択信号に基づいてビット線のプリチャージを開始すること
を特徴とする付記８に記載の半導体メモリ。
（付記１０）
前記半導体メモリは、疑似ＳＲＡＭ、又は、オートプリチャージ付きリードコマンドを備えるＳＤＲＡＭであること
を特徴とする付記８又は付記９に記載の半導体メモリ。
（付記１１）
アドレスが供給され、
前記アドレスに基づいてワード線を活性化し、
前記活性化されたワード線に基づいてセンスアンプを活性化し、
前記アドレスに基づいてコラム線が選択される前に、前記活性化されたワード線を非活性化すること
を特徴とする半導体メモリのデータ読み出し方法。
（付記１２）
データの読み出しは、バーストモードで行われること
を特徴とする付記１１に記載の半導体メモリのデータ読み出し方法。
（付記１３）
第１ビット線が選択されて第１コラム選択信号を出力し
第２ビット線が選択されて第２コラム選択信号を出力し、
前記第２コラム選択信号の出力の所定期間経過後にビット線のプリチャージを開始すること
を特徴とする付記１１又は付記１２に記載の半導体メモリのデータ読み出し方法。
（付記１４）
前記半導体メモリのデータの読み出しは、オートプリチャージ付きリードコマンドに対応するデータの読み出しであること
を特徴とする付記１１乃至付記１３のいずれか１項に記載の半導体メモリのデータ読み出し方法。
（付記１５）
ＣＰＵと、
前記ＣＰＵから出力されるコマンドとアドレスとに基づいてアクセスされる半導体メモリと
を備えるメモリ制御システムにおいて、
前記半導体メモリは、
前記アドレスに基づいてワード線を活性化又は非活性化させるためのワード線選択信号を出力するワード線活性化回路と、
前記ワード線選択信号に基づいてセンスアンプを活性化させるセンスアンプ活性化回路と、
前記アドレスに基づいてビット線を選択するためのコラム選択信号を出力するコラム線活性化回路とを備え、
前記ワード線活性化回路は、前記コラム線活性化回路を活性化させるための活性化信号に基づいて、活性化された前記ワード線選択信号を非活性化すること
を特徴とするメモリ制御システム。
（付記１６）
前記コマンドはデータ読み出しコマンドであること
を特徴とする付記１５に記載のメモリ制御システム。
（付記１７）
ＣＰＵと、
前記ＣＰＵから出力されるアドレスに基づいて生成される第１コラム選択信号と第２コラム選択信号とに基づいてデータの読み出しが行われる半導体メモリと
を備えるメモリ制御システムにおいて、
前記アドレスに基づいてワード線選択信号を活性化し、
活性化された前記ワード線選択信号に基づいてセンスアンプを活性化し、
前記第１のコラム選択信号が生成される前に前記ワード線選択信号を非活性化すること
を特徴とするメモリ制御システム。

以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

一実施形態における半導体メモリを示している。 図１に示した半導体メモリの動作モードの例を示している。 図１に示したコアタイミング生成回路の例を示している。 図１に示したメモリコアの例を示している。 図４に示したセンスアンプ領域の例を示している。 図１に示した半導体メモリが搭載されるシステムの例を示している。 図１に示した半導体メモリの読み出し動作の例を示している。 図１に示した半導体メモリの書き込み動作の例を示している。 図１に示した半導体メモリの読み出し動作の別の例を示している。 図１に示した半導体メモリの読み出し動作の別の例を示している。 図１に示した半導体メモリが提案される前の読み出し動作の例を示している。 別の実施形態におけるコアタイミング生成回路の例を示している。 図１２に示した読み出し生成回路の例を示している。 図１２に示した書き込み生成回路の例を示している。 別の実施形態における半導体メモリを示している。 図１５に示した半導体メモリの動作モードの例を示している。 図１５に示した半導体メモリの状態遷移の例を示している。 図１５に示したコアタイミング生成回路の例を示している。 図１５に示した半導体メモリの読み出し動作の例を示している。 図１５に示した半導体メモリの読み出し動作の別の例を示している。 図１５に示した半導体メモリが提案される前の読み出し動作の例を示している。 別の実施形態におけるコアタイミング生成回路の例を示している。 図２２に示した読み出し生成回路の例を示している。 図２２に示した書き込み生成回路の例を示している。

符号の説明

１０、１０Ｂ‥コマンド入力回路；１２、１２Ｂ‥コマンドラッチ／デコーダ；１４、１４Ａ、１４Ｂ、１４Ｃ‥コアタイミング生成回路；１６、１６Ｂ‥アドレス入力回路；１８、１８Ｂ‥アドレスラッチ回路；２０、２０Ｂ‥データ入出力回路；２２‥メモリコア；２４Ｂ‥クロック入力回路；ＡＣＴＧＥＮ‥信号生成回路；ＢＬ、／ＢＬ‥ビット線；ＢＬＴＧＥＮ‥信号生成回路；ＢＴ‥接続スイッチ；ＣＤＥＣ‥コラムデコーダ；ＣＬＰＧＥＮ‥信号生成回路；ＣＬＰＺ‥コラム選択信号；ＣＳＷ‥コラムスイッチ；ＥＱＧＥＮ‥信号生成回路；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＰＢＬＴＺ‥ビット線制御信号；ＰＥＱＬＯＮＺ‥イコライズ制御信号；ＰＲＯＭＬＺ‥冗長制御信号；ＰＲＥＧＥＮ‥信号生成回路；ＰＳＡＥＺ、ＰＳＡＥＤＺ‥センスアンプ制御信号；ＰＷＬＯＮＺ‥ワード線選択信号；ＲＡ‥リードアンプ；ＲＡＥＺ‥リードアンプ制御信号；ＲＡＳＧＥＮ‥信号生成回路；ＲＢＬＫ‥メモリブロック；ＲＯＭＬＧＥＮ‥信号生成回路；ＰＲＥ‥プリチャージ回路；ＳＡ‥センスアンプ；ＳＡＡ‥センスアンプ領域；ＳＡＥＧＥＮ、ＳＡＥＤＧＥＮ‥信号生成回路；ＳＣＮＴ‥スイッチ制御部；ＳＴＲ‥記憶ノード；ＷＡ‥ライトアンプ；ＷＡＥＺ‥ライトアンプ制御信号；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線；ＷＬＯＮＧＥＮ‥信号生成回路

Claims (5)

1. アドレスに基づいてデータの読み出し又は書き込みを行う半導体メモリにおいて、
   前記アドレスに基づいてワード線を活性化又は非活性化させるためのワード線選択信号を出力するワード線活性化回路と、
   前記ワード線選択信号に基づいてセンスアンプを活性化させるセンスアンプ活性化回路と、
   前記アドレスに基づいてコラム線を選択するためのコラム選択信号を出力するコラム線活性化回路とを備え、
   前記ワード線活性化回路は、前記コラム線活性化回路を活性化させるための活性化信号に基づいて、活性化された前記ワード線選択信号を非活性化すること
   を特徴とする半導体メモリ。
2. アドレスに基づいて生成される第１コラム選択信号と第２コラム選択信号とに基づいてバーストデータの読み出しを行う半導体メモリにおいて
   前記アドレスに基づいてワード線選択信号を活性化し、
   活性化された前記ワード線選択信号に基づいてセンスアンプを活性化し、
   前記第１のコラム選択信号が生成される前に前記ワード線選択信号を非活性化すること
   を特徴とする半導体メモリ。
3. アドレスが供給され、
   前記アドレスに基づいてワード線を活性化し、
   前記活性化されたワード線に基づいてセンスアンプを活性化し、
   前記アドレスに基づいてコラム線が選択される前に、前記活性化されたワード線を非活性化すること
   を特徴とする半導体メモリのデータ読み出し方法。
4. ＣＰＵと、
   前記ＣＰＵから出力されるコマンドとアドレスとに基づいてアクセスされる半導体メモリと
   を備えるメモリ制御システムにおいて、
   前記半導体メモリは、
   前記アドレスに基づいてワード線を活性化又は非活性化させるためのワード線選択信号を出力するワード線活性化回路と、
   前記ワード線選択信号に基づいてセンスアンプを活性化させるセンスアンプ活性化回路と、
   前記アドレスに基づいてビット線を選択するためのコラム選択信号を出力するコラム線活性化回路とを備え、
   前記ワード線活性化回路は、前記コラム線活性化回路を活性化させるための活性化信号に基づいて、活性化された前記ワード線選択信号を非活性化すること
   を特徴とするメモリ制御システム。
5. ＣＰＵと、
   前記ＣＰＵから出力されるアドレスに基づいて生成される第１コラム選択信号と第２コラム選択信号とに基づいてデータの読み出しが行われる半導体メモリと
   を備えるメモリ制御システムにおいて、
   前記アドレスに基づいてワード線選択信号を活性化し、
   活性化された前記ワード線選択信号に基づいてセンスアンプを活性化し、
   前記第１のコラム選択信号が生成される前に前記ワード線選択信号を非活性化すること
   を特徴とするメモリ制御システム。

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