KR20080069298A - 반도체 메모리 장치 및 그의 동작 제어방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 그의 동작 제어방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치의 동작 제어방법은, 하나의 프리액티브 커맨드에 응답하여, 프리차아지 동작모드 및 액티브 동작모드를 연속하여 수행하도록 제어된다. 본 발명에 따르면, 전류소모의 감소, 시스템 퍼포먼스 향상, 및 시스템 로딩을 줄일 수 있다.
Figure P1020070006818
프리차아지, 액티브, 어드레스, 칩셋

Description

반도체 메모리 장치 및 그의 동작 제어방법{Semiconductor memory device and method for controlling operation of the same}
도 1은 일반적인 반도체 메모리 장치와 칩셋의 구조도이고,
도 2는 종래의 일반적인 반도체 메모리 장치의 동작타이밍도이고,
도 3은 종래의 일반적인 반도체 메모리 장치의 뱅크 인터리브 동작시의 동작타이밍도이고,
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이고,
도 5는 도 4의 어드레스 제어부를 구성하는 어드레스 래치의 일예를 나타낸 회로도이고,
도 6은 도 4의 동작타이밍도이고,
도 7은 도 4의 뱅크 인터리브 동작시의 동작타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
300 : 칩셋 410 : 딜레이 컨트롤부
420 : 프리차아지 제어부 430 : 액티브 제어부
440 : 어드레스 제어부 450 : 동작제어부
본 발명은 반도체 메모리 장치 및 그의 동작 제어방법에 관한 것으로, 더욱 구체적으로는, 하나의 커맨드에 의하여 프리차아지 동작과 액티브 동작을 자동으로 수행하는 반도체 메모리 장치 및 그의 동작 제어방법에 관한 것이다.
일반적으로, DRAM과 같은 반도체 메모리 장치는 외부칩셋(chip-set)으로부터 인가되는 커맨드, 어드레스 신호, 데이터에 응답하여 대응되는 동작을 수행하는 구조를 가지고 있다. 이는 도 1에 나타나 있다.
도 1에 도시된 바와 같이, 반도체 메모리 장치(100)는 외부 칩셋(200)으로부터 인가되는 커맨드(CMD), 데이터 입출력 라인 또는 패드(DQ,DQS)를 통하여 인가되는 데이터, 어드레스 라인을 통하여 인가되는 어드레스(ADD)에 응답하여 액티브(active) 모드 동작, 리드 또는 라이트 모드 동작, 프리차아지(precharge) 모드 동작을 수행한다.
상기 액티브 동작모드는 상기 칩셋(200)에서 인가되는 액티브 커맨드(CMD)에 응답하여 동작하는 모드로써, 메모리 셀을 선택하기 위해 워드라인을 인에이블 시키는 동작을 수행하는 모드를 말한다. 상기 리드 또는 라이트 동작모드는 상기 칩셋(200)에서 인가되는 리드 또는 라이트 커맨드(CMD)에 응답하여 메모리 셀에 데이터를 라이트하거나 저장된 데이터를 리드하는 동작 모드를 말한다. 그리고, 상기 프리차아지 동작모드는 상기 칩셋(200)에서 인가되는 프리차아지 커맨드(CMD)에 응 답하여 메모리 셀에 연결된 비트라인 레벨을 일정레벨로 프리차아지시키는 동작을 수행하는 모드를 말한다.
도 2는 일반적인 반도체 메모리 장치의 동작 타이밍도이다.
도 2에 도시된 바와 같이, 상기 칩셋(200)으로부터 액티브 커맨드(ACT)가 인가된다. 상기 액티브 커맨드(ACT)의 인가와 동시에 상기 칩셋(200)에서는 뱅크 어드레스(BA)와 제1로우 어드레스 신호(RA1)가 인가된다. 이에 따라 상기 반도체 메모리 장치(100)에서는 액티브 모드 동작을 수행한다. 즉 상기 뱅크 어드레스(BA)에 대응되는 뱅크의 상기 제1로우어드레스(RA1)에 대응되는 워드라인을 인에이블시키게 된다. 그리고, 리드 또는 라이트 커맨드(W/R), 뱅크어드레스(BA), 및 컬럼 어드레스(CA)가 인가됨에 따라 리드 또는 라이트 모드 동작이 수행된다. 상기 리드동작의 경우에는 상기 메모리 장치(100)에 해당 메모리 셀에 저장되어 있는 데이터를 데이터 입출력 라인 또는 패드(DQ)를 통하여 상기 칩셋(200)으로 출력하게 되고, 상기 라이트 동작의 경우에는 상기 칩셋(200)으로부터 제공되는 데이터를 상기 반도체 메모리 장치(100)의 해당 메모리 셀에 라이트 하게 된다. 여기서 해당 메모리 셀은 상기 뱅크어드레스(BA), 상기 제1로우어드레스(RA1), 및 상기 컬럼 어드레스(CA)에 의해 선택되는 메모리 셀을 말한다.
이후 상기 칩셋(200)으로부터 프리차아지 커맨드(PRE)가 뱅크 어드레스 신호(BA)와 함께 상기 반도체 메모리 장치(100)로 인가된다. 이에 따라 상기 반도체 메모리 장치에서는 상기 프리차아지 커맨드(PRE)에 응답하여 해당뱅크의 프리차아지를 수행한다. 이후에 상기 칩셋(200)으로부터 다음 액티브 커맨드(ACT)가 인가되 고, 동시에 뱅크 어드레스(BA) 및 제2로우 어드레스 신호(RA2)가 인가되면 어드레스에 해당되는 영역의 다음 액티브 동작이 수행되게 된다.
상기 칩셋(200)은 미리 정해진 스펙을 기준으로 하여 상기 반도체 메모리 장치(100)에 데이터, 커맨드, 및 어드레스를 인가하게 된다. 예를 들어, 상기 액티브 모드 후 해당뱅크로부터 리드/라이트 동작을 수행할 수 있는 최소의 시간은 tRCD(ACT TO /CAS DELAY)로 규정되어 있으며, 프리차아지 커맨드(PRE) 발생이후 다음 액이브 동작을 위한 액티브 커맨드(ACT)가 인가되기까지의 보장해야 하는 프리차아지 시간으로 tRP(PRE TO ACT DELAY)이 규정되어 있다. 또한, 액티브 커맨드(ACT) 인가 이후 센싱동작 다음에 비트라인이 리스토어(restore)되기 까지의 시간 즉 액티브 커맨드(ACT) 발생 이후 프리차아지 커맨드(PRE)가 인가되기까지의 액티브 시간인 tRAS(ROW ACTIVE TIME)가 규정되어 있다. 그리고 상기 프리차아지 시간과 상기 액티브 시간을 합한 시간인 tRC(ROW CYCLE TIME)이 규정된다.
이러한 방식의 일반적인 반도체 메모리 장치에서는 동일 클럭에서 서로 다른 영역(예를 들면, 서로 다른 메모리 뱅크들)에서의 동작이 동시에 불가능하다. 예를 들어, 제1메모리 뱅크가 프리차아지 동작을 수행하는 경우에 이와 동시에 다른 뱅크인 제2메모리 뱅크에서는 액티브 동작을 수행하도록 하는 동작이 불가능하다. 상기 칩셋이 동일 클럭에서는 2개이상의 커맨드 발생이 불가능한 구조를 가지고 있기 때문이다. 즉 하나의 클럭에 하나의 커맨드를 인가할 수 있는 구조를 가지고 있다. 이는 도 3에서 설명한다.
도 3은 종래의 일반적인 반도체 메모리 장치에서의 뱅크 인터리브 동작시의 동작타이밍도이다.
도 3에 도시된 바와 같이, 4개의 뱅크(A,B,C,D)에 대한 액티브 커맨드(ACTA,ACTB,ACTC,ACTD)가 순차적으로 인가된다. 이에 따라 상기 반도체 메모리 장치에서는 각각의 뱅크에 대한 액티브 동작이 개시된다. 이후 일정 액티브 시간(tRAS)의 경과후에 4개의 뱅크(A,B,C,D)에 대한 프리차아지 커맨드(PREA,PREB,PREC,PRED)가 인가되게 된다. 이에 따라 상기 반도체 메모리 장치에서는 각각의 뱅크에 대한 프리차아지 동작이 수행되게 된다. 이때, C 뱅크에 대한 프리차아지 커맨드(PREC)가 인가되는 경우에 A뱅크(A)는 프리차아지 시간(tRP)을 이미 만족하고 다음 액티브동작이 가능하다. 따라서 이때 상기 A뱅크에 대한 다음 액티브 커맨드(ACTA)가 인가될 수 있으나 상기 C뱅크(C)에 대한 프라차아지 커맨드(PREC)가 인가됨에 따라 상기 A뱅크(A)에 대한 다음 액티브 커맨드(ACTA)는 인가될 수 없게 된다. 따라서 상기 A뱅크(A)에 대한 다음 액티브 커맨드(ACTA)는 상기 D뱅크에 대한 프리차아지 커맨드(PRED) 인가 후에 인가되어야 한다. 즉 서로 다른 뱅크에 대한 액티브 동작과 프리차아지 동작을 동시에 수행할 수 없는 문제점이 발생된다. 이는 최소(minimum) tRC(ROW CYCLE TIME)조건을 만족할 수 없는 문제점도 같이 동반하게 된다. 즉 tRC(ROW CYCLE TIME)가 길어지는 문제점이 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 메모리 장치 및 그의 동작 제어방법을 제공하는 데 있다.
본 발명의 다른 목적은 칩셋에서 인가되는 커맨드의 개수를 줄어 커맨드에 따른 로딩을 감소시킬 수 있는 반도체 메모리 장치 및 그의 동작 제어방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 동일 클럭에서 서로 다른 메모리 영역에 대한 프리차아지 또는 액티브 동작이 가능한 반도체 메모리 장치 및 그의 동작 제어방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 시스템 퍼포먼스를 향상시킬 수 있는 반도체 메모리 장치 및 그의 동작 제어방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 전류소모를 줄일 수 있는 반도체 메모리 장치 및 그의 동작 제어방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 반도체 메모리 장치의 동작 제어방법은, 하나의 프리액티브 커맨드에 응답하여, 프리차아지 동작모드 및 액티브 동작모드를 연속하여 수행하도록 제어됨을 특징으로 한다.
상기 액티브 동작모드는 상기 프리차아지 동작 모드 시작 후 일정 딜레이 후에 자동으로 시작될 수 있으며, 상기 프리액티브 신호와 동시에 프리차아지 동작모드 및 상기 액티브 동작 모드를 위한 뱅크어드레스 신호와 상기 액티브 동작 모드를 위한 로우 어드레스 신호가 함께 인가될 수 있다.
상기 뱅크 어드레스 신호 및 상기 로우 어드레스 신호는 상기 액티브 동작모드가 시작될 때까지 래치될 수 있으며, 상기 프리액티브 커맨드는 EMRS에 의해 선 택될 수 있다. 그리고, 상기 프리차아지 동작 모드 시작 후 상기 액티브 동작모드 개시까지의 딜레이 정도는 컨트롤 가능하다.
상기 반도체 메모리 장치는, 특정모드에서는 상기 프리액티브 커맨드에 의해 프리차아지 동작 및 액티브 동작을 수행하고, 노멀모드에서는 별도의 프리차아지 커맨드 및 액티브 커맨드에 의해 프리차아지 동작 및 액티브 동작을 수행하도록 제어될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 반도체 메모리 장치는, 외부 칩셋으로부터 인가되는 하나의 프리액티브 커맨드에 응답하여 내부적으로 프리차아지 동작과 액티브 동작을 일정 딜레이를 두고 자동으로 연속하여 수행하는 동작 제어부와; 상기 동작 제어부의 프리차아지 동작 및 액티브 동작을 위해, 상기 외부 칩셋으로부터 제공되는 어드레스 신호들을 컨트롤하는 어드레스 제어부를 구비한다.
상기 어드레스 신호는 뱅크 어드레스 신호 및 로우 어드레스 신호를 포함할 수 있으며, 상기 어드레스 신호들은, 상기 프리액티브 커맨드와 동시에 인가될 수 있다. 상기 어드레스 제어부는 상기 뱅크 어드레스 신호 및 상기 로우 어드레스 신호를 상기 액티브 동작이 시작될 때까지 래치하기 위한 어드레스 래치를 구비할 수 있으며, 상기 동작 제어부는 상기 프리차아지 동작 개시이후 상기 액티브 동작이 개시될 때까지의 딜레이 정도를 컨트롤하기 위한 딜레이 컨트롤부를 구비할 수 있다. 그리고, 상기 프리액티브 커맨드는 EMRS에 의해 선택될 수 있다.
상기한 구성에 따르면, 전류소모의 감소, 시스템 퍼포먼스 향상, 및 시스템 로딩을 줄일 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치(400)의 개략적인 블록도를 나타낸 것이다.
도 4에 도시된 바와 같이, 상기 반도체 메모리 장치(400)는 동작제어부(450)과 어드레스 제어부(440)를 구비한다.
상기 동작제어부(450)는, 외부 칩셋(300)으로부터 인가되는 하나의 프리액티브 커맨드(P-A)에 응답하여 내부적으로 프리차아지 동작과 액티브 동작이 일정 딜레이를 두고 자동으로 연속하여 수행되도록 한다. 상기 동작제어부(450)는 딜레이 컨트롤부(410), 프리차아지 제어부(420), 및 액티브 제어부(430)를 구비한다. 종래의 반도체 메모리 장치의 경우에는 액티브 커맨드(ACT)와 프리차아지 커맨드(PRE)가 별도로 각각 인가되었다. 따라서 본 발명은 커맨드 신호 체계를 단순화할 수 있으며, 커맨드 수를 줄여 상기 칩셋(300)의 로딩을 감소시킬 수 있다.
상기 프리액티브 커맨드(P-A)는 종래의 액티브 커맨드(ACT) 또는 프리차아지 커맨드(PRE)와 동일한 신호 구조를 가지도록 할 수 있으며, 별도의 신호구조를 가지도록 할 수 있다. 예를 들어, 종래의 액티브 커맨드(ACT)의 스펙이 칩인에이블 신호(CS)가 로우, RAS가 로우, CAS가 하이, 라이트 인에이블 신호(WE)가 하이 일 경우로 설정되어 있다고 가정하고, 프리차아지 커맨드(PRE) 스펙이 칩 인에이블 신호(CS)가 로우, RAS가 로우, CAS가 하이, 라이트 인에이블 신호(WE)가 로우 일 경우로 설정되어 있다고 가정한다. 이때 상기 프리액티브 커맨드(P-A)는 종래와 액티브 커맨드(ACT) 또는 상기 프리차아지 커맨드(PRE)와 동일 신호구조를 가질 수 있으며, 별도의 신호구조를 가질 수도 있다.
상기 딜레이 컨트롤부(410)는 상기 프리 액티브 커맨드(P-A)를 일정시간 딜레이시켜 상기 액티브 제어부(430)에 인가한다. 상기 딜레이는 일반적으로 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 잘 알려진 프리차아지 시간(tRP)에 해당되는 딜레이일 수 있다. 상기 프리액티브 커맨드(P-A)는 노멀모드와 액티브 동작을 시간을 동일하게 하기 위해서는 노멀모드의 프리차아지 커맨드(PRE) 인가시점에 인가되도록 할 수 있다.
다른 예로 상기 딜레이 컨트롤부(410)는 상기 딜레이 정도를 컨트롤 할 수 있는 퓨즈 등의 컨트롤 유닛을 구비할 수 있다. 예를 들어, 각각 퓨즈를 구비하는 복수의 딜레이 회로들을 구비하고, 퓨즈의 커팅을 통하여 딜레이 회로의 동작을 제어함에 의해 딜레이 정도를 컨트롤 할 수 있다.
상기 프리차아지 제어부(420)는 상기 프리액티브 커맨드(P-A)에 응답하여 프리차이지 동작을 수행한다. 상기 프리차아지 동작은 인가되는 커맨드를 제외하고는 일반적인 종래의 반도체 메모리 장치의 프리차아지 커맨드(PRE)가 인가되는 경우의 동작과 동일하다. 상기 프리차아지 제어부(420)는 일반적인 반도체 메모리 장치에 서 프리차아지 동작에 관여하는 일체의 제어회로들을 포함할 수 있다.
상기 액티브 제어부(430)는 상기 딜레이 컨트롤부(410)를 통하여 일정시간 딜레이되어 인가되는 커맨드 신호에 응답하여 액티브 동작을 수행한다. 상기 액티브 동작은 인가되는 커맨드를 제외하고는 일반적인 종래의 반도체 메모리 장치에서 액티브 커맨드(ACT)가 인가되는 경우의 동작과 동일하다. 상기 액티브 제어부(430)는 일반적인 반도체 메모리 장치에서 액티브 동작에 관여하는 일체의 제어회로들을 포함할 수 있다.
상기 반도체 메모리 장치(400)는 상기 프리액티브 커맨드(P-A)에 응답하여 내부에서 자체적으로 프리차아지 커맨드(PRE)와 일정딜레이 후에 액티브 커맨드(ACT)를 발생시키는 커맨드 발생기(미도시)를 더 구비하여, 상기 커맨드 발생기에 의해 발생된 상기 액티브 커맨드(ACT)를 상기 액티브 제어부(430)에 인가하고, 상기 프리차아지 커맨드(PRE)를 상기 프리차아지 제어부(420)에 인가하도록 구성될 수도 있다.
상기 어드레스 제어부(440)는 상기 동작 제어부(450)의 프리차아지 동작 및 액티브 동작을 위해, 상기 외부 칩셋(300)으로부터 제공되는 어드레스 신호들(BA,RA)을 컨트롤한다.
상기 어드레스 신호들(BA,RA)은 뱅크 어드레스 신호(BA) 및 로우 어드레스 신호(RA)를 포함할 수 있다. 그리고 상기 어드레스 신호들(BA,RA)은 상기 프리액티브 커맨드(P-A)의 인가와 동시에 인가될 수 있다. 종래의 경우에는 액티브 커맨드(ACT) 인가시에 뱅크 어드레스(BA)와 로우 어드레스(RA)가 동시에 인가되었고, 프리차아지 커맨드(PRE) 인가시에는 뱅크 어드레스(BA)만 동시에 인가되는 동작구조를 가지고 있었다.
상기 어드레스 제어부(440)는 상기 프리차아지 제어부(420)의 동작을 위해서는 상기 칩셋(300)으로부터 인가되는 상기 뱅크 어드레스 신호(BA)를 그대로 전송하여 해당뱅크의 프리차아지 동작이 수행되도록 지원한다. 상기 뱅크어드레스(BA)를 래치하고 이를 상기 프리차아지 제어부(420)에 전송하는 구조도 가능하다.
그리고, 상기 액티브 제어부(430)의 동작을 위해서는 상기 뱅크 어드레스 (BA) 및 상기 로우 어드레스 신호(RA)를 래치한다. 종래에는 뱅크어드레스(BA) 및 로우 어드레스(RA)가 액티브 커맨드와 동시에 인가되었으므로 상기 어드레스들(BA,RA)를 래치할 필요가 없었다. 그러나, 상기 액티브 동작은 별도의 액티브 커맨드없이 자동으로 수행되므로, 상기 프리액티브 커맨드(P-A)의 인가시에 인가된 상기 뱅크어드레스(BA) 및 상기 로우 어드레스(RA)를 상기 액티브 동작의 개시시까지 래치할 필요성이 발생되게 된다. 상기 액티비 제어부(430)에 인가되는 액티브 어드레스(ACR_BA,ACT_RA)는 상기 칩셋(300)에서 인가된 어드레스 신호(BA,RA)를 래치하한 어드레스 신호일 수 있다. 여기서 상기 래치한 어드레스 신호를 일정딜레이 후에 출력되도록 제어하는 것도 가능하다.
상기 프리액티브 커맨드(P-A)는 EMRS에 의해 선택될 수 있다. 상기 EMRS(Extended Mode Register Set)는 메모리 장치의 동작 모드, 즉 카스 레이턴시 (Column Address Strobe latency)나 버스트 길이(Burst length) 등의 일반적인 동작 모드 이외의, 추가적인 동작 모드를 설정하기 위한 것으로써, 드라이버 구동능 력(Driver strength), TCSR(Temperature Compensated Self Refresh), PASR(Partial Array Self Refresh)을 설정할 수 있다. 따라서, 상기 EMRS를 통하여 상기 프리액티브 커맨드(P-A)를 설정하고 이를 제어하는 것이 가능하다.
여기서 상기 반도체 메모리 장치를 특정모드와 노멀모드로 구분하고, 상기 특정모드에서는 상술한 바와 같이 상기 프리액티브 커맨드(P-A)를 통하여 프리차아지 및 액티브 동작을 수행하고, 노멀모드에서는 종래의 일반적인 반도체 메모리 장치에서와 같이, 별개의 액티브 커맨드(ACT) 및 프리차아지 커맨드(PRE)에 응답하여 액티브 동작 및 프리차아지 동작이 수행되도록 설정하는 것도 가능할 것이다.
도 5는 도 4의 어드레스 제어부(440)에 구비되는 어드레스 래치의 일 구성 예를 도시한 것이다.
상기 어드레스 래치(442)는 트랜스퍼 게이트들(transfer gate)(TG1,TG2), 인버터들(I1,I2,I3,I4)을 이용하여 구성된 래치회로들(L1,L2), 딜레이 회로들(D1,Dn) 및 낸드회로(NA)를 구비하여 도 5에 도시된 바와 같은 결선구조를 가진다.
도 5에 도시된 바와 같이, 상기 어드레스 래치(442)는 상기 액티브 제어부(430)에 인가되는 어드레스의 경우만을 도시하고 있으나, 상기 프리차아지 제어부(420)로 인가되는 어드레스(BA)는, 상기 칩셋(300)에서 인가되는 어드레스이거나, 상기 래치회로들(L1,L2) 중 어느 하나의 출력일 수 있다.
여기서 상기 딜레이회로들(D1~Dn)의 입력신호인 제1신호(P)는 상기 프리차아지 제어부(420)의 동작신호일 수 있으며, 상기 낸드회로(NA)에 입력되는 제2신호(A)는 상기 액티브 제어부(430)의 동작 신호 일 수 있다.
이하에서는 도 6 및 도 7을 통하여 본 발명에 따른 반도체 메모리 장치의 동작을 설명한다.
도 6은 도 4의 일반 동작시의 동작타이밍도를 나타낸 것이다.
도 6에 도시된 바와 같이, 상기 프리액티브 커맨드(P-A)가 상기 동작제어부(450)로 인가된다. 그리고 이와 동시에 해당 뱅크 어드레스(BA) 및 로우 어드레스(RA)가 상기 어드레스 제어부(440)로 인가된다. 이에 따라 상기 반도체 메모리 장치(400)의 상기 프리차아지제어부(420)는 인가되는 뱅크 어드레스(BA)에 대응되는 뱅크의 프리차아지 동작을 수행한다. 이후 일정딜레이 후에 자동으로 또는 상기 딜레이 컨트롤부(410)에서 제공되는 동작개시신호(A)에 응답하여 상기 액티브 제어부(430)를 통한 액티브 동작이 수행된다. 이때 상기 뱅크 어드레스(BA) 및 상기 로우 어드레스(RA)는 래치되고 딜레이되어 상기 액티브 제어부(430)에 액티브용 어드레스(ACT_BA,ACT_RA)로써 인가되게 된다.
이후 리드 또는 라이트 커맨드(W/R)에 따라 리드 또는 라이트 동작이 수행되게 된다. 일정시간 이후 다시 새로운 프리액티브 커맨드(P-A)가 인가되면, 동시에 제공되는 어드레스 신호(BA,RA)에 대응되는 프리차아지 동작 및 액티브동작이 수행되게 된다.
반도체 메모리 장치는 일반적으로 어드레스 입력을 위한 어드레스 버퍼를 구비하고 있다. 종래의 경우에 프리차아지 동작 후 액티브 동작 개시시점까지 상기 어드레스 버퍼가 온 상태를 유지하고 있어야 한다. 이는 어느 시점에서 어드레스가 인가될지 예측할 수 없기 때문이다. 그러나 본 발명에서는 프리차아지 동작시에 어 드레스가 미리 입력되어 래치되어 있으므로, 상기 어드레스 버퍼가 온 상태를 유지할 필요가 없다. 이는 전류 소모를 줄일 수 있는 장점으로 작용할 수 있다.
도 7은 뱅크 인터리브 동작시의 도 4의 동작타이밍도를 나타낸 것이다.
도 3과의 비교를 쉽게 하기 위하여, 프리차아지 동작의 경우에는 'P' 액티브 동작의 경우에는 'A'로 표시하여 종래의 프리차아지 커맨드 'PRE' 및 종래의 액티브 커맨드' ACT' 와 구별하였다.
도 7에 도시된 바와 같이, 4개의 뱅크(A,B,C,D)에 대한 프리액티브 커맨드(P-AA,P-AB,P-AC,P-AD)가 순차적으로 인가된다. 이에 따라 상기 반도체 메모리 장치에서는 각각의 뱅크에 대한 프리차아지 동작(PA,PB,PC,PD)이 시작된다. 그리고 A뱅크에 프리차아지 동작(PA) 후 일정딜레이(tRP) 이후에 상기 A뱅크(A)에 대한 액티브 동작(AA)이 개시된다. 순차적으로 B뱅크에 대한 프리차아지 동작(PB) 후 일정딜레이(tRP) 이후에 상기 B뱅크(B)에 대한 액티브 동작(AB), C뱅크에 대한 프리차아지 동작(PC) 후 일정딜레이(tRP) 이후에 상기 C뱅크(C)에 대한 액티브 동작(AC), 및 D뱅크에 대한 프리차아지 동작(PD) 후 일정딜레이(tRP) 이후에 상기 D뱅크(D)에 대한 액티브 동작(AD)이 개시된다. 도 7에서 상기 C뱅크에 대응되는 프리액티브 신호(P-AC)가 인가되는 경우를 살펴보자. 상기 C뱅크에 대응되는 프리액티브 신호(P-AC)가 인가되는 시점의 클럭에서 상기 C뱅크에 대한 프리차아지동작(PC)이 수행되고 있으며, A뱅크에서는 액티브 동작(AA)이 수행되고 있음을 알 수 있다. 즉 동일 클럭 상황에서 여러 뱅크의 액티브 또는 프리차아지 동작이 가능하게 된다. 따라서, 종래에서는 불가능했던 최소(minimum) tRC(ROW CYCLE TIME)조건을 만족할 수 있게 된다. 또한 시스템 퍼포먼스를 향상시킬 수 있게 된다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 하나의 커맨드에 의해 액티브 동작과 프리차아지 동작을 수행할 수 있어, 커맨드 체계를 단순화하여 칩셋의 로딩을 감소시킬 수 있으며, 서로 다른 뱅크에서 동일 클럭 상황에서 액티브 또는 프리차아지 동작을 수행할 수 있어 시스템 퍼포먼스 향상을 기대할 수 있다. 또한, 시스템 전류소모를 줄일 수 있는 장점이 있다.

Claims (13)

  1. 반도체 메모리 장치의 동작 제어방법에 있어서:
    하나의 프리액티브 커맨드에 응답하여, 프리차아지 동작모드 및 액티브 동작모드를 연속하여 수행하도록 제어됨을 특징으로 하는 반도체 메모리 장치의 동작 제어방법.
  2. 제1항에 있어서,
    상기 액티브 동작모드는 상기 프리차아지 동작 모드 시작 후 일정 딜레이 후에 자동으로 시작됨을 특징으로 하는 반도체 메모리 장치의 동작 제어방법.
  3. 제2항에 있어서,
    상기 프리액티브 커맨드와 동시에 프리차아지 동작모드 및 상기 액티브 동작 모드를 위한 뱅크어드레스 신호와 상기 액티브 동작 모드를 위한 로우 어드레스 신호가 함께 인가됨을 특징으로 하는 반도체 메모리 장치의 동작 제어방법.
  4. 제3항에 있어서,
    상기 뱅크 어드레스 신호 및 상기 로우 어드레스 신호는 상기 액티브 동작모드가 시작될 때까지 래치됨을 특징으로 하는 반도체 메모리 장치의 동작 제어방법.
  5. 제4항에 있어서,
    상기 프리액티브 커맨드는 EMRS에 의해 선택됨을 특징으로 하는 반도체 메모리 장치의 동작 제어방법.
  6. 제5항에 있어서,
    상기 프리차아지 동작 모드 시작 후 상기 액티브 동작모드 개시까지의 딜레이 정도는 컨트롤 가능함을 특징으로 하는 반도체 메모리 장치의 동작 제어방법.
  7. 제6항에 있어서,
    상기 반도체 메모리 장치는, 특정모드에서는 상기 프리액티브 커맨드에 의해 프리차아지 동작 및 액티브 동작을 수행하고, 노멀모드에서는 별도의 프리차아지 커맨드 및 액티브 커맨드에 의해 프리차아지 동작 및 액티브 동작을 수행함을 특징으로 하는 반도체 메모리 장치의 동작 제어방법.
  8. 반도체 메모리 장치에 있어서:
    외부 칩셋으로부터 인가되는 하나의 프리액티브 커맨드에 응답하여 내부적으로 프리차아지 동작과 액티브 동작을 일정 딜레이를 두고 자동으로 연속하여 수행하는 동작 제어부와;
    상기 동작 제어부의 프리차아지 동작 및 액티브 동작을 위해, 상기 외부 칩셋으로부터 제공되는 어드레스 신호들을 컨트롤하는 어드레스 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 어드레스 신호는 뱅크 어드레스 신호 및 로우 어드레스 신호를 포함함을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 어드레스 신호들은, 상기 프리액티브 커맨드와 동시에 인가됨을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 어드레스 제어부는 상기 뱅크 어드레스 신호 및 상기 로우 어드레스 신호를 상기 액티브 동작이 시작될 때까지 래치하기 위한 어드레스 래치를 구비함을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 동작 제어부는 상기 프리차아지 동작 개시이후 상기 액티브 동작이 개시될 때까지의 딜레이 정도를 컨트롤하기 위한 딜레이 컨트롤부를 구비함을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 프리액티브 커맨드는 EMRS에 의해 선택됨을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8184487B2 (en) * 2010-08-30 2012-05-22 Micron Technology, Inc. Modified read operation for non-volatile memory
KR101212738B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법
KR20150006156A (ko) * 2013-07-08 2015-01-16 에스케이하이닉스 주식회사 반도체 장치, 반도체 메모리 장치 및 그것의 구동 방법
JP2016218720A (ja) * 2015-05-20 2016-12-22 ソニー株式会社 メモリ制御回路およびメモリ制御方法
US9583160B1 (en) 2015-09-04 2017-02-28 Micron Technology, Inc. Apparatuses including multiple read modes and methods for same
US9607705B1 (en) 2015-09-04 2017-03-28 Micron Technology, Inc. Apparatuses and methods for charging a global access line prior to accessing a memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000020619A (ko) * 1998-09-22 2000-04-15 김영환 싱크로너스 dram의 버스트 모드 제어 회로
JP2001357670A (ja) * 2000-04-14 2001-12-26 Mitsubishi Electric Corp 半導体記憶装置
US6625078B2 (en) 2002-02-11 2003-09-23 United Memories, Inc. Look-ahead refresh for an integrated circuit memory
US6643212B1 (en) 2002-04-18 2003-11-04 United Memories, Inc. Simultaneous function dynamic random access memory device technique
KR100502408B1 (ko) * 2002-06-21 2005-07-19 삼성전자주식회사 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법
KR100573828B1 (ko) 2003-12-29 2006-04-26 주식회사 하이닉스반도체 셀데이터의 손실을 방지하기 위한 반도체 메모리 소자
KR100772110B1 (ko) 2006-06-30 2007-11-01 주식회사 하이닉스반도체 로우 어드레스 제어 장치

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