JP2001357670A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- refresh
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
Abstract
(57)【要約】
【課題】 リフレッシュ制御信号を与える必要がなく、
ＳＲＡＭと同様なアクセスが可能な、ＤＲＡＭコアを内
蔵するシステムＬＳＩを提供する。 【解決手段】 セルフリフレッシュタイマは常に動作状
態とされリフレッシュ要求信号ＦＡＹを定期的に活性化
する。行選択系回路／コマンド発生系回路１６は、リフ
レッシュ要求信号ＦＡＹと外部からのリードコマンドま
たはライトコマンドとが競合したときには、たとえばリ
ードやライト動作が終了してからリフレッシュ動作が行
なわれるようにロウ系制御信号を制御する。サブメモリ
アレイＳＭＡは従来と比べて細分化され、リフレッシュ
サイクルは短時間で終了するので、リードサイクル時間
内でリードとリフレッシュとを終了させることができ、
ＳＲＡＭと同様な簡単な制御で使用できるＤＲＡＭコア
を実現することができる。
ＳＲＡＭと同様なアクセスが可能な、ＤＲＡＭコアを内
蔵するシステムＬＳＩを提供する。 【解決手段】 セルフリフレッシュタイマは常に動作状
態とされリフレッシュ要求信号ＦＡＹを定期的に活性化
する。行選択系回路／コマンド発生系回路１６は、リフ
レッシュ要求信号ＦＡＹと外部からのリードコマンドま
たはライトコマンドとが競合したときには、たとえばリ
ードやライト動作が終了してからリフレッシュ動作が行
なわれるようにロウ系制御信号を制御する。サブメモリ
アレイＳＭＡは従来と比べて細分化され、リフレッシュ
サイクルは短時間で終了するので、リードサイクル時間
内でリードとリフレッシュとを終了させることができ、
ＳＲＡＭと同様な簡単な制御で使用できるＤＲＡＭコア
を実現することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的にはリフレッシュの制御が簡易化さ
れたダイナミックランダムアクセスメモリ（ＤＲＡＭ）
に関する。
に関し、より特定的にはリフレッシュの制御が簡易化さ
れたダイナミックランダムアクセスメモリ（ＤＲＡＭ）
に関する。
【０００２】
【従来の技術】近年、プロセッサまたはＡＳＩＣ（特定
用途向けＩＣ）などのロジックと大記憶容量のダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）とを同一半導
体チップ（半導体基板）上に集積化したロジック内蔵Ｄ
ＲＡＭなどのシステムＬＳＩが使用されるようになって
きている。
用途向けＩＣ）などのロジックと大記憶容量のダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）とを同一半導
体チップ（半導体基板）上に集積化したロジック内蔵Ｄ
ＲＡＭなどのシステムＬＳＩが使用されるようになって
きている。
【０００３】このような、システムＬＳＩにおいては、
１２８ビットから５１２ビットの多ビットの内部データ
バスでロジックとＤＲＡＭとを相互接続することによ
り、端子数の少ない汎用ＤＲＡＭとロジックＬＳＩとを
プリント基板上で接続して用いる場合に比べて１ないし
２桁以上の高速のデータ転送を実現することができる。
１２８ビットから５１２ビットの多ビットの内部データ
バスでロジックとＤＲＡＭとを相互接続することによ
り、端子数の少ない汎用ＤＲＡＭとロジックＬＳＩとを
プリント基板上で接続して用いる場合に比べて１ないし
２桁以上の高速のデータ転送を実現することができる。
【０００４】また、ロジックに対し汎用ＤＲＡＭを外付
けする方式に比べて、ロジックの外部ピン端子数を低減
することができる。
けする方式に比べて、ロジックの外部ピン端子数を低減
することができる。
【０００５】さらに、システムＬＳＩ内部では、ＤＲＡ
Ｍブロックとロジックとは内部配線で接続される。この
内部配線の長さは、プリント基板上の配線に比べて十分
短く、寄生インピーダンスも小さいため、データバスの
充放電電流を大幅に低減でき、かつ、高速で信号の転送
を行なうことができる。
Ｍブロックとロジックとは内部配線で接続される。この
内部配線の長さは、プリント基板上の配線に比べて十分
短く、寄生インピーダンスも小さいため、データバスの
充放電電流を大幅に低減でき、かつ、高速で信号の転送
を行なうことができる。
【０００６】これらの理由により、ＤＲＡＭ混載のシス
テムＬＳＩは、３次元グラフィック処理、画像・音声処
理などの大量のデータを取扱う処理を行なう情報機器に
おいてその性能を向上させる上で大きく寄与している。
テムＬＳＩは、３次元グラフィック処理、画像・音声処
理などの大量のデータを取扱う処理を行なう情報機器に
おいてその性能を向上させる上で大きく寄与している。
【０００７】図３４は、従来のシステムＬＳＩに内蔵さ
れるＤＲＡＭの回路ブロックの構成を概略的に示す図で
ある。
れるＤＲＡＭの回路ブロックの構成を概略的に示す図で
ある。
【０００８】図３４を参照して、ＤＲＡＭ回路ブロック
は、複数のメモリアレイＭＡ０〜ＭＡｎと、メモリアレ
イＭＡ０〜ＭＡｎの間に配設されるセンスアンプ帯ＳＢ
１〜ＳＢｎと、メモリアレイＭＡ０およびＭＡｎの外側
に配置されるセンスアンプ帯ＳＢ０およびＳＢｎ＋１を
含む。メモリアレイＭＡ０〜ＭＡｎの各々は、サブワー
ドドライバ帯ＳＷＤＢにより複数のメモリサブアレイＭ
ＳＡに分割される。
は、複数のメモリアレイＭＡ０〜ＭＡｎと、メモリアレ
イＭＡ０〜ＭＡｎの間に配設されるセンスアンプ帯ＳＢ
１〜ＳＢｎと、メモリアレイＭＡ０およびＭＡｎの外側
に配置されるセンスアンプ帯ＳＢ０およびＳＢｎ＋１を
含む。メモリアレイＭＡ０〜ＭＡｎの各々は、サブワー
ドドライバ帯ＳＷＤＢにより複数のメモリサブアレイＭ
ＳＡに分割される。
【０００９】メモリアレイＭＡ０〜ＭＡｎの各々におい
て、サブワードドライバ帯ＳＷＤＢにより分割されるメ
モリサブアレイＭＳＡに共通にメインワード線ＭＷＬが
配設される。メインワード線ＭＷＬは、対応のメモリア
レイの各メモリサブアレイＭＳＡの所定数のサブワード
線に対応してそれぞれ配置される。メインワード線ＭＷ
Ｌおよびセンスアンプ帯上に配置される所定数のサブデ
コード線ＳＤＬが、サブワードドライバ帯ＳＷＤＢ内の
サブワードドライバに入力されて、一本のサブワード線
が選択される。
て、サブワードドライバ帯ＳＷＤＢにより分割されるメ
モリサブアレイＭＳＡに共通にメインワード線ＭＷＬが
配設される。メインワード線ＭＷＬは、対応のメモリア
レイの各メモリサブアレイＭＳＡの所定数のサブワード
線に対応してそれぞれ配置される。メインワード線ＭＷ
Ｌおよびセンスアンプ帯上に配置される所定数のサブデ
コード線ＳＤＬが、サブワードドライバ帯ＳＷＤＢ内の
サブワードドライバに入力されて、一本のサブワード線
が選択される。
【００１０】センスアンプ帯ＳＢ１〜ＳＢｎの各々は、
隣接メモリアレイにより共有される。メモリアレイＭＡ
０〜ＭＡｎに対応してメインワード線およびサブデコー
ド線をロウアドレス信号に従って選択するロウデコーダ
が配置され、またロウデコーダと整列してコラムアドレ
ス信号に従ってメモリアレイから列を選択するための列
選択信号を列選択線ＣＳＬ上に伝達するコラムデコーダ
が配置される。
隣接メモリアレイにより共有される。メモリアレイＭＡ
０〜ＭＡｎに対応してメインワード線およびサブデコー
ド線をロウアドレス信号に従って選択するロウデコーダ
が配置され、またロウデコーダと整列してコラムアドレ
ス信号に従ってメモリアレイから列を選択するための列
選択信号を列選択線ＣＳＬ上に伝達するコラムデコーダ
が配置される。
【００１１】列選択線ＣＳＬはセンスアンプ帯に配設さ
れ、選択時に所定数のセンスアンプ回路を内部データ線
対ＧＩＯＰの群に接続する。内部データ線対ＧＩＯＰ
は、所定数がメモリアレイＭＡ０ないしＭＡｎをわたっ
て延在して配設され、ローカルデータ線を介して選択さ
れたセンスアンプ回路と結合される。
れ、選択時に所定数のセンスアンプ回路を内部データ線
対ＧＩＯＰの群に接続する。内部データ線対ＧＩＯＰ
は、所定数がメモリアレイＭＡ０ないしＭＡｎをわたっ
て延在して配設され、ローカルデータ線を介して選択さ
れたセンスアンプ回路と結合される。
【００１２】内部データ線対ＧＩＯＰは、１２８ビット
から５１２ビット設けられ、プリアンプおよびライトド
ライバを含むデータバス帯ＤＰＢに結合される。このデ
ータバス帯ＤＰＢにおいては、内部データ線対ＧＩＯＰ
それぞれに対応してプリアンプおよびライトドライバが
配置される。内部データ線対ＧＩＯＰは、書込データお
よび読出データ両者を伝達する伝達線対であってもよ
く、また読出データを伝達するバス線対および書込デー
タを伝達する書込データ線対が別々に内部データバス線
対として設けられてもよい。
から５１２ビット設けられ、プリアンプおよびライトド
ライバを含むデータバス帯ＤＰＢに結合される。このデ
ータバス帯ＤＰＢにおいては、内部データ線対ＧＩＯＰ
それぞれに対応してプリアンプおよびライトドライバが
配置される。内部データ線対ＧＩＯＰは、書込データお
よび読出データ両者を伝達する伝達線対であってもよ
く、また読出データを伝達するバス線対および書込デー
タを伝達する書込データ線対が別々に内部データバス線
対として設けられてもよい。
【００１３】ＤＲＡＭ回路ブロックは、さらに、ロジッ
クから与えられるたとえば１３ビットの外部アドレスＡ
０〜Ａ１２を受けるロウアドレス入力回路／リフレッシ
ュカウンタＲＡＦＫおよびコラムアドレス入力回路ＣＡ
Ｋと、ロジックから与えられる外部制御信号ＣＬＫ，Ｃ
ＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＭを受
け、各種動作を指定する内部制御信号を生成するコマン
ドデコーダ／制御回路ＣＤＣと、データバス帯ＤＰＢと
ロジックとの間でデータの転送を行なうためのデータ入
出力制御回路ＤＩＯＫを含む。
クから与えられるたとえば１３ビットの外部アドレスＡ
０〜Ａ１２を受けるロウアドレス入力回路／リフレッシ
ュカウンタＲＡＦＫおよびコラムアドレス入力回路ＣＡ
Ｋと、ロジックから与えられる外部制御信号ＣＬＫ，Ｃ
ＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＭを受
け、各種動作を指定する内部制御信号を生成するコマン
ドデコーダ／制御回路ＣＤＣと、データバス帯ＤＰＢと
ロジックとの間でデータの転送を行なうためのデータ入
出力制御回路ＤＩＯＫを含む。
【００１４】コマンドデコーダ／制御回路ＣＤＣは、ク
ロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、ロ
ウアドレスストローブ信号／ＲＡＳ、コラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥお
よびデータマスク信号ＤＭを受け、これらの制御信号の
立上がりエッジにおける論理状態に応じて指定された動
作モードを判別する。この場合、これらの複数の制御信
号ＣＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥのクロック信号
ＣＬＫの立上がりエッジにおける論理状態の組合せによ
り、「コマンド」が指定される。
ロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、ロ
ウアドレスストローブ信号／ＲＡＳ、コラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥお
よびデータマスク信号ＤＭを受け、これらの制御信号の
立上がりエッジにおける論理状態に応じて指定された動
作モードを判別する。この場合、これらの複数の制御信
号ＣＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥのクロック信号
ＣＬＫの立上がりエッジにおける論理状態の組合せによ
り、「コマンド」が指定される。
【００１５】データマスク信号ＤＭは、データ入出力制
御回路ＤＩＯＫに与えられるデータに対し、バイト単位
で書込のマスクを指示する。コマンドデコーダ／制御回
路ＣＤＣは、ロジックから与えられるコマンドをデコー
ドし、このコマンドにより指定される動作モードを指示
する動作モード指示信号を生成し、指定された動作モー
ドを行なうための各種内部制御信号を生成する。
御回路ＤＩＯＫに与えられるデータに対し、バイト単位
で書込のマスクを指示する。コマンドデコーダ／制御回
路ＣＤＣは、ロジックから与えられるコマンドをデコー
ドし、このコマンドにより指定される動作モードを指示
する動作モード指示信号を生成し、指定された動作モー
ドを行なうための各種内部制御信号を生成する。
【００１６】コマンドには、行を選択状態に設定するた
めのロウアクティブコマンド、データ読出を指示するリ
ードコマンド、データ書込を指示するライトコマンド、
選択行を非選択状態へおくためのプリチャージコマン
ド、リフレッシュ動作を行なうためのオートリフレッシ
ュコマンド、セルフリフレッシュを行なうためのセルフ
リフレッシュコマンドなどが含まれる。
めのロウアクティブコマンド、データ読出を指示するリ
ードコマンド、データ書込を指示するライトコマンド、
選択行を非選択状態へおくためのプリチャージコマン
ド、リフレッシュ動作を行なうためのオートリフレッシ
ュコマンド、セルフリフレッシュを行なうためのセルフ
リフレッシュコマンドなどが含まれる。
【００１７】ロウアドレス入力回路／リフレッシュカウ
ンタＲＡＦＫは、ロウアクティブコマンドが与えられる
と、コマンドデコーダ／制御回路ＣＤＣの制御の下に、
外部アドレスビットＡ０〜Ａ１２、ロウアドレスとして
取込み、内部ロウアドレス信号を生成する。
ンタＲＡＦＫは、ロウアクティブコマンドが与えられる
と、コマンドデコーダ／制御回路ＣＤＣの制御の下に、
外部アドレスビットＡ０〜Ａ１２、ロウアドレスとして
取込み、内部ロウアドレス信号を生成する。
【００１８】このロウアドレス入力回路／リフレッシュ
カウンタＲＡＦＫは、与えられたアドレスビットをバッ
ファ処理するアドレスバッファと、バッファ回路の出力
信号をラッチするアドレスラッチを含む。
カウンタＲＡＦＫは、与えられたアドレスビットをバッ
ファ処理するアドレスバッファと、バッファ回路の出力
信号をラッチするアドレスラッチを含む。
【００１９】ロウアドレス入力回路／リフレッシュカウ
ンタＲＡＦＫに含まれるリフレッシュカウンタは、オー
トリフレッシュコマンドまたはセルフリフレッシュコマ
ンドが与えられたとき、リフレッシュ行を指定するリフ
レッシュアドレスを生成する。リフレッシュ動作完了
後、このリフレッシュカウンタのカウント値が増加また
は減少される。
ンタＲＡＦＫに含まれるリフレッシュカウンタは、オー
トリフレッシュコマンドまたはセルフリフレッシュコマ
ンドが与えられたとき、リフレッシュ行を指定するリフ
レッシュアドレスを生成する。リフレッシュ動作完了
後、このリフレッシュカウンタのカウント値が増加また
は減少される。
【００２０】コラムアドレス入力回路ＣＡＫは、リード
コマンドまたはライトコマンドが与えられると、コマン
ドデコーダ／制御回路ＣＤＣの制御の下に、たとえば外
部アドレスビットのうちアドレスビットＡ０〜Ａ４の下
位の部分を取込み、内部コラムアドレス信号を生成す
る。このコラムアドレス入力回路ＣＡＫも、アドレスバ
ッファおよびアドレスラッチを含む。
コマンドまたはライトコマンドが与えられると、コマン
ドデコーダ／制御回路ＣＤＣの制御の下に、たとえば外
部アドレスビットのうちアドレスビットＡ０〜Ａ４の下
位の部分を取込み、内部コラムアドレス信号を生成す
る。このコラムアドレス入力回路ＣＡＫも、アドレスバ
ッファおよびアドレスラッチを含む。
【００２１】ロウアドレス入力回路／リフレッシュカウ
ンタＲＡＦＫからの内部ロウアドレス信号はロウプリデ
コーダＲＰＤへ与えられ、コラムアドレス入力回路ＣＡ
Ｋからの内部コラムアドレス信号は、コラムプリデコー
ダＣＰＤへ与えられる。
ンタＲＡＦＫからの内部ロウアドレス信号はロウプリデ
コーダＲＰＤへ与えられ、コラムアドレス入力回路ＣＡ
Ｋからの内部コラムアドレス信号は、コラムプリデコー
ダＣＰＤへ与えられる。
【００２２】ロウプリデコーダＲＰＤは、与えられた内
部ロウアドレス信号をプリデコードして、プリデコード
信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウ
デコーダへ与える。コラムプリデコーダＣＰＤは、コラ
ムアドレス入力回路ＣＡＫからの内部コラムアドレス信
号をプリデコードし、プリデコード信号をロウ／コラム
デコーダ帯ＲＣＤＢに含まれるコラムデコーダへ与え
る。
部ロウアドレス信号をプリデコードして、プリデコード
信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウ
デコーダへ与える。コラムプリデコーダＣＰＤは、コラ
ムアドレス入力回路ＣＡＫからの内部コラムアドレス信
号をプリデコードし、プリデコード信号をロウ／コラム
デコーダ帯ＲＣＤＢに含まれるコラムデコーダへ与え
る。
【００２３】コマンドデコーダ／制御回路ＣＤＣは、リ
ードコマンドまたはライトコマンドを受けると、データ
入出力制御回路ＤＩＯＫおよびデータバス帯ＤＰＢに含
まれるプリアンプおよびライトドライバの動作の制御を
行なうための内部制御信号を生成する。クロック信号Ｃ
ＬＫは、このＤＲＡＭ回路ブロックの内部動作タイミン
グを決定する基準信号として利用される。
ードコマンドまたはライトコマンドを受けると、データ
入出力制御回路ＤＩＯＫおよびデータバス帯ＤＰＢに含
まれるプリアンプおよびライトドライバの動作の制御を
行なうための内部制御信号を生成する。クロック信号Ｃ
ＬＫは、このＤＲＡＭ回路ブロックの内部動作タイミン
グを決定する基準信号として利用される。
【００２４】データ入出力制御回路ＤＩＯＫは、クロッ
ク信号ＣＬＫに同期してデータの入出力を行ない、また
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫ
のロウアドレス入力回路およびコラムアドレス入力回路
ＣＡＫは、クロック信号ＣＬＫに同期して、与えられた
アドレスビットの取込およびラッチを行なう。
ク信号ＣＬＫに同期してデータの入出力を行ない、また
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫ
のロウアドレス入力回路およびコラムアドレス入力回路
ＣＡＫは、クロック信号ＣＬＫに同期して、与えられた
アドレスビットの取込およびラッチを行なう。
【００２５】ＤＲＡＭ回路ブロックは、さらに、内部電
圧ＶＰＰ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬおよびＶＣＰを
発生する内部電圧発生回路と、セルフリフレッシュモー
ドが指定されたときすなわちコマンドデコーダ／制御回
路ＣＤＣから与えられるコマンドＣＯＭがセルフリフレ
ッシュコマンドであったときに所定の間隔で、リフレッ
シュ要求信号ＦＡＹを活性化するセルフリフレッシュタ
イマを含むブロックＰＨＫを含む。
圧ＶＰＰ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬおよびＶＣＰを
発生する内部電圧発生回路と、セルフリフレッシュモー
ドが指定されたときすなわちコマンドデコーダ／制御回
路ＣＤＣから与えられるコマンドＣＯＭがセルフリフレ
ッシュコマンドであったときに所定の間隔で、リフレッ
シュ要求信号ＦＡＹを活性化するセルフリフレッシュタ
イマを含むブロックＰＨＫを含む。
【００２６】内部電圧ＶＰＰは、選択サブワード線ＳＷ
Ｌ上に伝達される電圧であり、通常、動作電源電圧より
も高い電圧レベルである。電圧ＶＣＣＳは、センスアン
プ帯ＳＢ０〜ＳＢｎ＋１に含まれるセンスアンプ回路の
動作電源電圧であり、図示しない内部降圧回路により生
成される。電圧ＶＣＣＰは、周辺電源電圧であり、ロウ
／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダお
よびコラムデコーダ、データバス帯ＤＰＢに含まれるプ
リアンプおよびライトドライバなどの周辺回路へ与えら
れる動作電源電圧であり、図示していない内部降圧回路
により生成される。電圧ＶＢＬは、ビット線プリチャー
ジ電圧である。電圧ＶＣＰは、メモリセルのセルプレー
トへ与えられるセルプレート電圧であり、メモリセルデ
ータのＨレベルの電圧およびＬレベルの電圧の中間レベ
ルである。これらの電圧ＶＢＬおよびＶＣＰは、通常
は、アレイ電源電圧（センス電源電圧）ＶＣＣＳの１／
２の中間電圧である。
Ｌ上に伝達される電圧であり、通常、動作電源電圧より
も高い電圧レベルである。電圧ＶＣＣＳは、センスアン
プ帯ＳＢ０〜ＳＢｎ＋１に含まれるセンスアンプ回路の
動作電源電圧であり、図示しない内部降圧回路により生
成される。電圧ＶＣＣＰは、周辺電源電圧であり、ロウ
／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダお
よびコラムデコーダ、データバス帯ＤＰＢに含まれるプ
リアンプおよびライトドライバなどの周辺回路へ与えら
れる動作電源電圧であり、図示していない内部降圧回路
により生成される。電圧ＶＢＬは、ビット線プリチャー
ジ電圧である。電圧ＶＣＰは、メモリセルのセルプレー
トへ与えられるセルプレート電圧であり、メモリセルデ
ータのＨレベルの電圧およびＬレベルの電圧の中間レベ
ルである。これらの電圧ＶＢＬおよびＶＣＰは、通常
は、アレイ電源電圧（センス電源電圧）ＶＣＣＳの１／
２の中間電圧である。
【００２７】ブロックＰＨＫのセルフリフレッシュタイ
マは、セルフリフレッシュモードに入ると活性化され、
最大リフレッシュ時間ｔＲＥＦｍａｘで、メモリアレイ
ＭＡ０〜ＭＡｎのすべての行のリフレッシュが１回完了
するように、所定の間隔で、リフレッシュ要求信号ＦＡ
Ｙを発行する。
マは、セルフリフレッシュモードに入ると活性化され、
最大リフレッシュ時間ｔＲＥＦｍａｘで、メモリアレイ
ＭＡ０〜ＭＡｎのすべての行のリフレッシュが１回完了
するように、所定の間隔で、リフレッシュ要求信号ＦＡ
Ｙを発行する。
【００２８】このようなセルフリフレッシュモードは、
通常、スリープモード時、すなわちシステムＬＳＩが長
期にわたってスタンバイ状態にあるときに設定される。
メモリセル内のキャパシタに蓄積された電荷は、種々の
リーク電流たとえばストレージノードＳＮにおける接合
リーク電流、メモリセルトランジスタのチャネルリーク
電流、キャパシタ絶縁膜のリーク電流などによって失わ
れる。特に、Ｈ（ハイ）データを書込んだ場合、メモリ
セルからのビット線への読出動作を行なった際に得られ
るビット線対間の電位差がセンスアンプのセンス感度以
下まで低下するまでにリフレッシュを行なう必要があ
る。したがって、チップ全体のデータ保持時間は、チッ
プ内で一番短いデータ保持時間を持つメモリセルによっ
て先に説明したｔＲＥＦｍａｘが定められている。
通常、スリープモード時、すなわちシステムＬＳＩが長
期にわたってスタンバイ状態にあるときに設定される。
メモリセル内のキャパシタに蓄積された電荷は、種々の
リーク電流たとえばストレージノードＳＮにおける接合
リーク電流、メモリセルトランジスタのチャネルリーク
電流、キャパシタ絶縁膜のリーク電流などによって失わ
れる。特に、Ｈ（ハイ）データを書込んだ場合、メモリ
セルからのビット線への読出動作を行なった際に得られ
るビット線対間の電位差がセンスアンプのセンス感度以
下まで低下するまでにリフレッシュを行なう必要があ
る。したがって、チップ全体のデータ保持時間は、チッ
プ内で一番短いデータ保持時間を持つメモリセルによっ
て先に説明したｔＲＥＦｍａｘが定められている。
【００２９】メモリアレイＭＡ０〜ＭＡｎのすべての行
をリフレッシュするのに必要なリフレッシュ回数をＮｒ
ｅｆとすると、リフレッシュ要求信号ＦＡＹは、ｔＲＥ
Ｆｍａｘ／Ｎｒｅｆの周期で発行される。たとえば、Ｎ
ｒｅｆ＝４０９６の４Ｋリフレッシュモードにおいて
は、最大リフレッシュ時間ｔＲＥＦｍａｘが６４ｍｓで
あれば、リフレッシュ要求信号ＦＡＹは、１６μｓごと
に発行される。
をリフレッシュするのに必要なリフレッシュ回数をＮｒ
ｅｆとすると、リフレッシュ要求信号ＦＡＹは、ｔＲＥ
Ｆｍａｘ／Ｎｒｅｆの周期で発行される。たとえば、Ｎ
ｒｅｆ＝４０９６の４Ｋリフレッシュモードにおいて
は、最大リフレッシュ時間ｔＲＥＦｍａｘが６４ｍｓで
あれば、リフレッシュ要求信号ＦＡＹは、１６μｓごと
に発行される。
【００３０】
【発明が解決しようとする課題】一方、携帯情報端末等
においては、外部クロックの供給の必要のない非同期の
汎用スタティックランダムアクセスメモリ（ＳＲＡＭ）
を使用するシステム構成が広く採用されている。高速デ
ータ処理に必要なメモリはプロセッサに内蔵されている
キャッシュメモリが受け持つため、外付けのデータ保持
用ＳＲＡＭには高速アクセスの機能は要求されない。
においては、外部クロックの供給の必要のない非同期の
汎用スタティックランダムアクセスメモリ（ＳＲＡＭ）
を使用するシステム構成が広く採用されている。高速デ
ータ処理に必要なメモリはプロセッサに内蔵されている
キャッシュメモリが受け持つため、外付けのデータ保持
用ＳＲＡＭには高速アクセスの機能は要求されない。
【００３１】したがって、小型化の要求が厳しい携帯情
報端末等においては、システム構成を簡単にするため
に、リフレッシュ周期ごとのリフレッシュ動作やさらに
はリフレッシュ中のメモリへのアクセスをリフレッシュ
サイクルが終了するまで待つ制御といったようなリフレ
ッシュにかかわる複雑なメモリコントロールが不要な汎
用ＳＲＡＭが使用されている。
報端末等においては、システム構成を簡単にするため
に、リフレッシュ周期ごとのリフレッシュ動作やさらに
はリフレッシュ中のメモリへのアクセスをリフレッシュ
サイクルが終了するまで待つ制御といったようなリフレ
ッシュにかかわる複雑なメモリコントロールが不要な汎
用ＳＲＡＭが使用されている。
【００３２】しかしながら、携帯情報端末も、近年では
画像をも取扱うように機能が大幅に向上してきており、
大容量のメモリ機能が必要になってきている。この場
合、メモリセルサイズがＤＲＡＭのメモリセルに比べて
１０倍近くもあるＳＲＡＭでは、大容量メモリになると
チップの価格が大幅に上昇し携帯情報端末のコストが上
昇してしまう。したがってＳＲＡＭの代替メモリとして
ＤＲＡＭへの期待が大きくなってきている。
画像をも取扱うように機能が大幅に向上してきており、
大容量のメモリ機能が必要になってきている。この場
合、メモリセルサイズがＤＲＡＭのメモリセルに比べて
１０倍近くもあるＳＲＡＭでは、大容量メモリになると
チップの価格が大幅に上昇し携帯情報端末のコストが上
昇してしまう。したがってＳＲＡＭの代替メモリとして
ＤＲＡＭへの期待が大きくなってきている。
【００３３】特に、大容量ＤＲＡＭと大規模ロジックや
マイクロプロセッサ等とを集積化した混載ＤＲＡＭは、
内部のデータバスを多ビットにすることにより動作周波
数を低く抑えても高速データ転送が可能であり、かつ動
作時の消費電流が少ないという特徴を有するため、ロジ
ック内蔵ＤＲＡＭなどのシステムＬＳＩへの期待が大き
い。しかしながら、ＤＲＡＭには、リフレッシュにかか
わる複雑なメモリコントロールが必要であるため、ＤＲ
ＡＭをＳＲＡＭの代替メモリとして採用することは簡単
ではない。
マイクロプロセッサ等とを集積化した混載ＤＲＡＭは、
内部のデータバスを多ビットにすることにより動作周波
数を低く抑えても高速データ転送が可能であり、かつ動
作時の消費電流が少ないという特徴を有するため、ロジ
ック内蔵ＤＲＡＭなどのシステムＬＳＩへの期待が大き
い。しかしながら、ＤＲＡＭには、リフレッシュにかか
わる複雑なメモリコントロールが必要であるため、ＤＲ
ＡＭをＳＲＡＭの代替メモリとして採用することは簡単
ではない。
【００３４】本発明の目的は、携帯情報端末等において
好適に用いられるＳＲＡＭ並みにメモリコントロールを
簡素化したＤＲＡＭ回路ブロックを内蔵するシステムＬ
ＳＩを実現することである。
好適に用いられるＳＲＡＭ並みにメモリコントロールを
簡素化したＤＲＡＭ回路ブロックを内蔵するシステムＬ
ＳＩを実現することである。
【００３５】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、行および列状に配置される複数のメモリセ
ルを含むメモリアレイと、複数のメモリセルが保持する
データをリフレッシュするために必要な時間間隔で、リ
フレッシュ要求信号を出力するリフレッシュタイマ回路
と、アクセスコマンドに応じて内部コマンド信号を発生
するコマンド発生回路と、内部コマンド信号およびリフ
レッシュ要求信号に応じてメモリアレイの行選択に関連
する動作を行なう行選択制御回路とを備え、行選択制御
回路は、内部コマンド信号に応じて活性化し、メモリア
レイの行選択動作のタイミング信号を出力するタイミン
グ制御回路と、リフレッシュ要求信号を受けて保持し、
タイミング制御回路が非活性状態になったときに内部リ
フレッシュコマンド信号を出力するリフレッシュ制御回
路と、内部リフレッシュコマンド信号に応じて活性化
し、タイミング制御回路に代わってタイミング信号を出
力するリフレッシュタイミング制御回路とを含み、タイ
ミング信号に応じてメモリアレイの行選択を行なう行選
択回路をさらに備える。
記憶装置は、行および列状に配置される複数のメモリセ
ルを含むメモリアレイと、複数のメモリセルが保持する
データをリフレッシュするために必要な時間間隔で、リ
フレッシュ要求信号を出力するリフレッシュタイマ回路
と、アクセスコマンドに応じて内部コマンド信号を発生
するコマンド発生回路と、内部コマンド信号およびリフ
レッシュ要求信号に応じてメモリアレイの行選択に関連
する動作を行なう行選択制御回路とを備え、行選択制御
回路は、内部コマンド信号に応じて活性化し、メモリア
レイの行選択動作のタイミング信号を出力するタイミン
グ制御回路と、リフレッシュ要求信号を受けて保持し、
タイミング制御回路が非活性状態になったときに内部リ
フレッシュコマンド信号を出力するリフレッシュ制御回
路と、内部リフレッシュコマンド信号に応じて活性化
し、タイミング制御回路に代わってタイミング信号を出
力するリフレッシュタイミング制御回路とを含み、タイ
ミング信号に応じてメモリアレイの行選択を行なう行選
択回路をさらに備える。
【００３６】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、アクセスコマンドは、読出コマンドを含
み、半導体記憶装置がアクセスコマンドを受けてから次
のアクセスコマンドを受けることができるまでの基本サ
イクル時間は、内部コマンド信号が出力されてからメモ
リアレイよりデータの読出が完了するまでの通常読出サ
イクル時間と、内部リフレッシュコマンド信号が出力さ
れてからメモリアレイの内部リフレッシュコマンド信号
に対応する部分のリフレッシュが完了するまでのリフレ
ッシュサイクル時間との合計時間以上である。
項１に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、アクセスコマンドは、読出コマンドを含
み、半導体記憶装置がアクセスコマンドを受けてから次
のアクセスコマンドを受けることができるまでの基本サ
イクル時間は、内部コマンド信号が出力されてからメモ
リアレイよりデータの読出が完了するまでの通常読出サ
イクル時間と、内部リフレッシュコマンド信号が出力さ
れてからメモリアレイの内部リフレッシュコマンド信号
に対応する部分のリフレッシュが完了するまでのリフレ
ッシュサイクル時間との合計時間以上である。
【００３７】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、リフレッシュ制御回路は、リフレッシュ
要求信号を受けて保持するラッチ回路と、ラッチ回路の
出力がリフレッシュ要求信号が入力されたことを示し、
かつ、タイミング制御回路が非活性化されている場合に
内部コマンド信号の基となるパルスを出力するパルス発
生回路とを有する。
項２に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、リフレッシュ制御回路は、リフレッシュ
要求信号を受けて保持するラッチ回路と、ラッチ回路の
出力がリフレッシュ要求信号が入力されたことを示し、
かつ、タイミング制御回路が非活性化されている場合に
内部コマンド信号の基となるパルスを出力するパルス発
生回路とを有する。
【００３８】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置に記載の半導体記憶装置の
構成において、コマンド発生回路は、アクセスコマンド
を保持し、リフレッシュタイミング制御回路が活性化さ
れている場合には、リフレッシュタイミング制御回路が
非活性化されるまで待ってから内部コマンド信号を出力
する。
項２に記載の半導体記憶装置に記載の半導体記憶装置の
構成において、コマンド発生回路は、アクセスコマンド
を保持し、リフレッシュタイミング制御回路が活性化さ
れている場合には、リフレッシュタイミング制御回路が
非活性化されるまで待ってから内部コマンド信号を出力
する。
【００３９】請求項５に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、コマンド発生回路は、アクセスコマンド
を受けて保持するラッチ回路と、ラッチ回路の出力がア
クセスコマンドが入力されたことを示し、かつ、リフレ
ッシュタイミング制御回路が非活性化されている場合に
内部コマンド信号の基となるパルスを出力するパルス発
生回路とを有する。
項４に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、コマンド発生回路は、アクセスコマンド
を受けて保持するラッチ回路と、ラッチ回路の出力がア
クセスコマンドが入力されたことを示し、かつ、リフレ
ッシュタイミング制御回路が非活性化されている場合に
内部コマンド信号の基となるパルスを出力するパルス発
生回路とを有する。
【００４０】請求項６に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、コマンド発生回路は、アクセスコマンド
に応じてコマンド発生基準信号を出力する内部コマンド
発生回路と、コマンド発生基準信号を少なくともリフレ
ッシュサイクル時間以上遅延させて内部コマンド信号を
出力する遅延回路とを含み、リフレッシュ制御回路は、
リフレッシュ要求信号を受けて保持し、タイミング制御
回路が非活性状態になったときに内部リフレッシュコマ
ンド信号を出力する。
項２に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、コマンド発生回路は、アクセスコマンド
に応じてコマンド発生基準信号を出力する内部コマンド
発生回路と、コマンド発生基準信号を少なくともリフレ
ッシュサイクル時間以上遅延させて内部コマンド信号を
出力する遅延回路とを含み、リフレッシュ制御回路は、
リフレッシュ要求信号を受けて保持し、タイミング制御
回路が非活性状態になったときに内部リフレッシュコマ
ンド信号を出力する。
【００４１】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、リフレッシュ制御回路は、リフレッシュ
要求信号を保持するラッチ回路と、ラッチ回路の出力が
リフレッシュ要求信号が入力されたことを示し、かつ、
タイミング制御回路が非活性状態になったときに内部リ
フレッシュコマンド信号の基となるパルスを出力するパ
ルス発生回路とを有する。
項６に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、リフレッシュ制御回路は、リフレッシュ
要求信号を保持するラッチ回路と、ラッチ回路の出力が
リフレッシュ要求信号が入力されたことを示し、かつ、
タイミング制御回路が非活性状態になったときに内部リ
フレッシュコマンド信号の基となるパルスを出力するパ
ルス発生回路とを有する。
【００４２】請求項８に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、メモリアレイからの出力を受けて読出デ
ータとして保持し出力イネーブル信号を受けて読出デー
タを出力するデータ入出力制御回路をさらに備える。
項２に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、メモリアレイからの出力を受けて読出デ
ータとして保持し出力イネーブル信号を受けて読出デー
タを出力するデータ入出力制御回路をさらに備える。
【００４３】請求項９に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、行選択制御回路は、与えられる行アドレ
スを保持して通常行アドレスを出力するアドレスラッチ
回路と、リフレッシュする行に対応するリフレッシュ行
アドレスを順次更新して出力するリフレッシュカウンタ
回路と、通常行アドレスとリフレッシュ行アドレスとを
受けて、内部リフレッシュコマンド信号に応じていずれ
か一方をメモリアレイの行選択を行なうアドレスとして
出力する選択回路とをさらに含む。
項２に記載の半導体記憶装置に記載の半導体記憶装置の
構成に加えて、行選択制御回路は、与えられる行アドレ
スを保持して通常行アドレスを出力するアドレスラッチ
回路と、リフレッシュする行に対応するリフレッシュ行
アドレスを順次更新して出力するリフレッシュカウンタ
回路と、通常行アドレスとリフレッシュ行アドレスとを
受けて、内部リフレッシュコマンド信号に応じていずれ
か一方をメモリアレイの行選択を行なうアドレスとして
出力する選択回路とをさらに含む。
【００４４】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置に記載の半導体記憶装置
の構成に加えて、メモリアレイは、独立して行選択動作
が可能な複数のバンクを含み、リフレッシュ制御回路
は、通常行アドレスが示すバンクとリフレッシュ行アド
レスが示すバンクとが一致する場合には、タイミング制
御回路が非活性となってから内部リフレッシュコマンド
信号を出力する。
求項９に記載の半導体記憶装置に記載の半導体記憶装置
の構成に加えて、メモリアレイは、独立して行選択動作
が可能な複数のバンクを含み、リフレッシュ制御回路
は、通常行アドレスが示すバンクとリフレッシュ行アド
レスが示すバンクとが一致する場合には、タイミング制
御回路が非活性となってから内部リフレッシュコマンド
信号を出力する。
【００４５】請求項１１に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置に記載の半導体記憶装置
の構成において、アドレスラッチ回路は、与えられる行
アドレスをクロック信号に同期して取込む。
求項９に記載の半導体記憶装置に記載の半導体記憶装置
の構成において、アドレスラッチ回路は、与えられる行
アドレスをクロック信号に同期して取込む。
【００４６】請求項１２に記載の半導体記憶装置は、請
求項２に記載の半導体記憶装置に記載の半導体記憶装置
の構成に加えて、アクセスコマンドをクロック信号に同
期して取込み、コマンド発生回路に与えるラッチ回路を
さらに備える。
求項２に記載の半導体記憶装置に記載の半導体記憶装置
の構成に加えて、アクセスコマンドをクロック信号に同
期して取込み、コマンド発生回路に与えるラッチ回路を
さらに備える。
【００４７】請求項１３に記載の半導体記憶装置は、行
および列状に配置される複数のメモリセルを含むメモリ
アレイと、メモリアレイに対するアクセスコマンドが与
えられたことを示すコマンド検出信号とアクセスコマン
ドに対応する内部コマンド信号とを出力するコマンド検
出回路と、内部コマンド信号に応じてメモリアレイの行
選択に関連する動作を行なう行選択制御回路とを備え、
行選択制御回路は、与えられる行アドレスをコマンド検
出信号に応じて取込み内部行アドレスとして保持する保
持回路と、行アドレス信号の変化を検出すると第１の所
定時間経過後に行アドレスと内部行アドレスとを比較し
て内部行アドレスをメモリアレイの行選択に使用するか
否かを判断する比較回路とを含む。
および列状に配置される複数のメモリセルを含むメモリ
アレイと、メモリアレイに対するアクセスコマンドが与
えられたことを示すコマンド検出信号とアクセスコマン
ドに対応する内部コマンド信号とを出力するコマンド検
出回路と、内部コマンド信号に応じてメモリアレイの行
選択に関連する動作を行なう行選択制御回路とを備え、
行選択制御回路は、与えられる行アドレスをコマンド検
出信号に応じて取込み内部行アドレスとして保持する保
持回路と、行アドレス信号の変化を検出すると第１の所
定時間経過後に行アドレスと内部行アドレスとを比較し
て内部行アドレスをメモリアレイの行選択に使用するか
否かを判断する比較回路とを含む。
【００４８】請求項１４に記載の半導体記憶装置は、請
求項１３に記載の半導体記憶装置の構成に加えて、比較
回路は、行アドレスの変化を検出するアドレス変化検出
回路と、アドレス変化検出回路の出力を第１の所定時間
だけ遅延させる遅延回路と、遅延回路の出力に応じて、
行アドレスと内部行アドレスとを比較するアドレス比較
部とを含む。
求項１３に記載の半導体記憶装置の構成に加えて、比較
回路は、行アドレスの変化を検出するアドレス変化検出
回路と、アドレス変化検出回路の出力を第１の所定時間
だけ遅延させる遅延回路と、遅延回路の出力に応じて、
行アドレスと内部行アドレスとを比較するアドレス比較
部とを含む。
【００４９】請求項１５に記載の半導体記憶装置は、請
求項１４に記載の半導体記憶装置の構成において、アド
レス比較部は、アドレス比較結果が不一致の場合には、
保持回路に再度行アドレスの取込みを指示する。
求項１４に記載の半導体記憶装置の構成において、アド
レス比較部は、アドレス比較結果が不一致の場合には、
保持回路に再度行アドレスの取込みを指示する。
【００５０】請求項１６に記載の半導体記憶装置は、請
求項１３に記載の半導体記憶装置の構成に加えて、比較
回路は、行アドレスと内部行アドレスとが一致しない時
は、保持回路に再度行アドレスの取込みを指示し、行選
択制御回路は、コマンド検出信号に応じて第２の所定時
間経過後に、保持回路に対し内部行アドレスの更新を禁
止する遅延回路をさらに含む。
求項１３に記載の半導体記憶装置の構成に加えて、比較
回路は、行アドレスと内部行アドレスとが一致しない時
は、保持回路に再度行アドレスの取込みを指示し、行選
択制御回路は、コマンド検出信号に応じて第２の所定時
間経過後に、保持回路に対し内部行アドレスの更新を禁
止する遅延回路をさらに含む。
【００５１】請求項１７に記載の半導体記憶装置は、請
求項１６に記載の半導体記憶装置の構成に加えて、第２
の所定時間は、半導体記憶装置がアクセスコマンドを受
けてから次のアクセスコマンドを受けることができるま
での基本サイクル時間の半分である。
求項１６に記載の半導体記憶装置の構成に加えて、第２
の所定時間は、半導体記憶装置がアクセスコマンドを受
けてから次のアクセスコマンドを受けることができるま
での基本サイクル時間の半分である。
【００５２】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００５３】［実施の形態１］図１は、本発明のＤＲＡ
Ｍ内蔵システムＬＳＩの構成を概略的に示す図である。
Ｍ内蔵システムＬＳＩの構成を概略的に示す図である。
【００５４】図１を参照して、システムＬＳＩ１は、外
部ピン端子群ＬＰＧＡに結合され、指令された処理を実
行する大規模ロジックＬＧと、大規模ロジックＬＧと外
部ピン端子群ＡＰＧとの間に結合され、アナログ信号に
ついての処理を行なうアナログコアＡＣＲと、大規模ロ
ジックＬＧに内部配線を介して結合され、この大規模ロ
ジックＬＧが必要とするデータを格納するＤＲＡＭコア
ＭＣＲと、テストモード時に大規模ロジックＬＧとＤＲ
ＡＭとを切離し、テストピン端子群ＴＰＧを介してＤＲ
ＡＭコアＭＣＲに対するテスト動作を行なうためのテス
トインターフェイス回路ＴＩＣを含む。ＤＲＡＭコアＭ
ＣＲは、電源ピン端子ＰＳＴを介して電源電圧ＶＣＣを
受ける。
部ピン端子群ＬＰＧＡに結合され、指令された処理を実
行する大規模ロジックＬＧと、大規模ロジックＬＧと外
部ピン端子群ＡＰＧとの間に結合され、アナログ信号に
ついての処理を行なうアナログコアＡＣＲと、大規模ロ
ジックＬＧに内部配線を介して結合され、この大規模ロ
ジックＬＧが必要とするデータを格納するＤＲＡＭコア
ＭＣＲと、テストモード時に大規模ロジックＬＧとＤＲ
ＡＭとを切離し、テストピン端子群ＴＰＧを介してＤＲ
ＡＭコアＭＣＲに対するテスト動作を行なうためのテス
トインターフェイス回路ＴＩＣを含む。ＤＲＡＭコアＭ
ＣＲは、電源ピン端子ＰＳＴを介して電源電圧ＶＣＣを
受ける。
【００５５】アナログコアＡＣＲは、内部のクロック信
号を発生する位相同期回路（ＰＬＬ）、外部からのアナ
ログ信号をデジタル信号に変換するアナログ／デジタル
変換器、および大規模ロジックＬＧから与えられるデジ
タル信号をアナログ信号に変換して出力するデジタル／
アナログ変換器を含む。
号を発生する位相同期回路（ＰＬＬ）、外部からのアナ
ログ信号をデジタル信号に変換するアナログ／デジタル
変換器、および大規模ロジックＬＧから与えられるデジ
タル信号をアナログ信号に変換して出力するデジタル／
アナログ変換器を含む。
【００５６】ＤＲＡＭコアＭＣＲは、非同期の汎用ＳＲ
ＡＭと同様なメモリコントロールが簡素化されたＤＲＡ
Ｍであり、大規模ロジックＬＧからコマンドを受けてデ
ータの取込および出力を実行する。
ＡＭと同様なメモリコントロールが簡素化されたＤＲＡ
Ｍであり、大規模ロジックＬＧからコマンドを受けてデ
ータの取込および出力を実行する。
【００５７】図２は、図１におけるＤＲＡＭコアＭＣＲ
の構成を示した概略ブロック図である。
の構成を示した概略ブロック図である。
【００５８】図２を参照して、ＤＲＡＭコアＭＣＲは、
データを記憶するメモリアレイＭＢと、大規模ロジック
ＬＧから与えられるたとえば１３ビットの外部アドレス
Ａ０〜Ａ１２および大規模ロジックＬＧから与えられる
外部制御信号ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴＥｎに応じ
て各種動作を指定する内部制御信号を生成し、ロウプリ
デコード信号等の行系の制御信号を出力する行選択系回
路／コマンド発生系回路１６と、外部アドレスＡ０〜Ａ
１２を受けて列系の選択制御信号を発生する列選択系回
路１４と、大規模ロジックＬＧとメモリアレイとの間の
データ授受を行なうデータ入出力制御回路２０とを含
む。
データを記憶するメモリアレイＭＢと、大規模ロジック
ＬＧから与えられるたとえば１３ビットの外部アドレス
Ａ０〜Ａ１２および大規模ロジックＬＧから与えられる
外部制御信号ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴＥｎに応じ
て各種動作を指定する内部制御信号を生成し、ロウプリ
デコード信号等の行系の制御信号を出力する行選択系回
路／コマンド発生系回路１６と、外部アドレスＡ０〜Ａ
１２を受けて列系の選択制御信号を発生する列選択系回
路１４と、大規模ロジックＬＧとメモリアレイとの間の
データ授受を行なうデータ入出力制御回路２０とを含
む。
【００５９】データ入出力制御回路２０は、大規模ロジ
ックＬＧとの間で１２８ビットのデータ信号ＤＱを授受
する。データ入出力制御回路２０は、読出時には、出力
イネーブル信号ＯＥに応じてメモリアレイから読出され
たデータを出力する。
ックＬＧとの間で１２８ビットのデータ信号ＤＱを授受
する。データ入出力制御回路２０は、読出時には、出力
イネーブル信号ＯＥに応じてメモリアレイから読出され
たデータを出力する。
【００６０】メモリアレイＭＢは、複数のメモリアレイ
ＭＡ０〜ＭＡｎと、メモリアレイＭＡ０〜ＭＡｎの間に
配設されるセンスアンプ帯ＳＢ１〜ＳＢｎと、メモリア
レイＭＡ０およびＭＡｎの外側に配置されるセンスアン
プ帯ＳＢ０およびＳＢｎ＋１を含む。メモリアレイＭＡ
０〜ＭＡｎの各々は、サブワードドライバ帯ＳＷＤＢに
より複数のサブメモリアレイＳＭＡに分割される。
ＭＡ０〜ＭＡｎと、メモリアレイＭＡ０〜ＭＡｎの間に
配設されるセンスアンプ帯ＳＢ１〜ＳＢｎと、メモリア
レイＭＡ０およびＭＡｎの外側に配置されるセンスアン
プ帯ＳＢ０およびＳＢｎ＋１を含む。メモリアレイＭＡ
０〜ＭＡｎの各々は、サブワードドライバ帯ＳＷＤＢに
より複数のサブメモリアレイＳＭＡに分割される。
【００６１】メモリアレイＭＡ０〜ＭＡｎの各々におい
て、サブワードドライバ帯ＳＷＤＢにより分割されるサ
ブメモリアレイＳＭＡに共通にメインワード線ＭＷＬが
配設される。メインワード線ＭＷＬは、対応のメモリア
レイの各サブメモリアレイＳＭＡの所定数のサブワード
線に対応してそれぞれ配置される。メインワード線ＭＷ
Ｌおよびセンスアンプ帯上に配置される所定数のサブデ
コード線ＳＤＬが、サブワードドライバ帯ＳＷＤＢ内の
サブワードドライバに入力されて、一本のサブワード線
が選択される。
て、サブワードドライバ帯ＳＷＤＢにより分割されるサ
ブメモリアレイＳＭＡに共通にメインワード線ＭＷＬが
配設される。メインワード線ＭＷＬは、対応のメモリア
レイの各サブメモリアレイＳＭＡの所定数のサブワード
線に対応してそれぞれ配置される。メインワード線ＭＷ
Ｌおよびセンスアンプ帯上に配置される所定数のサブデ
コード線ＳＤＬが、サブワードドライバ帯ＳＷＤＢ内の
サブワードドライバに入力されて、一本のサブワード線
が選択される。
【００６２】センスアンプ帯ＳＢ１〜ＳＢｎの各々は、
隣接メモリアレイにより共有される。メモリアレイＭＡ
０〜ＭＡｎに対応してメインワード線およびサブワード
線をロウアドレス信号に従って選択するロウデコーダが
配置され、またロウデコーダと整列してコラムアドレス
信号に従ってメモリアレイから列を選択するための列選
択信号を列選択線ＣＳＬ上に伝達するコラムデコーダが
配置される。
隣接メモリアレイにより共有される。メモリアレイＭＡ
０〜ＭＡｎに対応してメインワード線およびサブワード
線をロウアドレス信号に従って選択するロウデコーダが
配置され、またロウデコーダと整列してコラムアドレス
信号に従ってメモリアレイから列を選択するための列選
択信号を列選択線ＣＳＬ上に伝達するコラムデコーダが
配置される。
【００６３】列選択線ＣＳＬはセンスアンプ帯に配設さ
れ、選択時に所定数のセンスアンプ回路を内部データ線
対ＧＩＯＰの群に接続する。内部データ線対ＧＩＯＰ
は、所定数がメモリアレイＭＡ０ないしＭＡｎをわたっ
て延在して配設され、ローカルデータ線を介して選択さ
れたセンスアンプ回路と結合される。
れ、選択時に所定数のセンスアンプ回路を内部データ線
対ＧＩＯＰの群に接続する。内部データ線対ＧＩＯＰ
は、所定数がメモリアレイＭＡ０ないしＭＡｎをわたっ
て延在して配設され、ローカルデータ線を介して選択さ
れたセンスアンプ回路と結合される。
【００６４】図３４に示した従来のＤＲＡＭブロックと
比べて、サブメモリアレイＳＭＡの大きさを小さくしメ
モリアレイＭＢをより多数に分割することにより、ワー
ド線、ビット線の長さが短くなっているため、行選択お
よびセンスアンプによるセンス動作が高速化される。
比べて、サブメモリアレイＳＭＡの大きさを小さくしメ
モリアレイＭＢをより多数に分割することにより、ワー
ド線、ビット線の長さが短くなっているため、行選択お
よびセンスアンプによるセンス動作が高速化される。
【００６５】内部データ線対ＧＩＯＰは、１２８ビット
から５１２ビット分設けられ、プリアンプおよびライト
ドライバを含むデータバス帯ＤＰＢに結合される。この
データバス帯ＤＰＢにおいては、内部データ線対ＧＩＯ
Ｐそれぞれに対応してプリアンプおよびライトドライバ
が配置される。内部データ線対ＧＩＯＰは、書込データ
および読出データ両者を伝達する伝達線対であってもよ
く、また読出データを伝達するバス線対および書込デー
タを伝達する書込データ線対が別々に内部データバス線
対として設けられてもよい。
から５１２ビット分設けられ、プリアンプおよびライト
ドライバを含むデータバス帯ＤＰＢに結合される。この
データバス帯ＤＰＢにおいては、内部データ線対ＧＩＯ
Ｐそれぞれに対応してプリアンプおよびライトドライバ
が配置される。内部データ線対ＧＩＯＰは、書込データ
および読出データ両者を伝達する伝達線対であってもよ
く、また読出データを伝達するバス線対および書込デー
タを伝達する書込データ線対が別々に内部データバス線
対として設けられてもよい。
【００６６】行選択系回路／コマンド発生系回路１６に
与えられる外部制御信号ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴ
Ｅｎは、図３４で外部制御信号の組み合わせで与えられ
ていたデータ読出を指示するリードコマンド、データ書
込を指示するライトコマンドに対応する。外部制御信号
ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴＥｎに応じて、行選択系
回路／コマンド発生系回路１６は、所定の内部コマンド
信号を発生する。
与えられる外部制御信号ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴ
Ｅｎは、図３４で外部制御信号の組み合わせで与えられ
ていたデータ読出を指示するリードコマンド、データ書
込を指示するライトコマンドに対応する。外部制御信号
ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴＥｎに応じて、行選択系
回路／コマンド発生系回路１６は、所定の内部コマンド
信号を発生する。
【００６７】行選択系回路／コマンド発生系回路１６
は、さらに、外部アドレスビットＡ０〜Ａ１２をロウア
ドレスとして取込み、内部ロウアドレス信号を生成す
る。
は、さらに、外部アドレスビットＡ０〜Ａ１２をロウア
ドレスとして取込み、内部ロウアドレス信号を生成す
る。
【００６８】列選択系回路１４は、外部アドレスＡ０〜
Ａ１２を受けてコラムアドレスを取込み保持し、出力す
るコラムアドレス入力回路２２と、コラムアドレスを受
けてプリデコードするコラムプリデコーダ２４とを含
む。
Ａ１２を受けてコラムアドレスを取込み保持し、出力す
るコラムアドレス入力回路２２と、コラムアドレスを受
けてプリデコードするコラムプリデコーダ２４とを含
む。
【００６９】コラムアドレス入力回路２２は、内部リー
ドコマンドまたは内部ライトコマンドが与えられると、
行選択系回路／コマンド発生系回路１６の制御の下に、
たとえば外部アドレスビットＡ０〜Ａ１２のうちアドレ
スビットＡ０〜Ａ４の下位の部分を取込み、内部コラム
アドレス信号を生成する。このコラムアドレス入力回路
２２も、アドレスバッファおよびアドレスラッチを含
む。
ドコマンドまたは内部ライトコマンドが与えられると、
行選択系回路／コマンド発生系回路１６の制御の下に、
たとえば外部アドレスビットＡ０〜Ａ１２のうちアドレ
スビットＡ０〜Ａ４の下位の部分を取込み、内部コラム
アドレス信号を生成する。このコラムアドレス入力回路
２２も、アドレスバッファおよびアドレスラッチを含
む。
【００７０】コラムアドレス入力回路２２からの内部コ
ラムアドレス信号は、コラムプリデコーダ２４へ与えら
れる。
ラムアドレス信号は、コラムプリデコーダ２４へ与えら
れる。
【００７１】行選択系回路は、与えられた内部ロウアド
レス信号をプリデコードして、プリデコード信号をロウ
／コラムデコーダ帯ＲＣＤＢに含まれるコラムデコーダ
へ与える。コラムプリデコーダ２４は、コラムアドレス
入力回路２２からの内部コラムアドレス信号をプリデコ
ードし、プリデコード信号をロウ／コラムデコーダ帯Ｒ
ＣＤＢに含まれるコラムデコーダへ与える。
レス信号をプリデコードして、プリデコード信号をロウ
／コラムデコーダ帯ＲＣＤＢに含まれるコラムデコーダ
へ与える。コラムプリデコーダ２４は、コラムアドレス
入力回路２２からの内部コラムアドレス信号をプリデコ
ードし、プリデコード信号をロウ／コラムデコーダ帯Ｒ
ＣＤＢに含まれるコラムデコーダへ与える。
【００７２】コマンド発生系回路は、リードコマンドま
たはライトコマンドを受けると、データ入出力制御回路
２０およびデータバス帯ＤＰＢに含まれるプリアンプお
よびライトドライバの動作の制御を行なうための内部制
御信号を生成する。
たはライトコマンドを受けると、データ入出力制御回路
２０およびデータバス帯ＤＰＢに含まれるプリアンプお
よびライトドライバの動作の制御を行なうための内部制
御信号を生成する。
【００７３】ＤＲＡＭ回路ブロックは、さらに、内部電
圧ＶＰＰ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬおよびＶＣＰを
発生する内部電圧発生回路と、所定の間隔でリフレッシ
ュ要求信号ＦＡＹを活性化するセルフリフレッシュタイ
マを含むブロックＰＨＫを含む。ＤＲＡＭコアに電源が
投入されたときにパワーオンリセットによってリセット
された後、セルフリフレッシュタイマが自動的にリフレ
ッシュ要求信号ＦＡＹの活性化を開始するように構成し
てもよい。また、電源投入後にＤＲＡＭコアの外部から
図示しない制御信号に応じて行選択系回路／コマンド発
生系回路１６にコマンドを与え、発生される内部コマン
ドＣＯＭによってセルフリフレッシュタイマがリフレッ
シュ要求信号ＦＡＹの活性化を開始するように構成して
もよい。
圧ＶＰＰ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬおよびＶＣＰを
発生する内部電圧発生回路と、所定の間隔でリフレッシ
ュ要求信号ＦＡＹを活性化するセルフリフレッシュタイ
マを含むブロックＰＨＫを含む。ＤＲＡＭコアに電源が
投入されたときにパワーオンリセットによってリセット
された後、セルフリフレッシュタイマが自動的にリフレ
ッシュ要求信号ＦＡＹの活性化を開始するように構成し
てもよい。また、電源投入後にＤＲＡＭコアの外部から
図示しない制御信号に応じて行選択系回路／コマンド発
生系回路１６にコマンドを与え、発生される内部コマン
ドＣＯＭによってセルフリフレッシュタイマがリフレッ
シュ要求信号ＦＡＹの活性化を開始するように構成して
もよい。
【００７４】内部電圧ＶＰＰは、選択サブワード線ＳＷ
Ｌ上に伝達される電圧であり、通常、動作電源電圧より
も高い電圧レベルである。電圧ＶＣＣＳは、センスアン
プ帯ＳＢ０〜ＳＢｎ＋１に含まれるセンスアンプ回路の
動作電源電圧であり、図示しない内部降圧回路により生
成される。電圧ＶＣＣＰは、周辺電源電圧であり、ロウ
／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダお
よびコラムデコーダ、データバス帯ＤＰＢに含まれるプ
リアンプおよびライトドライバなどの周辺回路へ与えら
れる動作電源電圧であり、図示していない内部降圧回路
により生成される。電圧ＶＢＬは、ビット線プリチャー
ジ電圧である。電圧ＶＣＰは、メモリセルのセルプレー
トへ与えられるセルプレート電圧であり、メモリセルデ
ータのＨレベルの電圧およびＬレベルの電圧の中間レベ
ルである。これらの電圧ＶＢＬおよびＶＣＰは、通常
は、アレイ電源電圧（センス電源電圧）ＶＣＣＳの１／
２の中間電圧である。
Ｌ上に伝達される電圧であり、通常、動作電源電圧より
も高い電圧レベルである。電圧ＶＣＣＳは、センスアン
プ帯ＳＢ０〜ＳＢｎ＋１に含まれるセンスアンプ回路の
動作電源電圧であり、図示しない内部降圧回路により生
成される。電圧ＶＣＣＰは、周辺電源電圧であり、ロウ
／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダお
よびコラムデコーダ、データバス帯ＤＰＢに含まれるプ
リアンプおよびライトドライバなどの周辺回路へ与えら
れる動作電源電圧であり、図示していない内部降圧回路
により生成される。電圧ＶＢＬは、ビット線プリチャー
ジ電圧である。電圧ＶＣＰは、メモリセルのセルプレー
トへ与えられるセルプレート電圧であり、メモリセルデ
ータのＨレベルの電圧およびＬレベルの電圧の中間レベ
ルである。これらの電圧ＶＢＬおよびＶＣＰは、通常
は、アレイ電源電圧（センス電源電圧）ＶＣＣＳの１／
２の中間電圧である。
【００７５】ブロックＰＨＫのセルフリフレッシュタイ
マは、セルフリフレッシュモードに入ると活性化され、
最大リフレッシュ時間ｔＲＥＦｍａｘで、メモリアレイ
ＭＡ０〜ＭＡｎのすべての行のリフレッシュが１回完了
するように、所定の間隔で、リフレッシュ要求信号ＦＡ
Ｙを発行する。
マは、セルフリフレッシュモードに入ると活性化され、
最大リフレッシュ時間ｔＲＥＦｍａｘで、メモリアレイ
ＭＡ０〜ＭＡｎのすべての行のリフレッシュが１回完了
するように、所定の間隔で、リフレッシュ要求信号ＦＡ
Ｙを発行する。
【００７６】図３は、図２におけるメモリアレイＭＢの
構成を概略的に示した図である。図３を参照して、メモ
リアレイＭＢにおいては、メモリセルアレイは多数のサ
ブメモリアレイＳＭＡに分割されており、複数のサブメ
モリアレイＳＭＡの各々にサブワードドライバ帯ＳＷＤ
とセンスアンプ帯ＳＡとが配置されている。また、行方
向に配置された複数のサブメモリアレイＳＭＡを横断す
るようにメインワード線ＭＷＬが行方向に延びており、
メインワード線ＭＷＬにサブワードドライバＳＷＤを介
して接続されたサブワード線ＳＷＬがサブメモリアレイ
ＳＭＡ内を行方向に延びている。メインワード線ＭＷＬ
は、ロウデコーダＲＤの信号に従ってメインワードドラ
イバＭＷＤで駆動される。
構成を概略的に示した図である。図３を参照して、メモ
リアレイＭＢにおいては、メモリセルアレイは多数のサ
ブメモリアレイＳＭＡに分割されており、複数のサブメ
モリアレイＳＭＡの各々にサブワードドライバ帯ＳＷＤ
とセンスアンプ帯ＳＡとが配置されている。また、行方
向に配置された複数のサブメモリアレイＳＭＡを横断す
るようにメインワード線ＭＷＬが行方向に延びており、
メインワード線ＭＷＬにサブワードドライバＳＷＤを介
して接続されたサブワード線ＳＷＬがサブメモリアレイ
ＳＭＡ内を行方向に延びている。メインワード線ＭＷＬ
は、ロウデコーダＲＤの信号に従ってメインワードドラ
イバＭＷＤで駆動される。
【００７７】図４は、図３におけるサブメモリアレイＳ
ＭＡとその周辺に配置されるサブワードドライバＳＷＤ
およびセンスアンプＳＡとの接続関係を概略的に示した
図である。
ＭＡとその周辺に配置されるサブワードドライバＳＷＤ
およびセンスアンプＳＡとの接続関係を概略的に示した
図である。
【００７８】図４を参照して、サブメモリアレイＳＭＡ
は、行列状に配置された複数のメモリセルＭＣを有して
いる。同一行に配置されたメモリセルＭＣのゲートに
は、サブワード線ＳＷＬが接続されており、このサブワ
ード線ＳＭＬは、サブワードドライバ帯ＳＷＤの各ドラ
イバＳＷＤａに接続されている。同一列に配置されたメ
モリセルＭＣは、ビット線対ＢＬおよび／ＢＬのいずれ
かに接続されている。このビット線対ＢＬおよび／ＢＬ
は、シェアードゲート信号ＳＨＲｂがゲートに入力され
ているＮチャネルＭＯＳトランジスタＮＴ１０、ＮＴ１
１を介して、図４中の上下のいずれかのセンスアンプＳ
／Ａに接続されている。
は、行列状に配置された複数のメモリセルＭＣを有して
いる。同一行に配置されたメモリセルＭＣのゲートに
は、サブワード線ＳＷＬが接続されており、このサブワ
ード線ＳＭＬは、サブワードドライバ帯ＳＷＤの各ドラ
イバＳＷＤａに接続されている。同一列に配置されたメ
モリセルＭＣは、ビット線対ＢＬおよび／ＢＬのいずれ
かに接続されている。このビット線対ＢＬおよび／ＢＬ
は、シェアードゲート信号ＳＨＲｂがゲートに入力され
ているＮチャネルＭＯＳトランジスタＮＴ１０、ＮＴ１
１を介して、図４中の上下のいずれかのセンスアンプＳ
／Ａに接続されている。
【００７９】なお、センスアンプ帯ＳＡは、図４の横方
向に延在して図２に示したセンスアンプ帯ＳＢ０〜ＳＢ
ｍ＋１を構成している。センスアンプ帯ＳＡは、Ｎチャ
ネルＭＯＳトランジスタＮＴ１０〜ＮＴ１３を構成要素
とする複数のＳ／Ａシェア回路および複数のセンスアン
プＳ／Ａ以外に、ＮチャネルＭＯＳトランジスタＮＴ１
５〜ＮＴ１７を構成要素とする複数のイコライズ回路を
有している。このイコライズ回路は、ビット線ＢＬ、／
ＢＬにプリチャージ電圧ＶＢＬを印加するためのもので
ある。
向に延在して図２に示したセンスアンプ帯ＳＢ０〜ＳＢ
ｍ＋１を構成している。センスアンプ帯ＳＡは、Ｎチャ
ネルＭＯＳトランジスタＮＴ１０〜ＮＴ１３を構成要素
とする複数のＳ／Ａシェア回路および複数のセンスアン
プＳ／Ａ以外に、ＮチャネルＭＯＳトランジスタＮＴ１
５〜ＮＴ１７を構成要素とする複数のイコライズ回路を
有している。このイコライズ回路は、ビット線ＢＬ、／
ＢＬにプリチャージ電圧ＶＢＬを印加するためのもので
ある。
【００８０】サブワード線ＳＷＬは、メインワード線Ｍ
ＷＬの信号とサブデコード線ＳＤＬの信号に従ってサブ
ワードドライバＳＷＤａによって駆動される。
ＷＬの信号とサブデコード線ＳＤＬの信号に従ってサブ
ワードドライバＳＷＤａによって駆動される。
【００８１】図５は、図４におけるメモリセルＭＣの構
成例を示した回路図である。図５を参照して、メモリセ
ルＭＣは、一方端にセルプレートが接続されセルプレー
ト電位ＶＣＰが与えられるキャパシタ３２と、キャパシ
タ３２の他方端とビット線ＢＬとの間に接続されゲート
がサブワード線ＳＷＬに接続されたＮチャネルＭＯＳト
ランジスタ３４とを含む。
成例を示した回路図である。図５を参照して、メモリセ
ルＭＣは、一方端にセルプレートが接続されセルプレー
ト電位ＶＣＰが与えられるキャパシタ３２と、キャパシ
タ３２の他方端とビット線ＢＬとの間に接続されゲート
がサブワード線ＳＷＬに接続されたＮチャネルＭＯＳト
ランジスタ３４とを含む。
【００８２】このキャパシタ３２の一方端に接続されて
いるセルプレートＣＰは、図４に示すようにサブメモリ
アレイＳＭＡのほぼ全域に分布している。このセルプレ
ートＣＰは、サブメモリアレイＳＭＡとサブワードドラ
イバ帯ＳＷＤとの境界近傍に延在するＶＣＰ電源線ＶＣ
ＰＬに複数個所で接続されることで、セルプレート電位
ＶＣＰに固定されている。
いるセルプレートＣＰは、図４に示すようにサブメモリ
アレイＳＭＡのほぼ全域に分布している。このセルプレ
ートＣＰは、サブメモリアレイＳＭＡとサブワードドラ
イバ帯ＳＷＤとの境界近傍に延在するＶＣＰ電源線ＶＣ
ＰＬに複数個所で接続されることで、セルプレート電位
ＶＣＰに固定されている。
【００８３】以上説明したメモリアレイの構成において
は、図３４で説明した従来のＤＲＡＭブロックと比べて
ロウアドレスアクセスおよびサイクル時間を短くするた
めに、メモリアレイＭＡ０〜ＭＡｍの数をそれぞれのメ
モリアレイを小さくすることにより増やしており、さら
に、メモリアレイＭＡｍの分割数を増やしてサブメモリ
アレイＳＭＡの大きさを従来に比べて小さくしている。
したがって、携帯情報端末等に使用されている低速ＳＲ
ＡＭの製品規格で決められた、たとえば７０ｎｓのサイ
クル時間に対して、ＤＲＡＭの動作が２サイクル可能な
ように構成されている。
は、図３４で説明した従来のＤＲＡＭブロックと比べて
ロウアドレスアクセスおよびサイクル時間を短くするた
めに、メモリアレイＭＡ０〜ＭＡｍの数をそれぞれのメ
モリアレイを小さくすることにより増やしており、さら
に、メモリアレイＭＡｍの分割数を増やしてサブメモリ
アレイＳＭＡの大きさを従来に比べて小さくしている。
したがって、携帯情報端末等に使用されている低速ＳＲ
ＡＭの製品規格で決められた、たとえば７０ｎｓのサイ
クル時間に対して、ＤＲＡＭの動作が２サイクル可能な
ように構成されている。
【００８４】図６は、図２における行選択系回路／コマ
ンド発生系回路１６の構成を示すブロック図である。
ンド発生系回路１６の構成を示すブロック図である。
【００８５】図６を参照して、行選択系回路／コマンド
発生系回路１６は、行選択制御回路４１とコマンド発生
回路４０とを含む。
発生系回路１６は、行選択制御回路４１とコマンド発生
回路４０とを含む。
【００８６】コマンド発生回路４０は、外部制御信号ｅ
ｘＷＲＩＴＥｎおよびｅｘＲＥＡＤｎを受けて信号ｂｕ
ｆＲＷを出力するＡＮＤ回路４２と、外部制御信号ｅｘ
ＷＲＩＴＥｎおよびｅｘＲＥＡＤｎおよびリフレッシュ
活性化信号ＲＥＦ＿ＲＡＳに応じてロウアクティブコマ
ンド信号ＡＣＴ０を活性化するコマンド入力バッファ／
ラッチ回路４４と、ロウアクティブコマンド信号ＡＣＴ
０およびワード線駆動タイミング信号ＲＸＴに応じて内
部コマンド信号ＡＣＴ、ＰＲＥ、ｉｎｔＷＲＩＴＥ、ｉ
ｎｔＲＥＡＤを出力する内部コマンド発生回路４６とを
含む。
ｘＷＲＩＴＥｎおよびｅｘＲＥＡＤｎを受けて信号ｂｕ
ｆＲＷを出力するＡＮＤ回路４２と、外部制御信号ｅｘ
ＷＲＩＴＥｎおよびｅｘＲＥＡＤｎおよびリフレッシュ
活性化信号ＲＥＦ＿ＲＡＳに応じてロウアクティブコマ
ンド信号ＡＣＴ０を活性化するコマンド入力バッファ／
ラッチ回路４４と、ロウアクティブコマンド信号ＡＣＴ
０およびワード線駆動タイミング信号ＲＸＴに応じて内
部コマンド信号ＡＣＴ、ＰＲＥ、ｉｎｔＷＲＩＴＥ、ｉ
ｎｔＲＥＡＤを出力する内部コマンド発生回路４６とを
含む。
【００８７】行選択制御回路４１は、８個のメモリアレ
イＭＡ０〜ＭＡ７に対応して設けられる。メモリアレイ
ＭＡ０〜ＭＡ７それぞれにおいて、５１２本のワード線
（サブワード線）が配置される。
イＭＡ０〜ＭＡ７に対応して設けられる。メモリアレイ
ＭＡ０〜ＭＡ７それぞれにおいて、５１２本のワード線
（サブワード線）が配置される。
【００８８】行選択制御回路４１は、ロウアドレスイネ
ーブル信号ＲＡＤＥの活性化に応答して外部から与えら
れる１２ビットのロウアドレスビットＲＡ＜１１：０＞
を取込みラッチする入力バッファ／ラッチ回路５２と、
リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの非活性化に応
答してそのカウント値をインクリメントするリフレッシ
ュカウンタ５４と、リフレッシュ活性化信号ＲＥＦに従
って入力バッファ／ラッチ回路５２およびリフレッシュ
カウンタ５４の出力ビットを選択するセレクタ５６と、
セレクタ５６からの１２ビットのロウアドレスのうち、
上位３ビットの内部ロウアドレスＲＡＦ＜１１：９＞を
デコードしてメモリアレイを特定するブロック選択信号
ＢＳ＜７：０＞を生成するブロックデコード回路６０
と、セレクタ５６からの下位９ビットのロウアドレスＲ
ＡＦ＜８：０＞をプリデコードするロウプリデコード回
路６２とを含む。
ーブル信号ＲＡＤＥの活性化に応答して外部から与えら
れる１２ビットのロウアドレスビットＲＡ＜１１：０＞
を取込みラッチする入力バッファ／ラッチ回路５２と、
リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの非活性化に応
答してそのカウント値をインクリメントするリフレッシ
ュカウンタ５４と、リフレッシュ活性化信号ＲＥＦに従
って入力バッファ／ラッチ回路５２およびリフレッシュ
カウンタ５４の出力ビットを選択するセレクタ５６と、
セレクタ５６からの１２ビットのロウアドレスのうち、
上位３ビットの内部ロウアドレスＲＡＦ＜１１：９＞を
デコードしてメモリアレイを特定するブロック選択信号
ＢＳ＜７：０＞を生成するブロックデコード回路６０
と、セレクタ５６からの下位９ビットのロウアドレスＲ
ＡＦ＜８：０＞をプリデコードするロウプリデコード回
路６２とを含む。
【００８９】リフレッシュ活性化信号ＲＥＦ＿ＲＡＳ
は、セルフリフレッシュ要求信号に応答して所定期間活
性状態となり、その間選択されたサブメモリアレイＳＭ
Ａにおいてリフレッシュ行の選択およびメモリセルデー
タのリフレッシュが実行される。
は、セルフリフレッシュ要求信号に応答して所定期間活
性状態となり、その間選択されたサブメモリアレイＳＭ
Ａにおいてリフレッシュ行の選択およびメモリセルデー
タのリフレッシュが実行される。
【００９０】セレクタ５６は、このリフレッシュ活性化
信号ＲＥＦの活性化時リフレッシュカウンタ５４の出力
ビットＱＡ＜１１：０＞を選択し、リフレッシュ活性化
信号ＲＥＦの非活性化時、入力バッファ／ラッチ回路５
２の出力ビットを選択する。
信号ＲＥＦの活性化時リフレッシュカウンタ５４の出力
ビットＱＡ＜１１：０＞を選択し、リフレッシュ活性化
信号ＲＥＦの非活性化時、入力バッファ／ラッチ回路５
２の出力ビットを選択する。
【００９１】リフレッシュカウンタ５４は、リフレッシ
ュ時には、アドレスビットＱＡ＜１１：０＞の範囲でア
ドレスを１ずつ増加させる。
ュ時には、アドレスビットＱＡ＜１１：０＞の範囲でア
ドレスを１ずつ増加させる。
【００９２】ブロックデコード回路６０およびロウプリ
デコード回路６２は、メモリマットのメモリアレイＭＡ
０〜ＭＡ７に共通に設けられてもよく、またメモリアレ
イＭＡ０〜ＭＡ７にそれぞれに対応して設けられてもよ
い。
デコード回路６２は、メモリマットのメモリアレイＭＡ
０〜ＭＡ７に共通に設けられてもよく、またメモリアレ
イＭＡ０〜ＭＡ７にそれぞれに対応して設けられてもよ
い。
【００９３】ロウプリデコード回路６２が、メモリアレ
イそれぞれに対応して設けられる場合には、ブロックデ
コード回路６０からのブロック選択信号ＢＳ＜７：０＞
に従って、ロウプリデコード回路６２が、選択的に活性
化され、選択された（指定された）メモリアレイに対し
て設けられたロウプリデコード回路６２がプリデコード
動作を実行する。
イそれぞれに対応して設けられる場合には、ブロックデ
コード回路６０からのブロック選択信号ＢＳ＜７：０＞
に従って、ロウプリデコード回路６２が、選択的に活性
化され、選択された（指定された）メモリアレイに対し
て設けられたロウプリデコード回路６２がプリデコード
動作を実行する。
【００９４】行選択制御回路４１は、さらに、セルフリ
フレッシュタイマから発行されるリフレッシュ要求信号
ＦＡＹ、ノーマル動作信号ＡＣＴ＿ＲＡＳ、リフレッシ
ュ活性化信号ＲＥＦ＿ＲＡＳに応じてリフレッシュ活性
化信号ＲＥＦを出力するリフレッシュコントロール回路
５０と、リフレッシュ活性化信号ＲＥＦが活性化すると
ロウ系制御タイミング信号を所定のシーケンスで発生す
るロウ系リフレッシュタイミング制御回路５８と、ロウ
アクティブコマンド信号ＡＣＴに応じてロウ系制御タイ
ミング信号を所定のシーケンスで発生するロウ系タイミ
ング制御回路４８とを含む。
フレッシュタイマから発行されるリフレッシュ要求信号
ＦＡＹ、ノーマル動作信号ＡＣＴ＿ＲＡＳ、リフレッシ
ュ活性化信号ＲＥＦ＿ＲＡＳに応じてリフレッシュ活性
化信号ＲＥＦを出力するリフレッシュコントロール回路
５０と、リフレッシュ活性化信号ＲＥＦが活性化すると
ロウ系制御タイミング信号を所定のシーケンスで発生す
るロウ系リフレッシュタイミング制御回路５８と、ロウ
アクティブコマンド信号ＡＣＴに応じてロウ系制御タイ
ミング信号を所定のシーケンスで発生するロウ系タイミ
ング制御回路４８とを含む。
【００９５】リフレッシュコントロール回路５０は、リ
フレッシュ要求信号ＦＡＹが与えられると、後に説明す
るようにリフレッシュ活性化信号ＲＥＦを活性化する。
ロウ系リフレッシュタイミング制御回路５８がこのリフ
レッシュ活性化信号ＲＥＦに従って所定のシーケンスで
各制御信号を発生したの後、ロウ系リフレッシュタイミ
ング制御回路５８は、センスアンプ活性化信号ＳＯが活
性化されてから所定期間経過後にリフレッシュ活性化信
号ＲＥＦ＿ＲＡＳを非活性化状態に駆動する。これらの
一連の動作により、１つのセルフリフレッシュ動作が完
了する。リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活
性化状態となると、リフレッシュカウンタ５４がリフレ
ッシュアドレスＱＡ＜１１：０＞を１だけ増加させる。
フレッシュ要求信号ＦＡＹが与えられると、後に説明す
るようにリフレッシュ活性化信号ＲＥＦを活性化する。
ロウ系リフレッシュタイミング制御回路５８がこのリフ
レッシュ活性化信号ＲＥＦに従って所定のシーケンスで
各制御信号を発生したの後、ロウ系リフレッシュタイミ
ング制御回路５８は、センスアンプ活性化信号ＳＯが活
性化されてから所定期間経過後にリフレッシュ活性化信
号ＲＥＦ＿ＲＡＳを非活性化状態に駆動する。これらの
一連の動作により、１つのセルフリフレッシュ動作が完
了する。リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活
性化状態となると、リフレッシュカウンタ５４がリフレ
ッシュアドレスＱＡ＜１１：０＞を１だけ増加させる。
【００９６】図７は、図６に示したコマンド入力バッフ
ァ／ラッチ回路４４の構成を示す回路図である。
ァ／ラッチ回路４４の構成を示す回路図である。
【００９７】図７を参照して、コマンド入力バッファ／
ラッチ回路４４は、内部プリチャージコマンド信号ＰＲ
Ｅを受けて反転するインバータ７２と、外部ライトコマ
ンド信号ｅｘＷＲＩＴＥｎがＬレベルになるとセットさ
れ、インバータ７２の出力がＬレベルになるとリセット
されるラッチ回路７４と、ラッチ回路７４の反転出力／
Ｑとリフレッシュ活性化信号ＲＥＦ＿ＲＡＳとを受ける
ＯＲ回路７６と、ＯＲ回路７６の出力を受けてその変化
に応じてパルスを発生するパルス発生回路７８とを含
む。
ラッチ回路４４は、内部プリチャージコマンド信号ＰＲ
Ｅを受けて反転するインバータ７２と、外部ライトコマ
ンド信号ｅｘＷＲＩＴＥｎがＬレベルになるとセットさ
れ、インバータ７２の出力がＬレベルになるとリセット
されるラッチ回路７４と、ラッチ回路７４の反転出力／
Ｑとリフレッシュ活性化信号ＲＥＦ＿ＲＡＳとを受ける
ＯＲ回路７６と、ＯＲ回路７６の出力を受けてその変化
に応じてパルスを発生するパルス発生回路７８とを含
む。
【００９８】コマンド入力バッファ／ラッチ回路４４
は、さらに、内部プリチャージコマンド信号ＰＲＥを受
けて反転するインバータ８２と、外部リードコマンド信
号ｅｘＲＥＡＤｎがＬレベルになったときにセットされ
インバータ８２の出力がＬレベルになったときにリセッ
トされるラッチ回路８４と、ラッチ回路８４の反転出力
／Ｑとリフレッシュ活性化信号ＲＥＦ＿ＲＡＳとを受け
るＯＲ回路８６と、ＯＲ回路８６の出力に応じてパルス
信号を発生するパルス発生回路８８と、パルス発生回路
７８、８８の出力を受けるＯＲ回路９０とを含む。ＯＲ
回路９０はロウアクティブコマンド信号ＡＣＴ０を出力
する。
は、さらに、内部プリチャージコマンド信号ＰＲＥを受
けて反転するインバータ８２と、外部リードコマンド信
号ｅｘＲＥＡＤｎがＬレベルになったときにセットされ
インバータ８２の出力がＬレベルになったときにリセッ
トされるラッチ回路８４と、ラッチ回路８４の反転出力
／Ｑとリフレッシュ活性化信号ＲＥＦ＿ＲＡＳとを受け
るＯＲ回路８６と、ＯＲ回路８６の出力に応じてパルス
信号を発生するパルス発生回路８８と、パルス発生回路
７８、８８の出力を受けるＯＲ回路９０とを含む。ＯＲ
回路９０はロウアクティブコマンド信号ＡＣＴ０を出力
する。
【００９９】図８は、図７に示したパルス発生回路７８
の構成を示す回路図である。パルス発生回路７８は、K.
Dosaka et al., "A 90-MHz 16-Mb System Integrated M
emory with Direct Interface to CPU" IEICE TRANS EL
ECTRON VOL.E79-C, pp948-955, NO.7 JULY 1996.に記載
されている。
の構成を示す回路図である。パルス発生回路７８は、K.
Dosaka et al., "A 90-MHz 16-Mb System Integrated M
emory with Direct Interface to CPU" IEICE TRANS EL
ECTRON VOL.E79-C, pp948-955, NO.7 JULY 1996.に記載
されている。
【０１００】図７、図８を参照して、パルス発生回路７
８は、入力信号ＩＮを受けて反転するインバータ９１
と、インバータ９１の出力と電源電位とを入力に受ける
ＮＡＮＤ回路９２と、ＮＡＮＤ回路９２の出力を受けて
反転するインバータ９４と、一方の入力同士が交差結合
されたＮＡＮＤ回路９６，９８と、ＮＡＮＤ回路９８の
出力を受けて反転するインバータ１００とを含む。イン
バータ９４の出力はＮＡＮＤ回路８６の他方の入力に与
えられる。
８は、入力信号ＩＮを受けて反転するインバータ９１
と、インバータ９１の出力と電源電位とを入力に受ける
ＮＡＮＤ回路９２と、ＮＡＮＤ回路９２の出力を受けて
反転するインバータ９４と、一方の入力同士が交差結合
されたＮＡＮＤ回路９６，９８と、ＮＡＮＤ回路９８の
出力を受けて反転するインバータ１００とを含む。イン
バータ９４の出力はＮＡＮＤ回路８６の他方の入力に与
えられる。
【０１０１】パルス発生回路７８は、さらに、インバー
タ９１の出力とインバータ１００の出力とを入力に受け
るＮＡＮＤ回路１０２と、ＮＡＮＤ回路１０２の出力を
受けて反転するインバータ１０４と、電源ノードと接地
ノードとの間に直列に接続されるＰチャネルＭＯＳトラ
ンジスタ１０８およびＮチャネルＭＯＳトランジスタ１
０６と、ＰチャネルＭＯＳトランジスタ１０８とＮチャ
ネルＭＯＳトランジスタ１０６の接続ノードの電位を受
けて反転し出力信号ＯＵＴを出力するインバータ１１０
とを含む。インバータ１０４の出力はＮチャネルＭＯＳ
トランジスタ１０６のゲートに与えられる。また、Ｐチ
ャネルＭＯＳトランジスタ１０８とＮチャネルＭＯＳト
ランジスタ１０６の接続ノードの電位はＮＡＮＤ回路９
８の他方の入力に与えられる。
タ９１の出力とインバータ１００の出力とを入力に受け
るＮＡＮＤ回路１０２と、ＮＡＮＤ回路１０２の出力を
受けて反転するインバータ１０４と、電源ノードと接地
ノードとの間に直列に接続されるＰチャネルＭＯＳトラ
ンジスタ１０８およびＮチャネルＭＯＳトランジスタ１
０６と、ＰチャネルＭＯＳトランジスタ１０８とＮチャ
ネルＭＯＳトランジスタ１０６の接続ノードの電位を受
けて反転し出力信号ＯＵＴを出力するインバータ１１０
とを含む。インバータ１０４の出力はＮチャネルＭＯＳ
トランジスタ１０６のゲートに与えられる。また、Ｐチ
ャネルＭＯＳトランジスタ１０８とＮチャネルＭＯＳト
ランジスタ１０６の接続ノードの電位はＮＡＮＤ回路９
８の他方の入力に与えられる。
【０１０２】パルス発生回路７８は、さらに、出力信号
ＯＵＴを受けて遅延する遅延回路１１２と、遅延回路１
１２の出力を受けて反転しＰチャネルＭＯＳトランジス
タ１０８のゲートに与えるインバータ１１４とを含む。
ＯＵＴを受けて遅延する遅延回路１１２と、遅延回路１
１２の出力を受けて反転しＰチャネルＭＯＳトランジス
タ１０８のゲートに与えるインバータ１１４とを含む。
【０１０３】なお、図７のパルス発生回路８８は、パル
ス発生回路７８と同様な構成を有しており説明は繰返さ
ない。
ス発生回路７８と同様な構成を有しており説明は繰返さ
ない。
【０１０４】図９は、図８に示したパルス発生回路７８
の動作を説明するための動作波形図である。
の動作を説明するための動作波形図である。
【０１０５】図８、図９を参照して、時刻ｔ１において
入力信号ＩＮがＨレベルからＬレベルに立下がると、そ
の立下がりエッジに応じてＮＡＮＤ回路９６，９８で構
成されるラッチ回路がセットされ応じてＮチャネルＭＯ
Ｓトランジスタ１０６が導通し出力信号ＯＵＴが変化す
る。そして、遅延回路１１２による遅延後の時刻ｔ２に
おいてはＰチャネルＭＯＳトランジスタ１０８が非導通
状態となり、ＮＡＮＤ回路９６，９８で構成されるラッ
チ回路がリセットされ応じて出力信号ＯＵＴが再び変化
しパルス信号が発生する。
入力信号ＩＮがＨレベルからＬレベルに立下がると、そ
の立下がりエッジに応じてＮＡＮＤ回路９６，９８で構
成されるラッチ回路がセットされ応じてＮチャネルＭＯ
Ｓトランジスタ１０６が導通し出力信号ＯＵＴが変化す
る。そして、遅延回路１１２による遅延後の時刻ｔ２に
おいてはＰチャネルＭＯＳトランジスタ１０８が非導通
状態となり、ＮＡＮＤ回路９６，９８で構成されるラッ
チ回路がリセットされ応じて出力信号ＯＵＴが再び変化
しパルス信号が発生する。
【０１０６】時刻ｔ３における入力信号ＩＮの立上がり
においてはパルス発生回路７８は出力信号ＯＵＴを変化
させることはない。
においてはパルス発生回路７８は出力信号ＯＵＴを変化
させることはない。
【０１０７】図１０は、図６におけるリフレッシュコン
トロール回路５０の構成を示す回路図である。
トロール回路５０の構成を示す回路図である。
【０１０８】図１０を参照して、リフレッシュコントロ
ール回路５０は、リフレッシュ活性化信号ＲＥＦ＿ＲＡ
Ｓを受けて反転するインバータ１２２と、リフレッシュ
要求信号ＦＡＹの活性化に応じてセットされインバータ
１２２の出力に応じてリセットされるラッチ回路１２４
と、ラッチ回路１２４の反転出力／Ｑとノーマル動作信
号ＡＣＴ＿ＲＡＳとを受けるＯＲ回路１２６と、ＯＲ回
路１２６の出力を受けパルス信号を発生するパルス発生
回路１２８とを含む。パルス発生回路１２８の出力は内
部リフレッシュコマンド信号ＲＥＦである。
ール回路５０は、リフレッシュ活性化信号ＲＥＦ＿ＲＡ
Ｓを受けて反転するインバータ１２２と、リフレッシュ
要求信号ＦＡＹの活性化に応じてセットされインバータ
１２２の出力に応じてリセットされるラッチ回路１２４
と、ラッチ回路１２４の反転出力／Ｑとノーマル動作信
号ＡＣＴ＿ＲＡＳとを受けるＯＲ回路１２６と、ＯＲ回
路１２６の出力を受けパルス信号を発生するパルス発生
回路１２８とを含む。パルス発生回路１２８の出力は内
部リフレッシュコマンド信号ＲＥＦである。
【０１０９】図１１は、図６における入力バッファ／ラ
ッチ回路５２の構成を示す回路図である。
ッチ回路５２の構成を示す回路図である。
【０１１０】図１１を参照して、入力バッファ／ラッチ
回路５２は、信号ｂｕｆＲＷを受けて反転するインバー
タ１２２と、インバータ１２２の出力および信号ｂｕｆ
ＲＷに応じて活性化して内部ロウアドレス信号ＲＡ＜１
１：０＞を伝達するトランスミッションゲート１２４と
を含む。
回路５２は、信号ｂｕｆＲＷを受けて反転するインバー
タ１２２と、インバータ１２２の出力および信号ｂｕｆ
ＲＷに応じて活性化して内部ロウアドレス信号ＲＡ＜１
１：０＞を伝達するトランスミッションゲート１２４と
を含む。
【０１１１】入力バッファ／ラッチ回路５２は、さら
に、トランスミッションゲート１２４によって伝達され
た外部ロウアドレス信号ＲＡ＜１１：０＞をラッチする
ためのラッチを構成するインバータ１２６，１２８と、
ロウアドレスイネーブル信号ＲＡＤＥを受けて反転する
インバータ１３０と、インバータ１３０およびロウアド
レスイネーブル信号ＲＡＤＥに応じて活性化しインバー
タ１２６の出力を伝達するトランスミッションゲート１
３２とを含む。
に、トランスミッションゲート１２４によって伝達され
た外部ロウアドレス信号ＲＡ＜１１：０＞をラッチする
ためのラッチを構成するインバータ１２６，１２８と、
ロウアドレスイネーブル信号ＲＡＤＥを受けて反転する
インバータ１３０と、インバータ１３０およびロウアド
レスイネーブル信号ＲＡＤＥに応じて活性化しインバー
タ１２６の出力を伝達するトランスミッションゲート１
３２とを含む。
【０１１２】入力バッファ／ラッチ回路５２は、さら
に、トランスミッションゲート１３２によって伝達され
たインバータ１２６の出力を保持するラッチ回路を構成
するインバータ１３４および１３６とを含む。インバー
タ１３４の出力は内部ロウアドレス信号ｉｎＲＡ＜１
１：０＞となる。
に、トランスミッションゲート１３２によって伝達され
たインバータ１２６の出力を保持するラッチ回路を構成
するインバータ１３４および１３６とを含む。インバー
タ１３４の出力は内部ロウアドレス信号ｉｎＲＡ＜１
１：０＞となる。
【０１１３】なお、図１１の回路図では、１ビットに対
応する構成を代表的に示したが外部ロウアドレス信号Ｒ
Ａ＜１１：０＞のビット数に対応して並列的に同様な構
成の回路が設けられている。
応する構成を代表的に示したが外部ロウアドレス信号Ｒ
Ａ＜１１：０＞のビット数に対応して並列的に同様な構
成の回路が設けられている。
【０１１４】図１２は、実施の形態１におけるロウ系回
路の動作を説明するための読出時における第１の動作波
形図である。
路の動作を説明するための読出時における第１の動作波
形図である。
【０１１５】図６、図１２を参照して、通常の動作にお
いては、図２の内部電位発生回路／セルフリフレッシュ
タイマブロックＰＨＫに含まれるセルフリフレッシュタ
イマは常に動作しており、リフレッシュ周期ごとにリフ
レッシュ要求信号ＦＡＹが発行されている。
いては、図２の内部電位発生回路／セルフリフレッシュ
タイマブロックＰＨＫに含まれるセルフリフレッシュタ
イマは常に動作しており、リフレッシュ周期ごとにリフ
レッシュ要求信号ＦＡＹが発行されている。
【０１１６】時刻ｔ１において外部アドレス信号ｅｘＡ
ＤＲが入力されさらに時刻ｔ２において外部リードコマ
ンド信号ｅｘＲＥＡＤｎが入力されている場合には内部
コマンド発生回路４６に応じてロウアクティブコマンド
信号ＡＣＴが時刻ｔ３において活性化され同時にノーマ
ル動作信号ＡＣＴ＿ＲＡＳが活性化する。
ＤＲが入力されさらに時刻ｔ２において外部リードコマ
ンド信号ｅｘＲＥＡＤｎが入力されている場合には内部
コマンド発生回路４６に応じてロウアクティブコマンド
信号ＡＣＴが時刻ｔ３において活性化され同時にノーマ
ル動作信号ＡＣＴ＿ＲＡＳが活性化する。
【０１１７】時刻ｔ４においてリフレッシュ要求信号が
入力された場合であっても、ノーマル動作信号ＡＣＴ＿
ＲＡＳが活性化されているときには、リフレッシュコン
トロール回路５０は、リフレッシュ要求信号が入力され
たことを保持しているが、内部リフレッシュコマンド信
号ＲＥＦは活性化しない。
入力された場合であっても、ノーマル動作信号ＡＣＴ＿
ＲＡＳが活性化されているときには、リフレッシュコン
トロール回路５０は、リフレッシュ要求信号が入力され
たことを保持しているが、内部リフレッシュコマンド信
号ＲＥＦは活性化しない。
【０１１８】ロウ系タイミング制御回路４８はロウアク
ティブコマンド信号ＡＣＴに応じて所定のタイミングで
内部リードコマンド信号ｉｎｔＲＥＡＤを活性化し、内
部プリチャージコマンド信号ＰＲＥを活性化する。そし
てメモリアレイからは内部データｉｎｔＤが時刻ｔ５に
おいて出力される。
ティブコマンド信号ＡＣＴに応じて所定のタイミングで
内部リードコマンド信号ｉｎｔＲＥＡＤを活性化し、内
部プリチャージコマンド信号ＰＲＥを活性化する。そし
てメモリアレイからは内部データｉｎｔＤが時刻ｔ５に
おいて出力される。
【０１１９】時刻ｔ６においてノーマル動作信号ＡＣＴ
＿ＲＡＳの立下がりに応じてリフレッシュコントロール
回路はリフレッシュ要求信号ＦＡＹによってセットされ
ていたラッチの情報に応じて内部リフレッシュコマンド
信号ＲＥＦを活性化させる。そしてロウ系リフレッシュ
タイミング制御回路５８はリフレッシュ活性化信号ＲＥ
Ｆ＿ＲＡＳを所定の時間だけ活性化されリフレッシュサ
イクルを生成する。
＿ＲＡＳの立下がりに応じてリフレッシュコントロール
回路はリフレッシュ要求信号ＦＡＹによってセットされ
ていたラッチの情報に応じて内部リフレッシュコマンド
信号ＲＥＦを活性化させる。そしてロウ系リフレッシュ
タイミング制御回路５８はリフレッシュ活性化信号ＲＥ
Ｆ＿ＲＡＳを所定の時間だけ活性化されリフレッシュサ
イクルを生成する。
【０１２０】また、外部アドレス信号ｅｘＡＤＲが入力
された時刻ｔ１から所定のアドレスアクセス時間ｔＡＡ
だけ経過した後の時刻ｔ７において出力イネーブル信号
ＯＥが活性化されデータ信号ＤＱとして有効なデータが
出力される。
された時刻ｔ１から所定のアドレスアクセス時間ｔＡＡ
だけ経過した後の時刻ｔ７において出力イネーブル信号
ＯＥが活性化されデータ信号ＤＱとして有効なデータが
出力される。
【０１２１】内部コマンド信号ＡＣＴが出力されてから
メモリアレイよりデータの読出が完了するまでのノーマ
ル動作信号ＡＣＴ＿ＲＡＳの活性化時間を通常読出サイ
クル時間と呼ぶことにする。また、内部リフレッシュコ
マンド信号ＲＥＦが出力されてからメモリアレイの内部
リフレッシュコマンド信号に対応する部分のリフレッシ
ュが完了するまでのリフレッシュ活性化信号ＲＥＦ＿Ｒ
ＡＳの活性化時間をリフレッシュサイクル時間と呼ぶこ
とにする。すると、半導体記憶装置がリードコマンドを
受けてから次のリードやライト等のアクセスコマンドを
受けることができる基本サイクル時間は、通常読出サイ
クル時間とリフレッシュサイクル時間との合計時間以上
になっている。
メモリアレイよりデータの読出が完了するまでのノーマ
ル動作信号ＡＣＴ＿ＲＡＳの活性化時間を通常読出サイ
クル時間と呼ぶことにする。また、内部リフレッシュコ
マンド信号ＲＥＦが出力されてからメモリアレイの内部
リフレッシュコマンド信号に対応する部分のリフレッシ
ュが完了するまでのリフレッシュ活性化信号ＲＥＦ＿Ｒ
ＡＳの活性化時間をリフレッシュサイクル時間と呼ぶこ
とにする。すると、半導体記憶装置がリードコマンドを
受けてから次のリードやライト等のアクセスコマンドを
受けることができる基本サイクル時間は、通常読出サイ
クル時間とリフレッシュサイクル時間との合計時間以上
になっている。
【０１２２】図１３は、ロウ系回路の動作を説明するた
めの読出時の第２の動作波形図である。
めの読出時の第２の動作波形図である。
【０１２３】図６、図１３を参照して、外部リードコマ
ンド信号ｅｘＲＥＡＤｎに先立ってリフレッシュ要求信
号ＦＡＹが入力されると、リフレッシュコントロール回
路５０はノーマル動作信号ＡＣＴ＿ＲＡＳが非活性化状
態にあることを確認し内部リフレッシュコマンド信号Ｒ
ＥＦを出力する。そして、ロウ系リフレッシュタイミン
グ制御回路５８はリフレッシュ活性化信号ＲＥＦ＿ＲＡ
Ｓを所定の時間活性化してリフレッシュサイクルに入
り、リフレッシュカウンタで生成されている内部アドレ
スＱＡ＜１１：０＞で選択される行すなわち、ブロック
選択信号ＢＳ＜１５：０＞で選択されるメモリアレイ内
のロウプリデコード信号Ｘ＜１９：０＞で選択されるペ
ージに対してリフレッシュ動作に入る。
ンド信号ｅｘＲＥＡＤｎに先立ってリフレッシュ要求信
号ＦＡＹが入力されると、リフレッシュコントロール回
路５０はノーマル動作信号ＡＣＴ＿ＲＡＳが非活性化状
態にあることを確認し内部リフレッシュコマンド信号Ｒ
ＥＦを出力する。そして、ロウ系リフレッシュタイミン
グ制御回路５８はリフレッシュ活性化信号ＲＥＦ＿ＲＡ
Ｓを所定の時間活性化してリフレッシュサイクルに入
り、リフレッシュカウンタで生成されている内部アドレ
スＱＡ＜１１：０＞で選択される行すなわち、ブロック
選択信号ＢＳ＜１５：０＞で選択されるメモリアレイ内
のロウプリデコード信号Ｘ＜１９：０＞で選択されるペ
ージに対してリフレッシュ動作に入る。
【０１２４】時刻ｔ２において外部アドレス信号ｅｘＡ
ＤＲが入力され、時刻ｔ３において外部リードコマンド
信号ｅｘＲＥＡＤｎが入力されても、コマンド入力バッ
ファ／ラッチ回路４４はリフレッシュ活性化信号ＲＥＦ
＿ＲＡＳが活性化状態にあるためロウアクティブコマン
ド信号ＡＣＴ０を活性化しない。
ＤＲが入力され、時刻ｔ３において外部リードコマンド
信号ｅｘＲＥＡＤｎが入力されても、コマンド入力バッ
ファ／ラッチ回路４４はリフレッシュ活性化信号ＲＥＦ
＿ＲＡＳが活性化状態にあるためロウアクティブコマン
ド信号ＡＣＴ０を活性化しない。
【０１２５】そして、時刻ｔ４においてリフレッシュ活
性化信号ＲＥＦ＿ＲＡＳが非活性化状態になると、応じ
てコマンド入力バッファ／ラッチ回路４４はロウアクテ
ィブコマンド信号ＡＣＴ０を活性化し、内部コマンド発
生回路４６が応じてロウアクティブコマンド信号ＡＣＴ
を発生する。そして、ロウ系タイミング制御回路４８は
所定の期間ノーマル動作信号ＡＣＴ＿ＲＡＳを活性化す
る。この動作に並行して、内部コマンド発生回路４６
は、ロウアクティブコマンド信号ＡＣＴを発行した後所
定のタイミングで内部リードコマンド信号ｉｎｔＲＥＡ
Ｄおよび内部プリチャージコマンド信号ＰＲＥを順次活
性化する。そして時刻ｔ５において内部データｉｎｔＤ
がメモリマットから読出される。
性化信号ＲＥＦ＿ＲＡＳが非活性化状態になると、応じ
てコマンド入力バッファ／ラッチ回路４４はロウアクテ
ィブコマンド信号ＡＣＴ０を活性化し、内部コマンド発
生回路４６が応じてロウアクティブコマンド信号ＡＣＴ
を発生する。そして、ロウ系タイミング制御回路４８は
所定の期間ノーマル動作信号ＡＣＴ＿ＲＡＳを活性化す
る。この動作に並行して、内部コマンド発生回路４６
は、ロウアクティブコマンド信号ＡＣＴを発行した後所
定のタイミングで内部リードコマンド信号ｉｎｔＲＥＡ
Ｄおよび内部プリチャージコマンド信号ＰＲＥを順次活
性化する。そして時刻ｔ５において内部データｉｎｔＤ
がメモリマットから読出される。
【０１２６】そして、時刻ｔ２からアドレスアクセス時
間ｔＡＡ後である時刻ｔ６において出力イネーブル信号
ＯＥの活性化に応じてデータ信号ＤＱとして有効なデー
タが出力される。
間ｔＡＡ後である時刻ｔ６において出力イネーブル信号
ＯＥの活性化に応じてデータ信号ＤＱとして有効なデー
タが出力される。
【０１２７】図１４は、書込時におけるロウ系信号を説
明するための第１の動作波形図である。
明するための第１の動作波形図である。
【０１２８】図６、図１４を参照して、書込時には時刻
ｔ１にまず外部入力データがデータ信号ＤＱとして与え
られ、ライトデータとして内部データｉｎｔＤが保持さ
れる。そして、時刻ｔ２において外部アドレス信号ｅｘ
ｔＡＤＲが入力され、続いて時刻ｔ３において外部ライ
トコマンド信号ｅｘＷＲＩＴＥｎが入力される。する
と、時刻ｔ４においてコマンド入力バッファ／ラッチ回
路および内部コマンド発生回路４６によってロウアクテ
ィブコマンド信号ＡＣＴが発行されノーマル動作信号Ａ
ＣＴ＿ＲＡＳが活性化される。そして、所定のタイミン
グにおいて内部ライトコマンド信号ｉｎｔＷＲＩＴＥお
よび内部プリチャージコマンド信号ＰＲＥが発生され
る。
ｔ１にまず外部入力データがデータ信号ＤＱとして与え
られ、ライトデータとして内部データｉｎｔＤが保持さ
れる。そして、時刻ｔ２において外部アドレス信号ｅｘ
ｔＡＤＲが入力され、続いて時刻ｔ３において外部ライ
トコマンド信号ｅｘＷＲＩＴＥｎが入力される。する
と、時刻ｔ４においてコマンド入力バッファ／ラッチ回
路および内部コマンド発生回路４６によってロウアクテ
ィブコマンド信号ＡＣＴが発行されノーマル動作信号Ａ
ＣＴ＿ＲＡＳが活性化される。そして、所定のタイミン
グにおいて内部ライトコマンド信号ｉｎｔＷＲＩＴＥお
よび内部プリチャージコマンド信号ＰＲＥが発生され
る。
【０１２９】ノーマル動作信号ＡＣＴ＿ＲＡＳが活性化
されている期間中である時刻ｔ５においてリフレッシュ
要求信号ＦＡＹが入力された場合であっても、リフレッ
シュコントロール回路５０は、直ちに内部リフレッシュ
コマンド信号ＲＥＦを活性化させずに時刻ｔ６のノーマ
ル動作信号の非活性化を待ってから内部リフレッシュコ
マンド信号ＲＥＦを活性化させる。そして、ロウ系リフ
レッシュタイミング制御回路５８においてリフレッシュ
活性化信号ＲＥＦ＿ＲＡＳが所定の期間活性化されその
間にメモリアレイでのリフレッシュが行なわれる。
されている期間中である時刻ｔ５においてリフレッシュ
要求信号ＦＡＹが入力された場合であっても、リフレッ
シュコントロール回路５０は、直ちに内部リフレッシュ
コマンド信号ＲＥＦを活性化させずに時刻ｔ６のノーマ
ル動作信号の非活性化を待ってから内部リフレッシュコ
マンド信号ＲＥＦを活性化させる。そして、ロウ系リフ
レッシュタイミング制御回路５８においてリフレッシュ
活性化信号ＲＥＦ＿ＲＡＳが所定の期間活性化されその
間にメモリアレイでのリフレッシュが行なわれる。
【０１３０】図１５は、書込時におけるロウ系回路の動
作を説明するための第２の動作波形図である。
作を説明するための第２の動作波形図である。
【０１３１】図６、図１５を参照して、時刻ｔ１におい
てリフレッシュ要求信号ＦＡＹに応じてリフレッシュ動
作が開始された後に時刻ｔ２、ｔ３においてそれぞれ外
部アドレス信号ｅｘＡＤＲ、外部ライトコマンド信号ｅ
ｘＷＲＩＴＥｎがそれぞれ入力された場合には、コマン
ド入力バッファ／ラッチ回路４４は、リフレッシュ活性
化信号ＲＥＦ＿ＲＡＳの非活性化後にロウアクティブコ
マンド信号ＡＣＴを発生させるように動作する。
てリフレッシュ要求信号ＦＡＹに応じてリフレッシュ動
作が開始された後に時刻ｔ２、ｔ３においてそれぞれ外
部アドレス信号ｅｘＡＤＲ、外部ライトコマンド信号ｅ
ｘＷＲＩＴＥｎがそれぞれ入力された場合には、コマン
ド入力バッファ／ラッチ回路４４は、リフレッシュ活性
化信号ＲＥＦ＿ＲＡＳの非活性化後にロウアクティブコ
マンド信号ＡＣＴを発生させるように動作する。
【０１３２】外部ロウアドレスＲＡ＜１１：０＞は、外
部リードコマンド信号ｅｘＲＥＡＦｎあるいは外部ライ
トコマンド信号ｅｘＷＲＩＴＥｎに同期してラッチされ
た後ロウアドレスイネーブル信号ＲＡＤＥに同期してブ
ロックデコード回路６０あるいはロウプリデコード回路
６２に送られる。
部リードコマンド信号ｅｘＲＥＡＦｎあるいは外部ライ
トコマンド信号ｅｘＷＲＩＴＥｎに同期してラッチされ
た後ロウアドレスイネーブル信号ＲＡＤＥに同期してブ
ロックデコード回路６０あるいはロウプリデコード回路
６２に送られる。
【０１３３】したがって、時刻ｔ４〜ｔ５において内部
データｉｎｔＤとして保持されている外部から入力され
てきたライトデータがメモリアレイに対して書込まれ
る。
データｉｎｔＤとして保持されている外部から入力され
てきたライトデータがメモリアレイに対して書込まれ
る。
【０１３４】以上説明したように、リードサイクルにお
いて、内部でのリード動作が最初の第１のサイクルに行
なわれても、あるいはリフレッシュサイクルが経過した
後の第２のサイクルで行なわれても、アドレスアクセス
時間ｔＡＡ時間後に出力イネーブル信号ＯＥを活性化さ
せて出力データを有効にする。このため、第１のサイク
ルでリード動作が行なわれた場合には内部データバス上
にリードデータを保持しておく。したがって、リードデ
ータが出力されるタイミングはスペック上のアドレスア
クセス時間ｔＡＡで規定される。
いて、内部でのリード動作が最初の第１のサイクルに行
なわれても、あるいはリフレッシュサイクルが経過した
後の第２のサイクルで行なわれても、アドレスアクセス
時間ｔＡＡ時間後に出力イネーブル信号ＯＥを活性化さ
せて出力データを有効にする。このため、第１のサイク
ルでリード動作が行なわれた場合には内部データバス上
にリードデータを保持しておく。したがって、リードデ
ータが出力されるタイミングはスペック上のアドレスア
クセス時間ｔＡＡで規定される。
【０１３５】一方、ライトサイクルにおいて第２のサイ
クルでライト動作が行なわれる場合には、ラッチされた
外部入力データは、内部ライトコマンド信号ｉｎｔＷＲ
ＩＴＥが発行されるまで保持される。
クルでライト動作が行なわれる場合には、ラッチされた
外部入力データは、内部ライトコマンド信号ｉｎｔＷＲ
ＩＴＥが発行されるまで保持される。
【０１３６】その後内部コマンド発生回路４６において
ロウアクティブコマンド信号ＡＣＴが活性化されそして
ロウ系タイミング制御回路４８に入ると各種のロウ系制
御信号が生成される。その中のワード線駆動マスタ信号
ＲＸＴが生成されると、内部コマンド発生回路４６にお
いて外部コマンドに従って内部リードコマンド信号ｉｎ
ｔＲＥＡＤあるいは内部ライトコマンド信号ｉｎｔＷＲ
ＩＴＥが発生され、さらに、内部プリチャージコマンド
信号ＰＲＥが所定の遅延時間後に発生される。
ロウアクティブコマンド信号ＡＣＴが活性化されそして
ロウ系タイミング制御回路４８に入ると各種のロウ系制
御信号が生成される。その中のワード線駆動マスタ信号
ＲＸＴが生成されると、内部コマンド発生回路４６にお
いて外部コマンドに従って内部リードコマンド信号ｉｎ
ｔＲＥＡＤあるいは内部ライトコマンド信号ｉｎｔＷＲ
ＩＴＥが発生され、さらに、内部プリチャージコマンド
信号ＰＲＥが所定の遅延時間後に発生される。
【０１３７】つまり、低速ＳＲＡＭの製品スペックで決
められたサイクル時間内に２サイクルのメモリアレイへ
のアクセス動作が可能なようにＤＲＡＭのサブメモリア
レイの分割を増やしてサイクル時間を短くする。そし
て、メモリアクセス要求が先に来ている間にリフレッシ
ュ要求が来た場合には、リフレッシュ要求に対する動作
をリードまたはライト動作の終了まで待ってから実行す
る。逆にリフレッシュ最中にメモリアクセス要求が来た
場合には、リフレッシュ終了後にメモリアクセス動作を
行なう。したがって、ＤＲＡＭコアの外から見ると、低
速ＳＲＡＭと同様な簡易な制御で動作可能なインターフ
ェイスを提供することができる。
められたサイクル時間内に２サイクルのメモリアレイへ
のアクセス動作が可能なようにＤＲＡＭのサブメモリア
レイの分割を増やしてサイクル時間を短くする。そし
て、メモリアクセス要求が先に来ている間にリフレッシ
ュ要求が来た場合には、リフレッシュ要求に対する動作
をリードまたはライト動作の終了まで待ってから実行す
る。逆にリフレッシュ最中にメモリアクセス要求が来た
場合には、リフレッシュ終了後にメモリアクセス動作を
行なう。したがって、ＤＲＡＭコアの外から見ると、低
速ＳＲＡＭと同様な簡易な制御で動作可能なインターフ
ェイスを提供することができる。
【０１３８】［実施の形態２］図１６は、実施の形態２
において行選択系回路／コマンド発生系回路１６に代え
て用いられる行選択系回路／コマンド発生系回路２１６
の構成を示すブロック図である。
において行選択系回路／コマンド発生系回路１６に代え
て用いられる行選択系回路／コマンド発生系回路２１６
の構成を示すブロック図である。
【０１３９】図１６を参照して、行選択系回路／コマン
ド発生系回路２１６は、コマンド発生回路２４０と行選
択制御回路２４１とを含む。
ド発生系回路２１６は、コマンド発生回路２４０と行選
択制御回路２４１とを含む。
【０１４０】コマンド発生回路２４０は、図６に示した
コマンド発生回路４０の構成においてコマンド入力バッ
ファ／ラッチ回路４４に代えてコマンド入力バッファ／
ラッチ回路２４４を含み、さらに、遅延回路２５１を含
む点がコマンド発生回路４０と異なっている。他の構成
はコマンド発生回路４０と同様であり説明は繰返さな
い。遅延回路２５１は、リフレッシュサイクルの１サイ
クル分に相当する遅延時間だけ入力信号を遅延してロウ
アクティブ遅延信号ＡＣＴＤを出力する１サイクル遅延
回路２５４と、ロウアクティブコマンド信号ＡＣＴによ
ってセットされ、ロウアクティブ遅延信号ＡＣＴＤによ
ってリセットされ遅延期間表示信号ＡＣＴ＿ＡＣＴＤを
出力するラッチ回路２５２を含む。
コマンド発生回路４０の構成においてコマンド入力バッ
ファ／ラッチ回路４４に代えてコマンド入力バッファ／
ラッチ回路２４４を含み、さらに、遅延回路２５１を含
む点がコマンド発生回路４０と異なっている。他の構成
はコマンド発生回路４０と同様であり説明は繰返さな
い。遅延回路２５１は、リフレッシュサイクルの１サイ
クル分に相当する遅延時間だけ入力信号を遅延してロウ
アクティブ遅延信号ＡＣＴＤを出力する１サイクル遅延
回路２５４と、ロウアクティブコマンド信号ＡＣＴによ
ってセットされ、ロウアクティブ遅延信号ＡＣＴＤによ
ってリセットされ遅延期間表示信号ＡＣＴ＿ＡＣＴＤを
出力するラッチ回路２５２を含む。
【０１４１】コマンド入力バッファ／ラッチ回路２４４
は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの状態にか
かわらずロウアクティブコマンド信号ＡＣＴ０を内部コ
マンド発生回路に伝達する点が異なっている。
は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの状態にか
かわらずロウアクティブコマンド信号ＡＣＴ０を内部コ
マンド発生回路に伝達する点が異なっている。
【０１４２】行選択制御回路２４１は、図６における行
選択制御回路４１の構成において、リフレッシュコント
ロール回路５０に代えてリフレッシュコントロール回路
２５０を含む点が行選択制御回路４１と異なっている。
他の構成は行選択制御回路４１と同様であり説明は繰返
さない。
選択制御回路４１の構成において、リフレッシュコント
ロール回路５０に代えてリフレッシュコントロール回路
２５０を含む点が行選択制御回路４１と異なっている。
他の構成は行選択制御回路４１と同様であり説明は繰返
さない。
【０１４３】図１７は、図１６のリフレッシュコントロ
ール回路２５０の構成を示す回路図である。
ール回路２５０の構成を示す回路図である。
【０１４４】図１７を参照して、リフレッシュコントロ
ール回路２５０は、リフレッシュ活性化信号ＲＥＦ＿Ｒ
ＡＳを受けて反転するインバータ２６２と、リフレッシ
ュ要求信号ＦＡＹに応じてセットされインバータ２６２
の出力に応じてリセットされるラッチ回路２６４と、ラ
ッチ回路２６４の反転出力／Ｑ、遅延期間表示信号ＡＣ
Ｔ＿ＡＣＴＤおよびノーマル動作信号ＡＣＴ＿ＲＡＳを
受けるＯＲ回路２６６と、ＯＲ回路２６６の出力を受け
てパルスを発生するパルス発生回路２６８とを含む。パ
ルス発生回路２６８は内部リフレッシュコマンド信号Ｒ
ＥＦを出力する。
ール回路２５０は、リフレッシュ活性化信号ＲＥＦ＿Ｒ
ＡＳを受けて反転するインバータ２６２と、リフレッシ
ュ要求信号ＦＡＹに応じてセットされインバータ２６２
の出力に応じてリセットされるラッチ回路２６４と、ラ
ッチ回路２６４の反転出力／Ｑ、遅延期間表示信号ＡＣ
Ｔ＿ＡＣＴＤおよびノーマル動作信号ＡＣＴ＿ＲＡＳを
受けるＯＲ回路２６６と、ＯＲ回路２６６の出力を受け
てパルスを発生するパルス発生回路２６８とを含む。パ
ルス発生回路２６８は内部リフレッシュコマンド信号Ｒ
ＥＦを出力する。
【０１４５】図１８は、図１６における１サイクル遅延
回路２５４の構成を示す回路図である。
回路２５４の構成を示す回路図である。
【０１４６】図１８を参照して、１サイクル遅延回路２
５４は、ロウアクティブコマンド信号ＡＣＴを受けて所
定時間遅延させる直列に接続された遅延部２５４＃１〜
２５４＃ｎを含む。遅延部２５４＃ｎは、ロウアクティ
ブ遅延信号ＡＣＴＤを出力する。
５４は、ロウアクティブコマンド信号ＡＣＴを受けて所
定時間遅延させる直列に接続された遅延部２５４＃１〜
２５４＃ｎを含む。遅延部２５４＃ｎは、ロウアクティ
ブ遅延信号ＡＣＴＤを出力する。
【０１４７】遅延部２５４＃１は、ロウアクティブコマ
ンド信号ＡＣＴを受けて反転するインバータ２７２と、
インバータ２７２の出力ノードと電源ノードとの間に結
合されるキャパシタ２７４と、インバータ２７２の出力
ノードと接地ノードとの間に結合されるキャパシタ２７
６と、インバータ２７２の出力を受けて反転して出力す
るインバータ２７８とを含む。遅延部２５４＃２〜２５
４＃ｎは遅延部２５４＃１と同様な構成を有するため説
明は繰返さない。
ンド信号ＡＣＴを受けて反転するインバータ２７２と、
インバータ２７２の出力ノードと電源ノードとの間に結
合されるキャパシタ２７４と、インバータ２７２の出力
ノードと接地ノードとの間に結合されるキャパシタ２７
６と、インバータ２７２の出力を受けて反転して出力す
るインバータ２７８とを含む。遅延部２５４＃２〜２５
４＃ｎは遅延部２５４＃１と同様な構成を有するため説
明は繰返さない。
【０１４８】遅延部２５４＃１〜２５４＃ｎの直列に接
続される個数は、リードコマンドあるいはライトコマン
ドが入ったときにフレッシュ活性化期間に相当する第１
のサイクル時間分だけ遅延させるように調整され、１サ
イクル遅延回路２５４は、ロウアクティブ遅延信号ＡＣ
ＴＤを発生する。
続される個数は、リードコマンドあるいはライトコマン
ドが入ったときにフレッシュ活性化期間に相当する第１
のサイクル時間分だけ遅延させるように調整され、１サ
イクル遅延回路２５４は、ロウアクティブ遅延信号ＡＣ
ＴＤを発生する。
【０１４９】図１９は、実施の形態２におけるロウ系信
号の説明をするための動作波形図である。
号の説明をするための動作波形図である。
【０１５０】図１６、図１９を参照して、時刻ｔ１にお
いてリフレッシュ要求信号がリードサイクルあるいはラ
イトサイクルに入る前に発行された場合、リフレッシュ
要求信号ＦＡＹに応じて内部リフレッシュコマンド信号
ＲＥＦが活性化され、さらにリフレッシュ活性化信号Ｒ
ＥＦ＿ＲＡＳが活性化される。
いてリフレッシュ要求信号がリードサイクルあるいはラ
イトサイクルに入る前に発行された場合、リフレッシュ
要求信号ＦＡＹに応じて内部リフレッシュコマンド信号
ＲＥＦが活性化され、さらにリフレッシュ活性化信号Ｒ
ＥＦ＿ＲＡＳが活性化される。
【０１５１】時刻ｔ２、ｔ３において、それぞれ外部ア
ドレス信号ｅｘＡＤＲおよび外部リードコマンド信号ｅ
ｘＲＥＡＤｎが入力される。入力された外部リードコマ
ンド信号ｅｘＲＥＡＤｎに応じて発生されたロウアクテ
ィブコマンド信号ＡＣＴは、チップ内部がリフレッシュ
動作中であるなしにかかわらず、１サイクル遅延回路２
５４によって第１のサイクル時間分だけ遅延されてロウ
アクティブ遅延信号ＡＣＴＤとしてロウ系タイミング制
御回路４８に伝達される。遅延期間である間はラッチ回
路２５２によって遅延期間表示信号ＡＣＴ＿ＡＣＴＤが
活性化されている。したがって、この遅延されている期
間の間にリフレッシュ要求信号ＦＡＹに応じたリフレッ
シュサイクルを終了させることができる。
ドレス信号ｅｘＡＤＲおよび外部リードコマンド信号ｅ
ｘＲＥＡＤｎが入力される。入力された外部リードコマ
ンド信号ｅｘＲＥＡＤｎに応じて発生されたロウアクテ
ィブコマンド信号ＡＣＴは、チップ内部がリフレッシュ
動作中であるなしにかかわらず、１サイクル遅延回路２
５４によって第１のサイクル時間分だけ遅延されてロウ
アクティブ遅延信号ＡＣＴＤとしてロウ系タイミング制
御回路４８に伝達される。遅延期間である間はラッチ回
路２５２によって遅延期間表示信号ＡＣＴ＿ＡＣＴＤが
活性化されている。したがって、この遅延されている期
間の間にリフレッシュ要求信号ＦＡＹに応じたリフレッ
シュサイクルを終了させることができる。
【０１５２】時刻ｔ４において１サイクル時間分遅延さ
れたロウアクティブ遅延信号ＡＣＴＤが活性化されると
ロウ系タイミング制御回路４８がノーマル動作信号ＡＣ
Ｔ＿ＲＡＳを活性化しさらにワード線駆動マスタ信号Ｒ
ＸＴに応じてその後内部リードコマンド信号ｉｎｔＲＥ
ＡＤおよび内部プリチャージコマンド信号ＰＲＥが所定
のタイミングで順次活性化される。そして、時刻ｔ５に
おいてメモリアレイからデータが読出され、その後デー
タ信号ＤＱとして有効なデータが出力される。
れたロウアクティブ遅延信号ＡＣＴＤが活性化されると
ロウ系タイミング制御回路４８がノーマル動作信号ＡＣ
Ｔ＿ＲＡＳを活性化しさらにワード線駆動マスタ信号Ｒ
ＸＴに応じてその後内部リードコマンド信号ｉｎｔＲＥ
ＡＤおよび内部プリチャージコマンド信号ＰＲＥが所定
のタイミングで順次活性化される。そして、時刻ｔ５に
おいてメモリアレイからデータが読出され、その後デー
タ信号ＤＱとして有効なデータが出力される。
【０１５３】図２０は、実施の形態２におけるロウ系信
号の説明をするための第２の動作波形図である。
号の説明をするための第２の動作波形図である。
【０１５４】図１６、図２０を参照して、遅延期間表示
信号ＡＣＴ＿ＡＣＴＤまたはノーマル動作信号ＡＣＴ＿
ＲＡＳが活性化されている場合にリフレッシュ要求信号
ＦＡＹが入力された場合について述べる。
信号ＡＣＴ＿ＡＣＴＤまたはノーマル動作信号ＡＣＴ＿
ＲＡＳが活性化されている場合にリフレッシュ要求信号
ＦＡＹが入力された場合について述べる。
【０１５５】時刻ｔ１において外部アドレス信号ｅｘＡ
ＤＲが入力され、時刻ｔ２において外部リードコマンド
信号ｅｘＲＥＡＤｎが入力されると、図１９で示した場
合と同様にロウアクティブコマンド信号ＡＣＴが所定の
時間だけ遅延されたロウアクティブ遅延信号ＡＣＴＤが
発生され応じてノーマル動作信号ＡＣＴ＿ＲＡＳが活性
化されて時刻ｔ４〜ｔ６の間に読出動作が行なわれる。
ＤＲが入力され、時刻ｔ２において外部リードコマンド
信号ｅｘＲＥＡＤｎが入力されると、図１９で示した場
合と同様にロウアクティブコマンド信号ＡＣＴが所定の
時間だけ遅延されたロウアクティブ遅延信号ＡＣＴＤが
発生され応じてノーマル動作信号ＡＣＴ＿ＲＡＳが活性
化されて時刻ｔ４〜ｔ６の間に読出動作が行なわれる。
【０１５６】そして、時刻ｔ６においてノーマル動作信
号ＡＣＴ＿ＲＡＳが立下がるとリフレッシュコントロー
ル回路２５０は、内部リフレッシュコマンド信号ＲＥＦ
を活性化させてリフレッシュ動作に入る。
号ＡＣＴ＿ＲＡＳが立下がるとリフレッシュコントロー
ル回路２５０は、内部リフレッシュコマンド信号ＲＥＦ
を活性化させてリフレッシュ動作に入る。
【０１５７】以上説明したように、実施の形態２におい
てはリフレッシュ動作中に読出コマンドあるいは書込コ
マンドが入力された場合でも、内部のメモリアレイで読
出動作または書込動作が行なわれるのは常に所定のリフ
レッシュ時間後であるため、リフレッシュ動作が終了し
てから読出または書込動作が行なわれることになる。
てはリフレッシュ動作中に読出コマンドあるいは書込コ
マンドが入力された場合でも、内部のメモリアレイで読
出動作または書込動作が行なわれるのは常に所定のリフ
レッシュ時間後であるため、リフレッシュ動作が終了し
てから読出または書込動作が行なわれることになる。
【０１５８】一方、リフレッシュが行なわれていないと
きに読出または書込コマンドが入力された場合には、リ
フレッシュ要求信号ＦＡＹが入力されても読出書込のノ
ーマル動作が終了してからリフレッシュ動作が実行され
る。したがって、複雑なリフレッシュのコントロール信
号を与える必要がなくＳＲＡＭと同様なインターフェイ
スでＤＲＡＭコアを使用することができる。
きに読出または書込コマンドが入力された場合には、リ
フレッシュ要求信号ＦＡＹが入力されても読出書込のノ
ーマル動作が終了してからリフレッシュ動作が実行され
る。したがって、複雑なリフレッシュのコントロール信
号を与える必要がなくＳＲＡＭと同様なインターフェイ
スでＤＲＡＭコアを使用することができる。
【０１５９】［実施の形態３］図２１は、実施の形態３
において用いられるＤＲＡＭコアＭＣＲａの構成を示し
たブロック図である。
において用いられるＤＲＡＭコアＭＣＲａの構成を示し
たブロック図である。
【０１６０】図２１を参照して、ＤＲＡＭコアＭＣＲａ
は、２バンク構成のＤＲＡＭコアであり、メモリアレイ
ＭＢに代えてメモリアレイＭＢａおよびＭＢｂを含み、
行選択系回路／コマンド発生系回路１６に代えて行選択
系回路／コマンド発生系回路３１６を含む点が図２に示
したＤＲＡＭコアＭＣＲと異なる。他の部分はＤＲＡＭ
コアＭＣＲと同様であり説明は繰返さない。
は、２バンク構成のＤＲＡＭコアであり、メモリアレイ
ＭＢに代えてメモリアレイＭＢａおよびＭＢｂを含み、
行選択系回路／コマンド発生系回路１６に代えて行選択
系回路／コマンド発生系回路３１６を含む点が図２に示
したＤＲＡＭコアＭＣＲと異なる。他の部分はＤＲＡＭ
コアＭＣＲと同様であり説明は繰返さない。
【０１６１】行選択系回路／コマンド発生系回路３１６
からは、ロウ系制御タイミング信号およびロウプリデコ
ード信号が、各バンクごとに別の信号バスで伝達され
る。
からは、ロウ系制御タイミング信号およびロウプリデコ
ード信号が、各バンクごとに別の信号バスで伝達され
る。
【０１６２】図２２は、図２１における行選択系回路／
コマンド発生系回路３１６の構成を示したブロック図で
ある。
コマンド発生系回路３１６の構成を示したブロック図で
ある。
【０１６３】図２２を参照して、行選択系回路／コマン
ド発生系回路３１６は、コマンド発生回路３４０と行選
択制御回路３４１とを含む。
ド発生系回路３１６は、コマンド発生回路３４０と行選
択制御回路３４１とを含む。
【０１６４】コマンド発生回路３４０は、図６に示した
コマンド発生回路４０の構成においてコマンド入力バッ
ファ／ラッチ回路４４に代えてコマンド入力バッファ／
ラッチ回路３４４を含み、内部コマンド発生回路４６に
代えて内部コマンド発生回路４４６を含む点がコマンド
発生回路４０と異なっている。他の構成はコマンド発生
回路４０と同様であり説明は繰返さない。
コマンド発生回路４０の構成においてコマンド入力バッ
ファ／ラッチ回路４４に代えてコマンド入力バッファ／
ラッチ回路３４４を含み、内部コマンド発生回路４６に
代えて内部コマンド発生回路４４６を含む点がコマンド
発生回路４０と異なっている。他の構成はコマンド発生
回路４０と同様であり説明は繰返さない。
【０１６５】コマンド入力バッファ／ラッチ回路３４４
は、コマンド信号ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴＥｎが
入力されたとき、リフレッシュ活性化信号ＲＥＦ＿ＲＡ
Ｓおよび最上位外部ロウアドレスＲＡ＿ｌａｔｃｈ＜１
１＞の状態に応じてロウアクティブコマンド信号ＡＣＴ
０を内部コマンド発生回路に伝達する点が異なってい
る。内部コマンド発生回路３４６は、ワード線駆動マス
タ信号ＲＸＴ＜１：０＞の状態に応じて内部コマンド信
号ＡＣＴ＜１：０＞、ＰＲＥ＜１：０＞を活性化する様
に構成される点が異なっている。
は、コマンド信号ｅｘＲＥＡＤｎ、ｅｘＷＲＩＴＥｎが
入力されたとき、リフレッシュ活性化信号ＲＥＦ＿ＲＡ
Ｓおよび最上位外部ロウアドレスＲＡ＿ｌａｔｃｈ＜１
１＞の状態に応じてロウアクティブコマンド信号ＡＣＴ
０を内部コマンド発生回路に伝達する点が異なってい
る。内部コマンド発生回路３４６は、ワード線駆動マス
タ信号ＲＸＴ＜１：０＞の状態に応じて内部コマンド信
号ＡＣＴ＜１：０＞、ＰＲＥ＜１：０＞を活性化する様
に構成される点が異なっている。
【０１６６】行選択制御回路３４１は、図６における行
選択制御回路４１の構成において、リフレッシュコント
ロール回路５０に代えてリフレッシュコントロール回路
３５０を含み、ロウ系タイミング制御回路４８に代えて
ロウ系タイミング制御回路３４８を含み、ロウ系リフレ
ッシュタイミング制御回路５８に代えてロウ系リフレッ
シュタイミング制御回路３５８を含む点が行選択制御回
路４１と異なっている。他の構成は行選択制御回路４１
と同様であり説明は繰返さない。
選択制御回路４１の構成において、リフレッシュコント
ロール回路５０に代えてリフレッシュコントロール回路
３５０を含み、ロウ系タイミング制御回路４８に代えて
ロウ系タイミング制御回路３４８を含み、ロウ系リフレ
ッシュタイミング制御回路５８に代えてロウ系リフレッ
シュタイミング制御回路３５８を含む点が行選択制御回
路４１と異なっている。他の構成は行選択制御回路４１
と同様であり説明は繰返さない。
【０１６７】図２２では、２バンクの構成の例において
バンクアドレスは最上位のロウアドレスＲＡ＜１１＞に
割付けられており、またたとえば、ロウ系制御タイミン
グ信号は、バンク別に、ロウアクティブコマンド信号Ａ
ＣＴ＜１：０＞、ワード線駆動マスタ信号ＲＸＴ＜１：
０＞、センスアンプ活性化信号ＳＯ＜１：０＞、内部プ
リチャージコマンド信号ＰＲＥ＜１：０＞のようにバン
クに対応してそれぞれ与えられる。
バンクアドレスは最上位のロウアドレスＲＡ＜１１＞に
割付けられており、またたとえば、ロウ系制御タイミン
グ信号は、バンク別に、ロウアクティブコマンド信号Ａ
ＣＴ＜１：０＞、ワード線駆動マスタ信号ＲＸＴ＜１：
０＞、センスアンプ活性化信号ＳＯ＜１：０＞、内部プ
リチャージコマンド信号ＰＲＥ＜１：０＞のようにバン
クに対応してそれぞれ与えられる。
【０１６８】リフレッシュコントロール回路３５０は、
各バンクのノーマル動作信号ＡＣＴ＿ＲＡＳおよび、ア
ドレスＱＡ＜１１＞に応じて内部リフレッシュコマンド
信号ＲＥＦを発生する。また、ロウ系タイミング制御回
路３４８、ロウ系リフレッシュタイミング制御回路３５
８は、各バンクに対応するロウ系制御タイミング信号を
出力する。
各バンクのノーマル動作信号ＡＣＴ＿ＲＡＳおよび、ア
ドレスＱＡ＜１１＞に応じて内部リフレッシュコマンド
信号ＲＥＦを発生する。また、ロウ系タイミング制御回
路３４８、ロウ系リフレッシュタイミング制御回路３５
８は、各バンクに対応するロウ系制御タイミング信号を
出力する。
【０１６９】実施の形態３においては、リードやライト
サイクルの通常動作を行なおうとするバンクとリフレッ
シュ中もしくはリフレッシュしようとするバンクとが同
一バンクであった場合には、実施の形態１や実施の形態
２で説明したように、ＤＲＡＭコアは、通常動作または
リフレッシュ動作のいずれか一方を待機させて、その待
機させた動作が第２のサイクルで行なわれるように制御
を行なう。または、ＤＲＡＭコアは、第２のサイクルで
行なわれる通常動作が終了してからリフレッシュ動作が
行なわれるように制御を行なう。
サイクルの通常動作を行なおうとするバンクとリフレッ
シュ中もしくはリフレッシュしようとするバンクとが同
一バンクであった場合には、実施の形態１や実施の形態
２で説明したように、ＤＲＡＭコアは、通常動作または
リフレッシュ動作のいずれか一方を待機させて、その待
機させた動作が第２のサイクルで行なわれるように制御
を行なう。または、ＤＲＡＭコアは、第２のサイクルで
行なわれる通常動作が終了してからリフレッシュ動作が
行なわれるように制御を行なう。
【０１７０】一方、通常動作でアクセスしようとするバ
ンクとリフレッシュ中であったりこれからリフレッシュ
しようとするバンクとが別のバンクであった場合には、
通常動作とリフレッシュ動作とを並行して第１のサイク
ルで行なうように制御することで実行的なリードやライ
トサイクル時間を短くすることができる。
ンクとリフレッシュ中であったりこれからリフレッシュ
しようとするバンクとが別のバンクであった場合には、
通常動作とリフレッシュ動作とを並行して第１のサイク
ルで行なうように制御することで実行的なリードやライ
トサイクル時間を短くすることができる。
【０１７１】図２２に示す構成例においては、外部リー
ドコマンド信号ｅｘＲＥＡＤｎまたは外部ライトコマン
ド信号ｅｘＷＲＩＴＥｎが入力された場合に、第１のバ
ンクや第２のバンクがリフレッシュ中でリフレッシュ活
性化信号ＲＥＦ＿ＲＡＳ信号が活性化されており、か
つ、リフレッシュカウンタの最上位のアドレスＱＡ＜１
１＞とバンクアドレスとなる最上位の外部ロウアドレス
ＲＡ＿ｌａｔｃｈ＜１１＞とが一致しておれば、実施の
形態１の場合と同様にリフレッシュ動作が終わりリフレ
ッシュ活性化信号ＲＥＦ＿ＲＡＳが非活性化状態になる
まで待ってから第２のサイクルが生成される。第２のサ
イクルでは、外部ロウアドレスＲＡ＿ｌａｔｃｈ＜１１
＞に従ってロウアクティブコマンド信号ＡＣＴ＜１＞ま
たはＡＣＴ＜０＞を活性化してロウアクティブ動作に入
り、リードやライト動作が行なわれる。
ドコマンド信号ｅｘＲＥＡＤｎまたは外部ライトコマン
ド信号ｅｘＷＲＩＴＥｎが入力された場合に、第１のバ
ンクや第２のバンクがリフレッシュ中でリフレッシュ活
性化信号ＲＥＦ＿ＲＡＳ信号が活性化されており、か
つ、リフレッシュカウンタの最上位のアドレスＱＡ＜１
１＞とバンクアドレスとなる最上位の外部ロウアドレス
ＲＡ＿ｌａｔｃｈ＜１１＞とが一致しておれば、実施の
形態１の場合と同様にリフレッシュ動作が終わりリフレ
ッシュ活性化信号ＲＥＦ＿ＲＡＳが非活性化状態になる
まで待ってから第２のサイクルが生成される。第２のサ
イクルでは、外部ロウアドレスＲＡ＿ｌａｔｃｈ＜１１
＞に従ってロウアクティブコマンド信号ＡＣＴ＜１＞ま
たはＡＣＴ＜０＞を活性化してロウアクティブ動作に入
り、リードやライト動作が行なわれる。
【０１７２】最上位アドレスＱＡ＜１１＞と外部ロウア
ドレスＲＡ＿ｌａｔｃｈ＜１１＞が一致していなけれ
ば、そのまま、ロウアクティブコマンド信号ＡＣＴ＜１
＞またはＡＣＴ＜０＞を活性化してロウアクティブ動作
に入り、リードやライト動作を行なわれる。
ドレスＲＡ＿ｌａｔｃｈ＜１１＞が一致していなけれ
ば、そのまま、ロウアクティブコマンド信号ＡＣＴ＜１
＞またはＡＣＴ＜０＞を活性化してロウアクティブ動作
に入り、リードやライト動作を行なわれる。
【０１７３】一方、リフレッシュ要求信号ＦＡＹが入力
されてきた場合において第１のバンクあるいは第２のバ
ンクがロウアクティブ中の場合、すなわち、ノーマル動
作信号ＡＣＴ＿ＲＡＳ＜０＞またはＡＣＴ＿ＲＡＳ＜１
＞が活性化されていた場合には、最上位アドレスＱＡ＜
１１＞で指定されるリフレッシュを行なおうとするバン
クと通常動作でアクセスを行なおうとするバンクとが一
致すると、実施の形態１の場合と同様にノーマル動作信
号ＡＣＴ＿ＲＡＳ＜０＞あるいはＡＣＴ＿ＲＡＳ＜１＞
が非活性化されるまで待ってから第２のサイクルを生成
しリフレッシュ動作に入る。バンクが一致しない場合に
はそのままリフレッシュ動作に入る。
されてきた場合において第１のバンクあるいは第２のバ
ンクがロウアクティブ中の場合、すなわち、ノーマル動
作信号ＡＣＴ＿ＲＡＳ＜０＞またはＡＣＴ＿ＲＡＳ＜１
＞が活性化されていた場合には、最上位アドレスＱＡ＜
１１＞で指定されるリフレッシュを行なおうとするバン
クと通常動作でアクセスを行なおうとするバンクとが一
致すると、実施の形態１の場合と同様にノーマル動作信
号ＡＣＴ＿ＲＡＳ＜０＞あるいはＡＣＴ＿ＲＡＳ＜１＞
が非活性化されるまで待ってから第２のサイクルを生成
しリフレッシュ動作に入る。バンクが一致しない場合に
はそのままリフレッシュ動作に入る。
【０１７４】図２３は、２バンク構成にした場合の行選
択系回路／コマンド発生系回路の他の例を示したブロッ
ク図である。
択系回路／コマンド発生系回路の他の例を示したブロッ
ク図である。
【０１７５】図２３に示す構成例においては、外部リー
ドコマンド信号ｅｘＲＥＡＤｎあるいは外部ライトコマ
ンド信号ｅｘＷＲＩＴＥｎが入力されたときには、実施
の形態２の場合と同様に、遅延回路４５１内部の１サイ
クル遅延回路４５４の遅延時間によって、常に第１のサ
イクル時間分だけ遅延された第２のサイクルからロウア
クティブ動作に入る。
ドコマンド信号ｅｘＲＥＡＤｎあるいは外部ライトコマ
ンド信号ｅｘＷＲＩＴＥｎが入力されたときには、実施
の形態２の場合と同様に、遅延回路４５１内部の１サイ
クル遅延回路４５４の遅延時間によって、常に第１のサ
イクル時間分だけ遅延された第２のサイクルからロウア
クティブ動作に入る。
【０１７６】一方、リフレッシュ要求信号ＦＡＹが入力
されてきたときに最上位アドレスＱＡ＜１１＞で指定さ
れるリフレッシュを行なおうとするバンクと遅延期間表
示信号ＡＣＴ＿ＡＣＴＤ＜１：０＞およびノーマル動作
信号ＡＣＴ＿ＲＡＳ＜１：０＞から認識されるリードや
ライトの通常動作を行なおうとするもしくは通常動作中
のバンクとが一致する場合には、実施の形態２の場合と
同様なリフレッシュ動作開始タイミングの制御を行な
う。
されてきたときに最上位アドレスＱＡ＜１１＞で指定さ
れるリフレッシュを行なおうとするバンクと遅延期間表
示信号ＡＣＴ＿ＡＣＴＤ＜１：０＞およびノーマル動作
信号ＡＣＴ＿ＲＡＳ＜１：０＞から認識されるリードや
ライトの通常動作を行なおうとするもしくは通常動作中
のバンクとが一致する場合には、実施の形態２の場合と
同様なリフレッシュ動作開始タイミングの制御を行な
う。
【０１７７】一方、リフレッシュを行なおうとするバン
クとノーマル動作を行なおうとするバンクとが一致して
いなければそのままリフレッシュ動作に入る。
クとノーマル動作を行なおうとするバンクとが一致して
いなければそのままリフレッシュ動作に入る。
【０１７８】したがって、バンク構成を有する場合に
も、ＳＲＡＭと同様なインタフェースで動作させること
が可能なＤＲＡＭコアを実現することができる。
も、ＳＲＡＭと同様なインタフェースで動作させること
が可能なＤＲＡＭコアを実現することができる。
【０１７９】以上、リフレッシュ動作と通常アクセス動
作とが競合した場合の説明をしたが、これを実現する回
路構成において、各バンクのロウローカル制御ブロック
に、ロウプリデコード信号Ｘ＜１９：０＞を保持するラ
ッチ回路を備えてもよい。
作とが競合した場合の説明をしたが、これを実現する回
路構成において、各バンクのロウローカル制御ブロック
に、ロウプリデコード信号Ｘ＜１９：０＞を保持するラ
ッチ回路を備えてもよい。
【０１８０】この際には、ロウアドレスイネーブル信号
ＲＡＤＥと内部リフレッシュコマンド信号ＲＥＦは同時
に活性化されないように両者の活性化されるタイミング
を適当な時間以上ずらすように制御する。このように制
御すれば、リードあるいはライト動作でのロウプリデコ
ード信号Ｘ＜１９：０＞とリフレッシュ動作でのロウプ
リデコード信号Ｘ＜１９：０＞が衝突することなく本実
施の形態での動作が実現できる。
ＲＡＤＥと内部リフレッシュコマンド信号ＲＥＦは同時
に活性化されないように両者の活性化されるタイミング
を適当な時間以上ずらすように制御する。このように制
御すれば、リードあるいはライト動作でのロウプリデコ
ード信号Ｘ＜１９：０＞とリフレッシュ動作でのロウプ
リデコード信号Ｘ＜１９：０＞が衝突することなく本実
施の形態での動作が実現できる。
【０１８１】したがって、この場合には、ブロック選択
信号ＢＳ＜７：０＞で選択されたロウローカル制御ブロ
ックにロウプリデコード信号Ｘ＜１９：０＞を取込んだ
後は、ロウローカル制御ブロックにロウプリデコード信
号Ｘ＜１９：０＞を伝達する信号線バスを開放できる。
ロウプリデコード信号のバスをバンク間で共有すること
ができるため、チップ面積を小さくすることができる。
信号ＢＳ＜７：０＞で選択されたロウローカル制御ブロ
ックにロウプリデコード信号Ｘ＜１９：０＞を取込んだ
後は、ロウローカル制御ブロックにロウプリデコード信
号Ｘ＜１９：０＞を伝達する信号線バスを開放できる。
ロウプリデコード信号のバスをバンク間で共有すること
ができるため、チップ面積を小さくすることができる。
【０１８２】［実施の形態４］実施の形態４の半導体記
憶装置では、図６に示した外部コマンド入力バッファ／
ラッチ回路４４および外部ロウアドレスＲＡ＜１１：０
＞を受ける入力バッファ／ラッチ回路５２が同期型イン
ターフェイスを有する場合を説明する。
憶装置では、図６に示した外部コマンド入力バッファ／
ラッチ回路４４および外部ロウアドレスＲＡ＜１１：０
＞を受ける入力バッファ／ラッチ回路５２が同期型イン
ターフェイスを有する場合を説明する。
【０１８３】図２４は、実施の形態４において用いられ
る同期型インターフェイスを説明するための回路図であ
る。
る同期型インターフェイスを説明するための回路図であ
る。
【０１８４】図２４を参照して、コマンド入力バッファ
／ラッチ回路ＣＢＬＣの前段部には、外部ライトコマン
ド信号ｅｘＷＲＩＴＥｎをクロック信号ＣＬＫ，ＺＣＬ
Ｋに応じて取込むラッチ回路６０２と、外部リードコマ
ンド信号ｅｘＲＥＡＤｎをクロック信号ＣＬＫ，ＺＣＬ
Ｋに応じて同期して取込むラッチ回路６０４とが設けら
れる。たとえば、実施の形態１の半導体記憶装置を同期
化させる場合には、図６で示したコマンド入力バッファ
／ラッチ回路４４が図２４のコマンド入力バッファ／ラ
ッチ回路ＣＢＬＣに対応する。
／ラッチ回路ＣＢＬＣの前段部には、外部ライトコマン
ド信号ｅｘＷＲＩＴＥｎをクロック信号ＣＬＫ，ＺＣＬ
Ｋに応じて取込むラッチ回路６０２と、外部リードコマ
ンド信号ｅｘＲＥＡＤｎをクロック信号ＣＬＫ，ＺＣＬ
Ｋに応じて同期して取込むラッチ回路６０４とが設けら
れる。たとえば、実施の形態１の半導体記憶装置を同期
化させる場合には、図６で示したコマンド入力バッファ
／ラッチ回路４４が図２４のコマンド入力バッファ／ラ
ッチ回路ＣＢＬＣに対応する。
【０１８５】ラッチ回路６０２は内部リードコマンド信
号ｉｎｔＷＲＩＴＥｎをコマンド入力バッファ／ラッチ
回路ＣＢＬＣに対して出力し、ラッチ回路６０４は、内
部リードコマンド信号ｉｎｔＲＥＡＤｎをコマンド入力
バッファ／ラッチ回路ＣＢＬＣに向かって出力する。
号ｉｎｔＷＲＩＴＥｎをコマンド入力バッファ／ラッチ
回路ＣＢＬＣに対して出力し、ラッチ回路６０４は、内
部リードコマンド信号ｉｎｔＲＥＡＤｎをコマンド入力
バッファ／ラッチ回路ＣＢＬＣに向かって出力する。
【０１８６】ラッチ回路６０２は、クロック信号ＣＬＫ
およびＺＣＬＫに応じて外部ライトコマンド信号ｅｘＷ
ＲＩＴＥｎを取込み内部に伝達するトランスミッション
ゲート６１０と、トランスミッションゲート６１０によ
って取込まれた外部ライトコマンド信号ｅｘＷＲＩＴＥ
ｎを受ける直列に接続されたインバータ６１２、６１４
と、トランスミッションゲート６１０と相補的に導通し
インバータ６１４の出力をインバータ６１２の入力に帰
還させるためのトランスミッションゲート６２２と、イ
ンバータ６１４の出力を受けクロック信号ＣＬＫおよび
ＺＣＬＫに応じて導通し伝達するためのトランスミッシ
ョンゲート６１６と、トランスミッションゲート６１６
によって伝達されたデータを受ける直列に接続されたイ
ンバータ６１８、６２０と、トランスミッションゲート
６１６と相補的に導通しインバータ６２０の出力をイン
バータ６１８の入力に帰還させるトランスミッションゲ
ート６２４とを含む。
およびＺＣＬＫに応じて外部ライトコマンド信号ｅｘＷ
ＲＩＴＥｎを取込み内部に伝達するトランスミッション
ゲート６１０と、トランスミッションゲート６１０によ
って取込まれた外部ライトコマンド信号ｅｘＷＲＩＴＥ
ｎを受ける直列に接続されたインバータ６１２、６１４
と、トランスミッションゲート６１０と相補的に導通し
インバータ６１４の出力をインバータ６１２の入力に帰
還させるためのトランスミッションゲート６２２と、イ
ンバータ６１４の出力を受けクロック信号ＣＬＫおよび
ＺＣＬＫに応じて導通し伝達するためのトランスミッシ
ョンゲート６１６と、トランスミッションゲート６１６
によって伝達されたデータを受ける直列に接続されたイ
ンバータ６１８、６２０と、トランスミッションゲート
６１６と相補的に導通しインバータ６２０の出力をイン
バータ６１８の入力に帰還させるトランスミッションゲ
ート６２４とを含む。
【０１８７】インバータ６２０の出力はラッチ回路６０
２の出力であり、これは内部ライトコマンド信号ｉｎｔ
ＷＲＩＴＥｎとなる。
２の出力であり、これは内部ライトコマンド信号ｉｎｔ
ＷＲＩＴＥｎとなる。
【０１８８】ラッチ回路６０４はラッチ回路６０２と同
様な構成を有しており説明は繰返さない。
様な構成を有しており説明は繰返さない。
【０１８９】図２５は、実施の形態４において外部ロウ
アドレスをクロック信号に同期して入力するための入力
バッファ／ラッチ回路５５２の構成を示すブロック図で
ある。
アドレスをクロック信号に同期して入力するための入力
バッファ／ラッチ回路５５２の構成を示すブロック図で
ある。
【０１９０】図２５を参照して、入力バッファ／ラッチ
回路５５２は、外部ロウアドレス信号ＲＡ＜１１：０＞
をクロック信号ＣＬＫおよびＺＣＬＫに応じて同期化し
て取込むラッチ回路６３２と、ラッチ回路６３２の出力
を信号ｂｕｆＲＷおよびロウアドレスイネーブル信号Ｒ
ＡＤＥに応じて取込み内部ロウアドレス信号ｉｎＲＡ＜
１１：０＞を出力するラッチ回路６３４とを含む。
回路５５２は、外部ロウアドレス信号ＲＡ＜１１：０＞
をクロック信号ＣＬＫおよびＺＣＬＫに応じて同期化し
て取込むラッチ回路６３２と、ラッチ回路６３２の出力
を信号ｂｕｆＲＷおよびロウアドレスイネーブル信号Ｒ
ＡＤＥに応じて取込み内部ロウアドレス信号ｉｎＲＡ＜
１１：０＞を出力するラッチ回路６３４とを含む。
【０１９１】図２５に示した入力バッファ／ラッチ回路
５５２は、図６における入力バッファ／ラッチ回路５２
に代えて用いられ、ラッチ回路６３４の構成は図６にお
ける入力バッファ／ラッチ回路５２と同様であり説明は
繰返さない。また、ラッチ回路６３２は、図２４で示し
たラッチ回路６０２と同様な構成を有するため説明は繰
返さない。
５５２は、図６における入力バッファ／ラッチ回路５２
に代えて用いられ、ラッチ回路６３４の構成は図６にお
ける入力バッファ／ラッチ回路５２と同様であり説明は
繰返さない。また、ラッチ回路６３２は、図２４で示し
たラッチ回路６０２と同様な構成を有するため説明は繰
返さない。
【０１９２】以上説明したように、実施の形態４におい
ては、実施の形態１で説明した半導体記憶装置の外部リ
ードコマンド信号ｅｘＲＥＡＤｎおよび外部ライトコマ
ンド信号ｅｘＷＲＩＴＥｎと、さらに外部ロウアドレス
信号ＲＡ＜１１：０＞をクロック信号に同期化して取込
むインターフェイスを付加したものであり、したがって
同期型半導体記憶装置をＤＲＡＭコアとして内蔵する場
合においても、リフレッシュ制御のための複雑な制御信
号を与える必要がない混載用ＤＲＡＭコアブロックを実
現することができる。
ては、実施の形態１で説明した半導体記憶装置の外部リ
ードコマンド信号ｅｘＲＥＡＤｎおよび外部ライトコマ
ンド信号ｅｘＷＲＩＴＥｎと、さらに外部ロウアドレス
信号ＲＡ＜１１：０＞をクロック信号に同期化して取込
むインターフェイスを付加したものであり、したがって
同期型半導体記憶装置をＤＲＡＭコアとして内蔵する場
合においても、リフレッシュ制御のための複雑な制御信
号を与える必要がない混載用ＤＲＡＭコアブロックを実
現することができる。
【０１９３】なお、実施の形態２、実施の形態３におい
て説明した構成も、同様な同期型インターフェイスを付
加すれば同期型半導体記憶装置に適用することが可能と
なる。
て説明した構成も、同様な同期型インターフェイスを付
加すれば同期型半導体記憶装置に適用することが可能と
なる。
【０１９４】以上説明した実施の形態１〜４において
は、リフレッシュ要求信号ＦＡＹをそのまま使用するか
もしくは遅延させて使用して応じて内部リフレッシュコ
マンド信号ＲＥＦを発生させる構成を説明したが、たと
えば、リードあるいはライトサイクルに入ったときにま
ず無条件に内部リフレッシュコマンド信号ＲＥＦを活性
化するような構成にしてもよい。
は、リフレッシュ要求信号ＦＡＹをそのまま使用するか
もしくは遅延させて使用して応じて内部リフレッシュコ
マンド信号ＲＥＦを発生させる構成を説明したが、たと
えば、リードあるいはライトサイクルに入ったときにま
ず無条件に内部リフレッシュコマンド信号ＲＥＦを活性
化するような構成にしてもよい。
【０１９５】その際に、既にリフレッシュ要求信号ＦＡ
Ｙによるリフレッシュ動作中であった場合には、コマン
ドに応じて無条件に発生される内部リフレッシュコマン
ド信号ＲＥＦは無効になる。リードあるいはライトサイ
クルにおいて無条件に発生される内部リフレッシュコマ
ンド信号ＲＥＦに従ってリフレッシュがされる場合に
は、実施の形態１〜実施の形態４で説明したような制御
を行なえばよい。
Ｙによるリフレッシュ動作中であった場合には、コマン
ドに応じて無条件に発生される内部リフレッシュコマン
ド信号ＲＥＦは無効になる。リードあるいはライトサイ
クルにおいて無条件に発生される内部リフレッシュコマ
ンド信号ＲＥＦに従ってリフレッシュがされる場合に
は、実施の形態１〜実施の形態４で説明したような制御
を行なえばよい。
【０１９６】［実施の形態５］システムＬＳＩでは、図
１に示したように大規模ロジックとＤＲＡＭコアとを組
合せてワンチップのＬＳＩとするが、大規模ロジック部
ＬＧは、ユーザの仕様に基づき様々な回路が組み込まれ
ることが多い。このような場合に、大規模ロジックから
ＤＲＡＭコアに与えられるアドレス信号が、一時的に予
定していない変化をする場合がある。このような、アド
レス信号のノイズによる変化に対してＤＲＡＭコアは誤
動作しないことが望ましい。
１に示したように大規模ロジックとＤＲＡＭコアとを組
合せてワンチップのＬＳＩとするが、大規模ロジック部
ＬＧは、ユーザの仕様に基づき様々な回路が組み込まれ
ることが多い。このような場合に、大規模ロジックから
ＤＲＡＭコアに与えられるアドレス信号が、一時的に予
定していない変化をする場合がある。このような、アド
レス信号のノイズによる変化に対してＤＲＡＭコアは誤
動作しないことが望ましい。
【０１９７】図２６は、実施の形態５において用いられ
る行選択系回路／コマンド発生系回路６００の構成を示
すブロック図である。
る行選択系回路／コマンド発生系回路６００の構成を示
すブロック図である。
【０１９８】行選択系回路／コマンド発生系回路６００
は、図６に示した行選択系回路／コマンド発生系回路１
６に代えて用いられる。図２６を参照して、行選択系回
路／コマンド発生系回路６００は、行選択系回路／コマ
ンド発生系回路１６の構成において、行選択制御回路４
１に代えて行選択制御回路６０２を含む。
は、図６に示した行選択系回路／コマンド発生系回路１
６に代えて用いられる。図２６を参照して、行選択系回
路／コマンド発生系回路６００は、行選択系回路／コマ
ンド発生系回路１６の構成において、行選択制御回路４
１に代えて行選択制御回路６０２を含む。
【０１９９】行選択制御回路６０２は、行選択制御回路
４１の構成において、入力バッファ／ラッチ回路５２、
ロウ系タイミング制御回路４８に代えてそれぞれ入力バ
ッファ／ラッチ回路６０４、ロウ系タイミング制御回路
６０６を含む点が行選択制御回路４１と異なる。
４１の構成において、入力バッファ／ラッチ回路５２、
ロウ系タイミング制御回路４８に代えてそれぞれ入力バ
ッファ／ラッチ回路６０４、ロウ系タイミング制御回路
６０６を含む点が行選択制御回路４１と異なる。
【０２００】入力バッファ／ラッチ回路６０４は、ロウ
アドレス信号ＲＡ＜１１：０＞を信号ｂｕｆＲＷおよび
ロウアドレスイネーブル信号ＲＡＤＥに応じて取込みロ
ウアドレス信号ＲＡ＿ＬＡＴ１＜１１：０＞としてセレ
クタ５６に与える一方で、制御信号Ｐを発生しロウ系タ
イミング制御回路６０６に与える。
アドレス信号ＲＡ＜１１：０＞を信号ｂｕｆＲＷおよび
ロウアドレスイネーブル信号ＲＡＤＥに応じて取込みロ
ウアドレス信号ＲＡ＿ＬＡＴ１＜１１：０＞としてセレ
クタ５６に与える一方で、制御信号Ｐを発生しロウ系タ
イミング制御回路６０６に与える。
【０２０１】他の構成は、図６に示した行選択系回路／
コマンド発生系回路１６と同様であり説明は繰返さな
い。
コマンド発生系回路１６と同様であり説明は繰返さな
い。
【０２０２】図２７は、図２６における入力バッファ／
ラッチ回路６０４の構成を示す回路図である。
ラッチ回路６０４の構成を示す回路図である。
【０２０３】図２７を参照して、入力バッファ／ラッチ
回路６０４は、ロウアドレスＲＡ＜１１：０＞をラッチ
して信号ＲＡ＿ＬＡＴ０＜１１：０＞を出力する入力バ
ッファ＆ラッチ回路６１２と、制御信号Ｐおよびロウア
ドレスイネーブル信号ＲＡＤＥに応じて信号ＲＡ＿ＬＡ
Ｔ０＜１１：０＞を取込み保持し、信号ＲＡ＿ＬＡＴ１
＜１１：０＞を出力するラッチ回路６１４とを含む。信
号ＲＡ＿ＬＡＴ１＜１１：０＞は、図２６のセレクタ５
６に与えられる。
回路６０４は、ロウアドレスＲＡ＜１１：０＞をラッチ
して信号ＲＡ＿ＬＡＴ０＜１１：０＞を出力する入力バ
ッファ＆ラッチ回路６１２と、制御信号Ｐおよびロウア
ドレスイネーブル信号ＲＡＤＥに応じて信号ＲＡ＿ＬＡ
Ｔ０＜１１：０＞を取込み保持し、信号ＲＡ＿ＬＡＴ１
＜１１：０＞を出力するラッチ回路６１４とを含む。信
号ＲＡ＿ＬＡＴ１＜１１：０＞は、図２６のセレクタ５
６に与えられる。
【０２０４】入力バッファ／ラッチ回路６０４は、さら
に、信号ＲＡ＿ＬＡＴ０＜１１：０＞の変化を検出し検
出信号ＡＴＤを出力するＡＴＤ発生回路６１６と、検出
信号ＡＴＤを遅延させて信号ＡＴＤ＿ｄｅｌａｙを出力
する遅延回路６１８と、信号ＡＴＤ＿ｄｅｌａｙに応じ
て活性化し、信号ＲＡ＿ＬＡＴ０＜１１：０＞と信号Ｒ
Ａ＿ＬＡＴ１＜１１：０＞とを比較する比較回路６２０
とを含む。比較回路６２０は、制御信号Ｑを出力する。
に、信号ＲＡ＿ＬＡＴ０＜１１：０＞の変化を検出し検
出信号ＡＴＤを出力するＡＴＤ発生回路６１６と、検出
信号ＡＴＤを遅延させて信号ＡＴＤ＿ｄｅｌａｙを出力
する遅延回路６１８と、信号ＡＴＤ＿ｄｅｌａｙに応じ
て活性化し、信号ＲＡ＿ＬＡＴ０＜１１：０＞と信号Ｒ
Ａ＿ＬＡＴ１＜１１：０＞とを比較する比較回路６２０
とを含む。比較回路６２０は、制御信号Ｑを出力する。
【０２０５】制御信号Ｑは、比較回路６２０が非活性化
状態にある場合はＬレベルとなる。一方、比較回路６２
０が活性化され比較動作を行ない、信号ＲＡ＿ＬＡＴ０
＜１１：０＞と信号ＲＡ＿ＬＡＴ１＜１１：０＞とが一
致した場合には、制御信号ＱはＬレベルのままであり、
不一致の場合は制御信号Ｑは一定時間パルス状にＨレベ
ルに活性化される。
状態にある場合はＬレベルとなる。一方、比較回路６２
０が活性化され比較動作を行ない、信号ＲＡ＿ＬＡＴ０
＜１１：０＞と信号ＲＡ＿ＬＡＴ１＜１１：０＞とが一
致した場合には、制御信号ＱはＬレベルのままであり、
不一致の場合は制御信号Ｑは一定時間パルス状にＨレベ
ルに活性化される。
【０２０６】入力バッファ／ラッチ回路６０４は、さら
に、制御信号Ｑを遅延させ信号Ｑ＿ｄｅｌａｙを出力す
る遅延回路６２２と、信号Ｑ＿ｄｅｌａｙ、ＰＲＥを第
１、第２の入力にそれぞれ受ける３入力のＮＯＲ回路６
２６と、制御信号ＱおよびＮＯＲ回路６２６の出力を受
けるＮＯＲ回路６２４とを含む。ＮＯＲ回路６２６の第
３の入力にはＮＯＲ回路６２４の出力が与えられる。
に、制御信号Ｑを遅延させ信号Ｑ＿ｄｅｌａｙを出力す
る遅延回路６２２と、信号Ｑ＿ｄｅｌａｙ、ＰＲＥを第
１、第２の入力にそれぞれ受ける３入力のＮＯＲ回路６
２６と、制御信号ＱおよびＮＯＲ回路６２６の出力を受
けるＮＯＲ回路６２４とを含む。ＮＯＲ回路６２６の第
３の入力にはＮＯＲ回路６２４の出力が与えられる。
【０２０７】入力バッファ／ラッチ回路６０４は、さら
に、ＮＯＲ回路６２４の出力を受けて反転するインバー
タ６２８と、インバータ６２８の出力および信号ｂｕｆ
ＲＷを受けて制御信号Ｐを出力するＯＲ回路６３０とを
含む。
に、ＮＯＲ回路６２４の出力を受けて反転するインバー
タ６２８と、インバータ６２８の出力および信号ｂｕｆ
ＲＷを受けて制御信号Ｐを出力するＯＲ回路６３０とを
含む。
【０２０８】図２８は、図２７における入力バッファ＆
ラッチ回路６１２とラッチ回路６１４の構成例を示す回
路図である。
ラッチ回路６１２とラッチ回路６１４の構成例を示す回
路図である。
【０２０９】図２８を参照して、入力バッファ＆ラッチ
回路６１２は、ロウアドレス信号ＲＡ＜１１：０＞を受
けて反転するインバータ７１２と、インバータ７１２の
出力を受けて反転し信号ＲＡ＿ＬＡＴ０＜１１：０＞を
出力するインバータ７１４と、インバータ７１４の出力
を受けて反転しインバータ７１４の入力に帰還させるイ
ンバータ７１６とを含む。
回路６１２は、ロウアドレス信号ＲＡ＜１１：０＞を受
けて反転するインバータ７１２と、インバータ７１２の
出力を受けて反転し信号ＲＡ＿ＬＡＴ０＜１１：０＞を
出力するインバータ７１４と、インバータ７１４の出力
を受けて反転しインバータ７１４の入力に帰還させるイ
ンバータ７１６とを含む。
【０２１０】ラッチ回路６１４は、制御信号Ｐを受けて
反転するインバータ７２２と、制御信号Ｐおよびインバ
ータ７２２の出力に応じて導通し、信号ＲＡ＿ＬＡＴ０
＜１１：０＞を伝達するトランスミッションゲート７２
４と、トランスミッションゲート７２４によって伝達さ
れた信号ＲＡ＿ＬＡＴ０＜１１：０＞を受けて反転する
インバータ７２６と、インバータ７２６の出力を受けて
反転してインバータ７２６の入力に帰還させるインバー
タ７２８とを含む。
反転するインバータ７２２と、制御信号Ｐおよびインバ
ータ７２２の出力に応じて導通し、信号ＲＡ＿ＬＡＴ０
＜１１：０＞を伝達するトランスミッションゲート７２
４と、トランスミッションゲート７２４によって伝達さ
れた信号ＲＡ＿ＬＡＴ０＜１１：０＞を受けて反転する
インバータ７２６と、インバータ７２６の出力を受けて
反転してインバータ７２６の入力に帰還させるインバー
タ７２８とを含む。
【０２１１】ラッチ回路６１４は、さらに、ロウアドレ
スイネーブル信号ＲＡＤＥを受けて反転するインバータ
７３０と、ロウアドレスイネーブル信号ＲＡＤＥおよび
インバータ７３０の出力に応じて導通し、インバータ７
２６の出力を伝達するトランスミッションゲート７３２
と、トランスミッションゲート７３２によって伝達され
たインバータ７２６の出力を受けて反転し信号ＲＡ＿Ｌ
ＡＴ０＜１１：０＞を出力するインバータ７３４と、イ
ンバータ７３４の出力を受けて反転してインバータ７３
４の入力に帰還させるインバータ７３６とを含む。
スイネーブル信号ＲＡＤＥを受けて反転するインバータ
７３０と、ロウアドレスイネーブル信号ＲＡＤＥおよび
インバータ７３０の出力に応じて導通し、インバータ７
２６の出力を伝達するトランスミッションゲート７３２
と、トランスミッションゲート７３２によって伝達され
たインバータ７２６の出力を受けて反転し信号ＲＡ＿Ｌ
ＡＴ０＜１１：０＞を出力するインバータ７３４と、イ
ンバータ７３４の出力を受けて反転してインバータ７３
４の入力に帰還させるインバータ７３６とを含む。
【０２１２】図２９は、図２７におけるＡＴＤ回路６１
６の構成例を示す回路図である。図２９を参照して、Ａ
ＴＤ回路６１６は、信号ＲＡ＿ＬＡＴ０＜０＞〜ＲＡ＿
ＬＡＴ０＜１１＞をそれぞれ受けて遅延させる遅延回路
６７２〜６７６と、信号ＲＡ＿ＬＡＴ０＜０＞〜ＲＡ＿
ＬＡＴ０＜１１＞および遅延回路６７２〜６７６の出力
をそれぞれ受けるＥＸＯＲ回路６８２〜６８６と、ＥＸ
ＯＲ回路６８２〜６８６の出力を受けて検出信号ＡＴＤ
を出力するＯＲ回路６８８とを含む。
６の構成例を示す回路図である。図２９を参照して、Ａ
ＴＤ回路６１６は、信号ＲＡ＿ＬＡＴ０＜０＞〜ＲＡ＿
ＬＡＴ０＜１１＞をそれぞれ受けて遅延させる遅延回路
６７２〜６７６と、信号ＲＡ＿ＬＡＴ０＜０＞〜ＲＡ＿
ＬＡＴ０＜１１＞および遅延回路６７２〜６７６の出力
をそれぞれ受けるＥＸＯＲ回路６８２〜６８６と、ＥＸ
ＯＲ回路６８２〜６８６の出力を受けて検出信号ＡＴＤ
を出力するＯＲ回路６８８とを含む。
【０２１３】信号ＲＡ＿ＬＡＴ０＜０＞が一定時間変化
しないときは、遅延回路６７２の出力は信号ＲＡ＿ＬＡ
Ｔ０＜０＞と等しいので、ＥＸＯＲ回路の出力はＬレベ
ルとなる。信号ＲＡ＿ＬＡＴ０＜０＞が変化すると、遅
延回路６７２の遅延時間分ＥＸＯＲ回路６８２に入力さ
れる信号は不一致となるので、ＥＸＯＲ回路６８２はそ
の遅延時間分の幅を有するパルスを出力する。
しないときは、遅延回路６７２の出力は信号ＲＡ＿ＬＡ
Ｔ０＜０＞と等しいので、ＥＸＯＲ回路の出力はＬレベ
ルとなる。信号ＲＡ＿ＬＡＴ０＜０＞が変化すると、遅
延回路６７２の遅延時間分ＥＸＯＲ回路６８２に入力さ
れる信号は不一致となるので、ＥＸＯＲ回路６８２はそ
の遅延時間分の幅を有するパルスを出力する。
【０２１４】他のアドレス信号ビットＲＡ＿ＬＡＴ０＜
１＞〜ＲＡ＿ＬＡＴ０＜１１＞に対しても同様に変化が
検出され、ＯＲ回路６８８によっていずれかのアドレス
ビットが変化したときに検出信号ＡＴＤとしてパルスが
出力される。
１＞〜ＲＡ＿ＬＡＴ０＜１１＞に対しても同様に変化が
検出され、ＯＲ回路６８８によっていずれかのアドレス
ビットが変化したときに検出信号ＡＴＤとしてパルスが
出力される。
【０２１５】図３０は、図２６におけるロウ系タイミン
グ制御回路６０６の構成を示す回路図である。
グ制御回路６０６の構成を示す回路図である。
【０２１６】図３０を参照して、ロウ系タイミング制御
回路６０６は、信号ＡＣＴと信号ＰＲＥとをそれぞれ一
方の入力に受け、出力が互いに他方の入力に交差結合さ
れるＮＡＮＤ回路６４２，６４４と、ＮＡＮＤ回路６４
２の出力を受けて反転し信号ＡＣＴ＿ＲＡＳを出力する
インバータ６４６と、ＮＡＮＤ回路６４２の出力を受け
て入力波形の立上りエッジを遅延させる立上り遅延回路
６４８と、立上り遅延回路６４８の出力を受けて入力波
形の立下りエッジを遅延させる立下り遅延回路６５０と
を含む。立下り遅延回路６５０は、ロウアドレスイネー
ブル信号ＲＡＤＥを出力する。
回路６０６は、信号ＡＣＴと信号ＰＲＥとをそれぞれ一
方の入力に受け、出力が互いに他方の入力に交差結合さ
れるＮＡＮＤ回路６４２，６４４と、ＮＡＮＤ回路６４
２の出力を受けて反転し信号ＡＣＴ＿ＲＡＳを出力する
インバータ６４６と、ＮＡＮＤ回路６４２の出力を受け
て入力波形の立上りエッジを遅延させる立上り遅延回路
６４８と、立上り遅延回路６４８の出力を受けて入力波
形の立下りエッジを遅延させる立下り遅延回路６５０と
を含む。立下り遅延回路６５０は、ロウアドレスイネー
ブル信号ＲＡＤＥを出力する。
【０２１７】ロウ系タイミング制御回路６０６は、さら
に、ＮＡＮＤ回路６４２の出力を受けて入力波形の立上
りエッジを遅延させる立上り遅延回路６５２と、立上り
遅延回路６５２の出力を受けて入力波形の立下りエッジ
を遅延させる立下り遅延回路６５４と、制御信号Ｐを受
けて反転するインバータ６５６と、インバータ６５６の
出力と立下り遅延回路６５４の出力とを受けてワード線
駆動タイミング信号ＲＸＴを出力するＡＮＤ回路６５８
とを含む。
に、ＮＡＮＤ回路６４２の出力を受けて入力波形の立上
りエッジを遅延させる立上り遅延回路６５２と、立上り
遅延回路６５２の出力を受けて入力波形の立下りエッジ
を遅延させる立下り遅延回路６５４と、制御信号Ｐを受
けて反転するインバータ６５６と、インバータ６５６の
出力と立下り遅延回路６５４の出力とを受けてワード線
駆動タイミング信号ＲＸＴを出力するＡＮＤ回路６５８
とを含む。
【０２１８】ロウ系タイミング制御回路６０６は、さら
に、ＮＡＮＤ回路６４２の出力を受けて入力波形の立上
りエッジを遅延させる立上り遅延回路６６０と、立上り
遅延回路６６０の出力を受けて入力波形の立下りエッジ
を遅延させる立下り遅延回路６６２と、制御信号Ｐを受
けて反転するインバータ６６４と、インバータ６６４の
出力波形の立下りを遅延させる立下り遅延回路６６５
と、立下り遅延回路６６５の出力と立下り遅延回路６６
２の出力とを受けてセンスアンプ活性化信号ＳＯを出力
するＡＮＤ回路６６６とを含む。
に、ＮＡＮＤ回路６４２の出力を受けて入力波形の立上
りエッジを遅延させる立上り遅延回路６６０と、立上り
遅延回路６６０の出力を受けて入力波形の立下りエッジ
を遅延させる立下り遅延回路６６２と、制御信号Ｐを受
けて反転するインバータ６６４と、インバータ６６４の
出力波形の立下りを遅延させる立下り遅延回路６６５
と、立下り遅延回路６６５の出力と立下り遅延回路６６
２の出力とを受けてセンスアンプ活性化信号ＳＯを出力
するＡＮＤ回路６６６とを含む。
【０２１９】図３１は、行選択系回路／コマンド発生系
回路６００の動作を説明するための動作波形図である。
回路６００の動作を説明するための動作波形図である。
【０２２０】図２６、図３１を参照して、時刻ｔ１にお
いて、アドレスノイズＡＤＮがロウアドレス信号ＲＡ＜
１１：０＞に現れる。続いて時刻ｔ２において、コマン
ド信号ｅｘＲＥＡＤが入力されると、図２６のＡＮＤ回
路の出力の信号ｂｕｆＲＷはＬレベルに活性化される。
すると、図２７のＯＲ回路の出力である制御信号ＰはＬ
レベルに立下り、図２８中のトランスミッションゲート
７２４が閉じるので、ラッチ回路６１４はアドレスノイ
ズＡＤＮをラッチする。
いて、アドレスノイズＡＤＮがロウアドレス信号ＲＡ＜
１１：０＞に現れる。続いて時刻ｔ２において、コマン
ド信号ｅｘＲＥＡＤが入力されると、図２６のＡＮＤ回
路の出力の信号ｂｕｆＲＷはＬレベルに活性化される。
すると、図２７のＯＲ回路の出力である制御信号ＰはＬ
レベルに立下り、図２８中のトランスミッションゲート
７２４が閉じるので、ラッチ回路６１４はアドレスノイ
ズＡＤＮをラッチする。
【０２２１】続いて、時刻ｔ３において、正規のアドレ
スデータＡＤ１がロウアドレス信号ＲＡ＜１１：０＞と
してロジック部から与えられる。アドレスデータＡＤ１
は、アドレスラッチ６１２の出力まで伝達される。つま
り、信号ＲＡ＿ＬＡＴ０＜１１：０＞としてアドレスデ
ータＡＤ１が出力される。
スデータＡＤ１がロウアドレス信号ＲＡ＜１１：０＞と
してロジック部から与えられる。アドレスデータＡＤ１
は、アドレスラッチ６１２の出力まで伝達される。つま
り、信号ＲＡ＿ＬＡＴ０＜１１：０＞としてアドレスデ
ータＡＤ１が出力される。
【０２２２】信号ＲＡ＿ＬＡＴ０＜１１：０＞の変化に
応じて信号ＡＴＤにワンショットパルスが現れる。一
方、ラッチ６１４の入力部のトランスミッションゲート
７２４は、制御信号ＰがＬレベルであるため閉じてい
る。したがって、信号ＲＡ＿ＬＡＴ１＜１１：０＞とし
ては、アドレスノイズＡＤＮが出力されている。
応じて信号ＡＴＤにワンショットパルスが現れる。一
方、ラッチ６１４の入力部のトランスミッションゲート
７２４は、制御信号ＰがＬレベルであるため閉じてい
る。したがって、信号ＲＡ＿ＬＡＴ１＜１１：０＞とし
ては、アドレスノイズＡＤＮが出力されている。
【０２２３】時刻ｔ４において、信号ＡＴＤのパルスが
遅延されて信号ＡＴＤ＿ｄｅｌａｙにパルスが現れる
と、図２７の比較回路６２０によって信号ＲＡ＿ＬＡＴ
０＜１１：０＞，ＲＡ＿ＬＡＴ１＜１１：０＞が比較さ
れる。信号ＲＡ＿ＬＡＴ０＜１１：０＞はアドレスデー
タＡＤ１であり，一方信号ＲＡ＿ＬＡＴ１＜１１：０＞
はアドレスノイズＡＤＮであるので、比較の結果信号Ｑ
が活性化される。そして、信号Ｑの変化に応じて制御信
号Ｐが再びＨレベルとなり、ラッチ６１４はデータを取
込む。つまり、信号ＲＡ＿ＬＡＴ１＜１１：０＞もアド
レスデータＡＤ１に変化する。
遅延されて信号ＡＴＤ＿ｄｅｌａｙにパルスが現れる
と、図２７の比較回路６２０によって信号ＲＡ＿ＬＡＴ
０＜１１：０＞，ＲＡ＿ＬＡＴ１＜１１：０＞が比較さ
れる。信号ＲＡ＿ＬＡＴ０＜１１：０＞はアドレスデー
タＡＤ１であり，一方信号ＲＡ＿ＬＡＴ１＜１１：０＞
はアドレスノイズＡＤＮであるので、比較の結果信号Ｑ
が活性化される。そして、信号Ｑの変化に応じて制御信
号Ｐが再びＨレベルとなり、ラッチ６１４はデータを取
込む。つまり、信号ＲＡ＿ＬＡＴ１＜１１：０＞もアド
レスデータＡＤ１に変化する。
【０２２４】時刻ｔ５において、信号Ｑの遅延信号Ｑ＿
ｄｅｌａｙにパルスが現れると、再び制御信号ＰはＬレ
ベルとなり、ラッチ６１４のデータは確定する。また、
制御信号Ｐの立下りに応じて図３０のＡＮＤ回路６５８
によってワード線駆動タイミング信号ＲＸＴが活性化さ
れ、また、立下り遅延回路６６５によって立上りが遅れ
てＡＮＤ回路６５８の出力であるセンスアンプ活性化信
号ＳＯも時刻ｔ６に活性化する。
ｄｅｌａｙにパルスが現れると、再び制御信号ＰはＬレ
ベルとなり、ラッチ６１４のデータは確定する。また、
制御信号Ｐの立下りに応じて図３０のＡＮＤ回路６５８
によってワード線駆動タイミング信号ＲＸＴが活性化さ
れ、また、立下り遅延回路６６５によって立上りが遅れ
てＡＮＤ回路６５８の出力であるセンスアンプ活性化信
号ＳＯも時刻ｔ６に活性化する。
【０２２５】時刻ｔ４〜ｔ５の間、すなわち遅延回路６
２２によって定まる時間は、制御信号ＰがＨレベルとな
る。このＨレベルを保持する期間は、正規の内部アドレ
スＡＤ１から生成されるブロックデコード信号ＢＳ＜
７：０＞、プリデコード信号Ｘ＜１９：０＞がサブブロ
ック内で処理されるまで、ワード線駆動タイミング信号
ＲＸＴ、センスアンプ活性化信号ＳＯの活性化のタイミ
ングを遅らせるために用いられている。
２２によって定まる時間は、制御信号ＰがＨレベルとな
る。このＨレベルを保持する期間は、正規の内部アドレ
スＡＤ１から生成されるブロックデコード信号ＢＳ＜
７：０＞、プリデコード信号Ｘ＜１９：０＞がサブブロ
ック内で処理されるまで、ワード線駆動タイミング信号
ＲＸＴ、センスアンプ活性化信号ＳＯの活性化のタイミ
ングを遅らせるために用いられている。
【０２２６】時刻ｔ７において、信号ＰＲＥに応じてノ
ーマル動作信号ＡＣＴ＿ＲＡＳ、ワード線駆動タイミン
グ信号ＲＸＴ、センスアンプ活性化信号ＳＯがＬレベル
に立下る。
ーマル動作信号ＡＣＴ＿ＲＡＳ、ワード線駆動タイミン
グ信号ＲＸＴ、センスアンプ活性化信号ＳＯがＬレベル
に立下る。
【０２２７】以上説明したように、実施の形態５に示し
た構成とすれば、ＤＲＡＭコア外部から与えられるリー
ド／ライトコマンドの入力に応じて取込んだアドレスが
ノイズによるアドレス変化であり、正規のアドレスがそ
の後に入力された場合には、アドレス変化を認識して正
規のアドレスに応じてアクセスが行なわれる。
た構成とすれば、ＤＲＡＭコア外部から与えられるリー
ド／ライトコマンドの入力に応じて取込んだアドレスが
ノイズによるアドレス変化であり、正規のアドレスがそ
の後に入力された場合には、アドレス変化を認識して正
規のアドレスに応じてアクセスが行なわれる。
【０２２８】［実施の形態６］図３２は、実施の形態６
において用いられる入力バッファ／ラッチ回路７００の
構成を示す回路図である。
において用いられる入力バッファ／ラッチ回路７００の
構成を示す回路図である。
【０２２９】図３２を参照して、入力バッファ／ラッチ
回路７００は、図２７に示した入力バッファ／ラッチ回
路６０４の構成に加えて、信号ｂｕｆＲＷの波形の立下
りを遅延させる立下り遅延回路７０２と、立下り遅延回
路７０２の出力とＯＲ回路６３０の出力とを受けるＡＮ
Ｄ回路７０４とを含む。そして、ＡＮＤ回路７０４の出
力が制御信号Ｐとなる。他の構成は、入力バッファ／ラ
ッチ回路６０４と同様であり、説明は繰返さない。
回路７００は、図２７に示した入力バッファ／ラッチ回
路６０４の構成に加えて、信号ｂｕｆＲＷの波形の立下
りを遅延させる立下り遅延回路７０２と、立下り遅延回
路７０２の出力とＯＲ回路６３０の出力とを受けるＡＮ
Ｄ回路７０４とを含む。そして、ＡＮＤ回路７０４の出
力が制御信号Ｐとなる。他の構成は、入力バッファ／ラ
ッチ回路６０４と同様であり、説明は繰返さない。
【０２３０】図３３は、入力バッファ／ラッチ回路７０
０の動作を簡単に説明するための動作波形図である。
０の動作を簡単に説明するための動作波形図である。
【０２３１】図３２、図３３を参照して、時刻ｔ１から
アドレスアクセスサイクルが開始されるとする。時刻ｔ
２にコマンド信号に応じて信号ｂｕｆＲＷが変化しアド
レスがラッチされるが、後に正規のアドレスが入力され
た場合は正規のアドレスがラッチされるのは、図３１で
説明した通りである。
アドレスアクセスサイクルが開始されるとする。時刻ｔ
２にコマンド信号に応じて信号ｂｕｆＲＷが変化しアド
レスがラッチされるが、後に正規のアドレスが入力され
た場合は正規のアドレスがラッチされるのは、図３１で
説明した通りである。
【０２３２】時刻ｔ３において、立下り遅延回路７０２
により信号ｂｕｆＲＷの立下りが遅延される。立下り遅
延回路７０２の出力波形が、波形Ｗ７０２として示され
る。この波形Ｗ７０２がＡＮＤ回路７０４に与えられる
ので、制御信号Ｐは時刻ｔ３〜ｔ４の間Ｌレベルに固定
され、この間にロウアドレス信号ＲＡ＜１１：０＞に変
化が生じたとしてもラッチ回路６１４に新たなアドレス
が取込まれることはない。
により信号ｂｕｆＲＷの立下りが遅延される。立下り遅
延回路７０２の出力波形が、波形Ｗ７０２として示され
る。この波形Ｗ７０２がＡＮＤ回路７０４に与えられる
ので、制御信号Ｐは時刻ｔ３〜ｔ４の間Ｌレベルに固定
され、この間にロウアドレス信号ＲＡ＜１１：０＞に変
化が生じたとしてもラッチ回路６１４に新たなアドレス
が取込まれることはない。
【０２３３】つまり、時刻ｔ３以降にアドレス変化を検
出しても、所定のリードサイクル期間内にデータの読出
を終了することができないので、時刻ｔ３以降のアドレ
ス変化を無効にすることにより、動作の安定化を図って
いる。
出しても、所定のリードサイクル期間内にデータの読出
を終了することができないので、時刻ｔ３以降のアドレ
ス変化を無効にすることにより、動作の安定化を図って
いる。
【０２３４】再び、図３０、図３２を参照して、まず、
アドレス変化が検出されると、遅延回路６１８により定
められた時間後に比較回路６２０による比較動作が行わ
れる。続いて、遅延回路６２２により定められた時間後
に制御信号Ｐが変化するので、ラッチ回路６１４の出力
は確定される。
アドレス変化が検出されると、遅延回路６１８により定
められた時間後に比較回路６２０による比較動作が行わ
れる。続いて、遅延回路６２２により定められた時間後
に制御信号Ｐが変化するので、ラッチ回路６１４の出力
は確定される。
【０２３５】ただし、コマンド入力がされてから立下り
遅延回路７０２で規定される時間経過後にアドレス変化
がおこったときは、ＡＮＤ回路７０４のため制御信号Ｑ
は制御信号Ｐには影響を与えない。また、アドレス変化
が検出され比較結果に応じて、いったん制御信号ＰがＨ
レベルとなっても、立下り制御回路７０２で規定される
時間経過がなされると、遅延回路６２２の遅延時間経過
を待たずして、制御信号はＬレベルに立下りラッチ回路
６１４の保持アドレスが確定する。そして、その後、図
３３の時刻ｔ３以降にワード線の活性化等が行われる。
遅延回路７０２で規定される時間経過後にアドレス変化
がおこったときは、ＡＮＤ回路７０４のため制御信号Ｑ
は制御信号Ｐには影響を与えない。また、アドレス変化
が検出され比較結果に応じて、いったん制御信号ＰがＨ
レベルとなっても、立下り制御回路７０２で規定される
時間経過がなされると、遅延回路６２２の遅延時間経過
を待たずして、制御信号はＬレベルに立下りラッチ回路
６１４の保持アドレスが確定する。そして、その後、図
３３の時刻ｔ３以降にワード線の活性化等が行われる。
【０２３６】つまり、実施の形態５に示した構成に加え
て、リード／ライトコマンドが入力されてから所定の時
間経過後のアドレス変化を無効にし、動作の安定化を図
るという効果がある。この所定の時間は、図３２の立下
り遅延回路７０２の遅延時間によって定められるが、製
品規格で定められたサイクル時間とメモリアレイのロウ
アドレスアクセスのサイクル時間の実力値との差に応じ
て立下り遅延回路７０２の遅延時間が設定される。
て、リード／ライトコマンドが入力されてから所定の時
間経過後のアドレス変化を無効にし、動作の安定化を図
るという効果がある。この所定の時間は、図３２の立下
り遅延回路７０２の遅延時間によって定められるが、製
品規格で定められたサイクル時間とメモリアレイのロウ
アドレスアクセスのサイクル時間の実力値との差に応じ
て立下り遅延回路７０２の遅延時間が設定される。
【０２３７】たとえば、図４で説明したように、低速Ｓ
ＲＡＭの製品規格７０ｎｓに対してＤＲＡＭの動作が２
サイクル可能である場合は、立下り遅延回路７０２の遅
延時間は製品規格のリードサイクル時間ｔＲＣの半分の
値に設定される。
ＲＡＭの製品規格７０ｎｓに対してＤＲＡＭの動作が２
サイクル可能である場合は、立下り遅延回路７０２の遅
延時間は製品規格のリードサイクル時間ｔＲＣの半分の
値に設定される。
【０２３８】［他の適用例］上述の説明においては、混
載ＤＲＡＭについて説明している。しかしながら、本発
明は、一般に、ＤＲＡＭであれば適用が可能である。
載ＤＲＡＭについて説明している。しかしながら、本発
明は、一般に、ＤＲＡＭであれば適用が可能である。
【０２３９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２４０】
【発明の効果】請求項１〜３に記載の半導体記憶装置
は、アクセスコマンドが入力され、通常動作が行なわれ
ているときに、リフレッシュ要求信号が発生したときに
はメモリアレイにおける通常動作の終了を待ってリフレ
ッシュを行なう。したがって、リフレッシュの制御を意
識せず簡単な制御信号を与えることで動作可能なＤＲＡ
Ｍコアを実現できる。
は、アクセスコマンドが入力され、通常動作が行なわれ
ているときに、リフレッシュ要求信号が発生したときに
はメモリアレイにおける通常動作の終了を待ってリフレ
ッシュを行なう。したがって、リフレッシュの制御を意
識せず簡単な制御信号を与えることで動作可能なＤＲＡ
Ｍコアを実現できる。
【０２４１】請求項４、５に記載の半導体記憶装置は、
請求項２に記載の半導体記憶装置の奏する効果に加え
て、リフレッシュ要求信号が発生しメモリアレイでリフ
レッシュ動作が行なわれている場合に、アクセスコマン
ドが入力されてきたときにはリフレッシュ動作の終了を
待って通常の読出、書込等のアクセスを行なう。したが
って、リフレッシュの制御を意識せず簡単な制御信号を
与えることで動作可能なＤＲＡＭコアを実現できる。
請求項２に記載の半導体記憶装置の奏する効果に加え
て、リフレッシュ要求信号が発生しメモリアレイでリフ
レッシュ動作が行なわれている場合に、アクセスコマン
ドが入力されてきたときにはリフレッシュ動作の終了を
待って通常の読出、書込等のアクセスを行なう。したが
って、リフレッシュの制御を意識せず簡単な制御信号を
与えることで動作可能なＤＲＡＭコアを実現できる。
【０２４２】請求項６、７に記載の半導体記憶装置は、
請求項２に記載の半導体記憶装置の奏する効果に加え
て、アクセスコマンドは、常にリフレッシュサイクル以
上遅延されて実行される。したがって、リフレッシュ要
求とアクセスコマンドが競合した場合でも、次のサイク
ルにおいて確実にリフレッシュ動作をすることができ
る。
請求項２に記載の半導体記憶装置の奏する効果に加え
て、アクセスコマンドは、常にリフレッシュサイクル以
上遅延されて実行される。したがって、リフレッシュ要
求とアクセスコマンドが競合した場合でも、次のサイク
ルにおいて確実にリフレッシュ動作をすることができ
る。
【０２４３】請求項８に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加えて、コ
マンド入力がされてからメモリアレイよりデータが出力
されるまでの時間が変化する場合でも、データを保持
し、出力制御信号でデータ出力のタイミングを調整する
ので、ＤＲＡＭコアから外部に出力されるデータのアド
レスアクセス時間を一定に保つことができる。
項２に記載の半導体記憶装置の奏する効果に加えて、コ
マンド入力がされてからメモリアレイよりデータが出力
されるまでの時間が変化する場合でも、データを保持
し、出力制御信号でデータ出力のタイミングを調整する
ので、ＤＲＡＭコアから外部に出力されるデータのアド
レスアクセス時間を一定に保つことができる。
【０２４４】請求項９に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加えて、ア
クセスコマンドに対応する行アドレスとリフレッシュに
対応する行アドレスとを適切なタイミングでメモリアレ
イに伝達することができる。
項２に記載の半導体記憶装置の奏する効果に加えて、ア
クセスコマンドに対応する行アドレスとリフレッシュに
対応する行アドレスとを適切なタイミングでメモリアレ
イに伝達することができる。
【０２４５】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の奏する効果に加えて、
メモリアレイに複数のバンクが含まれている場合には、
実効的な処理速度を上げることができる。
求項９に記載の半導体記憶装置の奏する効果に加えて、
メモリアレイに複数のバンクが含まれている場合には、
実効的な処理速度を上げることができる。
【０２４６】請求項１１、１２に記載の半導体記憶装置
は、請求項２に記載の半導体記憶装置の奏する効果に加
えて、同期型半導体記憶装置をＤＲＡＭコアとして内蔵
することができる。
は、請求項２に記載の半導体記憶装置の奏する効果に加
えて、同期型半導体記憶装置をＤＲＡＭコアとして内蔵
することができる。
【０２４７】請求項１３、１４に記載の半導体記憶装置
は、アドレス信号に予期せぬ短時間のノイズが現れた場
合にも、誤ったアドレスからデータを読出す誤動作を防
ぐことができる。
は、アドレス信号に予期せぬ短時間のノイズが現れた場
合にも、誤ったアドレスからデータを読出す誤動作を防
ぐことができる。
【０２４８】請求項１５に記載の半導体記憶装置は、請
求項１４に記載の半導体記憶装置の奏する効果に加え
て、ノイズを一旦取込んでも、その後正しいアドレスを
再度取込むので正常な動作に復帰させることができる。
求項１４に記載の半導体記憶装置の奏する効果に加え
て、ノイズを一旦取込んでも、その後正しいアドレスを
再度取込むので正常な動作に復帰させることができる。
【０２４９】請求項１６、１７に記載の半導体記憶装置
は、請求項１３に記載の半導体記憶装置の奏する効果に
加えて、リードサイクル期間にデータを読出すことがで
きない場合はそれまでに保持していたアドレスに基づき
メモリに対するアクセスを行なうので、動作の安定化を
図ることができる。
は、請求項１３に記載の半導体記憶装置の奏する効果に
加えて、リードサイクル期間にデータを読出すことがで
きない場合はそれまでに保持していたアドレスに基づき
メモリに対するアクセスを行なうので、動作の安定化を
図ることができる。
【図１】 本発明のＤＲＡＭ内蔵システムＬＳＩの構成
を概略的に示す図である。
を概略的に示す図である。
【図２】 図１におけるＤＲＡＭコアＭＣＲの構成を示
した概略ブロック図である。
した概略ブロック図である。
【図３】 図２におけるメモリアレイＭＢの構成を概略
的に示した図である。
的に示した図である。
【図４】 図３におけるサブメモリアレイＳＭＡとその
周辺に配置されるサブワードドライバＳＷＤおよびセン
スアンプＳＡとの接続関係を概略的に示した図である。
周辺に配置されるサブワードドライバＳＷＤおよびセン
スアンプＳＡとの接続関係を概略的に示した図である。
【図５】 図４におけるメモリセルＭＣの構成例を示し
た回路図である。
た回路図である。
【図６】 図２における行選択系回路／コマンド発生系
回路１６の構成を示すブロック図である。
回路１６の構成を示すブロック図である。
【図７】 図６に示したコマンド入力バッファ／ラッチ
回路４４の構成を示す回路図である。
回路４４の構成を示す回路図である。
【図８】 図７に示したパルス発生回路７８の構成を示
す回路図である。
す回路図である。
【図９】 図８に示したパルス発生回路７８の動作を説
明するための動作波形図である。
明するための動作波形図である。
【図１０】 図６におけるリフレッシュコントロール回
路５０の構成を示す回路図である。
路５０の構成を示す回路図である。
【図１１】 図６における入力バッファ／ラッチ回路５
２の構成を示す回路図である。
２の構成を示す回路図である。
【図１２】 実施の形態１におけるロウ系回路の動作を
説明するための読出時における第１の動作波形図であ
る。
説明するための読出時における第１の動作波形図であ
る。
【図１３】 ロウ系回路の動作を説明するための読出時
の第２の動作波形図である。
の第２の動作波形図である。
【図１４】 書込時におけるロウ系信号を説明するため
の第１の動作波形図である。
の第１の動作波形図である。
【図１５】 書込時におけるロウ系回路の動作を説明す
るための第２の動作波形図である。
るための第２の動作波形図である。
【図１６】 実施の形態２において行選択系回路／コマ
ンド発生系回路１６に代えて用いられる行選択系回路／
コマンド発生系回路２１６の構成を示すブロック図であ
る。
ンド発生系回路１６に代えて用いられる行選択系回路／
コマンド発生系回路２１６の構成を示すブロック図であ
る。
【図１７】 図１６のリフレッシュコントロール回路２
５０の構成を示す回路図である。
５０の構成を示す回路図である。
【図１８】 図１６における１サイクル遅延回路２５４
の構成を示す回路図である。
の構成を示す回路図である。
【図１９】 実施の形態２におけるロウ系信号の説明を
するための動作波形図である。
するための動作波形図である。
【図２０】 実施の形態２におけるロウ系信号の説明を
するための第２の動作波形図である。
するための第２の動作波形図である。
【図２１】 実施の形態３において用いられるＤＲＡＭ
コアＭＣＲａの構成を示したブロック図である。
コアＭＣＲａの構成を示したブロック図である。
【図２２】 図２１における行選択系回路／コマンド発
生系回路３１６の構成を示したブロック図である。
生系回路３１６の構成を示したブロック図である。
【図２３】 ２バンク構成にした場合の行選択系回路／
コマンド発生系回路の他の例を示したブロック図であ
る。
コマンド発生系回路の他の例を示したブロック図であ
る。
【図２４】 実施の形態４において用いられる同期型イ
ンターフェイスを説明するための回路図である。
ンターフェイスを説明するための回路図である。
【図２５】 実施の形態４において外部ロウアドレスを
クロック信号に同期して入力するための入力バッファ／
ラッチ回路５５２の構成を示すブロック図である。
クロック信号に同期して入力するための入力バッファ／
ラッチ回路５５２の構成を示すブロック図である。
【図２６】 実施の形態５において用いられる行選択系
回路／コマンド発生系回路６００の構成を示すブロック
図である。
回路／コマンド発生系回路６００の構成を示すブロック
図である。
【図２７】 図２６における入力バッファ／ラッチ回路
６０４の構成を示す回路図である。
６０４の構成を示す回路図である。
【図２８】 図２７における入力バッファ＆ラッチ回路
６１２とラッチ回路６１４の構成例を示す回路図であ
る。
６１２とラッチ回路６１４の構成例を示す回路図であ
る。
【図２９】 図２７におけるＡＴＤ回路６１６の構成例
を示す回路図である。
を示す回路図である。
【図３０】 図２６におけるロウ系タイミング制御回路
６０６の構成を示す回路図である。
６０６の構成を示す回路図である。
【図３１】 行選択系回路／コマンド発生系回路６００
の動作を説明するための動作波形図である。
の動作を説明するための動作波形図である。
【図３２】 実施の形態６において用いられる入力バッ
ファ／ラッチ回路７００の構成を示す回路図である。
ファ／ラッチ回路７００の構成を示す回路図である。
【図３３】 入力バッファ／ラッチ回路７００の動作を
簡単に説明するための動作波形図である。
簡単に説明するための動作波形図である。
【図３４】 従来のシステムＬＳＩに内蔵されるＤＲＡ
Ｍの回路ブロックの構成を概略的に示す図である。
Ｍの回路ブロックの構成を概略的に示す図である。
１４ 列選択系回路、１６，２１６，３１６ 行選択系
回路／コマンド発生系回路、２０ データ入出力制御回
路、４０，２４０，３４０ コマンド発生回路、４１，
２４１，３４１ 行選択制御回路、４２ ＡＮＤ回路、
４４，２４４，３４４ コマンド入力バッファ／ラッチ
回路、４６，３４６，４４６ 内部コマンド発生回路、
４８，３４８ ロウ系タイミング制御回路、５０，３５
０ リフレッシュコントロール回路、５２，２５２ 入
力バッファ／ラッチ回路、５４リフレッシュカウンタ、
５６ セレクタ、５８，３５８ ロウ系リフレッシュタ
イミング制御回路、６０ ブロックデコード回路、６２
ロウプリデコード回路、７４，８４，１２４，２６
４，５５２，６０２，６０４，６３２，６３４ ラッチ
回路、７６，８６，９０，１２６，２６６ ＯＲ回路、
７８，８８，１２８，２６８ パルス発生回路、１１２
遅延回路、２５０ リフレッシュコントロール回路、
２５４ １サイクル遅延回路、ＭＡ０〜ＭＡｍ メモリ
アレイ、ＭＢ，ＭＢａ メモリアレイ、ＭＣ メモリセ
ル、ＭＣＲ，ＭＣＲａ ＤＲＡＭコア、ＭＷＤ メイン
ワードドライバ、ＰＨＫ セルフリフレッシュタイマブ
ロック、ＲＤ ロウデコーダ、ＳＢ０〜ＳＢｍ＋１ セ
ンスアンプ帯、ＳＭＡ サブメモリアレイ、ＳＭＬ サ
ブワード線。
回路／コマンド発生系回路、２０ データ入出力制御回
路、４０，２４０，３４０ コマンド発生回路、４１，
２４１，３４１ 行選択制御回路、４２ ＡＮＤ回路、
４４，２４４，３４４ コマンド入力バッファ／ラッチ
回路、４６，３４６，４４６ 内部コマンド発生回路、
４８，３４８ ロウ系タイミング制御回路、５０，３５
０ リフレッシュコントロール回路、５２，２５２ 入
力バッファ／ラッチ回路、５４リフレッシュカウンタ、
５６ セレクタ、５８，３５８ ロウ系リフレッシュタ
イミング制御回路、６０ ブロックデコード回路、６２
ロウプリデコード回路、７４，８４，１２４，２６
４，５５２，６０２，６０４，６３２，６３４ ラッチ
回路、７６，８６，９０，１２６，２６６ ＯＲ回路、
７８，８８，１２８，２６８ パルス発生回路、１１２
遅延回路、２５０ リフレッシュコントロール回路、
２５４ １サイクル遅延回路、ＭＡ０〜ＭＡｍ メモリ
アレイ、ＭＢ，ＭＢａ メモリアレイ、ＭＣ メモリセ
ル、ＭＣＲ，ＭＣＲａ ＤＲＡＭコア、ＭＷＤ メイン
ワードドライバ、ＰＨＫ セルフリフレッシュタイマブ
ロック、ＲＤ ロウデコーダ、ＳＢ０〜ＳＢｍ＋１ セ
ンスアンプ帯、ＳＭＡ サブメモリアレイ、ＳＭＬ サ
ブワード線。
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Claims (17)
- 【請求項１】 行および列状に配置される複数のメモリ
セルを含むメモリアレイと、 前記複数のメモリセルが保持するデータをリフレッシュ
するために必要な時間間隔で、リフレッシュ要求信号を
出力するリフレッシュタイマ回路と、 アクセスコマンドに応じて内部コマンド信号を発生する
コマンド発生回路と、 前記内部コマンド信号および前記リフレッシュ要求信号
に応じて前記メモリアレイの行選択に関連する動作を行
なう行選択制御回路とを備え、 前記行選択制御回路は、 前記内部コマンド信号に応じて活性化し、前記メモリア
レイの行選択動作のタイミング信号を出力するタイミン
グ制御回路と、 前記リフレッシュ要求信号を受けて保持し、前記タイミ
ング制御回路が非活性状態になったときに内部リフレッ
シュコマンド信号を出力するリフレッシュ制御回路と、 前記内部リフレッシュコマンド信号に応じて活性化し、
前記タイミング制御回路に代わって前記タイミング信号
を出力するリフレッシュタイミング制御回路とを含み、 前記タイミング信号に応じて前記メモリアレイの行選択
を行なう行選択回路をさらに備える、半導体記憶装置。 - 【請求項２】 前記アクセスコマンドは、 読出コマンドを含み、 前記半導体記憶装置が前記アクセスコマンドを受けてか
ら次のアクセスコマンドを受けることができるまでの基
本サイクル時間は、前記内部コマンド信号が出力されて
から前記メモリアレイよりデータの読出が完了するまで
の通常読出サイクル時間と、前記内部リフレッシュコマ
ンド信号が出力されてから前記メモリアレイの前記内部
リフレッシュコマンド信号に対応する部分のリフレッシ
ュが完了するまでのリフレッシュサイクル時間との合計
時間以上である、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記リフレッシュ制御回路は、 前記リフレッシュ要求信号を受けて保持するラッチ回路
と、 前記ラッチ回路の出力が前記リフレッシュ要求信号が入
力されたことを示し、かつ、前記タイミング制御回路が
非活性化されている場合に前記内部コマンド信号の基と
なるパルスを出力するパルス発生回路とを有する、請求
項２に記載の半導体記憶装置。 - 【請求項４】 前記コマンド発生回路は、前記アクセス
コマンドを保持し、前記リフレッシュタイミング制御回
路が活性化されている場合には、前記リフレッシュタイ
ミング制御回路が非活性化されるまで待ってから前記内
部コマンド信号を出力する、請求項２に記載の半導体記
憶装置。 - 【請求項５】 前記コマンド発生回路は、 前記アクセスコマンドを受けて保持するラッチ回路と、 前記ラッチ回路の出力が前記アクセスコマンドが入力さ
れたことを示し、かつ、前記リフレッシュタイミング制
御回路が非活性化されている場合に前記内部コマンド信
号の基となるパルスを出力するパルス発生回路とを有す
る、請求項４に記載の半導体記憶装置。 - 【請求項６】 前記コマンド発生回路は、 前記アクセスコマンドに応じてコマンド発生基準信号を
出力する内部コマンド発生回路と、 前記コマンド発生基準信号を少なくとも前記リフレッシ
ュサイクル時間以上遅延させて前記内部コマンド信号を
出力する遅延回路とを含み、 前記リフレッシュ制御回路は、前記リフレッシュ要求信
号を受けて保持し、前記タイミング制御回路が非活性状
態になったときに前記内部リフレッシュコマンド信号を
出力する、請求項２に記載の半導体記憶装置。 - 【請求項７】 前記リフレッシュ制御回路は、 前記リフレッシュ要求信号を保持するラッチ回路と、 前記ラッチ回路の出力が前記リフレッシュ要求信号が入
力されたことを示し、かつ、前記タイミング制御回路が
非活性状態になったときに前記内部リフレッシュコマン
ド信号の基となるパルスを出力するパルス発生回路とを
有する、請求項６に記載の半導体記憶装置。 - 【請求項８】 前記メモリアレイからの出力を受けて読
出データとして保持し出力イネーブル信号を受けて前記
読出データを出力するデータ入出力制御回路をさらに備
える、請求項２に記載の半導体記憶装置。 - 【請求項９】 前記行選択制御回路は、 与えられる行アドレスを保持して通常行アドレスを出力
するアドレスラッチ回路と、 リフレッシュする行に対応するリフレッシュ行アドレス
を順次更新して出力するリフレッシュカウンタ回路と、 前記通常行アドレスと前記リフレッシュ行アドレスとを
受けて、前記内部リフレッシュコマンド信号に応じてい
ずれか一方を前記メモリアレイの行選択を行なうアドレ
スとして出力する選択回路とをさらに含む、請求項２に
記載の半導体記憶装置。 - 【請求項１０】 前記メモリアレイは、 独立して行選択動作が可能な複数のバンクを含み、 前記リフレッシュ制御回路は、前記通常行アドレスが示
すバンクと前記リフレッシュ行アドレスが示すバンクと
が一致する場合には、前記タイミング制御回路が非活性
となってから前記内部リフレッシュコマンド信号を出力
する、請求項９に記載の半導体記憶装置。 - 【請求項１１】 前記アドレスラッチ回路は、前記与え
られる行アドレスをクロック信号に同期して取込む、請
求項９に記載の半導体記憶装置。 - 【請求項１２】 前記アクセスコマンドをクロック信号
に同期して取込み、前記コマンド発生回路に与えるラッ
チ回路をさらに備える、請求項２に記載の半導体記憶装
置。 - 【請求項１３】 行および列状に配置される複数のメモ
リセルを含むメモリアレイと、 前記メモリアレイに対するアクセスコマンドが与えられ
たことを示すコマンド検出信号と前記アクセスコマンド
に対応する内部コマンド信号とを出力するコマンド検出
回路と、 前記内部コマンド信号に応じて前記メモリアレイの行選
択に関連する動作を行なう行選択制御回路とを備え、 前記行選択制御回路は、 与えられる行アドレスを前記コマンド検出信号に応じて
取込み内部行アドレスとして保持する保持回路と、 前記行アドレス信号の変化を検出すると第１の所定時間
経過後に前記行アドレスと前記内部行アドレスとを比較
して前記内部行アドレスを前記メモリアレイの行選択に
使用するか否かを判断する比較回路とを含む、半導体記
憶装置。 - 【請求項１４】 前記比較回路は、 前記行アドレスの変化を検出するアドレス変化検出回路
と、 前記アドレス変化検出回路の出力を前記第１の所定時間
だけ遅延させる遅延回路と、 前記遅延回路の出力に応じて、前記行アドレスと前記内
部行アドレスとを比較するアドレス比較部とを含む、請
求項１３に記載の半導体記憶装置。 - 【請求項１５】 前記アドレス比較部は、アドレス比較
結果が不一致の場合には、前記保持回路に再度前記行ア
ドレスの取込みを指示する、請求項１４に記載の半導体
記憶装置。 - 【請求項１６】 前記比較回路は、前記行アドレスと前
記内部行アドレスとが一致しない時は、前記保持回路に
再度前記行アドレスの取込みを指示し、 前記行選択制御回路は、 前記コマンド検出信号に応じて第２の所定時間経過後
に、前記保持回路に対し前記内部行アドレスの更新を禁
止する遅延回路をさらに含む、請求項１３に記載の半導
体記憶装置。 - 【請求項１７】 前記第２の所定時間は、前記半導体記
憶装置が前記アクセスコマンドを受けてから次のアクセ
スコマンドを受けることができるまでの基本サイクル時
間の半分である、請求項１６に記載の半導体記憶装置。
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