JP2011065732A - 半導体記憶装置 - Google Patents

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Abstract

【課題】リフレッシュコマンドが入力された場合、活性化ワード線アドレスを最適に選択できる半導体記憶装置を提供する。
【解決手段】８Ｂａｎｋを備える半導体記憶装置は、Ｘ１３Ｎ−Ｘ１２Ｎ領域、Ｘ１３Ｎ−Ｘ１２Ｔ領域、Ｘ１３Ｔ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域に分かれる。リフレッシュ動作時、Ｂａｎｋ０〜１及びＢａｎｋ６〜７では、Ｘ１３Ｎ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｎ領域のワード線が活性化され、Ｂａｎｋ２〜３及びＢａｎｋ４〜５では、Ｘ１３Ｎ−Ｘ１２Ｔ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域のワード線が活性化される。活性化されたセンスアンプ列に接続されるＶＳＳＳＡパッドは、Ｂａｎｋ０〜１及びＢａｎｋ６〜７では、パッド３０１、３０３、３１１及び３１３、Ｂａｎｋ２〜３及びＢａｎｋ４〜５では、パッド３０２、３０４、３１２及び３１４であり、ＶＳＳＳＡパッドへの電流集中を抑制する。
【選択図】図５

Description

本発明は、半導体記憶装置に関し、特にリフレッシュコマンドが入力された場合の活性化ワード線アドレスを最適に選択できる半導体記憶装置に関する。
容量素子に電荷を蓄積することによりデータの記憶を行うＤＲＡＭ（Dynamic Random Access Memory）においては、時間経過とともに容量素子に蓄積された電荷がリークし、データが検出できなくなるため、一定の周期でリフレッシュ動作を行う必要がある。このリフレッシュ動作は、ＤＲＡＭのワード線を活性化させ、活性化したワード線に接続されているメモリセルのデータをビット線へ読み出し、ビット線対の差電圧をセンスアンプにより増幅した後に、ビット線を介してメモリセルにデータを再書き込みすることにより行われる。
リフレッシュ動作は、例えば、１Ｇｂｉｔ（ギガビット）ＤＲＡＭの場合、外部からリフレッシュコマンドが一回入力されると、８バンク各々において、１６ｋ個のメモリセルがリフレッシュされる。ここで、バンク（Ｂａｎｋ）とは、複数のワード線と複数のビット線の交点に設けられた複数のメモリセルからなるメモリマットを複数配列して構成され、Ｒｅａｄ動作或いはＷｒｉｔｅ動作等の独立動作が可能な一単位をいう。各バンクは、入力されたコマンド入力に応じた動作を行うが、リフレッシュ動作においては、８バンクが同時に選択され、合計１２８ｋ個のメモリセルがリフレッシュされる。
図７は、従来の１ＧｂｉｔＤＲＡＭのバンク構成を示したレイアウト概念図であり、リフレッシュ動作における選択されるワード線を実線及び破線を用いて示している。又、図８は、図７の一部におけるセンスアンプ及びメモリマットの構成を示したレイアウト概念図であり、図９は、図７におけるワード線選択の制御を時間軸上に示したタイミングチャートである。
図７において、各バンクにおけるワード線は、図示しないＸデコーダ及びワードドライバ（ワード線選択回路）により活性化される。Ｘデコーダは、Ｘアドレス信号Ｘ０Ｔ−Ｘ１３Ｔ及びその論理反転信号Ｘ０Ｎ−Ｘ１３Ｎが入力され、その論理レベルに従って、ワード線を活性化する。
すなわち、１４ビットのＸアドレス信号の論理レベルで決まるワード線が活性化される。以下、Ｔ／Ｂを付さずに、Ｘデコーダに入力されるＸアドレス信号をＸｉ（ｉ＝０−１３）と表わし、ＸアドレスＸｉの論理レベルが「０」の場合、Ｘアドレス信号ＸｉＴの論理レベルは「０」、アドレス信号ＸｉＮの論理レベルは「１」となり、ＸアドレスＸｉの論理レベルが「１」の場合、アドレス信号ＸｉＴの論理レベルは「１」、アドレス信号ＸｉＮの論理レベルは「０」となるものとする。
図７における各バンクは、Ｘアドレス信号Ｘ１３の論理レベル及びＸアドレス信号Ｘ１２の論理レベルに応じて、４つの領域（各領域は複数のメモリマットから構成される）に分けられている。まず、大きくＸアドレス信号Ｘ１３の論理レベルに応じて２つの領域に分けられる。すなわち、Ｘアドレス信号Ｘ１３の論理レベルが０のときＸアドレス信号Ｘ０―１２の論理レベルによりワード線が１本活性化される領域（Ｘ１３Ｎ領域とする）と、Ｘアドレス信号Ｘ１３の論理レベルが１のときＸアドレス信号Ｘ０―１２の論理レベルによりワード線が１本活性化される領域（Ｘ１３Ｔ領域とする）の２領域である。
また、Ｘ１３Ｎ領域及びＸ１３Ｔ領域は、それぞれＸアドレス信号Ｘ１２の論理レベルに応じて、更に２つの領域に分けられる。すなわち、Ｘアドレス信号Ｘ１２の論理レベルが０のときＸアドレス信号Ｘ０―１１の論理レベルによりワード線が１本活性化される領域（Ｘ１２Ｎ領域とする）と、Ｘアドレス信号Ｘ１２の論理レベルが１のときＸアドレス信号Ｘ０―１１の論理レベルによりワード線が１本活性化される領域（Ｘ１２Ｔ領域とする）の２領域である。以下、図７において、このように分けられた領域を、Ｘ１３Ｎ−Ｘ１２Ｎ領域、Ｘ１３Ｎ−Ｘ１２Ｔ領域、Ｘ１３Ｔ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域とする。
図７においては、各バンクにおいて、ワード線は１６ｋ本設けられているが、このうち１回のリフレッシュ動作（リフレッシュサイクルｔＲＦＣの間におけるリフレッシュ動作）において活性化されるワード線は、Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルが全て１に相当するワード線である。すなわち、Ｘアドレス信号Ｘ１３の論理レベルに関わらず、Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルの組み合わせ数である２１３＝８ｋのうちの１の組み合わせに対応するワード線が２本活性化される。
すなわち、Ｘ１２Ｎ領域で２本（Ｘ１３Ｎ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｎ領域において１本ずつ）活性化されるか、或いは、Ｘ１２Ｔ領域で２本（Ｘ１３Ｎ−Ｘ１２Ｔ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域において１本ずつ）活性化される。そして、リフレッシュ動作においては、各バンク内で１６ｋ個のメモリセルをリフレッシュするリフレッシュサイクルを８ｋ回、Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルを変化させながら繰り返すことで、全メモリセルをリフレッシュする。
Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルを変化させる際、活性化されるワード線は、上記Ｘ１２Ｎ領域及びＸ１２Ｔ領域の間で交互に入れ替わり選択される。すなわち、Ｘアドレス信号Ｘ１２をリフレッシュ動作における最下位アドレスとすることで、あるリフレッシュサイクルにおいてＸ１２Ｎ領域のワード線が２本活性化されれば、次のリフレッシュサイクルにおいてはＸ１２Ｔ領域のワード線が２本活性化されることになる。図７においては、１回目のリフレッシュサイクルにおいて活性化されるワード線を、「１回目ＲＥＦ活性化場所」として実線で示し、続く２回目のリフレッシュサイクルにおいて活性化されるワード線を、「２回目ＲＥＦ活性化場所」として破線で示している。
図８は、図７に示したＢａｎｋ０及びＢａｎｋ１におけるＸ１３Ｎ−Ｘ１２Ｎ領域を概略的に示したレイアウト概念図である。図８は、複数のワード線ＷＬと複数のビット線対（ビット線ＢＴとビット線ＢＢの対）、及びビット線の交点に設けられた複数のメモリセルＭＣからなるメモリマットを示しており、これを複数（４つ）配列すると、図７におけるＢａｎｋ０及びＢａｎｋ１が構成される。
図８において、Ｘ１３Ｎ−Ｘ１２Ｎ領域は、Ｘアドレス信号Ｘ１０及びＸアドレス信号Ｘ１１の論理レベルにより、Ｘ１１Ｎ−Ｘ１０Ｎ領域、Ｘ１１Ｎ−Ｘ１０Ｔ領域、Ｘ１１Ｔ−Ｘ１０Ｎ領域及びＸ１１Ｔ−Ｘ１０Ｔ領域に分かれている。
上述したように、リフレッシュ動作において、Ｘ１３Ｎ−Ｘ１２Ｎ領域のワード線が１本活性化される場合において、図８におけるＸ１１Ｎ−Ｘ１０Ｎ領域におけるワード線が活性化されるとする。リフレッシュ動作においては、図８において破線で示す「活性化ＭＡＴ＋ＳＡ列」におけるビット線対に差電圧が生じ、これを破線内において左右両側に設けられたセンスアンプＳＡで増幅する。センスアンプＳＡによるビット線対の差電圧増幅の際、増幅動作に伴う動作電流（「センス電流」とする）が流れ、このセンス電流は、図中のＶＳＳＳＡ配線を介して、ＶＳＳＳＡパッド７０１（電極パッド）へ流れる。
上記の通り、リフレッシュ動作においては、一つのＢａｎｋあたり１６ｋ個のメモリセルがリフレッシュされるので、図８に示した「活性化ＭＡＴ＋ＳＡ列」においては、Ｂａｎｋ０及びＢａｎｋ１で１６ｋ個のメモリセルがリフレッシュされ、動作するセンスアンプＳＡの台数は１６ｋ台となる。また、ＶＳＳＳＡパッド７０１には、図７に示すようにＢａｎｋ２及びＢａｎｋ３の分のセンス電流も流れ込むことになる。すなわち、合計３２ｋ台のセンスアンプからセンス電流が流れ込むことになる。
同様に、図７において、ＶＳＳＳＡパッド７０２には、Ｂａｎｋ０〜３におけるＸ１３Ｔ−Ｘ１２Ｎ領域の「活性化ＭＡＴ＋ＳＡ列」からセンス電流が流れ込む。また、ＶＳＳＳＡパッド７０４には、Ｂａｎｋ４〜７におけるＸ１３Ｎ−Ｘ１２Ｎ領域の「活性化ＭＡＴ＋ＳＡ列」から、ＶＳＳＳＡパッド７０５には、Ｂａｎｋ４〜７におけるＸ１３Ｔ−Ｘ１２Ｎ領域の「活性化ＭＡＴ＋ＳＡ列」から、センス電流が流れ込む。
このように、特定パッド（ＶＳＳＳＡパッド７０１等）に各Ｂａｎｋの「活性化ＭＡＴ＋ＳＡ列」からのセンス電流が集中すると、リフレッシュ動作時に、各ＶＳＳＳＡパッドに接続されるＶＳＳＳＡ配線の電位が浮き上がり、センスアンプの動作マージン、増幅スピードに影響を与える。
この影響を抑制するため、図７に示したＢａｎｋ構成をとる場合、Ｂａｎｋ内の活性化タイミング（ワード線活性化及びセンスアンプ活性化のタイミング）を、Ｂａｎｋごとにずらしていくリフレッシュ制御方法がある。図９は、従来における活性化制御の方法を示すタイミングチャートであり、図７における説明で述べた１回目のリフレッシュサイクルにおいてＸ１２Ｎ領域のワード線を活性化する場合と、２回目のリフレッシュサイクルにおいてＸ１２Ｔ領域のワード線を活性化する場合の、Ｂａｎｋのずらし方を示している。
図中、ｔＲＦＣ（Refresh Cycle time）はリフレッシュサイクルの時間を示し、これは例えば製品仕様において１１０ｎｓ（ナノ秒）と規定されている。また、内部ｔＲＲＤ（ROW-to−ROW Delay time）は、Ｂａｎｋ間の活性化時刻のずらし時間であり、記憶装置内部で設定される。内部ｔＲＣ（Row Cycle time）は、ワード線活性化時刻からメモリセルのリフレッシュが終了し、メモリセルの電位を接地電位（上記ＶＳＳＳＡと同電位）又は電源電圧（ＶＤＤＤＳＡとする）までリストアするまでの時間であり、記憶装置内部で設定される。
図９に示すように、８Ｂａｎｋを順に内部ｔＲＲＤでずらすことはせず、２Ｂａｎｋを一つの組合せとして、４つの組合せを内部ｔＲＲＤでずらして制御している。これは、メモリセルのリストアレベルを保障しつつ、ｔＲＦＣの規格を満たすためである。
また、２Ｂａｎｋの組合せを、Ｂａｎｋ０とＢａｎｋ７、Ｂａｎｋ３とＢａｎｋ４、Ｂａｎｋ１とＢａｎｋ６、Ｂａｎｋ２とＢａｎｋ５の組合せとし、この順に活性化している理由は、同時に活性化されるＢａｎｋにおいてＶＳＳＳＡパッドが異なるようにし、かつ、ＶＳＳＳＡパッドを挟んで、同一側にあるＢａｎｋが続いて活性化されないようにするためである。
すなわち、図７において示すように、１回目のリフレッシュにおいて、Ｂａｎｋ０、Ｂａｎｋ７の「活性化ＭＡＴ＋ＳＡ列」からセンス電流が流れ込むＶＳＳＳＡパッドは、それぞれＶＳＳＳＡパッド７０１及びＶＳＳＳＡパッド７０２、ＶＳＳＳＡパッド７０４及びＶＳＳＳＡパッド７０５であり、両Ｂａｎｋが同時に活性化されても、ＶＳＳＳＡパッドは異なっている。同様に、同時に活性化されるＢａｎｋ３とＢａｎｋ４、Ｂａｎｋ１とＢａｎｋ６、Ｂａｎｋ２とＢａｎｋ５の「活性化ＭＡＴ＋ＳＡ列」からセンス電流が流れ込むＶＳＳＳＡパッドは異なっている。
また、ＶＳＳＳＡパッドを挟んで、同一側にあるＢａｎｋ０及びＢａｎｋ１は、続いて活性化されず、内部ｔＲＲＤの２倍の時間をおいて活性化される。Ｂａｎｋ２及びＢａｎｋ３、Ｂａｎｋ４及びＢａｎｋ５、Ｂａｎｋ６及びＢａｎｋ７も、同様に内部ｔＲＲＤの２倍の時間をおいて活性化される。
特開２００８−１３５１１３号公報 特開２００８−１４６７８１号公報
以上述べたように、従来の半導体記憶装置においては、一つのＶＳＳＳＡパッドの電流集中を、Ｂａｎｋの活性化タイミングをずらして分散させることで、ＶＳＳＳＡパッドに接続されるＶＳＳＳＡ配線の電位の浮き上がりを抑え、センスアンプの動作マージン、増幅スピードへの影響を緩和することが可能となる。
しかし、Ｂａｎｋ活性化タイミングのずらし幅（内部ｔＲＲＤ）と内部ｔＲＣは、ｔＲＦＣの規格内に限られる。そのため、ずらし幅が小さいと電流分散の効果が低減し、センスアンプの動作マージンが悪化し、増幅スピードが遅くなる。逆にずらし幅を大きくとると、後に活性化されるＢａｎｋの内部ｔＲＣが縮まるため、メモリセルのリストアレベルが充分な電圧に到達しないという問題があった。
本発明は、複数のバンクを有し、バンク内においては行アドレスに対応して複数のメモリマット及びセンスアンプ列が設けられている半導体記憶装置であって、複数のバンクは複数の組に分かれ、複数の組は、センスアンプ列の増幅動作に係る複数の電源電極パッドを共有するように、電源電極パッドの両側に配置され、外部からのリフレッシュコマンドに応じてリフレッシュする際、組において電源電極パッドが互いに異なるように、組のいずれか一方のメモリマットを選択する行アドレスと、組の他方のメモリマットを選択する行アドレスとでは、異なる行アドレスを出力するアドレス制御部を有することを特徴とする半導体記憶装置である。
本発明の半導体記憶装置によれば、ＶＳＳＳＡパッド一つあたりに接続されるセンスアンプ列を減らしたので、従来に比べて更にＶＳＳＳＡパッドへの電流集中によるＶＳＳＳＡ配線の電位の浮き上がりを抑制するため、センスアンプの動作マージンを改善でき、増幅スピードを速くできる効果を奏する。また、ＶＳＳＳＡ配線の電位の浮き上がりが抑制されるので、内部ｔＲＲＤを短く設定し、後に活性化されるＢａｎｋの内部ｔＲＣを長くすることができ、メモリセルのリストアレベルを改善できる効果を奏する。
本発明が適用されるＤＲＡＭの全体構成を示すブロック図である。 本発明が適用されるＤＲＡＭのセンスアンプ及びその制御回路を示す回路図である。 本発明が適用されるＤＲＡＭのＢａｎｋ構成を示すレイアウト概念図である。 本発明が適用されるＤＲＡＭのリフレッシュ制御回路を示すブロック図である。 本発明が適用されるＤＲＡＭのＢａｎｋ構成を示すレイアウト概念図である。 本発明が適用されるＤＲＡＭのリフレッシュ制御方法を示すタイミングチャートである。 従来のＤＲＡＭのＢａｎｋ構成を示すレイアウト概念図である。 図８の一部の構成を示すレイアウト概念図である。 従来のＤＲＡＭのリフレッシュ制御方法を示すタイミングチャートである。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明が適用されるＤＲＡＭの全体構成を示すブロック図である。図１に示したＤＲＡＭは、メモリアレイ１１、Ｘデコーダ及びＸタイミング生成回路１２、Ｙデコーダ及びＹタイミング生成回路１３、データ制御回路１４、データラッチ回路１５、入出力インターフェース１６、内部ＣＬＫ（クロック）生成回路１７、コマンド入力回路１８及びＤＬＬ回路１９（Delay Locked Loop）より構成される。
メモリアレイ１１、データラッチ回路１５及び入出力インターフェース１６は、データ転送用バス１０１〜１０３を介して接続され、データ転送はデータ制御回路１４により制御される。データ入出力（ＤＱ）、データストローブ入出力（ＤＱＳ、／ＤＱＳ）等のデータの外部への出力タイミングはＤＬＬ回路１９により制御される。
また、メモリアレイ１１は、Ｘデコーダ及びＸタイミング生成回路１２と、Ｙデコーダ及びＹタイミング生成回路１３によって制御され、これらの制御回路は、コマンド入力回路１８によって制御される。
なお、図１に示すメモリアレイ１１は、ｍバンク（Ｂａｎｋ）により構成されている。各Ｂａｎｋは、複数のワード線ＷＬと複数のビット線ＢＬの交点に設けられた複数のメモリセルＭＣからなるサブメモリマット１１１を複数配列して構成されたメモリマット１１２を、さらに複数列ワード線ＷＬと並行に配置して構成される。また、各Ｂａｎｋには、それぞれＸ制御回路１１３及びＹ制御回路１１４が配置されている。また、各サブメモリマット１１１は、メモリセルＭＣから読み出された情報を増幅するためなどに用いられる複数のセンスアンプからなるセンスアンプＳＡ領域と、複数のワード線ＷＬを駆動する複数のサブワードドライバ回路からなるサブワードドライバＳＷＤ領域で囲まれている。
本実施形態においては、ｍ＝８として、Ｂａｎｋ０〜Ｂａｎｋ７から構成されているものとして説明を続ける。また、以下の説明においては、サブワードドライバＳＷＤを省略し、Ｘ制御回路１１３から出力されるワード線ＷＬにより、メモリマット１１２中のワード線ＷＬに接続されたメモリセルＭＣが選択されるものとして説明を続ける。
図１において、ＣＫ及び／ＣＫはクロック入力、ＣＫＥはクロック・イネーブル入力、／ＣＳはチップ・セレクト入力、／ＲＡＳはロウ・アドレス・ストローブ入力、／ＣＡＳはカラム・アドレス・ストローブ入力、／ＷＥはライト・イネーブル入力、ＡＤＤはアドレス入力、そして、ＢＡはバンク・アドレス入力である。図１に示すＤＲＡＭは、クロック入力ＣＫ及び／ＣＫに同期して入力される／ＣＳ、／ＲＡＳ、／ＣＡＳ及び／ＷＥの論理レベルの組み合わせにより決まるＲｅａｄ、Ｗｒｉｔｅ、Ｒｅｆ等のコマンドが入力され、入力されるコマンドに応じた読み出し、書き込み、リフレッシュ等の動作を行う。
図２は、図１のメモリマット１１２におけるセンスアンプとビット線の関係を説明するための回路図である。図２においては、メモリマット２１１ａ、２１１ｂ、２１１ｃとセンスアンプ回路２１２ａ、２１２ｂを示している。
センスアンプ回路２１２ａは、メモリマット２１１ａ及びメモリマット２１１ｂで共用されるシェアード型センスアンプ回路であり、センスアンプ回路２１２ｂは、メモリマット２１１ａ及びメモリマット２１１ｃで共用されるシェアード型センスアンプ回路である。
このように、センスアンプ回路２１２ａとセンスアンプ回路２１２ｂは、メモリマット２１１ａを挟んで向かい合う形で配置されているが、いずれかのメモリマットの一辺の同じ側に配置し、メモリマット２１１ｂ又はメモリマット２１１ｃと共有される構成としてもよい。また、センスアンプ回路として、一対のビット線ＢＬＴ、ＢＬＢがそれぞれメモリマット２１１ａとメモリマット２１１ｂ、あるいはメモリマット２１１ａとメモリマット２１１ｃに属するオープン型センスアンプ回路を用いてもよい。
メモリマット２１１ａ〜２１１ｃは、それぞれ複数のワード線と複数のビット線の交点に設けられた複数のメモリセルから構成されている。図２においては、メモリマット２１１ａにおける一本のワード線ＷＬと、それに接続された４個のメモリセルＭＣを代表として示している。メモリセルＭＣは、各々ビット線ＢＬＴの交点に設けられ、選択トランジスタＭＳと情報記憶用キャパシタＣＳで構成されている。また、選択トランジスタＭＳは、ゲート電極がワード線ＷＬに接続され、Ｘ制御回路により選択される。
図１におけるＸ制御回路１１３は、図２において、Ｘ制御回路１１３ａ〜１１３ｃで示されている。Ｘ制御回路は、メモリマット内に存在する複数のワード線の中から１本のワード線ＷＬを選択するための回路（ワードドライバ）である。図２においては、Ｘ制御回路１１３ａが、メモリマット２１１ａ内のワード線を、Ｘ制御回路１１３ｂがメモリマット２１１ｂ内のワード線を、Ｘ制御回路１１３ｃがメモリマット２１１ｃ内のワード線を選択する。
センスアンプ回路２１２ａ及びセンスアンプ回路２１２ｂは、それぞれ、センスアンプ部、トランスファー部、バランサ部、Ｙスイッチ部からなる基本単位回路から構成され、この基本単位回路を複数台（センスアンプ回路２１２ａ及び２１２ｂが各々４ｋ台）、ワード線と並行して配置される。
図２において、センスアンプ部は、２個のＰチャネル型ＭＯＳトランジスタと２個のＮチャネル型ＭＯＳトランジスタから構成され、センスアンプ回路２１２ａにおいてはセンスアンプ部２２１ａで、センスアンプ回路２１２ｂにおいてはセンスアンプ部２２１ｂで示している。
また、トランスファー部２２２は、複数のＮチャネル型ＭＯＳトランジスタから構成されている。また、トランスファー部２２２では、センスアンプ回路２１２ａにおいて、センスアンプ部２２１ａとメモリマット２１１ａ及びメモリマット２１１ｂ内のビット線ＢＬＴ、ＢＬＢを接続／非接続し、センスアンプ回路２１２ｂにおいて、センスアンプ部２２１ｂとメモリマット２１１ａ及びメモリマット２１１ｃ内のビット線ＢＬＴ、ＢＬＢを接続／非接続する。
バランサ部２２３は、複数のＮチャネル型ＭＯＳトランジスタから構成され、ＤＲＡＭのプリチャージの際、ビット線を所定の電位にプリチャージし、かつ、ビット対間の電位をイコライズする回路である。バランサ部２２３は、メモリマット２１１ａ〜メモリマット２１１ｃ内の全てのビット線対に対応して設けられている。
Ｙスイッチ部２２５は、一対のＮチャネル型ＭＯＳトランジスタから構成され、ビット線ＢＬＴ、ＢＬＢに読み出された情報をＩＯ線２２４へ転送する回路である。また、Ｙスイッチ部は、図１におけるＹ制御回路１１４に相当し、Ｙデコーダ及びＹタイミング生成回路部が出力するＹ選択信号ＹＳ０、ＹＳ１により制御される。
センスアンプ回路２１２ａ及びセンスアンプ回路２１２ｂ内の複数のセンスアンプ部２２１ａ及びセンスアンプ部２２１ｂは、Ｐチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタそれぞれのソース端子に接続されたソース電源線が共通化されている。そして、センスアンプ駆動回路が、共通化されたソース電源線ＰＣＳ、ソース電源線ＮＣＳを駆動すると、ソース電源線に並ぶセンスアンプ部はビット線対の差電圧を増幅する。
センスアンプ駆動回路は、Ｎチャネル型ＭＯＳトランジスタ２３１、Ｐチャネル型ＭＯＳトランジスタ２３５及びＥＱＣＳ部２１９から構成される。
Ｎチャネル型ＭＯＳトランジスタ２３１は、ゲート端子にＲＳＡＥＮＴ信号が入力し、ソース端子はＶＳＳＳＡ電源線に接続され、ドレイン端子は上記ソース電源線ＮＣＳに接続されている。Ｎチャネル型ＭＯＳトランジスタ２３１は、センスアンプ部２２１ａ及び２２１ｂのＮチャネル型ＭＯＳトランジスタの共通ソース電源線ＮＣＳを駆動するトランジスタである。
また、Ｐチャネル型ＭＯＳトランジスタ２３５は、ゲート端子にＲＳＡＥＰＢ信号が入力し、ソース端子はＶＤＤＤＳＡ電源線に接続され、ドレイン端子は上記ソース電源線ＰＣＳに接続されている。Ｐチャネル型ＭＯＳトランジスタ２３５は、センスアンプ部２２１ａ及び２２１ｂのＰチャネル型ＭＯＳトランジスタの共通ソース電源線ＰＣＳを駆動するトランジスタである。なお、ＲＳＡＥＮＴ信号及びＲＳＡＥＰＢ信号は、図１におけるＸデコーダ及びＸタイミング生成回路１２が、ワード線ＷＬがＨレベルとなってから所定時間経過後に、センスアンプ駆動回路へ対して出力する。
ＥＱＣＳ部２１９は、複数のＮチャネル型ＭＯＳトランジスタから構成され、ＤＲＡＭがプリチャージ状態にあるとき、ソース電源線ＰＣＳ、ＮＣＳの電位をイコライズし、かつ、同電位（例えば、ビット線のプリチャージ電位）にプリチャージする回路である。
以下、複数のセンスアンプ部２２１ａ及びセンスアンプ部２２１ｂと、センスアンプ駆動回路を、「センスアンプ列」とする。
センスアンプ列に電源を供給する上記ＶＳＳＳＡ電源線及びＶＤＤＳＡ電源線は、それぞれＶＳＳＳＡパッド２４１、ＶＤＤＳＡパッド２４２を介して、ＤＲＡＭ外部から電圧が供給される電源線である。なお、ＶＤＤＳＡ電源線は、メモリセルＭＣのハイレベル側の最終書き込み電位であるアレイ電位を発生させる回路（例えば電源電圧降下回路）の出力端子へ接続され、かかる回路の電源及びその電源が接続されるパッドを介して、ＤＲＡＭ外部から電圧が供給される構成としてもよい。
図２に示すメモリマット２１１ａ及びセンスアンプ列は、ＤＲＡＭ動作において、次の動作を行う。
初期状態（ワード線ＷＬが選択される前）において、メモリマット２１１ａ〜２１１ｃ及びセンスアンプ列は、プリチャージ状態にある。メモリマット２１１ａ〜２１１ｃ内の各バランサ部２２３は、ゲートへ入力される制御信号ＢＬＥＱＴ０〜ＢＬＥＱＴ２の電圧レベルがＨレベルの場合、各ビット線対を所定の電位、例えば、ＶＳＳＳＡ電源線の電圧レベル及びＶＤＤＳＡ電源線の電圧レベルの中間電位にプリチャージする。
また、ＥＱＣＳ部２１９も、ゲートへ入力される制御信号ＥＱＣＳの電圧レベルがＨレベルの場合、ソース電源線ＰＣＳ、ソース電源線ＮＣＳを所定の電位、例えば、ＶＳＳＳＡ電源線の電圧レベル及びＶＤＤＳＡ電源線の電圧レベルの中間電位にプリチャージする。
また、メモリマット２１１ａ〜２１１ｃ内の各トランスファー部２２２は、ゲートへ入力される制御信号ＳＨＲＢ０〜ＳＨＲＢ２の電圧レベルがＨレベルの場合、センスアンプ部２２１ａとメモリマット２１１ａ及びメモリマット２１１ｂ内のビット線ＢＬＴ、ＢＬＢを接続し、センスアンプ部２２１ｂとメモリマット２１１ａ及びメモリマット２１１ｃ内のビット線ＢＬＴ、ＢＬＢを接続している。なお、図１におけるＸデコーダ及びＸタイミング生成回路１２が、上記各制御信号を、ワード線ＷＬがＨレベルとなる時刻を基準としてそれより前或いは後の時刻に、論理レベルを変更させる。
上記、プリチャージ状態は、ワード線ＷＬをＨレベルとして活性化する前に、終了する。すなわち、メモリマット２１１ａ内のバランサ部２２３は、ゲートへ入力される制御信号ＢＬＥＱＴ０２の電圧レベルがＬレベルとなることで、各ビット線対のプリチャージを終了する。また、ＥＱＣＳ部２１９も、ゲートへ入力される制御信号ＥＱＣＳの電圧レベルがＬレベルとなることで、ソース電源線ＰＣＳ、ソース電源線ＮＣＳのプリチャージを終了する。
また、メモリマット２１１ｂ及び２１１ｃ内の各トランスファー部２２２は、ゲートへ入力される制御信号ＳＨＲＢ１及びＳＨＲＢ２の電圧レベルがＬレベルとなることで、センスアンプ部２２１ａとメモリマット２１１ｂ内のビット線ＢＬＴ、ＢＬＢを非接続とし、センスアンプ部２２１ｂとメモリマット２１１ｃ内のビット線ＢＬＴ、ＢＬＢを非接続とする。
次に、Ｘデコーダ及びＸタイミング生成回路１２により制御されるＸ制御回路１１３ａが、ワード線ＷＬをＨレベルとして活性化することで、各選択トランジスタＭＳがオンし、情報記憶用キャパシタＣＳがビット線ＢＬＴと接続され、ビット線対間（ＢＬＴとＢＬＢ間）に差電圧が生じる。その後、センスアンプ駆動回路は、ＲＳＡＥＮＴ信号がＨレベルになりＮチャネル型ＭＯＳトランジスタ２３１をオンさせ、ＲＳＡＥＰＢ信号がＬレベルとなりＰチャネル型ＭＯＳトランジスタ２３５をオンさせ、上記ソース電源線ＰＣＳ及びソース電源線ＮＣＳを介して、全てのセンスアンプ部２２１ａ及び２２１ｂを駆動することで、メモリマット２１１ａ内のビット線対を増幅する。
ＤＲＡＭのＲＥＡＤ動作（読み出し動作）においては、増幅後ビット線対間の差電位が所定の電位になったとき、Ｙデコーダ及びＹタイミング生成回路部が出力するＹ選択信号ＹＳ０、ＹＳ１がＨレベルとなる。Ｙ選択信号ＹＳ０、ＹＳ１がＨレベルとなることで、Ｙスイッチ部２２５を構成するトランジスタがオンし、ビット線対がＩＯ線２２４と接続され、メモリセルのデータがメモリマット外のデータラッチ回路（図１におけるデータラッチ回路１５）へ転送される。
また、リフレッシュ動作を含むワード線ＷＬが選択される全ての動作において、センスアンプ部は、ビット線ＢＬＴの電圧レベルを、ＶＳＳＳＡ電源線の電圧レベル（Ｌレベル）またはＶＤＤＳＡ電源線の電圧レベル（Ｈレベル）のいずれかのレベルへ、ビット線ＢＬＢを他方のレベルへと変化させる。これにより、情報記憶用キャパシタＣＳの電圧レベルは、ＨレベルまたはＬレベルとなる。
本実施形態におけるＤＲＡＭのＢａｎｋ数は合計８Ｂａｎｋあり、リフレッシュ動作においては、８バンク各々の２箇所のメモリマット及びセンスアンプ列で、上述の動作をするので、センスアンプ用電源電極パッド（ＶＳＳＳＡパッド、ＶＤＤＳＡパッド）に電流が集中しないようにすることを目的としている。そのため、後述するように、バンク各々においてセンスアンプ列の増幅動作に係る電源電極パッドが互いに異なるように、リフレッシュを行う。また、電源電極パッドを同一とするＢａｎｋがある場合、Ｂａｎｋ毎のリフレッシュ活性化タイミングをずらすように、リフレッシュを行う。
図３は、本実施形態における１ＧｂｉｔＤＲＡＭのバンク構成を示したレイアウト概念図であり、リフレッシュ動作においてワード線が選択されるメモリマット（以下活性化ＭＡＴという）及びセンスアンプ列を示している。なお、図３において、Ｂａｎｋ４〜７部分は、Ｂａｎｋ０〜３部分と同じ構成のため省略している。図３において、各バンクにおけるワード線は、図示しないＸデコーダ及びＸ制御回路により活性化される。Ｘデコーダは、Ｘアドレス信号Ｘ０Ｔ−Ｘ１３Ｔ及びその論理反転信号Ｘ０Ｎ−Ｘ１３Ｎが入力され、その論理レベルに従って、ワード線を活性化する。
すなわち、１４ビットのＸアドレス信号の論理レベルで決まるワード線が活性化される。以下、Ｔ／Ｂを付さずに、Ｘデコーダに入力される任意のＸアドレス信号をＸｉ（ｉ＝０−１３）と表わし、ＸアドレスＸｉの論理レベルが「０」の場合、Ｘアドレス信号ＸｉＴの論理レベルは「０」、アドレス信号ＸｉＮの論理レベルは「１」となり、ＸアドレスＸｉの論理レベルが「１」の場合、アドレス信号ＸｉＴの論理レベルは「１」、アドレス信号ＸｉＮの論理レベルは「０」となるものとする。
図３における各バンクは、Ｘアドレス信号Ｘ１３の論理レベル及びＸアドレス信号Ｘ１２の論理レベルに応じて、４つの領域（各領域は複数のメモリマットから構成される）に分けられている。まず、大きくＸアドレス信号Ｘ１３の論理レベルに応じて２つの領域に分けられる。すなわち、Ｘアドレス信号Ｘ１３の論理レベルが０のときＸアドレス信号Ｘ０―１２の論理レベルによりワード線が１本活性化される領域（Ｘ１３Ｎ領域とする）と、Ｘアドレス信号Ｘ１３の論理レベルが１のときＸアドレス信号Ｘ０―１２の論理レベルによりワード線が１本活性化される領域（Ｘ１３Ｔ領域とする）の２領域である。
また、Ｘ１３Ｎ領域及びＸ１３Ｔ領域は、それぞれＸアドレス信号Ｘ１２の論理レベルに応じて、更に２つの領域に分けられる。すなわち、Ｘアドレス信号Ｘ１２の論理レベルが０のときＸアドレス信号Ｘ０―１１の論理レベルによりワード線が１本活性化される領域（Ｘ１２Ｎ領域とする）と、Ｘアドレス信号Ｘ１２の論理レベルが１のときＸアドレス信号Ｘ０―１１の論理レベルによりワード線が１本活性化される領域（Ｘ１２Ｔ領域とする）の２領域である。
以下、図３において、このように分けられた領域を、Ｘ１３Ｎ−Ｘ１２Ｎ領域、Ｘ１３Ｎ−Ｘ１２Ｔ領域、Ｘ１３Ｔ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域とする。また、Ｂａｎｋ０及びＢａｎｋ１と、Ｂａｎｋ２及びＢａｎｋ３の間には、Ｘ１３Ｎ−Ｘ１２Ｎ領域の左領域にＶＳＳＳＡパッド３０１が、上記各領域の境界領域には左からＶＳＳＳＡパッド３０２、ＶＳＳＳＡパッド３０３、ＶＳＳＳＡパッド３０４が、Ｘ１３Ｔ−Ｘ１２Ｔ領域の右領域にＶＳＳＳＡパッド３０５が設けられている。
図３においては、各バンクにおいて、ワード線は１６ｋ本設けられているが、このうち１回のリフレッシュ動作（リフレッシュサイクルｔＲＦＣの間におけるリフレッシュ動作）内に各Ｂａｎｋにおいて活性化されるワード線は、Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルが全て１に相当するワード線である。すなわち、Ｘアドレス信号Ｘ１３の論理レベルに関わらず、Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルの組み合わせ数である２１３＝８ｋのうちの１の組み合わせの論理レベルに対応するワード線が２本活性化される。
すなわち、各Ｂｎａｋにおいて、Ｘ１２Ｎ領域で２本（Ｘ１３Ｎ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｎ領域において１本ずつ）活性化されるか、或いは、Ｘ１２Ｔ領域で２本（Ｘ１３Ｎ−Ｘ１２Ｔ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域において１本ずつ）活性化される。そして、リフレッシュ動作においては、各Ｂａｎｋ内で１６ｋ個のメモリセルをリフレッシュするリフレッシュサイクルを８ｋ回、Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルを変化させながら繰り返すことで、全メモリセルをリフレッシュする。
Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルを変化させる際、活性化されるワード線は、上記Ｘ１２Ｎ領域及びＸ１２Ｔ領域の間で交互に入れ替わり選択される。すなわち、Ｘアドレス信号Ｘ１２をリフレッシュ動作における最下位アドレスとすることで、各Ｂａｎｋにおいて、あるリフレッシュサイクル内にＸ１２Ｎ領域のワード線が２本活性化されれば、次のリフレッシュサイクル内においてはＸ１２Ｔ領域のワード線が２本活性化されることになる。
図３においては、１回目のリフレッシュサイクルにおいて活性化される「活性化ＭＡＴ及びセンスアンプ列」を実線で囲み、活性化ＭＡＴ及びセンスアンプ列３１１ａ、３１２ｂ、３１１ｃ、３１２ｄとして示している。そして、続く２回目のリフレッシュサイクルにおいて活性化される「活性化ＭＡＴ及びセンスアンプ列」を破線で囲み、活性化ＭＡＴ及びセンスアンプ列３１２ａ、３１１ｂ、３１２ｃ、３１１ｄとして示している。
すなわち、１回目のリフレッシュサイクルにおいては、Ｂａｎｋ０及びＢａｎｋ１のＸ１３Ｎ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｎ領域においてワード線が１本ずつ選択されるとき、Ｂａｎｋ２及びＢａｎｋ３のＸ１３Ｎ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｎ領域においてはワード線が選択されず、Ｘ１３Ｎ−Ｘ１２Ｔ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域においてワード線が１本ずつ選択される。
また、２回目のリフレッシュサイクルにおいては、Ｂａｎｋ０及びＢａｎｋ１のＸ１３Ｎ−Ｘ１２Ｔ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域においてワード線が１本ずつ選択されるとき、Ｂａｎｋ２及びＢａｎｋ３のＸ１３Ｎ−Ｘ１２Ｔ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域においてはワード線が選択されず、Ｘ１３Ｎ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｎ領域においてワード線が１本ずつ選択される。
このような動作は、リフレッシュサイクルにおいて、Ｂａｎｋ０及びＢａｎｋ１のＸデコーダ及びＸ制御回路に入力されるＸアドレス信号Ｘ０−Ｘ１３と、Ｂａｎｋ２及びＢａｎｋ３のＸデコーダ及びＸ制御回路に入力されるＸアドレス信号Ｘ０−Ｘ１３の論理レベルのうち、いずれか一方のＸアドレス信号Ｘ１２の論理レベルを反転させることで実現できる。この実現方法については、後述するリフレッシュ回路の説明において行う。
図３において、活性化ＭＡＴ及びセンスアンプ列３１１ａのＶＳＳＳＡパッドはＶＳＳＳＡパッド３０１であり、活性化ＭＡＴ及びセンスアンプ列３１２ｂのＶＳＳＳＡパッドはＶＳＳＳＡパッド３０２であり、活性化ＭＡＴ及びセンスアンプ列３１１ｃのＶＳＳＳＡパッドはＶＳＳＳＡパッド３０３であり、活性化ＭＡＴ及びセンスアンプ列３１２ｄのＶＳＳＳＡパッドはＶＳＳＳＡパッド３０４である。
また、活性化ＭＡＴ及びセンスアンプ列３１２ａのＶＳＳＳＡパッドはＶＳＳＳＡパッド３０１であり、活性化ＭＡＴ及びセンスアンプ列３１１ｂのＶＳＳＳＡパッドはＶＳＳＳＡパッド３０２であり、活性化ＭＡＴ及びセンスアンプ列３１２ｃのＶＳＳＳＡパッドはＶＳＳＳＡパッド３０３であり、活性化ＭＡＴ及びセンスアンプ列３１１ｄのＶＳＳＳＡパッドはＶＳＳＳＡパッド３０４である。
このような構成により、リフレッシュサイクルにおける、Ｂａｎｋ０及びＢａｎｋ１におけるセンス電流と、Ｂａｎｋ２及びＢａｎｋ３におけるセンス電流とを、別々のＶＳＳＳＡパッドへ流れる構成とし、電流集中を緩和している。
図４は、上記リフレッシュ動作を行うためのリフレッシュ回路及びリフレッシュ回路を制御するためのコントロール回路を示した図である。
なお、本発明は、リフレッシュ動作に関するものであるため、図４においては図１からリフレッシュ動作に関わる部分のみをリフレッシュ回路として抽出し、制御信号とリフレッシュ制御について説明することとする。
図４に示すリフレッシュ回路は、Ｘアドレスカウンタ３２２、アドレス入力回路３３０、コマンド入力回路１８、リフレッシュ動作制御回路３５０、Ｘアドレスセレクタ・バッファ３６０を有する。また、リフレッシュ回路が制御対象とする８個のバンクを、Ｂａｎｋ０からＢａｎｋ７として説明する。
コマンド入力回路１８は、コマンドＣＭＤを外部のＤＲＡＭコントローラから入力され、入力されたコマンドＣＭＤをデコードし、デコードしたコマンドＣＭＤがリフレッシュコマンドである場合、リフレッシュを実行することを示す信号であるリフレッシュコマンドＲＥＦＡ信号を、リフレッシュ動作制御回路３５０、Ｘアドレスカウンタ３２２、およびＸアドレスセレクタ・バッファ３６０に対して出力する。
また、コマンド入力回路１８は、コマンドＣＭＤとしてＡＣＴコマンドが入力される場合、ＤＲＡＭに入力するアドレスとして、アドレス入力回路３３０を介して外部から入力されたアドレスＡ０−Ａ１３を選択することを示す信号であるＡＣＴＡ信号を、Ｘアドレスセレクタ・バッファ３６０に対して出力する。
リフレッシュ動作制御回路３５０は、リフレッシュコマンドＲＥＦＡ信号が入力されると、バンクＢａｎｋ０〜Ｂａｎｋ７に対して、リフレッシュするための制御信号であるリフレッシュ制御信号ＲＥＦ０〜ＲＥＦ７を出力する。なお、リフレッシュ動作制御回路３５０は、１回のリフレッシュコマンドＲＥＦＡ信号の入力に対して、８つのメモリバンクに対してそれぞれ１回のリフレッシュ制御信号ＲＥＦ０〜ＲＥＦ７を出力する。また、リフレッシュ動作制御回路３５０は、リフレッシュ制御信号ＲＥＦ０〜ＲＥＦ７を、バンクＢａｎｋ０〜Ｂａｎｋ７に対応して、異なる時刻に発生する。
具体的には、リフレッシュ制御信号ＲＥＦ０及びＲＥＦ７を発生し、内部ｔＲＲＤ経過後リフレッシュ制御信号ＲＥＦ３及びＲＥＦ４を発生し、更に内部ｔＲＲＤ経過後リフレッシュ制御信号ＲＥＦ１及びＲＥＦ６を発生し、更に内部ｔＲＲＤ経過後リフレッシュ制御信号ＲＥＦ２及びＲＥＦ５を発生する。なお、内部ｔＲＲＤは、例えば、記憶装置内部に設けられた遅延回路及びＤＬＬ回路を用いて生成される遅延である。
Ｘアドレスカウンタ３２２は、リフレッシュコマンドＲＥＦＡ信号が入力される毎に、ＸアドレスＸＡＤＤの値を、１ずつカウントアップする。この際、Ｘアドレスカウンタにおいては、アドレスＡ１２に対応するリフレッシュ用アドレスビットが最下位となり、その一つ上の位から最上位のビットは、例えばアドレスＡ０−Ａ１１に対応している。また、リフレッシュするときの、バンクＢａｎｋ０〜Ｂａｎｋ７における選択ワード線のアドレスは、Ｘアドレスカウンタ３２２の持つＸアドレスの値であるＸアドレスＸＡＤＤに基づき、後述するＸタイミング生成回路１２ａにより決定され、Ｘデコーダ及びＸ制御回路１２ｂにより決定されたアドレスに該当するワード線が活性化される。
Ｘアドレスセレクタ・バッファ３６０は、外部からアドレス入力回路３３０を介して入力されるアドレスＡ０−Ａ１３と、Ｘアドレスカウンタ３２２が出力するＸアドレスＸＡＤＤとから、いずれかのアドレスを選択して出力する機能を有する。また、Ｘアドレスセレクタ・バッファ３６０は、リフレッシュコマンドＲＥＦＡ信号が入力されることにより、Ｘアドレスカウンタ３２２が出力するＸアドレスＸＡＤＤを選択し、選択したＸアドレスＸＡＤＤを、全メモリバンクのＸタイミング生成回路１２ａに対して出力する。
図４において、Ｂａｎｋ０〜Ｂａｎｋ７各々は、Ｘタイミング生成回路１２ａに入力されるＸアドレスＸＡＤＤと、リフレッシュ制御信号ＲＥＦ０〜ＲＥＦ７とに基づいて、Ｘデコーダ・Ｘ制御回路から出力するワード線の活性化時刻をずらしながら、それぞれのバンク内のセルをリフレッシュする。
ここで、Ｂａｎｋ０〜Ｂａｎｋ７各々におけるＸタイミング生成回路１２ａは、リフレッシュ制御信号ＲＥＦ０〜ＲＥＦ７が入力されると、ＸアドレスＸＡＤＤのうちアドレスＡ１３に相当するアドレス信号の論理レベルが「０」、「１」いずれのときにおいても、論理レベルが「１」のＸアドレス信号Ｘ１３Ｔ及びＸアドレス信号Ｘ１３Ｎを生成する。そして、Ｘアドレス信号Ｘ１３Ｔ及びＸアドレス信号Ｘ１３Ｎを、それぞれのＸデコーダ及びＸ制御回路１２ｂに対して出力する。
また、Ｂａｎｋ０、Ｂａｎｋ１、Ｂａｎｋ６及びＢａｎｋ７各々におけるＸタイミング生成回路１２ａは、それぞれリフレッシュ制御信号ＲＥＦ０、ＲＥＦ１、ＲＥＦ６、ＲＥＦ７が入力されると、ＸアドレスＸＡＤＤのうちアドレスＡ１２に相当するアドレス信号の論理レベルを変更しないでＸアドレス信号Ｘ１２Ｔを生成する。また、Ｘタイミング生成回路１２ａは、Ｘアドレス信号Ｘ１２Ｔの論理レベルを反転させＸアドレス信号Ｘ１２Ｎを生成する。そして、Ｘタイミング生成回路１２ａは、それぞれのＸデコーダ及びＸ制御回路１２ｂに対して、Ｘアドレス信号Ｘ１２Ｔ及びＸアドレス信号Ｘ１２Ｎを出力する。
一方、Ｂａｎｋ２、Ｂａｎｋ３、Ｂａｎｋ４及びＢａｎｋ５各々におけるＸタイミング生成回路１２ａは、それぞれリフレッシュ制御信号ＲＥＦ２、ＲＥＦ３、ＲＥＦ４、ＲＥＦ５が入力されると、ＸアドレスＸＡＤＤのうちアドレスＡ１２に相当するアドレス信号の論理レベルを反転させてＸアドレス信号Ｘ１２Ｔを生成する。また、Ｘタイミング生成回路１２ａは、Ｘアドレス信号Ｘ１２Ｔの論理レベルを反転させＸアドレス信号Ｘ１２Ｎを生成する。そして、Ｘタイミング生成回路１２ａは、それぞれのＸデコーダ及びＸ制御回路１２ｂに対して、Ｘアドレス信号Ｘ１２Ｔ及びＸアドレス信号Ｘ１２Ｎを出力する。
なお、Ｂａｎｋ０〜Ｂａｎｋ７各々におけるＸタイミング生成回路１２ａは、リフレッシュ制御信号ＲＥＦ０〜ＲＥＦ７が入力されると、ＸアドレスＸＡＤＤのうちアドレスＡ０―Ａ１１に相当するアドレス信号の論理レベルを変更しないでＸアドレス信号Ｘ０Ｔ〜Ｘアドレス信号Ｘ１１Ｔを生成する。また、Ｘタイミング生成回路１２ａは、Ｘアドレス信号Ｘ０Ｔ〜Ｘアドレス信号Ｘ１１Ｔの論理レベルを反転させＸアドレス信号Ｘ０Ｎ〜Ｘアドレス信号Ｘ１１Ｎを生成する。そして、Ｘタイミング生成回路１２ａは、それぞれのＸデコーダ及びＸ制御回路１２ｂに対して、Ｘアドレス信号Ｘ０Ｔ〜Ｘアドレス信号Ｘ１１Ｔ及びＸアドレス信号Ｘ０Ｎ〜Ｘアドレス信号Ｘ１１Ｎを出力する。
ＶＳＳＳＡパッドの配置及びリフレッシュ回路を以上の構成としたことで、本実施形態におけるＤＲＡＭのＢａｎｋ０〜Ｂａｎｋ７は、以下に図５及び図６（ａ）を用いて説明するリフレッシュ動作を行うことが可能となる。
図５は、１ＧｂｉｔＤＲＡＭのバンク構成を示したレイアウト概念図であり、リフレッシュ動作における選択されるワード線を実線及び破線を用いて示している。又、図６（ａ）は、図５におけるワード線選択の制御を時間軸上に示したタイミングチャートである。
図５において、各バンクにおけるワード線は、Ｘデコーダ及びＸ制御回路により活性化される。Ｘデコーダ及びＸ制御回路は、入力されるＸアドレス信号Ｘ０Ｔ−Ｘ１３Ｔ及びその論理反転信号Ｘ０Ｎ−Ｘ１３Ｎの論理レベルに従って、ワード線を活性化する。
すなわち、１４ビットのＸアドレス信号の論理レベルで決まるワード線が活性化される。図５における各バンクは、図３と同じく、Ｘアドレス信号Ｘ１３の論理レベルが０のとき残りのＸアドレス信号Ｘ０―１２の論理レベルによりワード線が１本活性化される領域（Ｘ１３Ｎ領域とする）と、Ｘアドレス信号Ｘ１３の論理レベルが１のとき残りのＸアドレス信号Ｘ０―１２の論理レベルによりワード線が１本活性化される領域（Ｘ１３Ｔ領域とする）の２領域に分けられている。
また、Ｘ１３Ｎ領域及びＸ１３Ｔ領域は、それぞれＸアドレス信号Ｘ１２の論理レベルに応じて、Ｘアドレス信号Ｘ１２の論理レベルが０のとき残りのＸアドレス信号Ｘ０―１１の論理レベルによりワード線が１本活性化される領域（Ｘ１２Ｎ領域とする）と、Ｘアドレス信号Ｘ１２の論理レベルが１のとき残りのＸアドレス信号Ｘ０―１１の論理レベルによりワード線が１本活性化される領域（Ｘ１２Ｔ領域とする）の２領域に分けられている。以下、図５において、このように分けられた領域を、図３と同じく、それぞれ、Ｘ１３Ｎ−Ｘ１２Ｎ領域、Ｘ１３Ｎ−Ｘ１２Ｔ領域、Ｘ１３Ｔ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域とする。
図５においては、各バンクにおいて、ワード線は１６ｋ本設けられているが、このうち１回のリフレッシュ動作（リフレッシュサイクルｔＲＦＣの間におけるリフレッシュ動作）において活性化されるワード線は、Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルが全て１に相当するワード線である。すなわち、Ｘアドレス信号Ｘ１３の論理レベルに関わらず、Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルの組み合わせ数である２１３＝８ｋのうちの１の組み合わせの論理レベルに対応するワード線が２本活性化される。
すなわち、Ｘ１２Ｎ領域で２本（Ｘ１３Ｎ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｎ領域において１本ずつ）活性化されるか、或いは、Ｘ１２Ｔ領域で２本（Ｘ１３Ｎ−Ｘ１２Ｔ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域において１本ずつ）活性化される。そして、リフレッシュ動作においては、各バンク内で１６ｋ個のメモリセルをリフレッシュするリフレッシュサイクルを８ｋ回、Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルを変化させながら繰り返すことで、全メモリセルをリフレッシュする。
Ｘアドレス信号Ｘ０−Ｘ１２の論理レベルを変化させる際、活性化されるワード線は、上記Ｘ１２Ｎ領域及びＸ１２Ｔ領域の間で交互に入れ替わり選択される。すなわち、上述の様にＸアドレス信号Ｘ１２をリフレッシュ動作における最下位アドレスとしているので、あるリフレッシュサイクルにおいてＸ１２Ｎ領域のワード線が２本活性化されれば、次のリフレッシュサイクルにおいてはＸ１２Ｎ領域のワード線が２本活性化されることになる。図５においては、１回目のリフレッシュサイクルにおいて活性化されるワード線を、「１回目ＲＥＦ活性化場所」として実線で示し、続く２回目のリフレッシュサイクルにおいて活性化されるワード線を、「２回目ＲＥＦ活性化場所」として破線で示している。
リフレッシュ回路のうちのＸタイミング生成回路１２ａの回路を上述の様に構成したことにより、１回目のリフレッシュサイクルにおけるワード線活性化場所（「１回目ＲＥＦ活性化場所」）及び「活性化ＭＡＴ及びセンスアンプ列」のＶＳＳＳＡパッドは次のようになる。なお、以下の説明において、ワード線活性化場所とは、メモリマットにおいてワード線が選択される場所をいうものとする。
Ｂａｎｋ０、Ｂａｎｋ１、Ｂａｎｋ６及びＢａｎｋ７における「１回目ＲＥＦ活性化場所」は、Ｘ１３Ｎ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｎ領域である。また、Ｂａｎｋ２、Ｂａｎｋ３、Ｂａｎｋ４及びＢａｎｋ５における「１回目ＲＥＦ活性化場所」は、Ｘ１３Ｎ−Ｘ１２Ｔ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域となる。
また、Ｂａｎｋ０及びＢａｎｋ１におけるＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３０１及びＶＳＳＳＡパッド３０３となり、Ｂａｎｋ２及びＢａｎｋ３におけるＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３０２及びＶＳＳＳＡパッド３０４となる。
また、Ｂａｎｋ４及びＢａｎｋ５におけるＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３１２及びＶＳＳＳＡパッド３１４となり、Ｂａｎｋ５及びＢａｎｋ６におけるＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３１１及びＶＳＳＳＡパッド３１３となる。
一方、２回目のリフレッシュサイクルにおけるワード線活性化場所（「２回目ＲＥＦ活性化場所」）及び「活性化ＭＡＴ及びセンスアンプ列」のＶＳＳＳＡパッドは次のようになる。
Ｂａｎｋ０、Ｂａｎｋ１、Ｂａｎｋ６及びＢａｎｋ７における「２回目ＲＥＦ活性化場所」は、Ｘ１３Ｎ−Ｘ１２Ｔ領域及びＸ１３Ｔ−Ｘ１２Ｔ領域であり、Ｂａｎｋ２、Ｂａｎｋ３、Ｂａｎｋ４及びＢａｎｋ５における「２回目ＲＥＦ活性化場所」は、Ｘ１３Ｎ−Ｘ１２Ｎ領域及びＸ１３Ｔ−Ｘ１２Ｎ領域となる。
また、Ｂａｎｋ０及びＢａｎｋ１におけるＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３０２及びＶＳＳＳＡパッド３０４となり、Ｂａｎｋ２及びＢａｎｋ３におけるＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３０１及びＶＳＳＳＡパッド３０３となる。
また、Ｂａｎｋ４及びＢａｎｋ５におけるＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３１１及びＶＳＳＳＡパッド３１３となり、Ｂａｎｋ５及びＢａｎｋ６におけるＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３１２及びＶＳＳＳＡパッド３１４となる。
すなわち、ＶＳＳＳＡパッドを、上記Ｘ１２Ｎ領域とＸ１２Ｔ領域の境界に設けたことで、Ｂａｎｋ２及びＢａｎｋ３のＶＳＳＳＡパッドと、Ｂａｎｋ１及びＢａｎｋ２のＶＳＳＳＡパッドは異なるＶＳＳＳＡパッドとなる。また、Ｂａｎｋ６及びＢａｎｋ７のＶＳＳＳＡパッドと、Ｂａｎｋ４及びＢａｎｋ５のＶＳＳＳＡパッドは異なるＶＳＳＳＡパッドとなる。従来は、いずれのＶＳＳＳＡパッドにも４Ｂａｎｋ分のセンス電流が集中して流れ込んでいたが、本実施形態においては、２バンク分のセンスアンプ電流が流れ込む構成とすることができ、電流集中を抑制できる。
また、次に述べるように、各Ｂａｎｋのワード線選択の活性化時刻を変えることで、電流集中時刻をずらして、さらに電流集中を抑制できる。
図６（ａ）において、ｔＲＦＣ（Refresh Cycle time）はリフレッシュサイクルの時間を示し、これは例えば製品仕様において１１０ｎｓ（ナノ秒）と規定されている。また、内部ｔＲＲＤ（ROW-to−ROW Delay time）は、Ｂａｎｋ間の活性化時刻のずらし時間であり、記憶装置内部で設定される。内部ｔＲＣ（Row Cycle time）は、ワード線活性化時刻からメモリセルのリフレッシュが終了し、メモリセルの電位を接地電位（上記ＶＳＳＳＡと同電位）又は電源電圧（ＶＤＤＤＳＡとする）までリストアするまでの時間であり、記憶装置内部で設定される。
図６（ａ）に示すように、１回目のリフレッシュサイクル及び２回目のリフレッシュサイクルのいずれのサイクルにおいても、Ｂａｎｋ０及びＢａｎｋ７のリフレッシュが開始され、内部ｔＲＲＤ経過後、Ｂａｎｋ３及びＢａｎｋ４のリフレッシュが開始される。また、Ｂａｎｋ３及びＢａｎｋ４のリフレッシュ開始から、内部ｔＲＲＤ経過後、Ｂａｎｋ１及びＢａｎｋ６のリフレッシュが行われ、内部ｔＲＲＤ経過後、Ｂａｎｋ２及びＢａｎｋ５のリフレッシュが開始される。
すなわち、リフレッシュを行う際、２Ｂａｎｋを一つの組合せとし、４つの組合せ各々のＢａｎｋ間において内部ｔＲＲＤでずらしつつリフレッシュを行うように制御している。これは、上述したように、メモリセルのリストアレベルを保障しつつ、ｔＲＦＣの規格を満たすためである。
また、８Ｂａｎｋにおける２Ｂａｎｋの組合せを、Ｂａｎｋ０とＢａｎｋ７、Ｂａｎｋ３とＢａｎｋ４、Ｂａｎｋ１とＢａｎｋ６、Ｂａｎｋ２とＢａｎｋ５の４つの組合せとし、この順に活性化している理由は、同時に活性化されるＢａｎｋにおいてＶＳＳＳＡパッドが異なるようにし、かつ、ＶＳＳＳＡパッドを挟んで、同一側にあるＢａｎｋが連続して活性化されないようにするためである。
図５において示したように、１回目のリフレッシュサイクルにおいては、Ｂａｎｋ０、Ｂａｎｋ７のＶＳＳＳＡパッドは、それぞれＶＳＳＳＡパッド３０１及びＶＳＳＳＡパッド３０３、ＶＳＳＳＡパッド３１１及びＶＳＳＳＡパッド３１３である。
また、内部ｔＲＲＤ経過後、活性化されるＢａｎｋ３、Ｂａｎｋ４のＶＳＳＳＡパッドは、それぞれＶＳＳＳＡパッド３０２及びＶＳＳＳＡパッド３０４、ＶＳＳＳＡパッド３１２及びＶＳＳＳＡパッド３１４である。
すなわち、１回目の内部ｔＲＰＤ経過前後において、同じＶＳＳＳＡパッドに電流が流れることはない。
また、内部ｔＲＲＤの２倍の時間経過後、活性化されるＢａｎｋ１、Ｂａｎｋ６のＶＳＳＳＡパッドは、それぞれＶＳＳＳＡパッド３０１及びＶＳＳＳＡパッド３０３、ＶＳＳＳＡパッド３１１及びＶＳＳＳＡパッド３１３である。
これらの、ＶＳＳＳＡパッドは、内部ｔＲＲＤ経過前に活性化されたＢａｎｋ３、Ｂａｎｋ４のＶＳＳＳＡパッドとは異なり、最初に活性化されたＢａｎｋ０、Ｂａｎｋ７のＶＳＳＳＡパッドと同じとなる。つまり、Ｂａｎｋ１、Ｂａｎｋ６は、Ｂａｎｋ０、Ｂａｎｋ７の活性化時刻から内部ｔＲＲＤ２の２倍の時間を経過した後に活性化され、ＶＳＳＳＡパッドの電位の浮きが静まったころ（最大ピーク電位から降下した後）に活性化することができる。
また、内部ｔＲＲＤの３倍の時間経過後、すなわち最後に活性化されるＢａｎｋ２、Ｂａｎｋ５のＶＳＳＳＡパッドは、それぞれＶＳＳＳＡパッド３０２及びＶＳＳＳＡパッド３０４、ＶＳＳＳＡパッド３１２及びＶＳＳＳＡパッド３１４である。
これらの、ＶＳＳＳＡパッドは、内部ｔＲＲＤ経過前に活性化されたＢａｎｋ１、Ｂａｎｋ６のＶＳＳＳＡパッドとは異なり、２番目に活性化されたＢａｎｋ３、Ｂａｎｋ４のＶＳＳＳＡパッドと同じとなる。つまり、Ｂａｎｋ２、Ｂａｎｋ５は、Ｂａｎｋ３、Ｂａｎｋ４の活性化時刻から内部ｔＲＲＤ２の２倍の時間を経過した後に活性化され、ＶＳＳＳＡパッドの電位が、上記活性化前の電位に戻り、すなわち電位の浮きが解消されたころに活性化することができる。
このように、本実施形態による半導体記憶装置は、複数のバンク（Ｂａｎｋ０〜Ｂａｎｋ７）を有し、バンク内においては行アドレス（Ｘアドレス信号Ｘ０〜Ｘ１３）に対応して複数のメモリマット（Ｘ１３Ｎ−Ｘ１２Ｎ領域等）及びセンスアンプ列が設けられている半導体記憶装置であって、複数のバンク（Ｂａｎｋ０〜Ｂａｎｋ７）は複数の組（Ｂａｎｋ０及びＢａｎｋ１、Ｂａｎｋ２及びＢａｎｋ３、Ｂａｎｋ４及びＢａｎｋ５、Ｂａｎｋ６及びＢａｎｋ７の４組）に分かれ、複数の組は、センスアンプ列の増幅動作に係る複数の電源電極パッド（ＶＳＳＳＡパッド３０１及びＶＳＳＳＡパッド３０２等）を共有するように、電源電極パッドの両側に配置され、外部からのリフレッシュコマンドに応じてリフレッシュする際、組において電源電極パッドが互いに異なる（Ｂａｎｋ０及びＢａｎｋ１は、ＶＳＳＳＡパッド３０１、Ｂａｎｋ２及びＢａｎｋ３はＶＳＳＳＡパッド３０２等）ように、組のいずれか一方のメモリマットを選択する行アドレスと、組の他方のメモリマットを選択する行アドレスとでは、異なる行アドレス（Ｘアドレス信号Ｘ０〜Ｘ１３）を出力するアドレス制御部（Ｘタイミング生成回路１２ａ）を有することを特徴とする半導体記憶装置である。
本発明の半導体記憶装置によれば、ＶＳＳＳＡパッド一つあたりに接続されるセンスアンプ列を減らしたので、従来に比べて更にＶＳＳＳＡパッドへの電流集中によるＶＳＳＳＡ配線の電位の浮き上がりを抑制するため、センスアンプの動作マージンを改善でき、増幅スピードを速くできる効果を奏する。また、ＶＳＳＳＡ配線の電位の浮き上がりが抑制されるので、内部ｔＲＲＤを短く設定し、後に活性化されるＢａｎｋの内部ｔＲＣを長くすることができ、メモリセルのリストアレベルを改善できる効果を奏する。
また、図６（ｂ）は、Ｂａｎｋの活性化時刻を変える他の実施例を示すタイミングチャートであるである。
図６（ｂ）に示すように、１回目のリフレッシュサイクル及び２回目のリフレッシュサイクルのいずれのサイクルにおいても、Ｂａｎｋ０、Ｂａｎｋ７、Ｂａｎｋ３及びＢａｎｋ４の組合せのリフレッシュが開始され、内部ｔＲＲＤ経過後、Ｂａｎｋ３、Ｂａｎｋ４、Ｂａｎｋ１及びＢａｎｋ６の組合せのリフレッシュが開始される。すなわち、４Ｂａｎｋを一つの組合せとして、２つの組合せを内部ｔＲＲＤでずらしてリフレッシュするように制御している。
このような制御は、上記図４の説明におけるリフレッシュ動作制御回路３５０におけるリフレッシュ制御信号ＲＥＦ０〜ＲＥＦ７の発生時刻を変えることで実現できる。具体的には、リフレッシュ動作制御回路３５０は、リフレッシュコマンドＲＥＦＡ信号が１回入力されると、リフレッシュ制御信号ＲＥＦ０、ＲＥＦ３、ＲＥＦ４及びＲＥＦ７を発生し、内部ｔＲＲＤ経過後、リフレッシュ制御信号ＲＥＦ１、ＲＥＦ２、ＲＥＦ５及びＲＥＦ６を発生する。そして、リフレッシュ動作制御回路３５０は、バンクＢａｎｋ０〜Ｂａｎｋ７に対して、リフレッシュするための制御信号であるリフレッシュ制御信号ＲＥＦ０〜ＲＥＦ７を出力する。
リフレッシュ制御信号が入力される各Ｂａｎｋにおいて、図５において示すように、１回目のリフレッシュサイクルの際、Ｂａｎｋ０のＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３０１及びＶＳＳＳＡパッド３０３である。また、Ｂａｎｋ７のＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３１１及びＶＳＳＳＡパッド３１３である。また、Ｂａｎｋ３のＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３０２及びＶＳＳＳＡパッド３０４である。また、Ｂａｎｋ４のＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３１２及びＶＳＳＳＡパッド３１４である。
また、内部ｔＲＲＤ経過後、活性化されるＢａｎｋ１のＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３０１及びＶＳＳＳＡパッド３０３である。また、Ｂａｎｋ６のＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３１１及びＶＳＳＳＡパッド３１３である。また、Ｂａｎｋ２のＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３０２及びＶＳＳＳＡパッド３０４である。また、Ｂａｎｋ５のＶＳＳＳＡパッドは、ＶＳＳＳＡパッド３１２及びＶＳＳＳＡパッド３１４である。
このように、本実施形態による半導体記憶装置は、複数のバンク（Ｂａｎｋ０〜Ｂａｎｋ７）を有し、バンク内においては行アドレス（Ｘアドレス信号Ｘ０〜Ｘ１３）に対応して複数のメモリマット（Ｘ１３Ｎ−Ｘ１２Ｎ領域等）及びセンスアンプ列が設けられている半導体記憶装置であって、複数のバンク（Ｂａｎｋ０〜Ｂａｎｋ７）は複数の組（Ｂａｎｋ０及びＢａｎｋ１、Ｂａｎｋ２及びＢａｎｋ３、Ｂａｎｋ４及びＢａｎｋ５、Ｂａｎｋ６及びＢａｎｋ７の４組）に分かれ、複数の組は、センスアンプ列の増幅動作に係る複数の電源電極パッド（ＶＳＳＳＡパッド３０１及びＶＳＳＳＡパッド３０２等）を共有するように、電源電極パッドの両側に配置され、外部からのリフレッシュコマンドに応じてリフレッシュする際、組において電源電極パッドが互いに異なる（Ｂａｎｋ０及びＢａｎｋ１は、ＶＳＳＳＡパッド３０１、Ｂａｎｋ２及びＢａｎｋ３はＶＳＳＳＡパッド３０２等）ように、組のいずれか一方のメモリマットを選択する行アドレスと、組の他方のメモリマットを選択する行アドレスとでは、異なる行アドレス（Ｘアドレス信号Ｘ０〜Ｘ１３）を出力するアドレス制御部（Ｘタイミング生成回路１２ａ）を有することを特徴とする半導体記憶装置である。
また、上記メモリマット及びセンスアンプ列は、リフレッシュ動作における最下位アドレス（Ｘアドレス信号Ｘ１２）に対応して設けられており、アドレス制御部（Ｘタイミング生成回路１２ａ）は、リフレッシュする際、最下位アドレス（Ｘアドレス信号Ｘ１２）の論理を、組のいずれか一方において反転させることを特徴とする。
また、上記半導体記憶装置において、上記組において電源電極パッドを同一とするバンクが複数ある場合（Ｂａｎｋ０とＢａｎｋ１等）、バンク毎のリフレッシュ活性化タイミングをずらすことを特徴とする。
また、上記組として、第１のバンク（Ｂａｎｋ０）及び第２のバンク（Ｂａｎｋ１）からなる第１の組、第３のバンク（Ｂａｎｋ２）及び第４のバンク（Ｂａｎｋ３）からなる第２の組、第５のバンク（Ｂａｎｋ４）及び第６のバンク（Ｂａｎｋ５）からなる第３の組及び第７のバンク（Ｂａｎｋ６）及び第８のバンク（Ｂａｎｋ７）からなる第４の組を有し、第１の組と第２の組は電源電極パッド（ＶＳＳＳＡパッド３０１及びＶＳＳＳＡパッド３０２等）を共有し、第３の組と第４の組は電源電極パッド（ＶＳＳＳＡパッド３１１及びＶＳＳＳＡパッド３１２等）を共有し、外部からのリフレッシュコマンドに応じてリフレッシュする際、第１のバンク（Ｂａｎｋ０）、第４のバンク（Ｂａｎｋ３）、第５のバンク（Ｂａｎｋ４）及び第８のバンク（Ｂａｎｋ７）がまずリフレッシュし、次に第２のバンク（Ｂａｎｋ１）、第３のバンク（Ｂａｎｋ２）、第６のバンク（Ｂａｎｋ５）及び第７のバンク（Ｂａｎｋ６）がリフレッシュすることを特徴とする。
すなわち、１回目の内部ｔＲＰＤ経過前後において、同じＶＳＳＳＡパッドに電流が流れ、これは上述した第１の実施形態とは異なる。しかし、４Ｂａｎｋを同時に活性化させるので、内部ｔＲＲＤによる活性化時刻のずらし回数は、３回から１回に減るので、内部ｔＲＣを短くすることなく、内部ｔＲＲＤの時間を延ばすことができる。例えば、第１の実施例における内部ｔＲＲＤの１．５倍の時間に設定することができる。また、このように内部ｔＲＲＤを設定した場合、内部ｔＲＣの時間を内部ｔＲＲＤの１．５倍分だけ長くすることができる。
すなわち、内部ｔＲＲＤを、第１の実施形態における内部ｔＲＲＤの３倍までは長くしない範囲で延ばすように設定することで、最初に活性化するＢａｎｋ０、Ｂａｎｋ７、Ｂａｎｋ３及びＢａｎｋ４と、次に活性化するＢａｎｋ１、Ｂａｎｋ６、Ｂａｎｋ２及びＢａｎｋ５の間で活性化開始の時刻を大きくずらすことができ、後に活性化するＢａｎｋ１、Ｂａｎｋ６、Ｂａｎｋ２及びＢａｎｋ５の内部ｔＲＣも延ばすことが可能となる。これにより、第１の実施形態に比べて、さらにＶＳＳＳＡパッドの電位の浮きが静まったころ（最大ピーク電位から降下した後）に、Ｂａｎｋ１、Ｂａｎｋ６、Ｂａｎｋ２、Ｂａｎｋ５を活性化することができるので、センスマージンを更に広く取ることができ、また、セルのリストアレベルも更に確保することが可能となる。
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。本実施形態においては、ＶＳＳＳＡパッドを、図５において８Ｂａｎｋで計１０個用いているが、Ｘ１２Ｔ領域及びＸ１２Ｎ領域を、Ｘアドレス信号Ｘ１１で更に半分の領域に分け、その境界領域にさらにＶＳＳＳＡパッドを追加する構成としてもよい。この場合、ＶＳＳＳＡパッド数は８Ｂａｎｋで計１８となり、更にセンス電流によるＧＮＤレベルの浮きを抑制できる。
また、センスアンプ列におけるＶＳＳＳＡパッドを中心に、リフレッシュにおけるメモリセルのリストアレベル改善について説明したが、リストアレベルを改善するという本発明の趣旨からは、図２の説明において述べたＶＤＤＳＡパッドについて本発明を適用してもよい。すなわち、電源電極パッドには、センスアンプ列に低電圧側電圧を供給するＶＳＳＳＡパッドだけでなく、高電圧側電圧を供給するＶＤＤＳＡパッドも含む。
１１…メモリアレイ、１２…Ｘデコーダ及びＸタイミング生成回路、１３…Ｙデコーダ及びＹタイミング生成回路、１４…データ制御回路、１５…データラッチ回路、１６…入出力インターフェース、１７…内部ＣＬＫ（クロック）生成回路、１８…コマンド入力回路、１９…ＤＬＬ回路、１０１…データ転送用バス、１１１…サブメモリマット、１１２，２１１ａ，２１１ｂ，２１１ｃ…メモリマット、１１３，１１３ａ，１１３ｂ，１１３ｃ…Ｘ制御回路、１１４…Ｙ制御回路、２１２ａ，２１２ｂ…センスアンプ回路、２２１ａ，２２１ｂ…センスアンプ部、２２２…トランスファー部、２２３…バランサ部、２２５…Ｙスイッチ部、２１９…ＥＱＣＳ部、２３１…Ｎチャネル型ＭＯＳトランジスタ、２３５…Ｐチャネル型ＭＯＳトランジスタ、２４１，３０１，３０２，３０３，３０４，３０５，３１１，３１２，３１３，３１４，３１５，７０１，７０２，７０３，７０４，７０５…ＶＳＳＳＡパッド、２４２…ＶＤＤＳＡパッド、３１１ａ，３１１ｂ，３１１ｃ，３１１ｄ，３１２ａ，３１２ｂ，３１２ｃ，３１２ｄ…活性化ＭＡＴ及びセンスアンプ列、３２２…Ｘアドレスカウンタ、３３０…アドレス入力回路、３５０…リフレッシュ動作制御回路、３６０…Ｘアドレスセレクタ・バッファ、１２ａ…Ｘタイミング生成回路、１２ｂ…Ｘデコーダ及びＸ制御回路

Claims (5)

  1. 複数のバンクを有し、前記バンク内においては行アドレスに対応して複数のメモリマット及びセンスアンプ列が設けられている半導体記憶装置であって、
    前記複数のバンクは複数の組に分かれ、前記複数の組は、センスアンプ列の増幅動作に係る複数の電源電極パッドを共有するように、前記電源電極パッドの両側に配置され、
    外部からのリフレッシュコマンドに応じてリフレッシュする際、前記組において前記電源電極パッドが互いに異なるように、前記組のいずれか一方の前記メモリマットを選択する前記行アドレスと、前記組の他方の前記メモリマットを選択する前記行アドレスとでは、異なる行アドレスを出力するアドレス制御部を有することを特徴とする半導体記憶装置。
  2. 前記メモリマット及びセンスアンプ列は、リフレッシュ動作における最下位アドレスに対応して設けられており、前記アドレス制御部は、リフレッシュする際、前記最下位アドレスの論理を、前記組のいずれか一方において反転させることを特徴とする請求項１記載の半導体記憶装置。
  3. 請求項１または請求項２記載の半導体記憶装置において、前記組において前記電源電極パッドを同一とするバンクが複数ある場合、バンク毎のリフレッシュ活性化タイミングをずらすことを特徴とする半導体記憶装置。
  4. 前記組として、第１のバンク及び第２のバンクからなる第１の組、第３のバンク及び第４のバンクからなる第２の組、第５のバンク及び第６のバンクからなる第３の組及び第７のバンク及び第８のバンクからなる第４の組を有し、前記第１の組と前記第２の組は前記電源電極パッドを共有し、前記第３の組と前記第４の組は前記電源電極パッドを共有し、外部からのリフレッシュコマンドに応じてリフレッシュする際、前記第１のバンク及び前記第８のバンク、前記第４のバンク及び前記第５のバンク、前記第２のバンク及び前記第７のバンク、前記第３のバンク及び前記第６のバンクの順にリフレッシュすることを特徴とする請求項３記載の半導体記憶装置。
  5. 前記組として、第１のバンク及び第２のバンクからなる第１の組、第３のバンク及び第４のバンクからなる第２の組、第５のバンク及び第６のバンクからなる第３の組及び第７のバンク及び第８のバンクからなる第４の組を有し、前記第１の組と前記第２の組は前記電源電極パッドを共有し、前記第３の組と前記第４の組は前記電源電極パッドを共有し、外部からのリフレッシュコマンドに応じてリフレッシュする際、前記第１のバンク、前記第４のバンク、前記第５のバンク及び前記第８のバンクがまずリフレッシュし、次に前記第２のバンク、前記第３のバンク、前記第６のバンク及び前記第７のバンクがリフレッシュすることを特徴とする請求項３記載の半導体記憶装置。

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