JP4470186B2

JP4470186B2 - 半導体記憶装置

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Publication number: JP4470186B2
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Inventors: 透石川
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Description

本発明は、通常動作時にメモリセルアレイに対するリフレッシュを制御する半導体記憶装置に関し、特に、メモリセルアレイが複数のバンクに区分されて構成され、各々のバンクに対して複数のワード線を選択してリフレッシュを実行可能に構成されたＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置に関するものである。

一般に、ＤＲＡＭのメモリセルアレイのデータを保持するために所定のリフレッシュ周期でリフレッシュを実行する必要がある。ＤＲＡＭの通常動作時には、仕様で定められたリフレッシュインターバル毎にリフレッシュカウンタによって行アドレスがカウントアップされ、カウント値により示される行アドレスを対象に順次リフレッシュが実行される。一般にＤＲＡＭは複数のバンクに区分され、各バンクに対し同時にワード線のリフレッシュが実行される。例えば、バンクごとにｍビットの行アドレスに対応付けられた２^ｍ本のワード線をリフレッシュインターバルの度に１本ずつリフレッシュする場合を考えると、各メモリセルのリフレッシュ周期は２^ｍ・ｔ（ｔ：リフレッシュインターバル）となる。しかし、近年のＤＲＡＭの大容量化に伴い、リフレッシュ周期２^ｍ・ｔではメモリセルのデータ保持特性が厳しくなる場合も多い。そのため、リフレッシュの頻度を増加させて、メモリセルのデータ保持時間の実力値に適合するリフレッシュ周期を確保することが望ましい。

そのための方策として、各バンクにおいてリフレッシュインターバル毎に複数のワード線を同時にリフレッシュする構成が採用されている（例えば、特許文献１参照）。例えば、行アドレスの１ビットをドントケアとすることにより、その１ビットが縮退し（０、１を問わず）、対応する２本のワード線をリフレッシュ対象として選択し、同時にリフレッシュ可能となる。リフレッシュカウンタのカウント値は、縮退された１ビットを除くｍ−１ビットの行アドレスを構成する各ビットに割り当てられ、順次カウントアップを行って各バンクに供給される。これにより、ｍビットの行アドレスで指定可能な２^ｍ本のワード線のリフレッシュを全て完了するのに、２^ｍ−１回のリフレッシュを実行すればよいので、この場合のリフレッシュ周期は半分になる。
特開２００３−１８７５７８号公報

上記従来のＤＲＡＭの構成では、毎回のリフレッシュインターバルにバンクごとのリフレッシュ対象のワード線を１本から２本に増加させることで、リフレッシュ周期を半減することが可能である。しかし、リフレッシュ周期を半減する場合、メモリセルのデータ保持時間の実力値に対して必要以上に短くなり過ぎ、実際にはリフレッシュ周期を若干低下させれば十分である状況も想定される。すなわち、毎回のリフレッシュインターバルにおいて、１本のワード線をリフレッシュする構成ではメモリセルのデータ保持特性の面から不足であるが、２本のワード線をリフレッシュするとリフレッシュの頻度が多くなり過ぎ、余分な電流を消費することになる。仮にメモリセルのデータ保持時間が毎回のリフレッシュインターバルに１．５本程度のリフレッシュに対応する実力があったとしても、これに適合するようにリフレッシュ周期を調整することは難しく、ＤＲＡＭのリフレッシュ時に必要以上に電流が消費されることが問題となる。

また、リフレッシュ周期を適切に調整するための方策として、特定の時間帯で各バンクに対し１本ずつのワード線をリフレッシュ対象とし、それ以外の時間帯で各バンクに対し２本ずつのワード線をリフレッシュ対象とすることも考えられる。しかし、このような方策では、リフレッシュ周期に応じて、ＤＲＡＭのリフレッシュ時の平均電流を低減することはできるが、ピーク電流は抑えることができない。すなわち、ＤＲＡＭのピーク電流は、バンクごとに２本ずつのワード線を同時にリフレッシュするタイミングで流れる電流により規定される。よって、ピーク電流に起因するノイズによりＤＲＡＭのリフレッシュ動作の信頼性が低下することが問題となる。また、ワード線を駆動するための昇圧回路等は、ピーク電流に応じて回路規模を大きくする必要がある点も問題となる。

そこで、本発明はこれらの問題を解決するためになされたものであり、リフレッシュの仕様に制約されることなく、メモリセルのデータ保持時間の実力値に適合するリフレッシュ周期をきめ細かく制御し、リフレッシュの際の平均電流とピーク電流の双方を低減して小さい回路規模で高い信頼性を確保し得る半導体記憶装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体記憶装置は、通常動作時に所定の間隔でリフレッシュ要求を受けたとき、行アドレスに基づき選択されるワード線を対象として順次リフレッシュを実行する半導体記憶装置であって、Ｍ個のバンクに区分されたメモリセルアレイと、前記リフレッシュ要求に応じて、リフレッシュ対象のワード線に対応するカウント値を順次出力するリフレッシュアドレスカウンタと、前記カウント値を変換して、前記Ｍ個のバンクのうち少なくとも２個以上のバンクで互いに異なる行アドレスを供給する行アドレス変換手段とを備え、複数のリフレッシュサイクルの少なくとも一つのリフレッシュサイクルにおいて、前記リフレッシュアドレスカウンタ及び前記行アドレス変換手段により、前記Ｍ個のバンクのそれぞれにおける所定のワード線を対象としてリフレッシュするとともに、前記Ｍ個よりも少ないバンクにおける別のワード線を対象としてリフレッシュを行い、リフレッシュされる選択ワード線の総数Ｐが、Ｍ＜Ｐ＜２Ｍの関係となり、前記リフレッシュアドレスカウンタの下位ＫビットがＮ進カウンタ（２＜Ｎ＜２のＫ乗）で構成され、前記Ｎ進カウンタの出力を前記カウント値とし、前記行アドレス変換手段は、少なくとも前記Ｋ個のシフトレジスタで構成され、前記Ｋ個のシフトレジスタの各々は、前記Ｋビットのうちの１ビットを順次シフトするＭ−１段のシフトレジスタであり、前記Ｋ個のシフトレジスタにおける同位置のＫビットを各々の前記バンクに送出し、前記Ｍ個のバンクに対して１ずつ異なる前記行アドレスが供給される、ことを特徴とする。

このような本発明の構成によれば、リフレッシュ要求時にリフレッシュカウンタから出力されるカウント値は、行アドレス変換手段によりＭ個のバンクごとに異なる行アドレスに変換され、変換された行アドレスが各バンクに供給され所定数の選択ワード線をリフレッシュ対象としてリフレッシュが実行される。そして、バンクごとの選択ワード線の数は互いに異なるパターンに従い、全バンクで同時にリフレッシュ対象とされる選択ワード線の総数が変化し、その最大値が２Ｍに満たないように制御される。これにより、例えばＭ個のバンクに対して２本ずつ選択ワード線をリフレッシュ対象とする場合に比べ、リフレッシュ時の平均電流とピーク電流をともに小さくすることができる。従って、半導体記憶装置のリフレッシュの際にデータ保持時間の実力値に適合するリフレッシュ周期を確保しつつ、リフレッシュ時の消費電流の低減とピーク電流に起因するノイズの影響の軽減が可能となる。

本発明において、前記Ｍ個のバンクのうち少なくとも２個以上のバンクで互いに異なるパターンに従って１本の選択ワード線又は２本の選択ワード線を同時にリフレッシュ対象としてもよい。

本発明において、前記リフレッシュカウンタの下位ＫビットがＮ進カウンタを構成してもよい。

本発明において、前記行アドレスの所定のビットを縮退可能に構成し、前記行アドレス変換手段は、前記所定のビットの０と１いずれか一方の行アドレスに対応する１本のワード線を対象とするリフレッシュと、前記所定のビットが縮退されて０と１双方の行アドレスに対応する２本のワード線を対象とするリフレッシュとを切り替え可能に構成してもよい。

本発明において、前記行アドレス変換手段は、前記リフレッシュカウンタの下位Ｋビットがそれぞれ入力されるＫ個のシフトレジスタが並列配置されたシフトレジスタ部と、各々の前記Ｍ個のバンクに付随し、前記シフトレジスタ部のＫ個のシフトレジスタの所定位置から出力されるＫビットのアドレス信号に基づき、前記Ｍ個のバンクのうち少なくとも２個以上のバンクで異なるパターンに従って前記１本の選択ワード線又は前記２本の選択ワード線に対応する行アドレスを前記バンクに供給するＭ個のマルチ選択部と、を含む構成としてもよい。

本発明において、前記Ｋ個のシフトレジスタの各々は、前記Ｋビットのうちの１ビットを順次シフトするＭ−１段のシフトレジスタで構成し、前記Ｋ個のシフトレジスタにおける同位置のＫビットを各々の前記バンクに送出し、前記Ｍ個のバンクに対して１ずつ異なる行アドレスが供給される構成としてもよい。

本発明において、前記アドレス変換手段は、前記リフレッシュカウンタの下位Ｋビットに基づいて、前記Ｍ個のバンクにおいて前記所定のビットが同時に縮退されず少なくとも２個以上のバンクで互いに異なるパターンに従う行アドレスを生成する論理回路群から構成してもよい。

本発明によれば、Ｍ個のバンクに対し、互いに異なるパターンに従う行アドレスを供給して所定数の選択ワード線を同時にリフレッシュ対象とし、全てのバンクでリフレッシュ対象となる選択ワード線の総数が２Ｍに満たないような制御を行うので、半導体記憶装置の全体で毎回のリフレッシュ時の対象となるワード線の総数を適切に調整し、リフレッシュ時の平均電流とピーク電流をともに低減することができる。従って、データ保持特性に対して最適なリフレッシュ周期を確保しつつ、リフレッシュ時の消費電流の低減と、ピーク電流に起因するノイズの影響を軽減し得る半導体記憶装置を小さい回路規模で実現することができる。

以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置の一例として、４バンク構成のＤＲＡＭに対して本発明を適用することを想定し、構成が異なる２つの実施形態をそれぞれ説明する。

（第１実施形態）
まず、第１実施形態のＤＲＡＭの構成及び動作について説明する。図１は、第１実施形態のＤＲＡＭの要部構成を示すブロック図である。図１に示すＤＲＡＭでは、多数のメモリセルからなるメモリセルアレイ１０が４つのバンクに区分されて配置されている。それぞれバンクＡ、Ｂ、Ｃ、Ｄと表記されるメモリセルアレイ１０は、各バンクが同一の記憶容量と同一の構成を有している。メモリセルアレイ１０には、マトリクス状に配置された複数のワード線と複数のビット線の交差部に形成された多数のメモリセルが含まれる。４つのバンクＡ、Ｂ、Ｃ、Ｄに対しては、リード動作又はライト動作を独立に制御することができる。なお、通常動作時において４つのバンクを選択するためのバンク選択信号が外部から入力される。

４つのバンクに対応する各メモリセルアレイ１０の周囲には、行デコーダ１１と列デコーダ１２が配置されている。行デコーダ１１は、指定された行アドレスに対応するワード線を選択し、列デコーダ１２は、指定された列アドレスに対応するビット線を選択する。通常動作時には、選択されたバンクの行デコーダ１１及び列デコーダ１２により、任意のメモリセルを選択することができる

図１には、第１実施形態のリフレッシュ動作に関わる構成として、リフレッシュカウンタ１３と、リフレッシュカウンタ１３に付随するシフトレジスタ部１４と、各バンクの行デコーダ１１に付随する４つのマルチ選択部１５と、制御部１６を示している。このうち、制御部１６がリフレッシュ動作の全体を制御し、外部からのリフレッシュコマンドに応じて各部に制御信号（不図示）を送出する。なお、実際のＤＲＡＭには、通常動作に用いる多くの構成要素が含まれるが、図１では省略されている。

リフレッシュカウンタ１３は、リフレッシュコマンドを受けると、リフレッシュ対象として選択すべきワード線の行アドレスに対応するカウント値を順次出力する。リフレッシュカウンタ１３のカウント値の上位１１ビットは、行アドレスの下位１１ビット（Ａ０〜Ａ１０）として各バンクに供給される。また、リフレッシュカウンタ１３のカウント値の下位３ビットは、シフトレジスタ部１４に入力される。シフトレジスタ部１４は、並列配置された３つの３ビットシフトレジスタを含み、バンクＡ、Ｂ、Ｃ、Ｄに対して、それぞれ３ビットずつのアドレス信号ＳＡ０〜ＳＡ２、ＳＢ０〜ＳＢ２、ＳＣ０〜ＳＣ２、ＳＤ０〜ＳＤ２を送出する。なお、アドレス信号は、各バンクの並び順に１ずつシフトされた値を有するが、具体的な動作については後述する。

各バンクに付随するマルチ選択部１５は、シフトレジスタ部１４から出力されるアドレス信号を用いて、行アドレスの上位３ビットＡ１１〜Ａ１３を出力する。ここで、行アドレスの最上位ビットＡ１３がリフレッシュ時に縮退可能に構成され、Ａ１３＝０又はＡ１３＝１のいずれかの行アドレスに対応する１本のワード線が選択される場合と、Ａ１３が０か１かを問わず（縮退され）双方の行アドレスに対応する２本のワード線がマルチ選択される場合がある。各バンクのリフレッシュ対象のワード線は、リフレッシュ動作のタイミングに応じて１本又は２本のいずれかになる。

なお、シフトレジスタ部１４と４つのマルチ選択部１５は一体的に本発明の行アドレス変換手段として機能し、後述するように、各バンクに対して異なるパターンに従って１本又は２本の選択ワード線に対応する行アドレスを供給する役割を担う。

また、ＤＲＡＭの構成において１つの行アドレスに対応する１本のワード線が、実際のレイアウト上、複数の領域に分割配置された複数の配線として構成される場合があるが、ここでは、配線レイアウト上分割配置されていたとしても、１つの行アドレスに対応する１本のワード線として説明を行うものとする。

次に、第１実施形態におけるリフレッシュカウンタ１３とシフトレジスタ部１４の構成及び動作について、図２を参照して説明する。図２に示すように、リフレッシュカウンタ１３は、１４段に接続されたカウンタ（Ｃ０〜Ｃ１３）であり、１４ビットのカウント値が順にカウントアップされる。リフレッシュカウンタ１３のカウント値の上位１１ビットＣ３〜Ｃ１３は、行アドレスの下位１１ビットＡ０〜Ａ１０に割り当てられている。一方、リフレッシュカウンタ１３の下位３ビットＣ０〜Ｃ２は、シフトレジスタ部１４の入力側に接続されている。なお、リフレッシュカウンタ１３には、制御部１６からリフレッシュの実行タイミングを示すリフレッシュ要求信号Ｒが供給される。

図２において、リフレッシュカウンタ１３の下位３ビットＣ０〜Ｃ２は、Ｎ進カウンタ１３ａを構成する。例えば、Ｎ＝５、６、７等の値を設定することができる。これにより、Ｎ進カウンタ１３ａの３ビットが０からＮ−１までの範囲でカウントアップされた後、その次のＮでリセットされて再び０に戻り、これ以降、同様の動作が繰り返される。

シフトレジスタ部１４は、リフレッシュカウンタ１３の下位３ビットのうち、ビットＣ０をシフトする３段のシフトレジスタ（Ｃ００、Ｃ０１、Ｃ０２）と、ビットＣ１をシフトする３段のシフトレジスタ（Ｃ１０、Ｃ１１、Ｃ１２）と、ビットＣ２をシフトする３段のシフトレジスタ（Ｃ２０、Ｃ２１、Ｃ２２）を含んでいる。図２に示すように、シフトレジスタ部１４の各初段Ｃ００、Ｃ１０、Ｃ２０の入力側は、３ビットのアドレス信号ＳＡ０、ＳＡ１、ＳＡ２としてバンクＡに供給される。シフトレジスタ部１４の各初段Ｃ００、Ｃ１０、Ｃ２０の出力側は、３ビットのアドレス信号ＳＢ０、ＳＢ１、ＳＢ２としてバンクＢに供給される。シフトレジスタ部１４の各２段目Ｃ０１、Ｃ１１、Ｃ２１の出力側は、３ビットのアドレス信号ＳＣ０、ＳＣ１、ＳＣ２としてバンクＣに供給される。シフトレジスタ部１４の各３段目Ｃ０２、Ｃ１２、Ｃ２２の出力側は、３ビットのアドレス信号ＳＤ０、ＳＤ１、ＳＤ２としてバンクＤに供給される。

上記のように、シフトレジスタ部１４の接続関係を定めたことにより、バンクＡ、Ｂ、Ｃ、Ｄに対し、異なるタイミングのアドレス信号を供給することができる。つまり、リフレッシュ動作の際、リフレッシュカウンタ１３の最新のカウント値の下位３ビットをバンクＡに供給し、１つ前のカウント値の下位３ビットをバンクＢに供給し、２つ前のカウント値の下位３ビットをバンクＣに供給し、４つ前のカウント値の下位３ビットをバンクＤに供給することができる。

次に、第１実施形態においてＮ進カウンタ１３ａを６進カウンタとした場合（Ｎ＝６の設定）の構成及び動作を説明する。図３は、Ｎ＝６の設定に対応するマルチ選択部１５の構成を示す図である。マルチ選択部１５は、４つのバンクについて同様の構成を備えているので、代表してバンクＡのマルチ選択部１５の構成を説明する。図３に示すように、マルチ選択部１５は、２つのＮＡＮＤ回路１０１、１０２と、２つのインバータ１０３、１０４を含んで構成される。

まず、アドレス信号ＳＡ０は、そのまま行アドレスのビットＡ１１となり、アドレス信号ＳＡ１は、そのまま行アドレスのビットＡ１２となる。一方、ＮＡＮＤ回路１０１には、インバータ１０３を経由したアドレス信号ＳＡ１の反転信号と、アドレス信号ＳＡ２が入力され、その出力が行アドレスのビットＡ１３のノット側のビットＡ１３Ｎとなる。また、ＮＡＮＤ回路１０２には、インバータ１０３を経由したアドレス信号ＳＡ１の反転信号と、インバータ１０４を経由したアドレス信号ＳＡ２の反転信号が入力され、その出力が行アドレスのビットＡ１３のトゥルー側のビットＡ１３Ｔとなる。

図３において２つのビットＡ１３Ｔ、Ａ１３Ｎに着目すると、Ａ１３Ｔ＝０、Ａ１３Ｎ＝１のときは、最上位ビットＡ１３＝０の行アドレスに対応する１本のワード線が選択される。また、Ａ１３Ｔ＝１、Ａ１３Ｎ＝０のときは、最上位ビットＡ１３＝１の行アドレスに対応する１本のワード線が選択される。これに対し、Ａ１３Ｔ＝１、Ａ１３Ｎ＝１のときは、最上位ビットＡ１３が０と１（ドントケア）双方の行アドレスに対応する２本のワード線が選択される。図３の場合、Ａ１３ＴとＡ１３Ｎがともに１となるのは、アドレス信号ＳＡ１が１のときである。

図４は、Ｎ＝６の設定に対応して実行されるリフレッシュ動作の推移を示す図である。図４では、リフレッシュカウンタ１３のカウント値が０から始まり、所定のリフレッシュインターバルで順次カウントアップされる場合に、行アドレスの上位３ビットＡ１１、Ａ１２、Ａ１３の変化をバンクごとに示している。なお、リフレッシュインターバルは仕様に応じて、例えば７．８μｓに設定される。また、図４では、各リフレッシュインターバルにおける全バンクの選択ワード線の総数（合計値）を示している。Ｎ進カウンタ１３ａはＮ＝６に設定されているので、カウント値の下位３ビットは１０１（２進）の次のタイミングで０００（２進）に戻り、各バンクの行アドレスは６通りのパターンで順次変化する。

１回目と３回目のリフレッシュインターバルでは、３つのバンクで１本ずつのワード線が選択されるが、１つのバンクでマルチ選択部１５により最上位ビットＡ１３がドントケアとなり、２本のワード線が選択され、合計４本のワード線が選択される。また、４回目から６回目までのリフレッシュインターバルでは、２つのバンクで１本ずつのワード線が選択され、他の２つのバンクで２本ずつのワード線が選択され、合計６本のワード線が選択される。一方、２回目のリフレッシュインターバルでは、４バンクとも１本ずつのワード線が選択されるので、全バンクでは合計４本のワード線が選択されることになる。このようにして、選択ワード線の総数は、順に５、４、５、６、６、６と変化していく。

６回目のリフレッシュインターバルに続いてＮ進カウンタ１３ａがリセットされるので、７回目以降のリフレッシュインターバルでは、１〜６回目のリフレッシュインターバルと同様のパターンを繰り返して変化する。従って、選択ワード線の総数の最大値は、図４に示すように６回となる。仮に、４バンク全てについて２本ずつのワード線が選択される場合、選択ワード線の総数が８回であるので、２本分だけ少なくなっている。これにより、リフレッシュ動作に伴うピーク電流を、概ね３／４に低減することができる。なお、図４において、１回のリフレッシュ当たりの選択ワード線の総数の平均値は約５．３３回となるので、４バンク全てについて毎回２本ずつのワード線が選択される場合に比べ、リフレッシュ周期を約１．５倍に伸ばすことができる。

図５は、Ｎ＝７の設定（７進カウンタ）に対応するマルチ選択部１５の構成を示す図である。マルチ選択部１５は、４つのバンクについて同様の構成を備えているので、代表してバンクＡのマルチ選択部１５の構成を説明する。図５に示すように、マルチ選択部１５は、３つのＮＡＮＤ回路１１１、１１２、１１３と、インバータ１１４を含んで構成される。図５を図３と比べると、ＮＡＮＤ回路１１３が相違し、それ以外の点は共通する。ＮＡＮＤ回路１１３には、アドレス信号ＳＡ０、ＳＡ１が入力され、その出力が２つのＮＡＮＤ回路１１１、１１２に入力される。

既に述べたように、Ａ１３Ｔ＝０、Ａ１３Ｎ＝１のときは、最上位ビットＡ１３＝０の行アドレスに対応する１本のワード線が選択され、Ａ１３Ｔ＝１、Ａ１３Ｎ＝０のときは、最上位ビットＡ１３＝１の行アドレスに対応する１本のワード線が選択される。一方、Ａ１３Ｔ＝１、Ａ１３Ｎ＝１のときは、最上位ビットＡ１３が０と１（ドントケア）の行アドレスに対応する２本のワード線が選択される。図５の場合、Ａ１３ＴとＡ１３Ｎがともに１となるのは、アドレス信号ＳＡ０、ＳＡ１がともに１のときである。

図６は、Ｎ＝７の設定に対応して実行されるリフレッシュ動作の推移を示す図である。図６の各表記の意味は、図４の場合と同様である。この場合、Ｎ進カウンタ１３ａはＮ＝７に設定されているので、カウント値の下位３ビットは１１０（２進）の次のタイミングで０００（２進）に戻り、各バンクの行アドレスは７通りのパターンで順次変化する。１回目から３回目までのリフレッシュインターバルでは、４バンクとも１本ずつのワード線が選択されるので、全バンクでは合計４本のワード線が選択される。４回目から７回目のリフレッシュインターバルでは、３つのバンクで１本ずつのワード線が選択され、１つのバンクで２本のワード線が選択され、全バンクでは合計５本のワード線が選択される。このようにして、選択ワード線の総数は、順に４、４、４、５、５、５、５と変化していく。

７回目のリフレッシュインターバルに続いてＮ進カウンタ１３ａがリセットされるので、８回目以降のリフレッシュインターバルでは、１〜７回目のリフレッシュインターバルと同様のパターンを繰り返して変化する。従って、選択ワード線の総数の最大値は、図６に示すように５本となり、上述した８回に比べて３本分だけ少なくなっている。これにより、リフレッシュ動作に伴うピーク電流を、概ね５／８に低減することができる。なお、図６において、１回のリフレッシュ当たりの選択ワード線の総数の平均値は約４．５７回となるので、４バンク全てについて毎回２本ずつのワード線が選択される場合に比べ、リフレッシュ周期を約１．７５倍に伸ばすことができる。

図７は、Ｎ＝５の設定（５進カウンタ）に対応するマルチ選択部１５の構成を示す図である。マルチ選択部１５は、４つのバンクについて同様の構成を備えているので、代表してバンクＡのマルチ選択部１５の構成を説明する。図７に示すように、マルチ選択部１５は、２つのＮＡＮＤ回路１２１、１２２と、ＯＲ回路１２３と、インバータ１２４を含んで構成される。図７を図５と比べると、ＮＡＮＤ回路１１３をＯＲ回路１２３で置き換えた点が相違し、それ以外の点は共通する。ＯＲ回路１２３には、アドレス信号ＳＡ０、ＳＡ１が入力され、その出力が２つのＮＡＮＤ回路１２１、１２２に入力される。

既に述べたように、Ａ１３Ｔ＝０、Ａ１３Ｎ＝１のときは、最上位ビットＡ１３＝０の行アドレスに対応する１本のワード線が選択され、Ａ１３Ｔ＝１、Ａ１３Ｎ＝０のときは、最上位ビットＡ１３＝１の行アドレスに対応する１本のワード線が選択される。一方、Ａ１３Ｔ＝１、Ａ１３Ｎ＝１のときは、最上位ビットＡ１３が０と１（ドントケア）の行アドレスに対応する２本のワード線が選択される。図７の場合、Ａ１３ＴとＡ１３Ｎがともに１となるのは、アドレス信号ＳＡ０、ＳＡ１の一方又は両方が１のときである。

図８は、Ｎ＝５の設定に対応して実行されるリフレッシュ動作の推移を示す図である。図８の各表記の意味は、図４及び図６の場合と同様である。この場合、Ｎ進カウンタ１３ａはＮ＝５に設定されているので、カウント値の下位３ビットは１００（２進）の次のタイミングで０００（２進）に戻り、各バンクの行アドレスは５通りのパターンで順次変化する。１回目から３回目のリフレッシュインターバルでは、２バンクで１本ずつのワード線が選択され、他の２バンクで２本ずつのワード線が選択され、全バンクでは合計６本のワード線が選択される。４、５回目のリフレッシュインターバルでは、１バンクで１本ずつのワード線が選択され、他の３バンクで２本ずつのワード線が選択され、全バンクでは合計７本のワード線が選択される。このようにして、選択ワード線の総数は、順に６、６、６、７、７と変化していく。

５回目のリフレッシュインターバルに続いてＮ進カウンタ１３ａがリセットされるので、６回目以降のリフレッシュインターバルでは、１〜５回目のリフレッシュインターバルと同様のパターンを繰り返して変化する。従って、選択ワード線の総数の最大値は、図８に示すように７本となり、上述した８回に比べて１本分だけ少なくなっている。これにより、リフレッシュ動作に伴うピーク電流を、概ね７／８に低減することができる。なお、図８において、１回のリフレッシュ当たりの選択ワード線の総数の平均値は約６．４回となるので、４バンク全てについて毎回２本ずつのワード線が選択される場合に比べ、リフレッシュ周期を約１．２５倍に伸ばすことができる。

（第２実施形態）
次に、第２実施形態のＤＲＡＭの構成及び動作について説明する。図９は、第２実施形態のＤＲＡＭの要部構成を示すブロック図である。図９に構成においては、４つのバンクＡ、Ｂ、Ｃ、Ｄに区分されたメモリセルアレイ１０と、行デコーダ１１と、列デコーダ１２と、制御部１６については、第１実施形態の図１と同様である。一方、図１におけるリフレッシュカウンタ１３、シフトレジスタ部１４、マルチ選択部１５に対応する構成要素として、図９ではリフレッシュカウンタ２０及びアドレス変換部２１を備えている。

リフレッシュカウンタ２０は、図１と同様、リフレッシュ対象として選択すべきワード線の行アドレスに対応するカウント値を順次出力するが、図１とは異なりカウント値の上位１２ビットが、行アドレスの下位１２ビット（Ａ０〜Ａ１１）として各バンクに供給される。また、リフレッシュカウンタ２０のカウント値の下位２ビットが、リフレッシュカウンタ２０に付随するアドレス変換部２１に入力される。アドレス変換部２１は、リフレッシュカウンタ２０のカウント値の下位２ビットを用いて、２つのバンクＡ、Ｂに対して共通に供給される行アドレスの上位２ビットＡ１２、Ａ１３を送出するとともに、他の２つのバンクＣ、Ｄに対して共通に供給される行アドレスの上位２ビットＡ１２、Ａ１３を送出するための論理回路群からなる。なお、アドレス変換部２１から送出される最上位ビットＡ１３は、上述したようにリフレッシュ時に縮退可能に構成されるため、トゥルー側のビットＡ１３Ｔとノット側のビットＡ１３Ｎを含んでいる。

次に、第２実施形態におけるリフレッシュカウンタ２０とアドレス変換部２１の構成及び動作について、図１０を参照して説明する。図１０に示すように、リフレッシュカウンタ２０は、図２と同様の１４段に接続されたカウンタ（Ｃ０〜Ｃ１３）であり、１４ビットのカウント値が順にカウントアップされる。リフレッシュカウンタ２０のカウント値の上位１２ビットＣ２〜Ｃ１３は、行アドレスの下位１２ビットＡ０〜Ａ１１に割り当てられている。一方、リフレッシュカウンタ２０の下位２ビットＣ０、Ｃ１は、アドレス変換部２１の入力側に接続されている。なお、リフレッシュカウンタ２０には、制御部１６からリフレッシュの実行タイミングを示すリフレッシュ要求信号Ｒが供給される。

図１０において、リフレッシュカウンタ２０の下位２ビットＣ０、Ｃ１は、Ｎ進カウンタ２０ａを構成し、例えば、Ｎ＝２、３等の値を設定することができる。Ｎ進カウンタ２０ａの３ビットが０からＮ−１までの範囲でカウントアップされた後、その次のＮでリセットされて再び０に戻り、これ以降、同様の動作が繰り返される。

アドレス変換部２１は、２つのバンクＡ、Ｂに対応する回路部と、２つのバンクＣ、Ｄに対応する回路部が同様の構成を備え、それぞれ２つのＮＡＮＤ回路２０１、２０２と２つのインバータ２０３、２０４から構成されている。ここで、図１０においては、Ｎ進カウンタ２０ａを３進カウンタとした場合（Ｎ＝３の設定）に対応するアドレス変換部２１の回路構成を示している。

図１０に示すように、リフレッシュカウンタ２０のビットＣ０は、そのままバンクＡ、Ｂの側の行アドレスのビットＡ１２となり、リフレッシュカウンタ２０のビットＣ１は、そのままバンクＣ、Ｄの側の行アドレスのビットＡ１２となる。一方のＮＡＮＤ回路２０１には、インバータ２０３を経由したビットＣ０（Ｃ１）の反転信号と、ビットＣ１（Ｃ０）が入力され、その出力が行アドレスのビットＡ１３のノット側のビットＡ１３Ｎとなる。他方のＮＡＮＤ回路２０２には、インバータ２０３を経由したビットＣ０（Ｃ１）の反転信号と、インバータ２０４を経由したビットＣ１（Ｃ０）の反転信号が入力され、その出力が行アドレスのビットＡ１３のトゥルー側のビットＡ１３Ｔとなる。

図１１は、Ｎ＝３の設定に対応して実行されるリフレッシュ動作の推移を示す図である。図１１では、リフレッシュカウンタ２０のカウント値が０から始まり、所定のリフレッシュインターバルで順次カウントアップされる場合に、行アドレスの上位２ビットＡ１２、Ａ１３（Ａ１３Ｔ及びＡ１３Ｎ）の変化をバンクごとに示している。また、各リフレッシュインターバルにおける全バンクの選択ワード線の総数を示している。Ｎ進カウンタ２０ａはＮ＝３に設定されているので、カウント値の下位２ビットは１０（２進）の次のタイミングで００（２進）に戻り、各バンクの行アドレスは３通りのパターンで順次変化する。

図１０のアドレス変換部２１の構成に基づき、バンクＡとバンクＢの行アドレスが同一のパターンで変化するとともに、バンクＣとバンクＤの行アドレスが同一のパターンで変化する。１回目のリフレッシュインターバルでは、全てのバンクで１本ずつのワード線が選択される。一方、２回目のリフレッシュインターバルでは、バンクＡとバンクＢで２本のワード線が選択され、３回目のリフレッシュインターバルでは、バンクＣとバンクＤで２本のワード線が選択される。このようにして、選択ワード線の総数は、順に４、６、６、４と変化していく。

３回目のリフレッシュインターバルに続いてＮ進カウンタ２０ａがリセットされるので、４回目以降のリフレッシュインターバルでは、１〜３回目のリフレッシュインターバルと同様のパターンを繰り返して変化する。従って、選択ワード線の総数の最大値は、図１１に示すように６本となり、上述した８回に比べて２本分だけ少なくなっている。これにより、リフレッシュ動作に伴うピーク電流を、概ね３／４に低減することができる。なお、図１１において、１回のリフレッシュ当たりの選択ワード線の総数の平均値は５回となるので、４バンク全てについて毎回２本ずつのワード線が選択される場合に比べ、リフレッシュ周期を１．２５倍に伸ばすことができる。

以上説明したように、第１実施形態又は第２実施形態を採用することにより、リフレッシュ対象の選択ワード線の総数を適切に設定し、リフレッシュ動作に伴う平均電流及びピーク電流をともに低減することができる。従って、ＤＲＡＭのリフレッシュ時に流れる電流を小さくし、かつピーク電流に起因するノイズの影響を抑えて信頼性を高め、ワード線用の昇圧回路等の回路規模を小さくすることができる。この場合、リフレッシュ周期をメモリセルの実力値に適合するように設定する一方で、リフレッシュインターバルごとの選択ワード線の総数が最適になるように変換される行アドレスのパターンを自在に設定することができる。

なお、上記各実施形態では、メモリセルアレイ１０が４つのバンクＡ、Ｂ、Ｃ、Ｄに区分される場合を説明したが、４つに限られることなくメモリセルアレイ１０がＭ個のバンクの区分される場合であっても広く本発明を適用することができる。また、リフレッシュカウンタ１３、２０の段数の設定や、そのうちのＫビットを含むＮ進カウンタの設定（Ｋ、Ｎの選択）は自在に変更することができる。

第１実施形態のＤＲＡＭの要部構成を示すブロック図である。第１実施形態におけるリフレッシュカウンタとシフトレジスタ部の構成を示す図である。第１実施形態において、Ｎ＝６の設定に対応するマルチ選択部の構成を示す図である。第１実施形態において、Ｎ＝６の設定に対応して実行されるリフレッシュ動作の推移を示す図である。第１実施形態において、Ｎ＝７の設定に対応するマルチ選択部の構成を示す図である。第１実施形態において、Ｎ＝７の設定に対応して実行されるリフレッシュ動作の推移を示す図である。第１実施形態において、Ｎ＝５の設定に対応するマルチ選択部の構成を示す図である。第１実施形態において、Ｎ＝５の設定に対応して実行されるリフレッシュ動作の推移を示す図である。第２実施形態のＤＲＡＭの要部構成を示すブロック図である。第２実施形態において、Ｎ＝３の設定に対応するリフレッシュカウンタとアドレス変換部の構成を示す図である。第２実施形態において、Ｎ＝３の設定に対応して実行されるリフレッシュ動作の推移を示す図である。

符号の説明

１０…メモリセルアレイ（バンクＡ、Ｂ、Ｃ、Ｄ）
１１…行デコーダ
１２…列デコーダ
１３、２０…リフレッシュカウンタ
１５ａ、２０ａ…Ｎ進カウンタ
１４…シフトレジスタ部
１５…マルチ選択部
１６…制御部
２１…アドレス変換部
１０１、１０２、１１１、１１２、１１３、１２１、１２２、２０１、２０２…ＮＡＮＤ回路
１０３、１０４、１１４、１１３、１２４、２０３、２０４…インバータ
１２３、２０３…ＯＲ回路
Ａ０〜Ａ１３…行アドレス
ＳＡ０、ＳＡ１、ＳＡ２、ＳＢ０、ＳＢ１、ＳＢ２、ＳＣ０、ＳＣ１、ＳＣ２、…アドレス信号

Claims

通常動作時に所定の間隔でリフレッシュ要求を受けたとき、行アドレスに基づき選択されるワード線を対象として順次リフレッシュを実行する半導体記憶装置であって、
Ｍ個のバンクに区分されたメモリセルアレイと、
前記リフレッシュ要求に応じて、リフレッシュ対象のワード線に対応するカウント値を順次出力するリフレッシュアドレスカウンタと、
前記カウント値を変換して、前記Ｍ個のバンクのうち少なくとも２個以上のバンクで互いに異なる行アドレスを供給する行アドレス変換手段と、
を備え、
複数のリフレッシュサイクルの少なくとも一つのリフレッシュサイクルにおいて、
前記リフレッシュアドレスカウンタ及び前記行アドレス変換手段により、前記Ｍ個のバンクのそれぞれにおける所定のワード線を対象としてリフレッシュするとともに、前記Ｍ個よりも少ないバンクにおける別のワード線を対象としてリフレッシュを行い、リフレッシュされる選択ワード線の総数Ｐが、Ｍ＜Ｐ＜２Ｍの関係となり、
前記リフレッシュアドレスカウンタの下位ＫビットがＮ進カウンタ（２＜Ｎ＜２のＫ乗）で構成され、前記Ｎ進カウンタの出力を前記カウント値とし、
前記行アドレス変換手段は、少なくとも前記Ｋ個のシフトレジスタで構成され、
前記Ｋ個のシフトレジスタの各々は、前記Ｋビットのうちの１ビットを順次シフトするＭ−１段のシフトレジスタであり、前記Ｋ個のシフトレジスタにおける同位置のＫビットを各々の前記バンクに送出し、前記Ｍ個のバンクに対して１ずつ異なる前記行アドレスが供給される、ことを特徴とする半導体記憶装置。
前記Ｍ個のバンクは、各々が前記異なるアドレスでそれぞれＮ回繰り返されるＮパターンによって前記順次リフレッシュを行なう、ことを特徴とする請求項１に記載の半導体記憶装置。
前記Ｍ個のバンクのうち少なくとも２個以上のバンクで互いに異なる前記Ｎパターンに従って１本の選択ワード線又は２本の選択ワード線が同時にリフレッシュ対象とされる、ことを特徴とする請求項１に記載の半導体記憶装置。
通常動作時に所定の間隔でリフレッシュ要求を受けたとき、行アドレスに基づき選択されるワード線を対象として順次リフレッシュを実行する半導体記憶装置であって、
Ｍ個のバンクに区分されたメモリセルアレイと、
前記リフレッシュ要求に応じて、リフレッシュ対象のワード線に対応するカウント値を順次出力するリフレッシュアドレスカウンタと、
前記カウント値を変換して、前記Ｍ個のバンクのうち少なくとも２個以上のバンクで互いに異なる行アドレスを供給する行アドレス変換手段と、を備え、
複数のリフレッシュサイクルの少なくとも一つのリフレッシュサイクルにおいて、前記リフレッシュアドレスカウンタ及び前記行アドレス変換手段により、前記Ｍ個のバンクのそれぞれにおける所定のワード線を対象としてリフレッシュするとともに、前記Ｍ個よりも少ないバンクにおける別のワード線を対象としてリフレッシュを行い、リフレッシュされる選択ワード線の総数Ｐが、Ｍ＜Ｐ＜２Ｍの関係となり、
前記リフレッシュアドレスカウンタの下位ＫビットがＮ進カウンタ（２＜Ｎ＜２のＫ乗）で構成され、前記Ｎ進カウンタの出力を前記カウント値とし、
前記下位Ｋビットに対応する前記行アドレスの所定のビットが縮退可能に構成され、
前記行アドレス変換手段は、前記所定のビットの０と１いずれか一方の行アドレスに対応する１本のワード線を対象とするリフレッシュと、前記所定のビットが縮退されて０と１双方の行アドレスに対応する２本のワード線を対象とするリフレッシュと、を切り替え可能であり、
前記行アドレス変換手段は、
前記リフレッシュアドレスカウンタの下位Ｋビットがそれぞれ入力されるＫ個のシフトレジスタが並列配置されたシフトレジスタ部と、
各々の前記Ｍ個のバンクに付随し、前記シフトレジスタ部のＫ個のシフトレジスタの所定位置から出力されるＫビットのアドレス信号に基づき、前記Ｍ個のバンクのうち少なくとも２個以上のバンクで異なるＮパターンに従って前記１本の選択ワード線又は前記２本の選択ワード線に対応する行アドレスを前記バンクに供給するＭ個のマルチ選択部と、
を含み、
前記Ｋ個のシフトレジスタの各々は、前記Ｋビットのうちの１ビットを順次シフトするＭ−１段のシフトレジスタであり、前記Ｋ個のシフトレジスタにおける同位置のＫビットを各々の前記バンクに送出し、前記Ｍ個のバンクに対して１ずつ異なる行アドレスが供給される、ことを特徴とする半導体記憶装置。
前記アドレス変換手段は、
前記リフレッシュアドレスカウンタの下位Ｋビットに基づいて、前記Ｍ個のバンクにおいて前記所定のビットが同時に縮退されず少なくとも２個以上のバンクで互いに異なるＮパターンに従う行アドレスを生成する論理回路群から構成されることを特徴とする請求項４に記載の半導体記憶装置。
通常動作時に所定の間隔でリフレッシュ要求を受けたとき、行アドレスに基づき選択されるワード線を対象として順次リフレッシュを実行する半導体記憶装置であって、
Ｍ個のバンクに区分されたメモリセルアレイと、
前記リフレッシュ要求に応じて、リフレッシュ対象のワード線に対応するカウント値を順次出力するリフレッシュアドレスカウンタと、
前記カウント値を変換して、前記Ｍ個のバンクのうち少なくとも２個以上のバンクで互いに異なる行アドレスを供給する行アドレス変換手段と、
を備え、
前記所定の間隔で実行されるリフレッシュ動作の際、前記Ｍ個のバンクのうち少なくとも２個以上のバンクで互いに異なるパターンに従う所定数の選択ワード線が同時にリフレッシュ対象とされ、前記Ｍ個のバンクの全てに対して同時にリフレッシュ対象とされる前記選択ワード線の総数の最大値が２Ｍに満たないように制御され、
前記Ｍ個のバンクのうち少なくとも２個以上のバンクで互いに異なるパターンに従って１本の選択ワード線又は２本の選択ワード線が同時にリフレッシュ対象とされ、
前記リフレッシュアドレスカウンタの下位ＫビットがＮ進カウンタを構成し、
前記行アドレスの所定のビットが縮退可能に構成され、
前記行アドレス変換手段は、前記所定のビットの０と１いずれか一方の行アドレスに対応する１本のワード線を対象とするリフレッシュと、前記所定のビットが縮退されて０と１双方の行アドレスに対応する２本のワード線を対象とするリフレッシュと、を切り替え可能であり、
前記行アドレス変換手段は、
前記リフレッシュアドレスカウンタの下位Ｋビットがそれぞれ入力されるＫ個のシフトレジスタが並列配置されたシフトレジスタ部と、
各々の前記Ｍ個のバンクに付随し、前記シフトレジスタ部のＫ個のシフトレジスタの所定位置から出力されるＫビットのアドレス信号に基づき、前記Ｍ個のバンクのうち少なくとも２個以上のバンクで異なるパターンに従って前記１本の選択ワード線又は前記２本の選択ワード線に対応する行アドレスを前記バンクに供給するＭ個のマルチ選択部とを含み、
前記Ｋ個のシフトレジスタの各々は、前記Ｋビットのうちの１ビットを順次シフトするＭ−１段のシフトレジスタであり、前記Ｋ個のシフトレジスタにおける同位置のＫビットを各々の前記バンクに送出し、前記Ｍ個のバンクに対して１ずつ異なる行アドレスが供給されることを特徴とする半導体記憶装置。