KR20130084369A - 메모리 장치, 이의 동작 방법, 및 상기 메모리 장치를 포함하는 장치 - Google Patents

메모리 장치, 이의 동작 방법, 및 상기 메모리 장치를 포함하는 장치 Download PDF

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KR20130084369A
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Abstract

메모리 장치의 동작 방법이 개시된다. 상기 메모리 장치의 동작 방법은 모드 레지스터 라이팅 명령에 응답하여 복수의 뱅크들 중 적어도 어느 하나를 마스킹하는 단계, 및 제1퍼 뱅크 리프레시 명령에 응답하여 상기 마스킹되지 않은 뱅크들 중 어느 하나에 포함된 복수의 로우들에 대해 리프레시 동작을 수행하는 단계를 포함한다.

Description

메모리 장치, 이의 동작 방법, 및 상기 메모리 장치를 포함하는 장치 {Memory device, method for operating the same, and apparatus including the same}
본 발명의 개념에 따른 실시 예는 메모리 장치에 관한 것으로, 특히 뱅크당 복수의 로우들에 대해 리프레시(refresh) 동작을 수행할 수 있는 메모리 장치, 이의 동작 방법, 및 상기 메모리 장치를 포함하는 장치에 관한 것이다.
메모리 장치는 데이터를 저장하기 위해 전자 장치에 널리 사용된다.
상기 메모리 장치가 DRAM(dynamic random access memory)으로 구현될 때, 상기 메모리 장치는 복수의 뱅크들을 포함한다. 상기 복수의 뱅크들 각각은 복수의 로우들(또는 복수의 워드 라인들), 복수의 비트 라인들, 및 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다.
DRAM에서 리프레시 동작은 주기적으로 수행되어야 한다. 상기 DRAM에서, 상기 리프레시 동작은 모든 로우에 대해 로우 접근(a row access)을 의미한다.
상기 리프레시 동작마다 하나의 로우에 대해 상기 리프레시 동작이 수행될 때, 리프레시 명령들 사이의 평균 시간은 증가될 필요가 있다. 이는 상기 DRAM을 제어하는 메모리 컨트롤러가 상기 DRAM으로 출력하는 리프레시 명령들의 횟수를 줄일 수 있기 때문이다.
본 발명이 이루고자 하는 기술적인 과제는 뱅크당 복수의 로우들에 대해 리프레시 동작을 수행할 수 있는 메모리 장치, 이의 동작 방법, 및 상기 메모리 장치를 포함하는 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 모드 레지스터 라이팅 명령에 응답하여 복수의 뱅크들 중 적어도 어느 하나를 마스킹하는 단계, 및 제1퍼 뱅크 리프레시 명령에 응답하여 상기 마스킹되지 않은 뱅크들 중 어느 하나에 포함된 복수의 로우들에 대해 리프레시 동작을 수행하는 단계를 포함한다.
실시 예에 따라, 제2퍼 뱅크 리프레시 명령이 입력되더라도 상기 마스킹된 뱅크에서 상기 리프레시 동작이 수행되지 않는다.
상기 마스킹된 뱅크는 모드 레지스터 설정에 따라 결정된다.
상기 모드 레지스터 라이팅 명령은 클럭 신호의 상승 에지에서 클럭 인에이블 신호가 연속해서 하이 레벨, 칩 선택 신호가 로우 레벨, 및 복수의 명령/주소 신호들 각각이 로우 레벨이다.
상기 제1퍼 뱅크 리프레시 명령은 클럭 신호의 상승 에지에서 클럭 인에이블 신호가 연속해서 하이 레벨, 칩 선택 신호가 로우 레벨, 제1명령/주소 신호가 로우 레벨, 제2명령/주소 신호가 로우 레벨, 제3명령/주소 신호가 하이 레벨, 및 제4명령/주소 신호가 로우 레벨이다.
본 발명의 실시 예에 따른 메모리 장치는 각각이 복수의 로우들을 포함하는 복수의 뱅크들, 및 클럭 신호, 클럭 인에이블 신호, 칩 선택 신호, 및 복수의 명령/주소 신호들에 따라 상기 모드 레지스터 라이트 명령와 제1퍼 뱅크 리프레시 명령을 이슈하는 커맨드 디코더를 포함한다.
상기 모드 레지스터 라이트 명령에 응답하여 상기 복수의 뱅크들 중 적어도 어느 하나가 마스킹될 때, 상기 제1퍼 뱅크 리프레시 명령에 응답하여 상기 마스킹되지 않은 뱅크들 중 제1뱅크에 포함된 복수의 로우들에서 리프레시 동작이 수행된다.
실시 예에 따라, 상기 메모리 장치는 상기 제1퍼 뱅크 리프레시 명령에 응답하여 상기 제1뱅크에서 제2뱅크로 스위칭하기 위한 뱅크 컨트롤 로직을 더 포함할 수 있다.
실시 예에 따라 상기 메모리 장치는 상기 제1퍼 뱅크 리프레시 명령에 응답하여 상기 복수의 로우들을 카운트하기 위한 리프레시 카운터를 더 포함할 수 있다.
상기 커맨드 디코더는 상기 마스킹된 뱅크를 설정하기 위한 모드 레지스터를 포함한다.
실시 예에 따라, 상기 커맨드 디코더가 상기 제2퍼 뱅크 리프레시 명령을 더 이슈할 때, 상기 마스킹된 뱅크에서 상기 리프레시 동작이 수행되지 않는다.
상기 모드 레지스터 라이팅 명령은 상기 클럭 신호의 상승 에지에서 상기 클럭 인에이블 신호가 연속해서 하이 레벨, 상기 칩 선택 신호가 로우 레벨, 및 상기 복수의 명령/주소 신호들 중 4개가 로우 레벨이다.
상기 퍼 뱅크 리프레시 명령은 상기 클럭 신호의 상승 에지에서 상기 클럭 인에이블 신호가 연속해서 하이 레벨, 상기 칩 선택 신호가 로우 레벨, 상기 복수의 명령/주소 신호들 중 3개가 로우 레벨, 및 상기 복수의 명령/주소 신호들 중 1개가 하이 레벨이다.
본 발명의 실시 예에 따른 메모리 모듈은 상기 적어도 어느 하나의 메모리 장치를 포함하는 적어도 어느 하나의 랭크를 포함한다.
상기 메모리 모듈은 DIMM(dual in-line memory module), 듀얼 인-라인 패키지(dual in-line package) 메모리, SIPP(single in-line pin package) 메모리, SIMM(single in-line memory module), DIMM(dual in-line memory module), 또는 SO-DIMM(small outline DIMM)이다.
본 발명의 실시 예에 따른 메모리 장치와 이의 동작 방법은 뱅크당 복수의 로우들에 대해 리프레시 동작을 수행함으로써 리프레시 명령들 사이의 평균 시간을 증가시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 메모리 시스템의 측면도를 나타낸다.
도 3은 도 1에 도시된 메모리 장치의 블록도를 나타낸다.
도 4는 도 3에 도시된 메모리 장치의 동작을 설명하기 위한 타이밍도의 일 실시 예를 나타낸다.
도 5는 도 3에 도시된 메모리 장치의 동작을 설명하기 위한 타이밍도의 다른 실시 예를 나타낸다.
도 6은 도 3에 도시된 메모리 장치의 동작을 설명하기 위한 흐름도이다.
도 7은 본 발명의 다른 실시 예에 메모리 시스템의 블록도를 나타낸다.
도 8은 도 1에 도시된 메모리 장치를 포함하는 멀티-칩 패키지의 실시 예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수개의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템의 블록도를 나타내고, 도 2는 도 1에 도시된 메모리 시스템의 측면도를 나타낸다.
도 1과 도 2를 참조하면, 메모리 시스템(1 또는 1')은 복수의 메모리 모듈들 (3과 5)과 메모리 컨트롤러(90)를 포함한다.
실시 예에 따라, 복수의 메모리 모듈들(3과 5) 각각은 DIMM(dual in-line memory module)으로 구현될 수 있다. 다른 실시 예에 따라, 복수의 메모리 모듈들 (3과 5) 각각은 DIP(dual inline package(DIP)) 메모리 모듈, SIPP(single inline pin package) 메모리 모듈, SIMM(single in-line memory module), 또는 SO-DIMM (small outline DIMM)으로 구현될 수 있다.
복수의 메모리 모듈들(3과 5) 각각은 복수의 랭크들(Rank0와 Rank1, 및 Rank2와 Rank3)을 포함한다.
복수의 랭크들(Rank0와 Rank1, 및 Rank2와 Rank3) 각각은 복수의 메모리 장치들(10-1, 10-2,..., 및 10-m; m은 자연수)을 포함한다. 예컨대, 복수의 메모리 장치들(10-1, 10-2,..., 및 10-m; 총괄적으로 10) 각각은 DRAM(dynamic random access memory)으로 구현될 수 있다. 그러나 본 발명의 개념은 메모리의 종류에 한정하는 것은 아니다.
도 3은 도 1에 도시된 메모리 장치의 블록도를 나타낸다.
도 1 내지 도 3을 참조하면, 도 3에 도시된 메모리 장치(10)는 도 1에 도시된 복수의 메모리 장치들(10-1~10-m) 중의 어느 하나를 예시적으로 나타낸다.
메모리 장치(10)는 컨트롤 로직(control logic; 20), 리프레시 카운터 (refresh counter; 31), 로우 멀티플렉서(row multiplexer; 33), 복수의 로우 버퍼들(row buffers; 35), 복수의 로우 디코더들(row decoders; 37), 뱅크 컨트롤 유닛 (39), 복수의 컬럼 버퍼들(column buffers; 41), 복수의 컬럼 디코더들(column decoders; 43), 복수의 뱅크들(50), 입/출력 게이트(55), 출력 드라이버(output driver; 57), 및 입력 버퍼(59)를 포함한다.
컨트롤 로직(20)은 복수의 신호들(CK, CKE, CS#, 및 CAn)에 응답하여 각 구성 요소(elements; 31, 33, 39, 및 41)를 제어한다.
상기 기호 "#"은 로우 활성화(low activation)를 의미한다. 클럭 신호(CK)와 클럭 인에이블 신호(clock enable signal(CKE))는 클럭 드라이버(미도시)로부터 출력될 수 있다.
칩 인에이블 신호(chip enable signal; CS#)와 복수의 명령/주소 신호들 (command/address signals; CAn; 0과 양의 정수)은 메모리 컨트롤러(90)로부터 출력될 수 있다.
컨트롤 로직(20)은 모드 레지스터(mode register(MR); 21)와 커맨드 디코더 (command decoder; 23)를 포함한다.
모드 레지스터(21)는 메모리 장치(10)의 다양한 동작 모드들을 제어하기 위한 제어 비트들을 저장한다. 예컨대, 모드 레지스터(21)는 복수의 뱅크들(50) 중 적어도 어느 하나를 마스킹(masking)하기 위한 제어 비트들을 저장할 수 있다.
커맨드 디코더(23)는 복수의 신호들(CKE, CS#, 및 CAn)을 디코딩하고, 디코딩 결과에 따라 각 구성 요소(31, 33, 39, 및 41)를 제어하기 위한 명령 및/또는 주소를 생성한다.
예컨대, 표 1과 같이, 이전 클락 신호(CK(n-1))의 상승 에지와 현재 클락 신호(CK(n))의 상승 에지 각각에서 클럭 인에이블 신호(CKE)가 하이 레벨이고, 칩 선택 신호(CS#)가 로우 레벨이고, 복수의 명령/주소 신호들(CA0~CA9) 중에서 4개의 명령/주소 신호들(CA0~CA3) 각각이 로우 레벨일 때, 커맨드 디코더(20)는 복수의 뱅크들(50) 중에서 적어도 어느 하나를 마스킹(masking)하는 모드 레지스터 라이팅 명령(mode register writing command (MRW))을 출력 또는 이슈(issue)한다. 이를 정리하면 표 1과 같다.
명령 CKE CS# CA0 CA1 CA2 CA3 CA4 CA5 CA6 CA7 CA8 CA9 CK EDGE
CK(n-1) CK(n)
L
L
L
L
L
MA0
MA1
MA2
MA3
MA4
MA5		 상승 에지
MRW H H
여기서, CKE와 CS# 각각은 SDR(single data rate) 명령 핀들 각각으로 입력되고, 10개의 명령/주소 신호들(CA0~CA9) 각각은 DDR CA(double data rate cammand address) 핀들 각각으로 입력될 때, 'MRW'는 모드 레지스터 라이팅 명령을 나타내고, 'CK(n-1)'는 이전 클럭 신호를 나타내고, 'CK(n)'은 현재 클럭 신호를 나타내고, 'L'은 로우 레벨을 나타내고, 'MA0~MA5'은 모드 레지스터(21)를 인식하기 위한 비트들을 나타낸다.
모드 레지스터 라이팅 명령(MRW)이 이슈될 때, 복수의 뱅크들(50) 중 적어도 어느 하나(예컨대, Bank0)가 마스킹될 수 있다. 즉, 마스크된 뱅크(Bank0)에서, 리드 명령, 라이트 명령 또는 퍼 뱅크 리프레시 명령은 수행되지 않고 스킵(skip)된다.
복수의 뱅크들(50) 각각의 마스킹은 모드 레지스터(21)의 제어 비트들에 따라 결정될 수 있다. 예컨대 표 2와 같이, 이전 클락 신호(CK(n-1))의 상승 에지와 현재 클락 신호(CK(n))의 상승 에지 각각에서 클럭 인에이블 신호(CKE)가 하이 레벨이고, 칩 선택 신호(CS#)가 로우 레벨일 때, 상기 제어 비트들은 클럭 신호(CK)의 하강 에지에서 복수의 명령/주소 신호들에 따라 설정될 수 있다.
명령 CKE
 CS# CA0 CA1 CA2 CA3 CA4 CA5 CA6 CA7 CA8 CA9 CK EDGE
CK(n-1) CK(n)
L
MA6
MA7
OP0
OP1
OP2
OP3
OP4
OP5
OP6
OP7		 하강 에지
MRW H H
여기서, 'MRW'는 모드 레지스터 라이팅 명령을 나타내며, 'CK(n-1)'는 이전 클럭 신호를 나타내고, 'CK(n)'은 현재 클럭 신호를 나타내고, 'H'는 하이 레벨을 나타내고, 'L'은 로우 레벨을 나타내고, 'MA6-MA7'은 모드 레지스터(21)를 인식하기 위한 비트들을 나타내고, 'OP0~OP7'은 제어 비트들을 나타낸다.
여기서 제어 비트가 제1값, 예컨대 '0'을 가질 때, 대응되는 뱅크는 마스크되지 않음(unmasking)을 나타내고, 제어 비트가 제2값, 예컨대 '1'을 가질 때, 대응되는 뱅크는 마스킹을 나타낸다.
예컨대, 제어 비트들이 '00000001'일 때 제1뱅크는 마스킹된다. 또한, 상기 제어 비트들이 '10000000'일 때 제8뱅크는 마스킹된다. 즉, 제어 비트들이 k-비트로 구현될 때, 각 비트의 값은 대응되는 뱅크의 마스킹 또는 마스크되지 않음을 나타낸다.
표 3과 같이, 이전 클락 신호(CK(n-1))의 상승 에지와 현재 클락 신호 (CK(n))의 상승 에지 각각에서 클럭 인에이블 신호(CKE)가 하이 레벨이고, 칩 선택 신호(CS#)가 로우 레벨이고, 복수의 명령/주소 신호들(CA0~CA9) 중에서 복수의 명령/주소 신호들(CA0, CA1, 및 CA3) 각각이 로우 레벨이고 제3명령/주소 신호(CA2)가 하이 레벨일 때, 커맨드 디코더(20)는 퍼 뱅크 리프레시 명령(per bank refresh command(PBR))을 출력 또는 이슈한다.

명령		 CKE
 CS# CA0 CA1 CA2 CA3 CA4 CA5 CA6 CA7 CA8 CA9 CK EDGE
CK(n-1) CK(n)
L
L
L
H
L
x
x
x
x
x
x		 상승에지
PBR H H
여기서, 'PBR'은 퍼 뱅크 리프레시 명령을 나타내며, 'x'는 '돈케어(don't care)'를 나타낸다. 표 3에서, 제1명령/주소 신호(CA0), 제2명령/주소 신호(CA1) 및 제4명령/주소 신호(CA3) 각각은 로우 레벨이고 제3명령/주소 신호(CA2)는 하이 레벨이다.
퍼 뱅크 리프레시 명령(PBR)에 따라 뱅크 컨트롤 유닛(39)에 의해 스케쥴 (schedule)되는 뱅크(예컨대, Bank0)에서 리프레시 동작이 수행될 수 있다.
뱅크 컨트롤 로직(39)은 순차적 라운드-로빈(sequential round-robin) 방식에 따라 복수의 뱅크들(50) 각각을 선택할 수 있다. 즉, 복수의 뱅크들(50)의 수가 8일 때, 뱅크 컨트롤 로직(39)은 "0-1-2-3-4-5-6-7-0-1...."의 순서로 복수의 뱅크들(50)을 선택 또는 전환할 수 있다. 상기 숫자는 메모리 장치(10)에 구현된 뱅크의 번호를 의미할 수 있다. 실시 예에 따라 메모리 장치(10)에 구현되는 뱅크들 (50)의 수는 달라질 수 있다.
리프레시 카운터(31)는 리프레시 명령을 수행하기 위해 퍼 뱅크 리프레시 명령(PBR)에 응답하여 로우 어드레스를 생성한다. 즉, 퍼 뱅크 리프레시 명령(PBR)에 응답하여, 뱅크 컨트롤 로직(39)은 리프레시 명령을 수행하기 위한 뱅크가 다른 뱅크로 전환되기 이전에 복수의 뱅크들(50) 중에서 어느 하나에 포함된 로우들을 카운트한다.
로우 멀티플렉서(33)는 선택 신호(미도시)에 응답하여 리프레시 카운터(31)에 의해 생성된 로우 어드레스와 컨트롤 로직(20)으로부터 출력되는 로우 어드레스 중에서 어느 하나를 선택한다. 리프레시 동작이 수행될 때, 로우 멀티플렉서(33)는 리프레시 카운터(31)에 의해 카운트된 로우 어드레스를 선택한다. 라이트 동작 또는 리드 동작이 수행될 때, 로우 멀티플렉서(33)는 컨트롤 로직(20)으로부터 출력된 로우 어드레스를 선택한다.
복수의 로우 버퍼들(35) 각각은 로우 멀티플렉서(33)로부터 출력되는 로우 어드레스를 임시로 저장한다.
복수의 로우 디코더들(37) 중에서 뱅크 컨트롤 로직(39)에 의해 스위치된 뱅크에 대응되는 제1로우 디코더는 복수의 로우 버퍼들(35) 중에서 상기 제1로우 디코더에 대응되는 제1로우 버퍼로부터 출력된 로우 어드레스를 디코딩하고, 디코딩 결과에 따라 복수의 로우들(또는 워드 라인들) 중에서 어느 하나의 로우(또는 워드 라인)를 선택한다.
복수의 뱅크들(50) 각각은 뱅크(Bank0) 내지 뱅크(Bank7)로 라벨(label)된 복수의 메모리 셀 어레이들(51)과, 복수의 감지 증폭기들(sense amplifiers; 53)을 포함한다.
복수의 메모리 셀 어레이들(51) 각각은 복수의 워드 라인들(또는 로우들), 복수의 비트 라인들(또는 컬럼들), 및 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다.
각 감지 증폭기(53)는 각 비트 라인의 전압 변화를 감지하고 증폭한다.
복수의 컬럼 버퍼들(41) 각각은 컨트롤 로직(20)으로부터 출력되는 컬럼 어드레스를 임시 저장한다.
복수의 컬럼 디코더들(43) 중에서 뱅크 컨트롤 로직(39)에 의해 스위치된 뱅크에 대응되는 제1컬럼 디코더는 복수의 컬럼 버퍼들(41) 중에서 상기 제1컬럼 디코더와 대응되는 제1컬럼 버퍼로부터 출력된 컬럼 어드레스를 디코딩하고, 디코딩 결과에 따라 복수의 칼럼 선택 신호들을 발생한다.
입/출력 게이트(55)는 복수의 컬럼 디코더들(43) 중에서 어느 하나로부터 출력된 복수의 칼럼 선택 신호들에 따라 데이터 또는 신호들을 감지 증폭기(53), 출력 드라이버(57) 또는 입력 버퍼(59)로 전송한다.
라이트 동작 동안, 입/출력 게이트(55)는 복수의 컬럼 디코더들(43) 중에서 어느 하나로부터 출력된 복수의 칼럼 선택 신호들에 따라 입력 버퍼(59)로부터 수신된 데이터(DQi; i는 자연수)를 드라이버(미도시)를 통해 복수의 메모리 셀 어레이들(51)로 전송한다.
또한, 리드 동작 동안, 입/출력 게이트(55)는, 복수의 컬럼 디코더들(43) 중에서 어느 하나로부터 출력된 복수의 칼럼 선택 신호들에 따라, 감지 증폭기(53)에 의하여 감지 증폭된 복수의 신호들을 데이터로서 출력 드라이버(57)로 전송한다. 출력 드라이버(57)는 데이터(DQi)를 메모리 컨트롤러(90)로 출력한다.
도 4는 도 3에 도시된 메모리 장치의 동작을 설명하기 위한 타이밍도의 일 실시 예를 나타낸다.
도 3과 도 4를 참조하면, 모드 레지스터 라이팅 명령에 응답하여 복수의 뱅크들(50) 중에서 뱅크들(Bank1과 Bank3)이 마스킹되었다고 가정한다.
커맨드 디코더(23)는 클락 신호(CK)의 에지에 따라 복수의 신호들(CKE, CS#, 및 CAn)을 디코딩하고, 디코딩 결과에 따라 명령(CMD)을 생성한다.
명령(CMD)은 프리차지(precharge) 명령(PRE), 제1퍼 뱅크 리프레시 명령 (PBR0), 제2퍼 뱅크 리프레시 명령(PBR1), 제3퍼 뱅크 리프레시 명령(PBR2), 및 액티베이트(activate) 명령(ACT)이다.
표 4와 같이, 프리차지 명령(PRE)은 활성화된 뱅크(예컨대, Bank0)를 소정의 전압으로 프리차지하기 위해 사용된다. 프리차지 명령(PRE)은 제1시점(T0)을 기준으로 이전 클럭 신호(CK(n-1))의 상승 에지와 현재 클럭 신호(CK(n))의 상승 에지 각각에서 클럭 인에이블 신호(CKE)가 하이 레벨, 칩 선택 신호 (CS#)가 로우 레벨, 복수의 명령/주소 신호들(CA0~CA9) 중에서 3개의 명령/주소들(예컨대, CA0, CA1, 및 CA3) 각각이 하이 레벨이고, 복수의 명령/주소 신호들(CA0~CA9) 중에서 어느 하나의 명령/주소(예컨대, CA2)가 로우 레벨일 때, 커맨드 디코더(23)는 복수의 신호들(CKE, CS#, 및 CAn)을 디코딩하고, 디코딩 결과에 따라 프리차지 명령(PRE)을 생성한다.
명령 CKE CS# CA0 CA1 CA2 CA3 CA4 CA5 CA6 CA7 CA8 CA9 CK EDGE
CK(n-1) CK(n)
L
H
H
L
AB
x
x
x
BA0
BA1
BA2		 상승 에지
PRE H H
여기서, 'PRE'은 프리차지 명령을 나타내며, 'AB'는 플래그를 나타내며, 'BA0~BA2'는 뱅크 주소 비트들을 나타낸다. 'AB'와 'BA0~BA2'는 복수의 뱅크들(50) 중에서 어떤 뱅크를 프리차지할 것인지를 결정하는데 사용된다.
예컨대, 'AB'의 비트가 '1'일 때, 'BA0~BA2'의 비트들과 관계없이 모든 뱅크들(50)이 프리차지된다. 'AB'의 비트가 '0'이고, 'BA0~BA2'의 각 비트가 모두 '0'일 때, 제1뱅크(Bank0)가 프리차지되며, 'AB'의 비트가 '0'이고, 'BA0~BA2' 각 비트가 '0, 0, 및 1'일 때, 제2뱅크(Bank1)가 프리차지된다. 표 4에서, 제1명령/주소 신호(CA0)와 제2명령/주소 신호(CA1) 각각은 하이 레벨이고, 제3명령/주소 신호 (CA2)는 로우 레벨이다.
제1퍼 뱅크 리프레시 명령(PBR0)은 제2시점(T1)에서 클럭 신호(CK)의 상승 에지에서 생성된다. 제1퍼 뱅크 리프레시 명령(PBR0)에 응답하여, 제1뱅크(Bank0)에 포함된 복수의 로우들(ROW1과 ROW2)이 리프레시된다. 복수의 로우들(ROW1과 ROW2)은 복수의 로우 디코더들(37) 중에서 제1뱅크(Bank0)에 대응되는 로우 디코더에 의해 복수의 로우 어드레스 신호들(RA0~RA13)을 디코딩하고 디코딩 결과에 따라 선택된 워드 라인이다.
제1퍼 뱅크 리프레시 명령(PBR0)에 응답하여, 제1뱅크(Bank0)에서 리프레시 동작이 수행된다. 그 후, 뱅크 컨트롤 유닛(39)은 제1뱅크(Bank0)에서 제2뱅크 (Bank1)로 스위칭한다.
제2퍼 뱅크 리프레시 명령(PBR1)은 제3시점(T2)에서 클럭 신호(CK)의 상승 에지에서 생성된다. 제2뱅크(Bank1)는 모드 레지스터 라이팅 명령에 의해 마스크되었으므로, 제2뱅크(Bank1)는 리프레시되지 않는다. 즉, 제2뱅크(Bank1)는 스킵된다. 이때 'X'는 스킵을 의미한다.
뱅크 컨트롤 유닛(39)은 제2뱅크(Bank1)에서 제3뱅크(Bank2)로 스위칭한다.
제3퍼 뱅크 리프레시 명령(PBR2)은 제4시점(T3)에서 클럭 신호(CK)의 상승 에지에서 생성된다. 제3퍼 뱅크 리프레시 명령(PBR2)에 응답하여, 제3뱅크(Bank2)에 포함된 복수의 로우들(ROW3과 ROW4)이 리프레시된다.
제3퍼 뱅크 리프레시 명령(PBR2)에 응답하여, 제3뱅크(Bank2)에서 리프레시 동작이 수행된 후, 뱅크 컨트롤 유닛(39)은 제3뱅크(Bank2)에서 제4뱅크(Bank3)로 스위칭한다.
액티베이트 명령(ACT)은 리드 동작 또는 라이트 동작이 실행되기 전에 적용 (applied)되어야 한다. 액티베이트 명령(ACT)에 응답하여, 복수의 뱅크들(50) 중 적어도 어느 하나(예컨대, Bank2)의 로우(ROW5)가 활성화된다.
표 5와 같이, 액티베이트 명령(ACT)은 제5시점(T4)을 기준으로 이전 클럭 신호(CK(n-1))의 상승 에지와 현재 클럭 신호(CK(n))의 상승 에지 각각에서 클럭 인에이블 신호(CKE)가 하이 레벨, 칩 선택 신호(CS#)가 로우 레벨, 복수의 명령/주소 신호들(CA0~CA9) 중 어느 하나(CA1)가 하이 레벨이고, 복수의 명령/주소 신호들(CA0~CA9) 중 다른 하나(CA0)가 로우 레벨일 때, 커맨드 디코더(23)는 복수의 신호들(CKE, CS#, 및 CAn)을 디코딩하고, 디코딩 결과에 따라 액티베이트 명령(ACT)을 생성한다.
명령 CKE CS# CA0 CA1 CA2 CA3 CA4 CA5 CA6 CA7 CA8 CA9 CK EDGE
CK(n-1) CK(n)
L
L
H
R8
R9
R10
R11
R12
BA0
BA1
BA2		 상승 에지
ACT H H
여기서, 여기서, 'ACT'은 액티베이트 명령을 나타내며, 'R8~R12'는 로우 어드레스 비트들을 나타내며, 'BA0~BA2'는 뱅크 어드레스 비트들을 나타낸다. 'BA0~BA2'는 복수의 뱅크들(50) 중 어느 하나를 선택하는데 사용된다. 'R8~R12'는 선택된 뱅크에서 어떤 로우를 활성화시킬지를 결정하는데 사용된다.
표 5에서, 제1명령/주소 신호(CA0)는 로우 레벨이고, 제2명령/주소 신호 (CA1)은 하이 레벨이다.
도 5는 도 3에 도시된 메모리 장치의 동작을 설명하기 위한 타이밍도의 다른 실시 예를 나타낸다.
도 3과 도 5를 참조하면, 메모리 장치(10)는 리프레시 윈도우 시간(tREFW) 이내에 최소한의 퍼 뱅크 리프레시 명령들(PBR1~PBRp; p는 자연수)을 요구한다.
모드 레지스터 라이팅 명령에 응답하여 복수의 뱅크들(50) 중에서 뱅크들 (Bank2, Bank4, Bank5, 및 Bank6)이 마스킹되었다고 가정한다.
복수의 퍼 뱅크 리프레시 명령들(PBR0~PBRp) 각각에 응답하여 복수의 뱅크들 (50) 중에서 나머지 뱅크들(Bank0, Bank1, Bank3, 및 Bank7) 각각에 포함된 복수의 로우들이 리프레시된다.
여기서 'X'는 퍼 뱅크 리프레시 명령이 스킵됨을 의미한다. 즉, 뱅크들 (Bank2, Bank4, Bank5, 및 Bank6)에서, 퍼 뱅크 리프레시 명령이 수행되지 않는다.
스킵되는 퍼 뱅크 리프레시 명령에 의해, 리프레시 명령들(예컨대, PBR0와 PBR1) 사이의 평균 시간(tREFI)이 증가될 수 있다.
리프레시 명령들(예컨대, PBR0와 PBR1) 사이의 평균 시간(tREFI)이 증가됨에 따라, 메모리 컨트롤러(90)는 리프레시 명령들의 이슈 횟수를 줄일 수 있다.
도 6은 도 3에 도시된 메모리 장치의 동작을 설명하기 위한 흐름도이다.
도 3부터 도 6을 참조하면, 메모리 장치(10)는 모드 레지스터 라이팅 명령에 응답하여 복수의 뱅크들(50) 중에서 적어도 어느 하나(예컨대, Bank1)를 마스킹한다(S10).
메모리 장치(10)는, 제1퍼 뱅크 리프레시 명령에 응답하여, 마스킹되지 않은 뱅크들 중에서 어느 하나(예컨대, Bank0)에 포함된 복수의 로우들(ROW1과 ROW2)에 대해 리프레시 동작을 수행한다(S20).
리프레시 카운터(31)는, 상기 제1퍼 뱅크 리프레시 명령에 응답하여, 뱅크 컨트롤 로직(39)이 제2뱅크(예컨대, Bank1)로 스위칭하기 이전에 제1뱅크(Bank0)에 포함된 로우들을 카운트한다.
상기 제1퍼 뱅크 리프레시 명령이 수행된 후, 뱅크 컨트롤 로직(39)은 제1뱅크(Bank0)에서 제2뱅크(Bank1)로 스위칭한다.
도 7은 본 발명의 다른 실시 예에 메모리 시스템의 블록도를 나타낸다.
도 3과 도 7을 참조하면, 메모리 시스템(900)은 PC(personal computer), 태블릿(tablet) PC, 또는 이동용 컴퓨팅 장치(mobile computing device)로 구현될 수 있다. 메모리 시스템(900)은 메인 보드(940), 메인 보드(940)에 장착된 슬롯(920), 슬롯(920)에 삽입될 수 있는 메모리 모듈(910), 및 슬롯(920)을 통하여 메모리 모듈(910)에 장착된 복수의 메모리 장치들(10~10-m)의 동작을 제어할 수 있는 칩셋 (930), 복수의 메모리 장치들(10-1~10-m)과 통신하기 위한 프로세서(950)를 포함한다.
복수의 메모리 장치들(10-1~10-m) 각각은 도 3에 도시된 메모리 장치(10)일 수 있다.
도 7에서는 설명의 편의를 위해, 메모리 모듈(910)이 하나만 도시되었으나, 메모리 시스템(900)은 적어도 하나 이상의 메모리 모듈을 포함한다.
칩셋(930)은 프로세서(950)와 메모리 모듈(910) 사이에 데이터, 어드레스, 또는 제어 신호들을 주고 받기 위해 사용된다. 칩셋(930)은 메모리 컨트롤러(90)를 포함한다. 실시 예에 따라, 메모리 컨트롤러(90)는 프로세서(950)에서 구현될 수 있다.
도 8은 도 1에 도시된 메모리 장치를 포함하는 멀티-칩 패키지의 실시 예를 나타낸다.
도 3과 도 8을 참조하면, 멀티-칩 패키지(1200)는 회로 기판(1200-1), 예컨대 PCB(printed circuit board) 위에 형성된 메모리 컨트롤러(90)와 메모리 컨트롤러(90) 위에 형성된 복수의 메모리 장치들(10')을 포함한다. 복수의 메모리 장치들 (10') 각각은 도 3에 도시된 메모리 장치(10)로 구현될 수 있다.
메모리 컨트롤러(90)는 본딩 와이어들(1200-2)과 솔더 볼들(1200-3)을 통하여 외부 장치와 통신할 수 있다. 또한, 메모리 컨트롤러(90)와 복수의 메모리 장치들(10')은 복수의 본딩 와이어들(1200-4와 1200-5)을 통하여 통신할 수 있다.
도 8에서는 설명의 편의를 위하여 복수의 메모리 장치들(10')이 메모리 컨트롤러(90) 위에 형성된 예를 도시하였으나, 실시 예에 따라 복수의 장치들(10'과 90)의 구현 위치가 서로 바뀔 수 있다.
또한, 메모리 컨트롤러(90)와 복수의 메모리 장치들(10')은 복수의 본딩 와이어들(1200-4와 1200-5) 이외의 접속 수단을 통하여 서로 통신할 수 있고, 메모리 컨트롤러(90)와 솔더 볼들(1200-3)은 본딩 와이어들(1200-2) 이외의 접속 수단을 통하여 서로 접속될 수 있다. 상기 접속 수단은 수직 전기 소자(vertical electrical element), 예컨대 TSV(through silicon via)로 구현될 수도 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1; 메모리 시스템 37; 복수의 로우 디코더들
3; 메모리 모듈 39; 뱅크 컨트롤 유닛
5; 메모리 모듈 41; 복수의 컬럼 버퍼들
10; 메모리 장치 43; 복수의 컬럼 디코더들
20; 컨트롤 로직 50; 복수의 뱅크들
31; 리프레시 카운터 55; 입/출력 게이트
33; 로우 멀티플렉서 57; 드라이버
35; 복수의 로우 버퍼들 59; 수신기
90; 메모리 컨트롤러

Claims (10)

  1. 모드 레지스터 라이팅(mode register writing) 명령에 응답하여 복수의 뱅크들 중 적어도 어느 하나를 마스킹하는 단계; 및
    제1퍼 뱅크 리프레시(per bank refresh) 명령에 응답하여 상기 마스킹되지 않은 뱅크들 중 어느 하나에 포함된 복수의 로우들(rows per bank)에 대해 리프레시 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    제2퍼 뱅크 리프레시 명령이 입력되더라도, 상기 마스킹된 뱅크에서 상기 리프레시 동작이 수행되지 않는 메모리 장치의 동작 방법.
  3. 제1항에 있어서, 상기 마스킹된 뱅크는,
    모드 레지스터 설정에 따라 결정되는 메모리 장치의 동작 방법.
  4. 제1항에 있어서, 상기 모드 레지스터 라이팅 명령은,
    클럭 신호의 상승 에지에서 클럭 인에이블 신호가 연속해서 하이 레벨, 칩 선택 신호가 로우 레벨 및 복수의 명령/주소 신호들 각각이 로우 레벨이며,
    상기 제1퍼 뱅크 리프레시 명령은,
    클럭 신호의 상승 에지에서 클럭 인에이블 신호가 연속해서 하이 레벨, 칩 선택 신호가 로우 레벨, 제1명령/주소 신호가 로우 레벨, 제2명령/주소 신호가 로우 레벨, 제3명령/주소 신호가 하이 레벨 및 제4명령/주소 신호가 로우 레벨인 메모리 장치의 동작 방법.
  5. 각각이 복수의 로우들을 포함하는 복수의 뱅크들; 및
    클럭 신호, 클럭 인에이블 신호, 칩 선택 신호, 및 복수의 명령/주소 신호들에 따라 상기 모드 레지스터 라이트 명령와 제1퍼 뱅크 리프레시 명령을 이슈하는 커맨드 디코더(command decoder)를 포함하며,
    상기 모드 레지스터 라이트 명령에 응답하여 상기 복수의 뱅크들 중 적어도 어느 하나가 마스킹될 때, 상기 제1퍼 뱅크 리프레시 명령에 응답하여 상기 마스킹되지 않은 뱅크들 중 제1뱅크에 포함된 복수의 로우들에서 리프레시 동작이 수행되는 메모리 장치.
  6. 제5항에 있어서, 상기 메모리 장치는,
    상기 제1퍼 뱅크 리프레시 명령에 응답하여 상기 제1뱅크에서 제2뱅크로 스위칭하기 위한 뱅크 컨트롤 로직을 더 포함하는 메모리 장치.
  7. 제5항에 있어서, 상기 메모리 장치는,
    상기 제1퍼 뱅크 리프레시 명령에 응답하여 상기 복수의 로우들을 카운트하기 위한 리프레시 카운터를 더 포함하는 메모리 장치.
  8. 제5항에 있어서, 상기 커맨드 디코더는,
    상기 마스킹된 뱅크를 설정하기 위한 모드 레지스터를 포함하는 메모리 장치.
  9. 제5항에 있어서, 상기 커맨드 디코더가 상기 제2퍼 뱅크 리프레시 명령을 더 이슈할 때, 상기 마스킹된 뱅크에서 상기 리프레시 동작이 수행되지 않는 메모리 장치.
  10. 제5항에 있어서, 상기 모드 레지스터 라이팅 명령은,
    상기 클럭 신호의 상승 에지에서 상기 클럭 인에이블 신호가 연속해서 하이 레벨, 상기 칩 선택 신호가 로우 레벨, 및 상기 복수의 명령/주소 신호들 중 4개가 로우 레벨인 메모리 장치.
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