KR20190126622A - 모드레지스터제어회로를 포함하는 반도체시스템 - Google Patents

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KR20190126622A
KR20190126622A KR1020180050761A KR20180050761A KR20190126622A KR 20190126622 A KR20190126622 A KR 20190126622A KR 1020180050761 A KR1020180050761 A KR 1020180050761A KR 20180050761 A KR20180050761 A KR 20180050761A KR 20190126622 A KR20190126622 A KR 20190126622A
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Abstract

모드레지스터제어회로는 데이터로부터 마스킹신호를 생성하는 마스킹신호생성회로; 및 상기 마스킹신호에 응답하여 모드레지스터라이트펄스로부터 모드레지스터라이트동작을 제어하기 위한 저장제어펄스를 생성하는 저장제어펄스생성회로를 포함한다.

Description

모드레지스터제어회로를 포함하는 반도체시스템{SEMICONDUCTOR SYSTEM COMPRISING MODE REGISTER CONTROL CIRCUIT}
본 발명은 모드레지스터제어회로를 포함하는 반도체시스템에 관한 것이다.
반도체장치는 다양한 동작모드로 동작하기 위해 모드레지스터를 구비한다. 모드레지스터에는 레이턴시 및 버스트랭쓰(burst length)에 대한 정보 등이 저장된다. 반도체장치는 모드레지스터에 저장된 동작모드에 대한 정보를 이용하여 데이터 입출력동작을 수행할 수 있다.
본 발명은 모드레지스터 라이트동작을 제어할 수 있는 모드레지스터제어회로를 포함하는 반도체시스템을 제공한다.
이를 위해 본 발명은 데이터로부터 마스킹신호를 생성하는 마스킹신호생성회로; 및 상기 마스킹신호에 응답하여 모드레지스터라이트펄스로부터 모드레지스터라이트동작을 제어하기 위한 저장제어펄스를 생성하는 저장제어펄스생성회로를 포함하는 모드레지스터제어회로를 제공한다.
또한, 본 발명은 데이터버스 및 커맨드어드레스버스를 통해 데이터 및 커맨드어드레스를 출력하는 컨트롤러; 및 상기 데이터버스를 통해 입력된 상기 데이터로부터 마스킹신호를 생성하고, 상기 마스킹신호에 응답하여 모드레지스터라이트펄스로부터 모드레지스터라이트동작을 제어하기 위한 저장제어펄스를 생성하는 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 제1 데이터로부터 제1 마스킹신호를 생성하고, 제2 데이터로부터 제2 마스킹신호를 생성하는 마스킹신호생성회로; 상기 제1 및 제2 마스킹신호에 응답하여 모드레지스터라이트펄스로부터 모드레지스터라이트동작을 제어하기 위한 제1 저장제어펄스를 생성하는 제1 저장제어펄스생성회로; 및 상기 제1 및 제2 마스킹신호에 응답하여 상기 모드레지스터라이트펄스로부터 모드레지스터라이트동작을 제어하기 위한 제2 저장제어펄스를 생성하는 제2 저장제어펄스생성회로를 포함하는 모드레지스터제어회로를 제공한다.
본 발명에 의하면 데이터를 이용하여 마스킹신호를 생성하고, 마스킹신호를 이용하여 모드레지스터라이트동작의 수행 여부를 제어함으로써 모드레지스터라이트동작의 수행 타이밍을 용이하게 조절할 수 있는 효과가 있다.
또한, 본 발명에 의하면 다수의 반도체장치들을 포함하는 반도체시스템에 있어 반도체시스템에 포함된 반도체장치 별로 모드레지스터라이트동작의 수행 타이밍을 조절할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 모드레지스터제어회로의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 모드레지스터제어회로에 포함된 마스킹신호생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 모드레지스터제어회로에 포함된 저장제어펄스생성회로의 일 실시예에 따른 회로도이다.
도 4 및 도 5는 도 1에 도시된 모드레지스터제어회로의 동작을 설명하기 위한 타이밍도들이다.
도 6은 도 1 내지 도 5에서 설명한 모드레지스터제어회로가 적용된 반도체시스템의 구성을 도시한 블럭도이다.
도 7은 본 발명의 다른 실시예에 따른 모드레지스터제어회로의 구성을 도시한 블록도이다.
도 8은 도 7에 도시된 모드레지스터제어회로에 포함된 마스킹신호생성회로의 일 실시예에 따른 회로도이다.
도 9는 도 7에 도시된 모드레지스터제어회로에 포함된 제1 저장제어펄스생성회로의 일 실시예에 따른 회로도이다.
도 10은 도 7에 도시된 모드레지스터제어회로에 포함된 제2 저장제어펄스생성회로의 일 실시예에 따른 회로도이다.
도 11은 도 7 내지 도 10에서 설명한 모드레지스터제어회로가 적용된 반도체시스템의 구성을 도시한 블럭도이다.
도 12는 도 6 및 도 11에서 살펴본 반도체시스템들이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 모드레지스터제어회로(1)는 정보신호추출회로(11), 커맨드디코더(12), 마스킹신호생성회로(13), 저장제어펄스생성회로(14) 및 모드레지스터(15)를 포함할 수 있다.
정보신호추출회로(11)는 모드레지스터라이트펄스(MRWP)가 발생하는 경우 커맨드어드레스(CA<1:L>)로부터 정보신호(OP<1:M>)를 추출할 수 있다. 정보신호추출회로(11)에서 커맨드어드레스(CA<1:L>)로부터 정보신호(OP<1:M>)를 추출하는 방식은 실시예에 따라서 다양하게 설정될 수 있다. 예를 들어, 정보신호추출회로(11)는 모드레지스터라이트펄스(MRWP)가 발생할 때 커맨드어드레스(CA<1:L>)에 포함된 일부 비트들을 정보신호(OP<1:M>)로 선택하여 출력할 수 있다. 정보신호(OP<1:M>)는 데이터입출력동작에 이용되는 레이턴시 또는 버스트랭쓰(burst length)에 대한 정보를 포함할 수 있다. 커맨드어드레스(CA<1:L>)에 포함된 비트 수(L) 및 정보신호(OP<1:M>)에 포함된 비트 수(M)는 실시예에 따라서 다양하게 설정될 수 있다. 커맨드어드레스(CA<1:L>)에 포함된 비트 수(L)는 정보신호(OP<1:M>)에 포함된 비트 수(M)보다 크게 설정될 수 있다.
커맨드디코더(12)는 커맨드어드레스(CA<1:L>)를 디코딩하여 모드레지스터라이트펄스(MRWP)를 발생시킬 수 있다. 커맨드디코더(12)는 커맨드어드레스(CA<1:L>)에 포함된 일부 비트들이 기설정된 로직레벨조합을 갖는 경우 모드레지스터라이트펄스(MRWP)를 발생시킬 수 있다. 모드레지스터라이트펄스(MRWP)는 모드레지스터(15)에 정보신호(OP<1:M>)를 저장하는 모드레지스터라이트동작을 수행하기 위해 발생될 수 있다.
마스킹신호생성회로(13)는 데이터(DQ) 및 리셋신호(RST)에 응답하여 마스킹신호(MASKB)를 생성할 수 있다. 마스킹신호생성회로(13)는 리셋신호(RST)가 인에이블되는 경우 마스킹신호(MASKB)를 디스에이블된 상태로 초기화할 수 있다. 리셋신호(RST)는 초기화동작을 위해 인에이블될 수 있다. 마스킹신호생성회로(13)는 데이터(DQ)가 기설정된 로직레벨을 갖는 경우 인에이블되는 마스킹신호(MASKB)를 생성할 수 있다. 마스킹신호생성회로(13)의 구체적인 구성 및 동작은 도 2를 참고하여 후술한다.
저장제어펄스생성회로(14)는 모드레지스터라이트펄스(MRWP) 및 마스킹신호(MASKB)에 응답하여 저장제어펄스(SCNTP)를 생성할 수 있다. 저장제어펄스생성회로(14)는 마스킹신호(MASKB)가 디스에이블된 상태에서 모드레지스터라이트펄스(MRWP)가 발생하는 경우 저장제어펄스(SCNTP)를 발생시킬 수 있다. 저장제어펄스생성회로(14)는 마스킹신호(MASKB)가 인에이블되는 경우 저장제어펄스(SCNTP)의 발생을 차단할 수 있다. 저장제어펄스생성회로(14)의 구체적인 구성 및 동작은 도 3을 참고하여 후술한다.
모드레지스터(15)는 저장제어펄스(SCNTP)가 발생하는 경우 정보신호(OP<1:M>)를 저장할 수 있다. 모드레지스터(15)에 저장된 정보신호(OP<1:M>)는 레이턴시 또는 버스트랭쓰에 대한 정보를 설정하는 데 사용된다.
도 2를 참고하면 마스킹신호생성회로(13)는 초기화회로(131), 래치회로(132) 및 버퍼회로(133)를 포함할 수 있다.
초기화회로(131)는 NMOS 트랜지스터(N13)를 포함할 수 있다. NMOS 트랜지스터(N13)는 노드(nd131) 및 접지전압(VSS) 사이에 연결되어 리셋신호(RST)에 응답하여 턴온될 수 있다. 초기화회로(131)는 초기화동작 시 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 노드(nd131)를 로직로우레벨로 초기화할 수 있다. 래치회로(132)는 인버터들(IV131, IV132)을 포함할 수 있다. 인버터(IV131)는 노드(nd131)의 신호를 반전버퍼링하여 노드(nd132)로 출력할 수 있다. 인버터(IV132)는 노드(nd132)의 신호를 반전버퍼링하여 노드(nd131)로 출력할 수 있다. 래치회로(132)는 노드들(nd131, nd132)의 신호들을 래치할 수 있다. 버퍼회로(133)는 인버터들(IV133, IV134)을 포함할 수 있다. 버퍼회로(133)는 노드(nd132)의 신호를 버퍼링하여 마스킹신호(MASKB)로 출력할 수 있다.
마스킹신호생성회로(13)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 마스킹신호(MASKB)를 로직하이레벨로 디스에이블된 상태로 초기화할 수 있다. 본 실시예에서 리셋신호(RST)는 로직하이레벨로 인에이블되도록 설정되었지만 실시예에 따라서 리셋신호(RST)가 로직로우레벨로 인에이블되도록 설정될 수 있다. 본 실시예에서 마스킹신호(MASKB)는 로직로우레벨로 인에이블되도록 설정되었지만 실시예에 따라서 마스킹신호(MASKB)는 로직하이레벨로 인에이블되도록 설정될 수 있다. 마스킹신호생성회로(13)는 데이터(DQ)가 로직하이레벨을 갖는 경우 로직로우레벨로 인에이블되는 마스킹신호(MASKB)를 생성할 수 있다.
도 3을 참고하면 저장제어펄스생성회로(14)는 낸드게이트(NAND14) 및 인버터(IV14)를 포함할 수 있다. 낸드게이트(NAND14)는 모드레지스터라이트펄스(MRWP) 및 마스킹신호(MASKB)를 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV14)는 낸드게이트(NAND14)의 출력신호를 반전버퍼링하여 출력할 수 있다.
저장제어펄스생성회로(14)는 마스킹신호(MASKB)가 로직하이레벨로 디스에이블된 상태에서 모드레지스터라이트펄스(MRWP)가 로직하이레벨로 발생하는 경우 저장제어펄스(SCNTP)를 로직하이레벨로 발생시킬 수 있다. 저장제어펄스생성회로(14)는 마스킹신호(MASKB)가 로직로우레벨로 인에이블되는 경우 저장제어펄스(SCNTP)의 발생을 차단할 수 있다.
이상 살펴본 바와 같이 구성된 모드레지스터제어회로의 동작을 살펴보되, 마스킹신호(MASKB)에 의해 모드레지스터라이트동작이 수행되는 경우와 모드레지스터라이트동작이 차단되는 경우를 나누어 살펴보면 다음과 같다.
도 4에 도시된 바와 같이, 커맨드어드레스(CA<1:L>)의 로직레벨조합이 'X1'으로 입력되는 경우 모드레지스터라이트펄스(MRWP)가 발생되고, 정보신호(OP<1:M>)의 로직레벨조합이 'Y1'으로 추출된다. 이때, 데이터(DQ)가 로직로우레벨인 경우 마스킹신호(MASKB)가 로직하이레벨로 디스에이블된 상태이므로, 모드레지스터라이트펄스(MRWP)가 발생될 때 저장제어펄스(SCNTP)가 발생되어 정보신호(OP<1:M>)가 모드레지스터(15)에 저장되는 모드레지스터라이트동작이 수행된다.
도 5에 도시된 바와 같이, 커맨드어드레스(CA<1:L>)의 로직레벨조합이 'X2'으로 입력되는 경우 모드레지스터라이트펄스(MRWP)가 발생되고, 정보신호(OP<1:M>)의 로직레벨조합이 'Y2'로 추출된다. 이때, 데이터(DQ)가 로직하이레벨인 경우 마스킹신호(MASKB)가 로직로우레벨로 인에이블된 상태이므로, 저장제어펄스(SCNTP)의 발생이 차단되어 모드레지스터라이트동작 수행이 차단된다.
앞서, 도 1 내지 도 5에서 살펴본 모드레지스터제어회로는 반도체시스템에 적용될 수 있다. 예를 들어, 도 6을 참고하면 반도체시스템(2)은 컨트롤러(21) 및 반도체장치(22)를 포함할 수 있다.
컨트롤러(21)는 커맨드어드레스 버스(23) 및 데이터 버스(24)를 통해 반도체장치(22)에 연결될 수 있다. 컨트롤러(21)는 커맨드어드레스 버스(23)를 통해 커맨드어드레스(CA<1:L>)를 반도체장치(22)에 인가할 수 있다. 컨트롤러(21)는 데이터 버스(24)를 통해 데이터(DQ)를 반도체장치(22)에 인가할 수 있다.
반도체장치(22)는 제1 패드부(25), 제2 패드부(26) 및 모드레지스터제어회로(27)를 포함할 수 있다. 제1 패드부(25) 및 제2 패드부(26)는 다수의 패드들을 포함할 수 있다. 반도체장치(22)는 제1 패드부(25)를 통해 컨트롤러(21)로부터 커맨드어드레스(CA<1:L>)를 인가받을 수 있다. 반도체장치(22)는 제2 패드부(26)를 통해 컨트롤러(21)로부터 데이터(DQ)를 인가받을 수 있다. 모드레지스터제어회로(27)는 커맨드어드레스(CA<1:L>) 및 데이터(DQ)를 입력받아 모드레지스터라이트동작을 제어할 수 있다. 모드레지스터제어회로(27)의 구성 및 동작은 앞서, 도 1 내지 도 5을 통해 살펴보았으므로 자세한 설명은 생략한다.
이상 살펴본 본 발명의 일 실시예에 따른 모드레지스터제어회로는 데이터(DQ)를 이용하여 마스킹신호(MASKB)를 생성하고, 마스킹신호(MASKB)가 인에이블되는 경우 모드레지스터라이트펄스(MRWP)로부터 저장제어펄스(SCNTP)가 발생되는 것을 차단할 수 있다. 저장제어펄스(SCNTP)의 발생이 차단되는 경우 정보신호(OP<1:M>)가 모드레지스터(15)에 저장되는 모드레지스터라이트동작이 수행되지 않는다. 즉, 본 발명의 일 실시예에 따른 반도체장치는 모드레지스터라이트동작을 수행하기 위해 모드레지스터라이트펄스(MRWP)가 발생될 때 데이터(DQ)에 의해 모드레지스터라이트동작의 수행 여부를 용이하게 조절할 수 있다. 본 발명의 일 실시예에 따른 모드레지스터제어회로가 적용된 반도체시스템이 다수의 반도체장치들을 포함하는 경우 반도체장치들 각각의 모드레지스터라이트동작의 수행여부를 데이터에 따라 조절할 수 있어 반도체장치 별로 최적의 타이밍에 모드레지스터라이트동작이 수행되도록 할 수 있다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 모드레지스터제어회로(3)는 정보신호추출회로(31), 커맨드디코더(32), 마스킹신호생성회로(33), 제1 저장제어펄스생성회로(34), 제2 저장제어펄스생성회로(35), 제1 모드레지스터(36) 및 제2 모드레지스터(37)을 포함할 수 있다.
정보신호추출회로(31)는 모드레지스터라이트펄스(MRWP)가 발생하는 경우 커맨드어드레스(CA<1:L>)로부터 정보신호(OP<1:M>)를 추출할 수 있다. 정보신호추출회로(31)에서 커맨드어드레스(CA<1:L>)로부터 정보신호(OP<1:M>)를 추출하는 방식은 실시예에 따라서 다양하게 설정될 수 있다. 예를 들어, 정보신호추출회로(31)는 모드레지스터라이트펄스(MRWP)가 발생할 때 커맨드어드레스(CA<1:L>)에 포함된 일부 비트들을 정보신호(OP<1:M>)로 선택하여 출력할 수 있다. 정보신호(OP<1:M>)는 데이터입출력동작에 이용되는 레이턴시 또는 버스트랭쓰(burst length)에 대한 정보를 포함할 수 있다. 커맨드어드레스(CA<1:L>)에 포함된 비트 수(L) 및 정보신호(OP<1:M>)에 포함된 비트 수(M)는 실시예에 따라서 다양하게 설정될 수 있다. 커맨드어드레스(CA<1:L>)에 포함된 비트 수(L)는 정보신호(OP<1:M>)에 포함된 비트 수(M)보다 크게 설정될 수 있다.
커맨드디코더(32)는 커맨드어드레스(CA<1:L>)를 디코딩하여 모드레지스터라이트펄스(MRWP)를 발생시킬 수 있다. 커맨드디코더(32)는 커맨드어드레스(CA<1:L>)에 포함된 일부 비트들이 기설정된 로직레벨조합을 갖는 경우 모드레지스터라이트펄스(MRWP)를 발생시킬 수 있다. 모드레지스터라이트펄스(MRWP)는 제1 모드레지스터(36) 및 제2 모드레지스터(37)에 정보신호(OP<1:M>)를 저장하는 모드레지스터라이트동작을 수행하기 위해 발생될 수 있다.
마스킹신호생성회로(33)는 제1 데이터(DQ1), 제2 데이터(DQ2) 및 리셋신호(RST)에 응답하여 제1 마스킹신호(MASKB1) 및 제2 마스킹신호(MASKB2)를 생성할 수 있다. 마스킹신호생성회로(33)는 리셋신호(RST)가 인에이블되는 경우 제1 마스킹신호(MASKB1) 및 제2 마스킹신호(MASKB2)를 디스에이블된 상태로 초기화할 수 있다. 리셋신호(RST)는 초기화동작을 위해 인에이블될 수 있다. 마스킹신호생성회로(33)는 제1 데이터(DQ1)가 기설정된 로직레벨을 갖는 경우 인에이블되는 제1 마스킹신호(MASKB1)를 생성할 수 있다. 마스킹신호생성회로(33)는 제2 데이터(DQ2)가 기설정된 로직레벨을 갖는 경우 인에이블되는 제2 마스킹신호(MASKB2)를 생성할 수 있다. 마스킹신호생성회로(33)의 구체적인 구성 및 동작은 도 8을 참고하여 후술한다.
제1 저장제어펄스생성회로(34)는 모드레지스터라이트펄스(MRWP), 제1 마스킹신호(MASKB1) 및 제2 마스킹신호(MASKB2)에 응답하여 제1 저장제어펄스(SCNTP1)를 생성할 수 있다. 제1 저장제어펄스생성회로(34)는 제1 마스킹신호(MASKB1) 및 제2 마스킹신호(MASKB2)가 디스에이블된 상태에서 모드레지스터라이트펄스(MRWP)가 발생하는 경우 제1 저장제어펄스(SCNTP1)를 발생시킬 수 있다. 제1 저장제어펄스생성회로(34)는 제1 마스킹신호(MASKB1) 또는 제2 마스킹신호(MASKB2)가 인에이블되는 경우 제1 저장제어펄스(SCNTP1)의 발생을 차단할 수 있다. 제1 저장제어펄스생성회로(34)의 구체적인 구성 및 동작은 도 9를 참고하여 후술한다.
제2 저장제어펄스생성회로(35)는 모드레지스터라이트펄스(MRWP), 제1 마스킹신호(MASKB1) 및 제2 마스킹신호(MASKB2)에 응답하여 제2 저장제어펄스(SCNTP2)를 생성할 수 있다. 제2 저장제어펄스생성회로(35)는 제1 마스킹신호(MASKB1) 및 제2 마스킹신호(MASKB2)가 디스에이블된 상태에서 모드레지스터라이트펄스(MRWP)가 발생하는 경우 제2 저장제어펄스(SCNTP2)를 발생시킬 수 있다. 제2 저장제어펄스생성회로(35)는 제1 마스킹신호(MASKB1) 또는 제2 마스킹신호(MASKB2)가 인에이블되는 경우 제2 저장제어펄스(SCNTP2)의 발생을 차단할 수 있다. 제2 저장제어펄스생성회로(35)의 구체적인 구성 및 동작은 도 10을 참고하여 후술한다.
제1 모드레지스터(36)는 제1 저장제어펄스(SCNTP1)가 발생하는 경우 정보신호(OP<1:M>)를 저장할 수 있다. 제1 모드레지스터(36)에 저장된 정보신호(OP<1:M>)는 레이턴시 또는 버스트랭쓰에 대한 정보를 설정하는 데 사용된다.
제2 모드레지스터(37)는 제2 저장제어펄스(SCNTP2)가 발생하는 경우 정보신호(OP<1:M>)를 저장할 수 있다. 제2 모드레지스터(37)에 저장된 정보신호(OP<1:M>)는 레이턴시 또는 버스트랭쓰에 대한 정보를 설정하는 데 사용된다. 제2 모드레지스터(37)는 제1 모드레지스터(36)와 상이한 정보를 저장할 수 있다.
도 8을 참고하면 마스킹신호생성회로(33)는 제1 마스킹신호생성회로(331) 및 제2 마스킹신호생성회로(332)를 포함할 수 있다.
제1 마스킹신호생성회로(331)는 제1 초기화회로(333), 제1 래치회로(334) 및 제1 버퍼회로(335)를 포함할 수 있다. 제1 초기화회로(333)는 NMOS 트랜지스터(N331)를 포함할 수 있다. NMOS 트랜지스터(N331)는 노드(nd331) 및 접지전압(VSS) 사이에 연결되어 리셋신호(RST)에 응답하여 턴온될 수 있다. 제1 초기화회로(333)는 초기화동작 시 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 노드(nd331)를 로직로우레벨로 초기화할 수 있다. 제1 래치회로(334)는 인버터들(IV331, IV1332)을 포함할 수 있다. 인버터(IV331)는 노드(nd331)의 신호를 반전버퍼링하여 노드(nd332)로 출력할 수 있다. 인버터(IV332)는 노드(nd332)의 신호를 반전버퍼링하여 노드(nd331)로 출력할 수 있다. 제1 래치회로(334)는 노드들(nd331, nd332)의 신호들을 래치할 수 있다. 제1 버퍼회로(335)는 인버터들(IV333, IV334)을 포함할 수 있다. 제1 버퍼회로(335)는 노드(nd332)의 신호를 버퍼링하여 제1 마스킹신호(MASKB1)로 출력할 수 있다.
제1 마스킹신호생성회로(331)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 제1 마스킹신호(MASKB1)를 로직하이레벨로 디스에이블된 상태로 초기화할 수 있다. 본 실시예에서 리셋신호(RST)는 로직하이레벨로 인에이블되도록 설정되었지만 실시예에 따라서 리셋신호(RST)가 로직로우레벨로 인에이블되도록 설정될 수 있다. 본 실시예에서 제1 마스킹신호(MASKB1)는 로직로우레벨로 인에이블되도록 설정되었지만 실시예에 따라서 제1 마스킹신호(MASKB1)는 로직하이레벨로 인에이블되도록 설정될 수 있다. 제1 마스킹신호생성회로(331)는 제1 데이터(DQ1)가 로직하이레벨을 갖는 경우 로직로우레벨로 인에이블되는 제1 마스킹신호(MASKB1)를 생성할 수 있다.
제2 마스킹신호생성회로(332)는 제2 초기화회로(336), 제2 래치회로(337) 및 제2 버퍼회로(338)를 포함할 수 있다. 제2 초기화회로(336)는 NMOS 트랜지스터(N332)를 포함할 수 있다. NMOS 트랜지스터(N332)는 노드(nd333) 및 접지전압(VSS) 사이에 연결되어 리셋신호(RST)에 응답하여 턴온될 수 있다. 제2 초기화회로(336)는 초기화동작 시 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 노드(nd333)를 로직로우레벨로 초기화할 수 있다. 제2 래치회로(337)는 인버터들(IV335, IV1336)을 포함할 수 있다. 인버터(IV335)는 노드(nd333)의 신호를 반전버퍼링하여 노드(nd334)로 출력할 수 있다. 인버터(IV336)는 노드(nd334)의 신호를 반전버퍼링하여 노드(nd333)로 출력할 수 있다. 제2 래치회로(337)는 노드들(nd333, nd334)의 신호들을 래치할 수 있다. 제2 버퍼회로(338)는 인버터들(IV337, IV338)을 포함할 수 있다. 제2 버퍼회로(338)는 노드(nd334)의 신호를 버퍼링하여 제2 마스킹신호(MASKB2)로 출력할 수 있다.
제2 마스킹신호생성회로(332)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 제2 마스킹신호(MASKB2)를 로직하이레벨로 디스에이블된 상태로 초기화할 수 있다. 본 실시예에서 리셋신호(RST)는 로직하이레벨로 인에이블되도록 설정되었지만 실시예에 따라서 리셋신호(RST)가 로직로우레벨로 인에이블되도록 설정될 수 있다. 본 실시예에서 제2 마스킹신호(MASKB2)는 로직로우레벨로 인에이블되도록 설정되었지만 실시예에 따라서 제2 마스킹신호(MASKB2)는 로직하이레벨로 인에이블되도록 설정될 수 있다. 제2 마스킹신호생성회로(332)는 제2 데이터(DQ2)가 로직하이레벨을 갖는 경우 로직로우레벨로 인에이블되는 제2 마스킹신호(MASKB2)를 생성할 수 있다.
도 9를 참고하면 제1 저장제어펄스생성회로(34)는 앤드게이트(AND34)를 포함할 수 있다. 앤드게이트(AND34)는 모드레지스터라이트펄스(MRWP), 제1 마스킹신호(MASKB1) 및 제2 마스킹신호(MASKB2)를 입력받아 논리곱 연산을 수행하여 제1 저장제어펄스(SCNTP1)를 출력할 수 있다. 제1 저장제어펄스생성회로(34)는 제1 마스킹신호(MASKB1) 및 제2 마스킹신호(MASKB2)가 모두 로직하이레벨로 디스에이블된 상태에서 모드레지스터라이트펄스(MRWP)가 로직하이레벨로 발생하는 경우 제1 저장제어펄스(SCNTP1)를 로직하이레벨로 발생시킬 수 있다. 제1 저장제어펄스생성회로(34)는 제1 마스킹신호(MASKB1) 또는 제2 마스킹신호(MASKB2)가 로직로우레벨로 인에이블되는 경우 제1 저장제어펄스(SCNTP1)의 발생을 차단할 수 있다.
도 10을 참고하면 제2 저장제어펄스생성회로(35)는 앤드게이트(AND35)를 포함할 수 있다. 앤드게이트(AND35)는 모드레지스터라이트펄스(MRWP), 제1 마스킹신호(MASKB1) 및 제2 마스킹신호(MASKB2)를 입력받아 논리곱 연산을 수행하여 제2 저장제어펄스(SCNTP2)를 출력할 수 있다. 제2 저장제어펄스생성회로(35)는 제1 마스킹신호(MASKB1) 및 제2 마스킹신호(MASKB2)가 모두 로직하이레벨로 디스에이블된 상태에서 모드레지스터라이트펄스(MRWP)가 로직하이레벨로 발생하는 경우 제2 저장제어펄스(SCNTP2)를 로직하이레벨로 발생시킬 수 있다. 제2 저장제어펄스생성회로(35)는 제1 마스킹신호(MASKB1) 또는 제2 마스킹신호(MASKB2)가 로직로우레벨로 인에이블되는 경우 제2 저장제어펄스(SCNTP2)의 발생을 차단할 수 있다.
앞서, 도 7 내지 도 10에서 살펴본 모드레지스터제어회로는 반도체시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 반도체시스템(4)은 컨트롤러(41) 및 반도체장치(42)를 포함할 수 있다.
컨트롤러(41)는 커맨드어드레스 버스(43) 및 데이터 버스(44)를 통해 반도체장치(42)에 연결될 수 있다. 컨트롤러(41)는 커맨드어드레스 버스(43)를 통해 커맨드어드레스(CA<1:L>)를 반도체장치(42)에 인가할 수 있다. 컨트롤러(41)는 데이터 버스(44)를 통해 제1 데이터(DQ1) 및 제2 데이터(DQ2)를 반도체장치(42)에 인가할 수 있다.
반도체장치(42)는 제1 패드부(45), 제2 패드부(46), 제3 패드부(47) 및 모드레지스터제어회로(48)를 포함할 수 있다. 제1 패드부(45), 제2 패드부(46) 및 제3 패드부(47)는 다수의 패드들을 포함할 수 있다. 반도체장치(42)는 제1 패드부(45)를 통해 컨트롤러(41)로부터 커맨드어드레스(CA<1:L>)를 인가받을 수 있다. 반도체장치(42)는 제2 패드부(46)를 통해 컨트롤러(41)로부터 제1 데이터(DQ1)를 인가받을 수 있다. 반도체장치(42)는 제3 패드부(47)를 통해 컨트롤러(41)로부터 제2 데이터(DQ2)를 인가받을 수 있다. 모드레지스터제어회로(48)는 커맨드어드레스(CA<1:L>), 제1 데이터(DQ1) 및 제2 데이터(DQ2)를 입력받아 모드레지스터라이트동작을 제어할 수 있다. 모드레지스터제어회로(48)의 구성 및 동작은 앞서, 도 7 내지 도 10을 통해 살펴보았으므로 자세한 설명은 생략한다.
이상 살펴본 본 발명의 일 실시예에 따른 모드레지스터제어회로는 제1 데이터(DQ1) 및 제2 데이터(DQ2)를 이용하여 제1 마스킹신호(MASKB1) 및 제2 마스킹신호(MASKB2)를 생성하고, 제1 마스킹신호(MASKB1) 또는 제2 마스킹신호(MASKB2)가 인에이블되는 경우 모드레지스터라이트펄스(MRWP)로부터 제1 저장제어펄스(SCNTP1) 및 제2 저장제어펄스(SCNTP2)가 발생되는 것을 차단할 수 있다. 제1 저장제어펄스(SCNTP1) 및 제2 저장제어펄스(SCNTP2)의 발생이 차단되는 경우 정보신호(OP<1:M>)가 제1 모드레지스터(36) 및 제2 모드레지스터(37)에 저장되는 모드레지스터라이트동작이 수행되지 않는다. 즉, 본 발명의 일 실시예에 따른 반도체장치는 모드레지스터라이트동작을 수행하기 위해 모드레지스터라이트펄스(MRWP)가 발생될 때 제1 데이터(DQ1) 및 제2 데이터(DQ2)에 의해 모드레지스터라이트동작의 수행 여부를 용이하게 조절할 수 있다. 본 발명의 일 실시예에 따른 모드레지스터제어회로가 적용된 반도체시스템이 다수의 반도체장치들을 포함하는 경우 반도체장치들 각각의 모드레지스터라이트동작의 수행여부를 복수의 데이터에 따라 조절할 수 있어 반도체장치 별로 최적의 타이밍에 모드레지스터라이트동작이 수행되도록 할 수 있다.
앞서, 도 6에서 살펴본 반도체시스템(2) 및 도 11에서 살펴본 반도체시스템(4)은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 12를 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 6에 도시된 반도체장치(22) 및 도 11도시된 반도체장치(42)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 12에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다. 메모리컨트롤러(1002)는 도 6에 도시된 컨트롤러(21) 및 도 11도시된 컨트롤러(41)를 포함할 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 모드레지스터제어회로 11: 정보신호추출회로
12: 커맨드디코더 13: 마스킹신호생성회로
14: 저장제어펄스생성회로 15: 모드레지스터
131: 초기화회로 132: 래치회로
133: 버퍼회로 21: 컨트롤러
22: 반도체장치 23: 커맨드어드레스 버스
24: 데이터 버스 25: 제1 패드부
26: 제2 패드부

Claims (20)

  1. 데이터로부터 마스킹신호를 생성하는 마스킹신호생성회로; 및
    상기 마스킹신호에 응답하여 모드레지스터라이트펄스로부터 모드레지스터라이트동작을 제어하기 위한 저장제어펄스를 생성하는 저장제어펄스생성회로를 포함하는 모드레지스터제어회로.
  2. 제 1 항에 있어서, 상기 마스킹신호는 상기 데이터가 기설정된 로직레벨로 입력되는 경우 상기 저장제어펄스의 생성을 차단하기 위해 인에이블되는 모드레지스터제어회로.
  3. 제 1 항에 있어서, 상기 마스킹신호생성회로는
    상기 데이터가 입력되는 제1 노드를 리셋신호에 응답하여 초기화하는 초기화회로; 및
    상기 제1 노드의 신호를 버퍼링하여 제2 노드로 출력하고, 상기 제1 노드 및 상기 제2 노드의 신호를 래치하는 래치회로를 포함하는 모드레지스터제어회로.
  4. 제 1 항에 있어서, 상기 저장제어펄스생성회로는 상기 마스킹신호가 디스에이블된 상태에서 상기 모드레지스터라이트펄스를 버퍼링하여 상기 저장제어펄스로 출력하는 모드레지스터제어회로.
  5. 제 1 항에 있어서, 상기 모드레지스터라이트펄스는 상기 모드레지스터라이트동작을 위해 발생되는 모드레지스터제어회로.
  6. 제 1 항에 있어서,
    상기 저장제어펄스가 발생하는 경우 정보신호를 저장하는 모드레지스터를 더 포함하는 모드레지스터제어회로.
  7. 제 6 항에 있어서, 상기 정보신호는 레이턴시 또는 버스트랭쓰에 대한 정보를 포함하고, 상기 커맨드어드레스로부터 추출되는 모드레지스터제어회로.
  8. 데이터버스 및 커맨드어드레스버스를 통해 데이터 및 커맨드어드레스를 출력하는 컨트롤러; 및
    상기 데이터버스를 통해 입력된 상기 데이터로부터 마스킹신호를 생성하고, 상기 마스킹신호에 응답하여 모드레지스터라이트펄스로부터 모드레지스터라이트동작을 제어하기 위한 저장제어펄스를 생성하는 반도체장치를 포함하는 반도체시스템.
  9. 제 8 항에 있어서, 상기 반도체장치는
    상기 데이터가 인가되는 제1 패드부; 및
    상기 커맨드어드레스가 인가되는 제2 패드부를 포함하는 반도체시스템.
  10. 제 8 항에 있어서, 상기 반도체장치는
    상기 데이터가 기설정된 로직레벨로 입력되는 경우 상기 저장제어펄스의 생성을 차단하기 위해 인에이블되는 상기 마스킹신호를 생성하는 마스킹신호생성회로를 포함하는 반도체시스템.
  11. 제 10 항에 있어서, 상기 마스킹신호생성회로는
    상기 데이터가 입력되는 제1 노드를 리셋신호에 응답하여 초기화하는 초기화회로; 및
    상기 제1 노드의 신호를 버퍼링하여 제2 노드로 출력하고, 상기 제1 노드 및 상기 제2 노드의 신호를 래치하는 래치회로를 포함하는 반도체시스템.
  12. 제 8 항에 있어서, 상기 반도체장치는
    상기 마스킹신호가 디스에이블된 상태에서 상기 모드레지스터라이트펄스를 버퍼링하여 상기 저장제어펄스로 출력하는 저장제어펄스생성회로를 포함하는 반도체시스템.
  13. 제 12 항에 있어서, 상기 모드레지스터라이트펄스는 상기 모드레지스터라이트동작을 위해 발생되는 반도체시스템.
  14. 제 8 항에 있어서, 상기 반도체장치는
    상기 저장제어펄스가 발생하는 경우 정보신호를 저장하는 모드레지스터를 포함하는 반도체시스템.
  15. 제 14 항에 있어서, 상기 정보신호는 레이턴시 또는 버스트랭쓰에 대한 정보를 포함하고, 상기 커맨드어드레스로부터 추출되는 반도체시스템.
  16. 제1 데이터로부터 제1 마스킹신호를 생성하고, 제2 데이터로부터 제2 마스킹신호를 생성하는 마스킹신호생성회로;
    상기 제1 및 제2 마스킹신호에 응답하여 모드레지스터라이트펄스로부터 모드레지스터라이트동작을 제어하기 위한 제1 저장제어펄스를 생성하는 제1 저장제어펄스생성회로; 및
    상기 제1 및 제2 마스킹신호에 응답하여 상기 모드레지스터라이트펄스로부터 모드레지스터라이트동작을 제어하기 위한 제2 저장제어펄스를 생성하는 제2 저장제어펄스생성회로를 포함하는 모드레지스터제어회로.
  17. 제 16 항에 있어서, 상기 제1 마스킹신호는 상기 제1 데이터가 기설정된 로직레벨로 입력되는 경우 상기 제1 및 제2 저장제어펄스의 생성을 차단하기 위해 인에이블되고, 상기 제2 마스킹신호는 상기 제2 데이터가 기설정된 로직레벨로 입력되는 경우 상기 제1 및 제2 저장제어펄스의 생성을 차단하기 위해 인에이블되는 모드레지스터제어회로.
  18. 제 16 항에 있어서, 상기 제1 저장제어펄스생성회로는 상기 제1 및 제2 마스킹신호가 디스에이블된 상태에서 상기 모드레지스터라이트펄스를 버퍼링하여 상기 제1 저장제어펄스로 출력하는 모드레지스터제어회로.
  19. 제 16 항에 있어서,
    상기 제1 저장제어펄스가 발생하는 경우 정보신호를 저장하는 제1 모드레지스터를 더 포함하는 모드레지스터제어회로.
  20. 제 19 항에 있어서, 상기 정보신호는 레이턴시 또는 버스트랭쓰에 대한 정보를 포함하고, 커맨드어드레스로부터 추출되는 모드레지스터제어회로.
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