CN110297533B - 与执行复位操作相关的半导体封装和半导体系统 - Google Patents

与执行复位操作相关的半导体封装和半导体系统 Download PDF

Info

Publication number
CN110297533B
CN110297533B CN201810935212.7A CN201810935212A CN110297533B CN 110297533 B CN110297533 B CN 110297533B CN 201810935212 A CN201810935212 A CN 201810935212A CN 110297533 B CN110297533 B CN 110297533B
Authority
CN
China
Prior art keywords
reset
switch control
coupled
control signal
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810935212.7A
Other languages
English (en)
Other versions
CN110297533A (zh
Inventor
宋根洙
宋泓周
郑海康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110297533A publication Critical patent/CN110297533A/zh
Application granted granted Critical
Publication of CN110297533B publication Critical patent/CN110297533B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

与执行复位操作相关的半导体封装和半导体系统。一种用于执行复位操作的半导体封装包括：第一半导体器件，该第一半导体器件包括与复位引脚联接的第一电阻器元件，所述第一半导体器件被配置成通过所述复位引脚被施加复位信号，使得执行所述复位操作。所述半导体封装包括：第二半导体器件，该第二半导体器件包括与所述复位引脚联接的第二电阻器元件，所述第二半导体器件被配置成通过所述复位引脚被施加所述复位信号，使得执行所述复位操作。当执行所述复位操作时，所述第一电阻器元件和所述第二电阻器元件可以选择性地联接到所述复位引脚。

Description

与执行复位操作相关的半导体封装和半导体系统
技术领域
本公开的实施方式总体上涉及半导体系统，并且更具体地，涉及与执行复位操作相关的半导体系统。
背景技术
通常，半导体系统被配置成包括控制器和半导体封装。半导体封装包括多个半导体芯片。控制器通过向半导体封装提供外部电压、命令和地址来控制多个半导体芯片的操作。控制器生成并施加用于包括在半导体封装中的半导体器件的复位操作的复位信号。半导体器件通过经由引脚接收从控制器施加的复位信号来执行复位操作。
发明内容
在一个实施方式中，一种用于执行复位操作的半导体封装可以包括：第一半导体器件，该第一半导体器件包括与复位引脚联接的第一电阻器元件，所述第一半导体器件被配置成通过所述复位引脚被施加复位信号，使得执行所述复位操作。所述半导体封装可以包括：第二半导体器件，该第二半导体器件包括与所述复位引脚联接的第二电阻器元件，所述第二半导体器件被配置成通过所述复位引脚被施加所述复位信号，使得执行所述复位操作。当执行所述复位操作时，所述第一电阻器元件和所述第二电阻器元件可以选择性地联接到所述复位引脚。
在一个实施方式中，一种用于执行复位操作的半导体系统可以包括：控制器，该控制器被配置成输出电源电压、复位信号以及第一开关控制信号和第二开关控制信号。所述半导体系统可以包括：半导体封装，该半导体封装包括第一半导体芯片、第二半导体芯片和复位引脚，所述第一半导体芯片包括第一复位处理电路，所述第一复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第一开关控制信号来执行所述复位操作，所述第二半导体芯片包括第二复位处理电路，所述第二复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第二开关控制信号来执行所述复位操作，并且所述复位引脚基于所述第一开关控制信号和所述第二开关控制信号与包括在所述第一复位处理电路中的电阻器元件和包括在所述第二复位处理电路中的电阻器元件中的一个联接。
在一个实施方式中，一种用于执行复位操作的半导体系统可以包括：控制器，该控制器被配置成输出电源电压、复位信号、第一电源开关控制信号、第二电源开关控制信号、第三电源开关控制信号和第四电源开关控制信号以及第一开关控制信号、第二开关控制信号、第三开关控制信号和第四开关控制信号。所述半导体系统可以包括：半导体封装，该半导体封装包括第一半导体芯片、第二半导体芯片和复位引脚，所述第一半导体芯片包括第一复位处理电路，所述第一复位处理电路被配置成通过接收所述电源电压、所述复位信号、所述第一电源开关控制信号和所述第二电源开关控制信号以及所述第一开关控制信号和所述第二开关控制信号来执行所述复位操作，所述第二半导体芯片包括第二复位处理电路，所述第二复位处理电路被配置成通过接收所述电源电压、所述复位信号、所述第三电源开关控制信号和所述第四电源开关控制信号以及所述第三开关控制信号和所述第四开关控制信号来执行所述复位操作，并且所述复位引脚基于所述第一电源开关控制信号至所述第四电源开关控制信号以及所述第一开关控制信号至所述第四开关控制信号与包括在所述第一复位处理电路中的第一电阻器元件和第二电阻器元件以及包括在所述第二复位处理电路中的第三电阻器元件和第四电阻器元件当中的一个联接。
在一个实施方式中，一种用于执行复位操作的半导体系统可以包括：控制器，该控制器被配置成输出电源电压、复位信号以及第一开关控制信号、第二开关控制信号、第三开关控制信号和第四开关控制信号。所述半导体系统可以包括：多芯片封装，该多芯片封装包括第一半导体封装、第二半导体封装和复位引脚，所述第一半导体封装包括第一半导体芯片和第二半导体芯片，所述第二半导体封装包括第三半导体芯片和第四半导体芯片，所述第一半导体芯片包括第一复位处理电路，所述第一复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第一开关控制信号来执行所述复位操作，所述第二半导体芯片包括第二复位处理电路，所述第二复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第二开关控制信号来执行所述复位操作，所述第三半导体芯片包括第三复位处理电路，所述第三复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第三开关控制信号来执行所述复位操作，所述第四半导体芯片包括第四复位处理电路，所述第四复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第四开关控制信号来执行所述复位操作，并且所述复位引脚基于所述第一开关控制信号至所述第四开关控制信号与包括在所述第一复位处理电路至所述第四复位处理电路中的电阻器元件中的一个联接。
在一个实施方式中，一种用于执行复位操作的半导体系统可以包括：控制器，该控制器被配置成输出电源电压、复位信号、第一电源开关控制信号至第八电源开关控制信号以及第一开关控制信号至第八开关控制信号；以及多芯片封装，该多芯片封装包括第一半导体封装、第二半导体封装和复位引脚，所述第一半导体封装包括第一半导体芯片和第二半导体芯片，所述第二半导体封装包括第三半导体芯片和第四半导体芯片，所述第一半导体芯片包括第一复位处理电路，所述第一复位处理电路被配置成通过接收电源电压、复位信号、第一电源开关控制信号和第二电源开关控制信号以及第一开关控制信号和第二开关控制信号来执行所述复位操作，所述第二半导体芯片包括第二复位处理电路，所述第二复位处理电路被配置成通过接收电源电压、复位信号、第三电源开关控制信号和第四电源开关控制信号以及第三开关控制信号和第四开关控制信号来执行所述复位操作，所述第三半导体芯片包括第三复位处理电路，所述第三复位处理电路被配置成通过接收电源电压、复位信号、第五电源开关控制信号和第六电源开关控制信号以及第五开关控制信号和第六开关控制信号来执行所述复位操作，所述第四半导体芯片包括第四复位处理电路，所述第四复位处理电路被配置成通过接收电源电压、复位信号、第七电源开关控制信号和第八电源开关控制信号以及第七开关控制信号和第八开关控制信号来执行所述复位操作，并且所述复位引脚基于所述第一电源开关控制信号至所述第八电源开关控制信号以及所述第一开关控制信号至所述第八开关控制信号与包括在所述第一复位处理电路至所述第四复位处理电路中的电阻器元件中的一个联接。
在一个实施方式中，一种用于执行复位操作的半导体封装可以包括复位引脚，该复位引脚被配置成提供复位信号。所述半导体封装可以包括电源引脚，所述电源引脚被配置成提供电源电压。所述半导体封装可以包括多个复位处理电路，所述多个复位处理电路各自包括电阻器元件，所述电阻器元件具有与所述电源引脚联接的一端和通过第一开关元件与所述复位引脚联接的另一端。当执行复位操作时，多个所述第一开关元件当中的仅一个第一开关元件可以闭合，以通过所述一个第一开关元件将所述电阻器元件的所述另一端联接到所述复位引脚。
附图说明
图1是例示根据实施方式的半导体系统的配置的示例的表示的框图。
图2是例示图1中例示的包括在半导体系统中的复位信号生成电路的示例的表示的电路图。
图3是例示图1中例示的包括在半导体系统中的第一复位处理电路的示例的表示的电路图。
图4是例示图1中例示的包括在半导体系统中的第二复位处理电路的示例的表示的电路图。
图5是例示根据其他实施方式的半导体系统的配置的示例的表示的框图。
图6是例示图5中例示的包括在半导体系统中的复位信号生成电路的示例的表示的电路图。
图7是例示图5中例示的包括在半导体系统中的第一复位处理电路的示例的表示的电路图。
图8是例示图5中例示的包括在半导体系统中的第二复位处理电路的示例的表示的电路图。
图9是例示根据其他实施方式的半导体系统的配置的示例的表示的框图。
图10是例示根据其他实施方式的半导体系统的配置的示例的表示的框图。
图11是例示应用了图1和图5中例示的半导体器件中的每一个的电子系统的配置的示例的表示的图。
具体实施方式
下文中，以下将通过实施方式的各种示例参照附图来描述用于执行复位操作的半导体封装和半导体系统。
各个实施方式可以涉及执行复位操作的半导体封装和半导体系统。
根据一些实施方式，当包括多个半导体芯片的半导体封装通过经由复位引脚被施加复位信号来执行复位操作时，通过控制半导体芯片中包括的没有与复位引脚同时联接的多个电阻器，可以提供能够通过复位信号稳定地驱动复位引脚的优点。
参照图1，根据实施方式的半导体系统可以包括控制器1和半导体封装2。半导体封装2可以包括电源引脚21、复位引脚22、第一控制引脚23、第二控制引脚24、第一半导体芯片25和第二半导体芯片26。在一些实施方式中，半导体封装2可以包括第一半导体器件和第二半导体器件。第一半导体器件可以通过例如但不限于第一半导体芯片来实现。第二半导体器件可以通过例如但不限于第二半导体芯片来实现。另外，半导体封装2可以包括比本文中已经说明并例示的更多或更少的半导体芯片或器件，并且即便在具有更多或更少的半导体芯片或器件的情况下，针对这些半导体芯片和器件讨论的概念仍然与本文中公开的教导和示例一致。
控制器1可以向半导体封装2施加电源电压VDD、复位信号RSTB以及第一开关控制信号和第二开关控制信号SW_CNT<1:2>。控制器1可以包括生成复位信号RSTB的复位信号生成电路11。随后，将参照图2来描述复位信号生成电路11的配置和操作。
第一半导体芯片25可以通过电源引脚21接收电源电压VDD。第一半导体芯片25可以通过复位引脚22接收复位信号RSTB。第一半导体芯片25可以通过第一控制引脚23接收第一开关控制信号SW_CNT<1>。第一半导体芯片25可以包括第一复位处理电路251。第一复位处理电路251可以响应于复位信号RSTB和第一开关控制信号SW_CNT<1>而执行复位操作。随后，将参照图3来描述第一复位处理电路251的配置和操作。
第二半导体芯片26可以通过电源引脚21接收电源电压VDD。第二半导体芯片26可以通过复位引脚22接收复位信号RSTB。第二半导体芯片26可以通过第二控制引脚24接收第二开关控制信号SW_CNT<2>。第二半导体芯片26可以包括第二复位处理电路261。第二复位处理电路261可以响应于复位信号RSTB和第二开关控制信号SW_CNT<2>而执行复位操作。随后，将参照图4来描述第二复位处理电路261的配置和操作。
参照图2，复位信号生成电路11可以包括NMOS晶体管N11，NMOS晶体管N11联接在节点nd11和接地电压VSS之间。NMOS晶体管N11可以在复位激活信号RST_ACT被启用成逻辑高电平的情况下导通并且将复位信号RSTB驱动至逻辑低电平。可以启用复位激活信号RST_ACT以进行半导体封装2的复位操作。
参照图3，第一复位处理电路251可以包括被施加电源电压VDD的焊盘252和被施加复位信号RSTB的焊盘253。第一复位处理电路251可以包括串联联接在焊盘252和焊盘253之间的电阻器元件R251和开关元件254。开关元件254可以接收第一开关控制信号SW_CNT<1>，第一开关控制信号SW_CNT<1>被启用成逻辑高电平，从而将电阻器元件R251与焊盘253联接。
参照图4，第二复位处理电路261可以包括被施加电源电压VDD的焊盘262和被施加复位信号RSTB的焊盘263。第二复位处理电路261可以包括串联联接在焊盘262和焊盘263之间的电阻器元件R261和开关元件264。开关元件264可以接收第二开关控制信号SW_CNT<2>，第二开关控制信号SW_CNT<2>被启用成逻辑高电平，从而将电阻器元件R261与焊盘263联接。
在如上提到地配置的半导体系统中，控制器1可以通过将被启用成逻辑低电平的复位信号RSTB经由复位引脚22传送到第一半导体芯片25和第二半导体芯片26来执行复位操作。当执行复位操作时，控制器1通过将第一开关控制信号SW_CNT<1>和第二开关控制信号SW_CNT<2>中的仅一个开关控制信号启用成逻辑高电平来施加第一开关控制信号SW_CNT<1>和第二开关控制信号SW_CNT<2>中的所述一个开关控制信号，从而防止第一复位处理电路251中包括的电阻器元件R251和第二复位处理电路261中包括的电阻器元件R261与复位引脚22并联联接。也就是说，在多个电阻器元件与复位引脚22并联联接的情况下，即使施加了被驱动至逻辑低电平的复位信号RSTB，复位引脚22也没有被正确地驱动。出于这种考虑，控制器1按照将电阻器元件R251和电阻器元件R261中的仅一个与复位引脚22联接这样的方式控制第一开关控制信号SW_CNT<1>和第二开关控制信号SW_CNT<2>的启用状态。例如，通过借助将第一开关控制信号SW_CNT<1>禁用成逻辑低电平并且将第二开关控制信号SW_CNT<2>启用成逻辑高电平来施加第一开关控制信号和第二开关控制信号SW_CNT<1:2>，控制器1可以仅控制将与复位引脚22联接的电阻器元件R261，使得通过复位信号RSTB来执行复位操作。
参照图5，根据其他实施方式的半导体系统可以包括控制器3和半导体封装4。半导体封装4可以包括电源引脚41、复位引脚42、第一控制引脚43、第二控制引脚44、第三控制引脚45、第四控制引脚46、第一半导体芯片47和第二半导体芯片48。在一些实施方式中，半导体封装4可以包括第一半导体器件和第二半导体器件。第一半导体器件可以通过例如但不限于第一半导体芯片来实现。第二半导体器件可以通过例如但不限于第二半导体芯片来实现。另外，半导体封装4可以包括比本文中已经说明并例示的更多或更少的半导体芯片或器件，并且即便在具有更多或更少的半导体芯片或器件的情况下，针对这些半导体芯片和器件讨论的概念仍然与本文中公开的教导和示例一致。
控制器3可以向半导体封装4施加电源电压VDD、复位信号RSTB、第一电源开关控制信号至第四电源开关控制信号PSW_CNT<1:4>以及第一开关控制信号至第四开关控制信号SW_CNT<1:4>。控制器3可以包括生成复位信号RSTB的复位信号生成电路31。随后，将参照图6来描述复位信号生成电路31的配置和操作。
第一半导体芯片47可以通过电源引脚41接收电源电压VDD。第一半导体芯片47可以通过复位引脚42接收复位信号RSTB。第一半导体芯片47可以通过第一控制引脚43接收第一电源开关控制信号和第二电源开关控制信号PSW_CNT<1:2>。可以根据实施方式通过多个引脚输入第一电源开关控制信号和第二电源开关控制信号PSW_CNT<1:2>。第一半导体芯片47可以通过第三控制引脚45接收第一开关控制信号和第二开关控制信号SW_CNT<1:2>。可以根据实施方式通过多个引脚输入第一开关控制信号和第二开关控制信号SW_CNT<1:2>。第一半导体芯片47可以包括第一复位处理电路471。第一复位处理电路471可以响应于复位信号RSTB、第一电源开关控制信号和第二电源开关控制信号PSW_CNT<1:2>以及第一开关控制信号和第二开关控制信号SW_CNT<1:2>而执行复位操作。随后，将参照图7来描述第一复位处理电路471的配置和操作。
第二半导体芯片48可以通过电源引脚41接收电源电压VDD。第二半导体芯片48可以通过复位引脚42接收复位信号RSTB。第二半导体芯片48可以通过第二控制引脚44接收第三电源开关控制信号和第四电源开关控制信号PSW_CNT<3:4>。可以根据实施方式通过多个引脚输入第三电源开关控制信号和第四电源开关控制信号PSW_CNT<3:4>。第二半导体芯片48可以通过第四控制引脚46接收第三开关控制信号和第四开关控制信号SW_CNT<3:4>。可以根据实施方式通过多个引脚输入第三开关控制信号和第四开关控制信号SW_CNT<3:4>。第二半导体芯片48可以包括第二复位处理电路481。第二复位处理电路481可以响应于复位信号RSTB、第三电源开关控制信号和第四电源开关控制信号PSW_CNT<3:4>以及第三开关控制信号和第四开关控制信号SW_CNT<3:4>而执行复位操作。随后，将参照图8来描述第二复位处理电路481的配置和操作。
参照图6，复位信号生成电路31可以包括NMOS晶体管N31，NMOS晶体管N31联接在节点nd31和接地电压VSS之间。NMOS晶体管N31可以在复位激活信号RST_ACT被启用成逻辑高电平的情况下导通并且将复位信号RSTB驱动至逻辑低电平。可以启用复位激活信号RST_ACT以进行半导体封装4的复位操作。
参照图7，第一复位处理电路471可以包括被施加电源电压VDD的节点nd471和被施加复位信号RSTB的节点nd474。第一复位处理电路471可以包括与节点nd472联接的焊盘472。第一复位处理电路471可以包括联接在节点nd471和焊盘472之间的开关元件473。开关元件473可以接收第一电源开关控制信号PSW_CNT<1>，第一电源开关控制信号PSW_CNT<1>被启用成逻辑高电平，从而将节点nd471与焊盘472联接。第一复位处理电路471可以包括联接在节点nd472和节点nd473之间的电阻器元件R471。第一复位处理电路471可以包括与节点nd474联接的焊盘474。第一复位处理电路471可以包括联接在节点nd473和焊盘474之间的开关元件475。开关元件475可以接收第一开关控制信号SW_CNT<1>，第一开关控制信号SW_CNT<1>被启用成逻辑高电平，从而将节点nd473与焊盘474联接。第一复位处理电路471可以包括与节点nd475联接的焊盘476。第一复位处理电路471可以包括联接在节点nd471和焊盘476之间的开关元件477。开关元件477可以接收第二电源开关控制信号PSW_CNT<2>，第二电源开关控制信号PSW_CNT<2>被启用成逻辑高电平，从而将节点nd471与焊盘476联接。第一复位处理电路471可以包括联接在节点nd475和节点nd476之间的电阻器元件R472。第一复位处理电路471可以包括与节点nd474联接的焊盘478。第一复位处理电路471可以包括联接在节点nd476和焊盘478之间的开关元件479。开关元件479可以接收第二开关控制信号SW_CNT<2>，第二开关控制信号SW_CNT<2>被启用成逻辑高电平，从而将节点nd476与焊盘478联接。
参照图8，第二复位处理电路481可以包括被施加电源电压VDD的节点nd481和被施加复位信号RSTB的节点nd484。第二复位处理电路481可以包括与节点nd482联接的焊盘482。第二复位处理电路481可以包括联接在节点nd481和焊盘482之间的开关元件483。开关元件483可以接收第三电源开关控制信号PSW_CNT<3>，第三电源开关控制信号PSW_CNT<3>被启用成逻辑高电平，从而将节点nd481与焊盘482联接。第二复位处理电路481可以包括联接在节点nd482和节点nd483之间的电阻器元件R481。第二复位处理电路481可以包括与节点nd484联接的焊盘484。第二复位处理电路481可以包括联接在节点nd483和焊盘484之间的开关元件485。开关元件485可以接收第三开关控制信号SW_CNT<3>，第三开关控制信号SW_CNT<3>被启用成逻辑高电平，从而将节点nd483与焊盘484联接。第二复位处理电路481可以包括与节点nd485联接的焊盘486。第二复位处理电路481可以包括联接在节点nd481和焊盘486之间的开关元件487。开关元件487可以接收第四电源开关控制信号PSW_CNT<4>，第四电源开关控制信号PSW_CNT<4>被启用成逻辑高电平，从而将节点nd481与焊盘486联接。第二复位处理电路481可以包括联接在节点nd485和节点nd486之间的电阻器元件R482。第二复位处理电路481可以包括与节点nd484联接的焊盘488。第二复位处理电路481可以包括联接在节点nd486和焊盘488之间的开关元件489。开关元件489可以接收第四开关控制信号SW_CNT<4>，第四开关控制信号SW_CNT<4>被启用成逻辑高电平，从而将节点nd486与焊盘488联接。
在如上提到地配置的半导体系统中，控制器3可以通过将被启用成逻辑低电平的复位信号RSTB经由复位引脚42传送到第一半导体芯片47和第二半导体芯片48来执行复位操作。当执行复位操作时，控制器3通过将第一电源开关控制信号至第四电源开关控制信号PSW_CNT<1:4>中的仅一个电源开关控制信号启用成逻辑高电平来施加第一电源开关控制信号至第四电源开关控制信号PSW_CNT<1:4>中的所述一个电源开关控制信号并且通过将第一开关控制信号至第四开关控制信号SW_CNT<1:4>中的仅一个开关控制信号启用成逻辑高电平来施加第一开关控制信号至第四开关控制信号SW_CNT<1:4>中的所述一个开关控制信号，从而防止第一复位处理电路471中包括的电阻器元件R471和R472以及第二复位处理电路481中包括的电阻器元件R481和R482当中的两个或更多个与复位引脚42并联联接。也就是说，在多个电阻器元件与复位引脚42并联联接的情况下，即使施加了被驱动至逻辑低电平的复位信号RSTB，复位引脚42也不会被正确地驱动。出于这种考虑，控制器3按照将电阻器元件R471、R472、R481和R482中的仅一个与复位引脚42联接这样的方式控制第一电源开关控制信号至第四电源开关控制信号PSW_CNT<1:4>以及第一开关控制信号至第四开关控制信号SW_CNT<1:4>的启用状态。例如，通过借助将第二电源开关控制信号PSW_CNT<2>和第二开关控制信号SW_CNT<2>启用成逻辑高电平来施加它们，控制器3可以仅控制将与复位引脚42联接的电阻器元件R472，使得通过复位信号RSTB来执行复位操作。
参照图9，根据其他实施方式的半导体系统可以包括控制器5和多芯片封装6。多芯片封装6可以包括电源引脚611、复位引脚612、第一控制引脚613、第二控制引脚614、第三控制引脚615、第四控制引脚616、第一半导体封装62和第二半导体封装63。第一半导体封装62可以包括第一半导体芯片621和第二半导体芯片622。第二半导体封装63可以包括第三半导体芯片631和第四半导体芯片632。在一些实施方式中，多芯片封装可以包括更多或更少的半导体封装，并且半导体封装可以包括比图9中例示和所讨论的半导体芯片更多或更少的半导体芯片。事实上，即便在具有更多或更少的半导体芯片的情况下，针对这些半导体封装和/或半导体芯片讨论的概念仍然与本文中公开的教导和示例一致。
控制器5可以向多芯片封装6施加电源电压VDD、复位信号RSTB以及第一开关控制信号至第四开关控制信号SW_CNT<1:4>。控制器5可以包括生成复位信号RSTB的复位信号生成电路51。复位信号生成电路51可以通过与图2中例示的复位信号生成电路11或图6中例示的复位信号生成电路31相同的电路来实现。
第一半导体芯片621可以通过电源引脚611接收电源电压VDD。第一半导体芯片621可以通过复位引脚612接收复位信号RSTB。第一半导体芯片621可以通过第一控制引脚613接收第一开关控制信号SW_CNT<1>。第一半导体芯片621可以包括第一复位处理电路6211。第一复位处理电路6211可以响应于复位信号RSTB和第一开关控制信号SW_CNT<1>而执行复位操作。第一复位处理电路6211可以通过与图3中例示的第一复位处理电路251或图4中例示的第二复位处理电路261相同的电路来实现。
第二半导体芯片622可以通过电源引脚611接收电源电压VDD。第二半导体芯片622可以通过复位引脚612接收复位信号RSTB。第二半导体芯片622可以通过第二控制引脚614接收第二开关控制信号SW_CNT<2>。第二半导体芯片622可以包括第二复位处理电路6221。第二复位处理电路6221可以响应于复位信号RSTB和第二开关控制信号SW_CNT<2>而执行复位操作。第二复位处理电路6221可以通过与图3中例示的第一复位处理电路251或图4中例示的第二复位处理电路261相同的电路来实现。
第三半导体芯片631可以通过电源引脚611接收电源电压VDD。第三半导体芯片631可以通过复位引脚612接收复位信号RSTB。第三半导体芯片631可以通过第三控制引脚615接收第三开关控制信号SW_CNT<3>。第三半导体芯片631可以包括第三复位处理电路6311。第三复位处理电路6311可以响应于复位信号RSTB和第三开关控制信号SW_CNT<3>而执行复位操作。第三复位处理电路6311可以通过与图3中例示的第一复位处理电路251或图4中例示的第二复位处理电路261相同的电路来实现。
第四半导体芯片632可以通过电源引脚611接收电源电压VDD。第四半导体芯片632可以通过复位引脚612接收复位信号RSTB。第四半导体芯片632可以通过第四控制引脚616接收第四开关控制信号SW_CNT<4>。第四半导体芯片632可以包括第四复位处理电路6321。第四复位处理电路6321可以响应于复位信号RSTB和第四开关控制信号SW_CNT<4>而执行复位操作。第四复位处理电路6321可以通过与图3中例示的第一复位处理电路251或图4中例示的第二复位处理电路261相同的电路来实现。
在如上提到地配置的半导体系统中，控制器5可以通过将被启用成逻辑低电平的复位信号RSTB经由复位引脚612传送到第一半导体芯片621、第二半导体芯片622、第三半导体芯片631和第四半导体芯片632来执行复位操作。当执行复位操作时，控制器5通过将第一开关控制信号至第四开关控制信号SW_CNT<1:4>中的仅一个开关控制信号启用成逻辑高电平来施加第一开关控制信号至第四开关控制信号SW_CNT<1:4>中的所述一个开关控制信号，从而防止第一复位处理电路6211、第二复位处理电路6221、第三复位处理电路6311和第四复位处理电路6321中包括的电阻器元件与复位引脚612并联联接。也就是说，在多个电阻器元件与复位引脚612并联联接的情况下，即使施加了被驱动至逻辑低电平的复位信号RSTB，复位引脚612也没有被正确地驱动。出于这种考虑，控制器5按照将仅一个电阻器元件与复位引脚612联接这样的方式控制第一开关控制信号至第四开关控制信号SW_CNT<1:4>的启用状态。
参照图10，根据其他实施方式的半导体系统可以包括控制器7和多芯片封装8。多芯片封装8可以包括电源引脚811、复位引脚812、第一控制引脚813、第二控制引脚814、第三控制引脚815、第四控制引脚816、第五控制引脚817、第六控制引脚818、第七控制引脚819、第八控制引脚820、第一半导体封装83和第二半导体封装84。第一半导体封装83可以包括第一半导体芯片831和第二半导体芯片832。第二半导体封装84可以包括第三半导体芯片841和第四半导体芯片842。在一些实施方式中，多芯片封装可以包括更多或更少的半导体封装，并且半导体封装可以包括比图10中例示和所讨论的半导体芯片更多或更少的半导体芯片。事实上，即便在具有更多或更少的半导体芯片的情况下，针对这些半导体封装和/或半导体芯片讨论的概念仍然与本文中公开的教导和示例一致。
控制器7可以向多芯片封装8施加电源电压VDD、复位信号RSTB、第一电源开关控制信号至第八电源开关控制信号PSW_CNT<1:8>以及第一开关控制信号至第八开关控制信号SW_CNT<1:8>。控制器7可以包括生成复位信号RSTB的复位信号生成电路71。复位信号生成电路71可以通过与图2中例示的复位信号生成电路11或图6中例示的复位信号生成电路31相同的电路来实现。
第一半导体芯片831可以通过电源引脚811接收电源电压VDD。第一半导体芯片831可以通过复位引脚812接收复位信号RSTB。第一半导体芯片831可以通过第一控制引脚813接收第一电源开关控制信号和第二电源开关控制信号PSW_CNT<1:2>。可以根据实施方式通过多个引脚输入第一电源开关控制信号和第二电源开关控制信号PSW_CNT<1:2>。第一半导体芯片831可以通过第二控制引脚814接收第一开关控制信号和第二开关控制信号SW_CNT<1:2>。可以根据实施方式通过多个引脚输入第一开关控制信号和第二开关控制信号SW_CNT<1:2>。第一半导体芯片831可以包括第一复位处理电路8311。第一复位处理电路8311可以响应于复位信号RSTB、第一电源开关控制信号和第二电源开关控制信号PSW_CNT<1:2>以及第一开关控制信号和第二开关控制信号SW_CNT<1:2>而执行复位操作。第一复位处理电路8311可以通过与图7中例示的第一复位处理电路471或图8中例示的第二复位处理电路481相同的电路来实现。
第二半导体芯片832可以通过电源引脚811接收电源电压VDD。第二半导体芯片832可以通过复位引脚812接收复位信号RSTB。第二半导体芯片832可以通过第三控制引脚815接收第三电源开关控制信号和第四电源开关控制信号PSW_CNT<3:4>。可以根据实施方式通过多个引脚输入第三电源开关控制信号和第四电源开关控制信号PSW_CNT<3:4>。第二半导体芯片832可以通过第四控制引脚816接收第三开关控制信号和第四开关控制信号SW_CNT<3:4>。可以根据实施方式通过多个引脚输入第三开关控制信号和第四开关控制信号SW_CNT<3:4>。第二半导体芯片832可以包括第二复位处理电路8321。第二复位处理电路8321可以响应于复位信号RSTB、第三电源开关控制信号和第四电源开关控制信号PSW_CNT<3:4>以及第三开关控制信号和第四开关控制信号SW_CNT<3:4>而执行复位操作。第二复位处理电路8321可以通过与图7中例示的第一复位处理电路471或图8中例示的第二复位处理电路481相同的电路来实现。
第三半导体芯片841可以通过电源引脚811接收电源电压VDD。第三半导体芯片841可以通过复位引脚812接收复位信号RSTB。第三半导体芯片841可以通过第五控制引脚817接收第五电源开关控制信号和第六电源开关控制信号PSW_CNT<5:6>。可以根据实施方式通过多个引脚输入第五电源开关控制信号和第六电源开关控制信号PSW_CNT<5:6>。第三半导体芯片841可以通过第六控制引脚818接收第五开关控制信号和第六开关控制信号SW_CNT<5:6>。可以根据实施方式通过多个引脚输入第五开关控制信号和第六开关控制信号SW_CNT<5:6>。第三半导体芯片841可以包括第三复位处理电路8411。第三复位处理电路8411可以响应于复位信号RSTB、第五电源开关控制信号和第六电源开关控制信号PSW_CNT<5:6>以及第五开关控制信号和第六开关控制信号SW_CNT<5:6>而执行复位操作。第三复位处理电路8411可以通过与图7中例示的第一复位处理电路471或图8中例示的第二复位处理电路481相同的电路来实现。
第四半导体芯片842可以通过电源引脚811接收电源电压VDD。第四半导体芯片842可以通过复位引脚812接收复位信号RSTB。第四半导体芯片842可以通过第七控制引脚819接收第七电源开关控制信号和第八电源开关控制信号PSW_CNT<7:8>。可以根据实施方式通过多个引脚输入第七电源开关控制信号和第八电源开关控制信号PSW_CNT<7:8>。第四半导体芯片842可以通过第八控制引脚820接收第七开关控制信号和第八开关控制信号SW_CNT<7:8>。可以根据实施方式通过多个引脚输入第七开关控制信号和第八开关控制信号SW_CNT<7:8>。第四半导体芯片842可以包括第四复位处理电路8421。第四复位处理电路8421可以响应于复位信号RSTB、第七电源开关控制信号和第八电源开关控制信号PSW_CNT<7:8>以及第七开关控制信号和第八开关控制信号SW_CNT<7:8>而执行复位操作。第四复位处理电路8421可以通过与图7中例示的第一复位处理电路471或图4中例示的第二复位处理电路481相同的电路来实现。
在如上提到地配置的半导体系统中，控制器7可以通过将被启用成逻辑低电平的复位信号RSTB经由复位引脚812传送到第一半导体芯片831、第二半导体芯片832、第三半导体芯片841和第四半导体芯片842来执行复位操作。当执行复位操作时，控制器7通过将第一电源开关控制信号至第八电源开关控制信号PSW_CNT<1:8>中的仅一个电源开关控制信号启用成逻辑高电平来施加第一电源开关控制信号至第八电源开关控制信号PSW_CNT<1:8>中的所述一个电源开关控制信号并且通过将第一开关控制信号至第八开关控制信号SW_CNT<1:8>中的仅一个开关控制信号启用成逻辑高电平来施加第一开关控制信号至第八开关控制信号SW_CNT<1:8>中的所述一个开关控制信号，从而防止第一复位处理电路8311、第二复位处理电路8321、第三复位处理电路8411和第四复位处理电路8421中包括的电阻器元件当中的两个或更多个与复位引脚812并联联接。也就是说，在多个电阻器元件与复位引脚812并联联接的情况下，即使施加了被驱动至逻辑低电平的复位信号RSTB，复位引脚812也没有被正确地驱动。出于这种考虑，控制器7按照将仅一个电阻器元件与复位引脚812联接这样的方式控制第一电源开关控制信号至第八电源开关控制信号PSW_CNT<1:8>以及第一开关控制信号至第八开关控制信号SW_CNT<1:8>的启用状态。
以上参照图1至图10描述的半导体系统可以应用于包括存储器系统、图形系统、计算系统或移动系统的电子系统。例如，参照图11，根据实施方式的电子系统1000可以包括数据存储器1001、存储控制器1002、缓冲存储器1003和输入/输出接口1004。
数据存储器1001存储从存储控制器1002施加的数据，并且根据来自存储控制器1002的控制信号来读出所存储的数据并且将所读出的数据输出到存储控制器1002。数据存储器1001可以包括即使电源中断也能够不丢失并且不断存储数据的非易失性存储器。非易失性存储器可以被实现为诸如NOR闪存存储器和NAND闪存存储器这样的闪存存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。
存储控制器1002对从外部装置(主机)通过输入/输出接口1004施加的命令进行解码，并且根据解码结果来控制针对数据存储器1001和缓冲存储器1003的数据的输入/输出。虽然存储控制器1002在图11中被例示为一个块，但是用于控制数据存储器1001的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器可以被独立地配置在存储控制器1002中。
缓冲存储器1003可以暂时存储将在存储控制器1002中处理的数据，即，将输入到数据存储器1001的数据和从数据存储器1001输出的数据。缓冲存储器1003可以根据控制信号来存储从存储控制器1002施加的数据。缓冲存储器1003读出所存储的数据，并且将所读出的数据输出到存储控制器1002。缓冲存储器1003可以包括诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)这样的易失性存储器。
输入/输出接口1004提供存储控制器1002和外部装置(主机)之间的物理联接，使得存储控制器1002可以从外部装置接收用于输入/输出数据的控制信号并且与外部装置交换数据。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE这样的各种接口协议当中的一种。
电子系统1000可以被用作主机的辅助存储装置或外部存储装置。电子系统1000可以包括固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡。
虽然以上已经描述了各个实施方式，但是本领域技术人员将要理解的是，所描述的实施方式是仅通过示例方式提供的。因此，不应该基于所描述的实施方式来限制本文中描述的用于执行复位操作的半导体封装和半导体系统。
相关申请的交叉引用
本申请要求于2018年3月22日提交到韩国知识产权局的韩国专利申请No.10-2018-0033534的优先权，该韩国专利申请以引用方式完整地并入本文中。

Claims (24)

1.一种用于执行复位操作的半导体封装，该半导体封装包括：
第一半导体器件，该第一半导体器件包括与复位引脚联接的第一电阻器元件，所述第一半导体器件被配置成通过所述复位引脚被施加复位信号，使得执行所述复位操作；以及
第二半导体器件，该第二半导体器件包括与所述复位引脚联接的第二电阻器元件，所述第二半导体器件被配置成通过所述复位引脚被施加所述复位信号，使得执行所述复位操作，
其中，当执行所述复位操作时，所述第一电阻器元件和所述第二电阻器元件选择性地联接到所述复位引脚。
2.根据权利要求1所述的半导体封装，其中，所述第一半导体器件包括第一复位处理电路，所述第一复位处理电路被配置成通过接收电源电压、所述复位信号和第一开关控制信号来执行所述复位操作。
3.根据权利要求2所述的半导体封装，其中，所述第一复位处理电路包括所述第一电阻器元件和第一开关元件，所述第一电阻器元件和所述第一开关元件联接在被供应所述电源电压的第一焊盘和被施加所述复位信号的第二焊盘之间，并且当所述第一开关控制信号被启用时，所述第一开关元件将所述第一电阻器元件与所述第二焊盘联接。
4.根据权利要求2所述的半导体封装，其中，所述第二半导体器件包括第二复位处理电路，所述第二复位处理电路被配置成通过接收所述电源电压、所述复位信号和第二开关控制信号来执行所述复位操作。
5.根据权利要求4所述的半导体封装，其中，在针对所述复位信号被启用的时段的所述复位操作中，执行启用所述第一开关控制信号和所述第二开关控制信号中的仅一个。
6.一种用于执行复位操作的半导体系统，该半导体系统包括：
控制器，该控制器被配置成输出电源电压、复位信号以及第一开关控制信号和第二开关控制信号；以及
半导体封装，该半导体封装包括第一半导体芯片、第二半导体芯片和复位引脚，所述第一半导体芯片包括第一复位处理电路，所述第一复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第一开关控制信号来执行所述复位操作，所述第二半导体芯片包括第二复位处理电路，所述第二复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第二开关控制信号来执行所述复位操作，并且所述复位引脚基于所述第一开关控制信号和所述第二开关控制信号与包括在所述第一复位处理电路中的电阻器元件和包括在所述第二复位处理电路中的电阻器元件中的一个联接。
7.根据权利要求6所述的半导体系统，其中，所述控制器包括复位信号生成电路，所述复位信号生成电路被配置成生成所述复位信号，并且所述复位信号生成电路包括金属氧化物半导体MOS晶体管，所述MOS晶体管被配置成基于复位激活信号将输出所述复位信号的节点驱动至接地电压。
8.根据权利要求6所述的半导体系统，其中，在针对所述复位信号被启用的时段的所述复位操作中，执行启用所述第一开关控制信号和所述第二开关控制信号中的仅一个。
9.根据权利要求6所述的半导体系统，其中，所述第一复位处理电路包括第一电阻器元件和第一开关元件，所述第一电阻器元件和所述第一开关元件联接在被供应所述电源电压的第一焊盘和被施加所述复位信号的第二焊盘之间，并且当所述第一开关控制信号被启用时，所述第一开关元件将所述第一电阻器元件与所述第二焊盘联接。
10.根据权利要求9所述的半导体系统，其中，所述第二复位处理电路包括第二电阻器元件和第二开关元件，所述第二电阻器元件和所述第二开关元件联接在被供应所述电源电压的第三焊盘和被施加所述复位信号的第四焊盘之间，并且当所述第二开关控制信号被启用时，所述第二开关元件联接所述第二电阻器元件和所述第四焊盘。
11.一种用于执行复位操作的半导体系统，该半导体系统包括：
控制器，该控制器被配置成输出电源电压、复位信号、第一电源开关控制信号、第二电源开关控制信号、第三电源开关控制信号和第四电源开关控制信号以及第一开关控制信号、第二开关控制信号、第三开关控制信号和第四开关控制信号；以及
半导体封装，该半导体封装包括第一半导体芯片、第二半导体芯片和复位引脚，所述第一半导体芯片包括第一复位处理电路，所述第一复位处理电路被配置成通过接收所述电源电压、所述复位信号、所述第一电源开关控制信号和所述第二电源开关控制信号以及所述第一开关控制信号和所述第二开关控制信号来执行所述复位操作，所述第二半导体芯片包括第二复位处理电路，所述第二复位处理电路被配置成通过接收所述电源电压、所述复位信号、所述第三电源开关控制信号和所述第四电源开关控制信号以及所述第三开关控制信号和所述第四开关控制信号来执行所述复位操作，并且所述复位引脚基于所述第一电源开关控制信号至所述第四电源开关控制信号以及所述第一开关控制信号至所述第四开关控制信号与包括在所述第一复位处理电路中的第一电阻器元件和第二电阻器元件以及包括在所述第二复位处理电路中的第三电阻器元件和第四电阻器元件当中的一个联接。
12.根据权利要求11所述的半导体系统，其中，所述控制器包括复位信号生成电路，所述复位信号生成电路被配置成生成所述复位信号，并且所述复位信号生成电路包括金属氧化物半导体MOS晶体管，所述MOS晶体管被配置成基于复位激活信号将输出所述复位信号的节点驱动至接地电压。
13.根据权利要求11所述的半导体系统，其中，在针对所述复位信号被启用的时段的所述复位操作中，执行启用所述第一电源开关控制信号至所述第四电源开关控制信号中的仅一个以及所述第一开关控制信号至所述第四开关控制信号中的仅一个。
14.根据权利要求11所述的半导体系统，其中，所述第一复位处理电路包括第一节点、第二节点、第一焊盘和第二焊盘、第一开关元件和第二开关元件以及所述第一电阻器元件，所述第一节点被供应所述电源电压，所述第二节点被施加所述复位信号，所述第一焊盘与第三节点联接，所述第一开关元件与所述第一焊盘和所述第一节点联接，所述第一电阻器元件与所述第三节点和第四节点联接，所述第二焊盘与所述第二节点联接，所述第二开关元件与所述第二焊盘和所述第四节点联接，所述第一开关元件基于所述第一电源开关控制信号联接所述第一焊盘和所述第一节点，并且所述第二开关元件基于所述第一开关控制信号联接所述第二焊盘和所述第四节点。
15.根据权利要求14所述的半导体系统，其中，所述第一复位处理电路包括第三焊盘和第四焊盘、第三开关元件和第四开关元件以及所述第二电阻器元件，所述第三焊盘与第五节点联接，所述第三开关元件与所述第三焊盘和所述第一节点联接，所述第二电阻器元件与所述第五节点和第六节点联接，所述第四焊盘与所述第二节点联接，所述第四开关元件与所述第四焊盘和所述第六节点联接，所述第三开关元件基于所述第二电源开关控制信号联接所述第三焊盘和所述第一节点，并且所述第四开关元件基于所述第二开关控制信号联接所述第四焊盘和所述第六节点。
16.根据权利要求11所述的半导体系统，其中，所述第二复位处理电路包括第一节点、第二节点、第一焊盘和第二焊盘、第一开关元件和第二开关元件以及所述第三电阻器元件，所述第一节点被供应所述电源电压，所述第二节点被施加所述复位信号，所述第一焊盘与第三节点联接，所述第一开关元件与所述第一焊盘和所述第一节点联接，所述第三电阻器元件与所述第三节点和第四节点联接，所述第二焊盘与所述第二节点联接，所述第二开关元件与所述第二焊盘和所述第四节点联接，所述第一开关元件基于所述第三电源开关控制信号联接所述第一焊盘和所述第一节点，并且所述第二开关元件基于所述第三开关控制信号联接所述第二焊盘和所述第四节点。
17.根据权利要求16所述的半导体系统，其中，所述第二复位处理电路包括第三焊盘和第四焊盘、第三开关元件和第四开关元件以及所述第四电阻器元件，所述第三焊盘与第五节点联接，所述第三开关元件与所述第三焊盘和所述第一节点联接，所述第四电阻器元件与所述第五节点和第六节点联接，所述第四焊盘与所述第二节点联接，所述第四开关元件与所述第四焊盘和所述第六节点联接，所述第三开关元件基于所述第四电源开关控制信号联接所述第三焊盘和所述第一节点，并且所述第四开关元件基于所述第四开关控制信号联接所述第四焊盘和所述第六节点。
18.一种用于执行复位操作的半导体系统，该半导体系统包括：
控制器，该控制器被配置成输出电源电压、复位信号以及第一开关控制信号、第二开关控制信号、第三开关控制信号和第四开关控制信号；以及
多芯片封装，该多芯片封装包括第一半导体封装、第二半导体封装和复位引脚，所述第一半导体封装包括第一半导体芯片和第二半导体芯片，所述第二半导体封装包括第三半导体芯片和第四半导体芯片，所述第一半导体芯片包括第一复位处理电路，所述第一复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第一开关控制信号来执行所述复位操作，所述第二半导体芯片包括第二复位处理电路，所述第二复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第二开关控制信号来执行所述复位操作，所述第三半导体芯片包括第三复位处理电路，所述第三复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第三开关控制信号来执行所述复位操作，所述第四半导体芯片包括第四复位处理电路，所述第四复位处理电路被配置成通过接收所述电源电压、所述复位信号和所述第四开关控制信号来执行所述复位操作，并且所述复位引脚基于所述第一开关控制信号至所述第四开关控制信号与包括在所述第一复位处理电路至所述第四复位处理电路中的电阻器元件中的一个联接。
19.根据权利要求18所述的半导体系统，其中，所述控制器包括复位信号生成电路，所述复位信号生成电路被配置成生成所述复位信号，并且所述复位信号生成电路包括金属氧化物半导体MOS晶体管，所述MOS晶体管被配置成基于复位激活信号将输出所述复位信号的节点驱动至接地电压。
20.根据权利要求18所述的半导体系统，其中，在针对所述复位信号被启用的时段的所述复位操作中，执行启用所述第一开关控制信号至所述第四开关控制信号中的仅一个。
21.一种用于执行复位操作的半导体封装，该半导体封装包括：
复位引脚，该复位引脚被配置成提供复位信号；
电源引脚，该电源引脚被配置成提供电源电压；以及
多个复位处理电路，所述多个复位处理电路各自包括电阻器元件，所述电阻器元件具有与所述电源引脚联接的一端和通过第一开关元件与所述复位引脚联接的另一端，
其中，当执行复位操作时，多个所述第一开关元件当中的仅一个第一开关元件闭合，以通过所述一个第一开关元件将所述电阻器元件的所述另一端联接到所述复位引脚。
22.根据权利要求21所述的半导体封装，
其中，各个所述第一开关元件被配置成分别接收开关控制信号，并且
其中，当执行所述复位操作时，基于所述开关控制信号来使多个所述第一开关元件当中的仅所述一个第一开关元件闭合。
23.根据权利要求21所述的半导体封装，
其中，所述多个复位处理电路各自还包括第二开关元件，所述第二开关元件联接在所述电源引脚和所述电阻器元件的所述一端之间，并且
其中，当执行所述复位操作时，多个所述第二开关元件当中的仅一个第二开关元件闭合，以通过所述一个第二开关元件将所述电阻器元件的所述一端联接到所述电源引脚。
24.根据权利要求23所述的半导体封装，
其中，各个所述第二开关元件被配置成分别接收开关控制信号，并且
其中，当执行所述复位操作时，基于所述开关控制信号来使多个所述第二开关元件当中的仅所述一个第二开关元件闭合。
CN201810935212.7A 2018-03-22 2018-08-16 与执行复位操作相关的半导体封装和半导体系统 Active CN110297533B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0033534 2018-03-22
KR1020180033534A KR102504180B1 (ko) 2018-03-22 2018-03-22 리셋동작을 수행하는 반도체패키지 및 반도체시스템

Publications (2)

Publication Number Publication Date
CN110297533A CN110297533A (zh) 2019-10-01
CN110297533B true CN110297533B (zh) 2023-06-30

Family

ID=67985574

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810935212.7A Active CN110297533B (zh) 2018-03-22 2018-08-16 与执行复位操作相关的半导体封装和半导体系统

Country Status (3)

Country Link
US (1) US10629253B2 (zh)
KR (1) KR102504180B1 (zh)
CN (1) CN110297533B (zh)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777488A (en) * 1996-04-19 1998-07-07 Seeq Technology, Inc. Integrated circuit I/O node useable for configuration input at reset and normal output at other times
KR100504428B1 (ko) * 1997-12-30 2005-09-26 주식회사 하이닉스반도체 Edo dram 모듈의 불량소자 검출기
JP4233205B2 (ja) * 2000-09-28 2009-03-04 シャープ株式会社 リセット装置、半導体集積回路装置および半導体記憶装置
JP3742051B2 (ja) 2002-10-31 2006-02-01 エルピーダメモリ株式会社 メモリモジュール、メモリチップ、及びメモリシステム
US7514992B2 (en) * 2005-12-23 2009-04-07 Intersil Americas Inc. Circuit for generating precision soft-start frequency for either value of address bit applied to external reset pin
JP5174515B2 (ja) * 2008-04-09 2013-04-03 株式会社日立製作所 半導体集積回路装置
JP5086929B2 (ja) * 2008-07-25 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
KR101517767B1 (ko) * 2009-01-07 2015-05-06 시게이트 테크놀로지 엘엘씨 하이브리드 저장 장치 및 그의 자원 공유 방법
KR20100104686A (ko) * 2009-03-18 2010-09-29 삼성전자주식회사 임피던스 교정 코드 전송 라인을 테스트 할 수 있는 반도체장치
CN102723106A (zh) * 2011-03-31 2012-10-10 鸿富锦精密工业（深圳）有限公司 复位信号抗干扰电路
TWI461893B (zh) * 2011-11-04 2014-11-21 Wistron Corp 處理系統以及其電源控制裝置
KR101969147B1 (ko) * 2013-06-11 2019-04-16 에스케이하이닉스 주식회사 집적 회로
CN103943148B (zh) * 2014-05-20 2017-04-05 建荣集成电路科技(珠海)有限公司 闪速存储器及其复位信号输出方法
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법
KR102299682B1 (ko) * 2017-09-13 2021-09-09 삼성전자주식회사 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법

Also Published As

Publication number Publication date
KR20190111430A (ko) 2019-10-02
US20190295624A1 (en) 2019-09-26
KR102504180B1 (ko) 2023-02-28
US10629253B2 (en) 2020-04-21
CN110297533A (zh) 2019-10-01

Similar Documents

Publication Publication Date Title
CN106469572B (zh) 半导体器件以及半导体系统
CN106531204B (zh) 用于设置参考电压的电路和包括所述电路的半导体器件
US10068633B2 (en) Semiconductor devices and integrated circuits including the same
US9613666B1 (en) Semiconductor devices and semiconductor systems including the same
US20180136844A1 (en) Arithmetic circuit and a semiconductor device
CN110060714B (zh) 半导体器件以及包括其的半导体系统
US10818372B2 (en) Test modes for a semiconductor memory device with stacked memory chips using a chip identification
US9647659B1 (en) Semiconductor devices
US10269398B2 (en) Electronic devices including logic operators to prevent malfunction
US20190096455A1 (en) Semiconductor devices and semiconductor systems
CN108073468B (zh) 半导体器件和包括该半导体器件的半导体系统
CN110297533B (zh) 与执行复位操作相关的半导体封装和半导体系统
US10636460B2 (en) Semiconductor system including mode register control circuit
CN110931059B (zh) 提供掉电模式的半导体器件及使用其控制掉电模式的方法
US20190334506A1 (en) Level shifter and memory system including the same
KR102638788B1 (ko) 반도체장치 및 반도체시스템
US10861511B2 (en) Semiconductor devices
CN110211616B (zh) 半导体器件和包括半导体器件的半导体系统
US10699762B2 (en) Cycle control circuits

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant