JP4233205B2 - リセット装置、半導体集積回路装置および半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば電源電圧の立ち上がりを検出してリセット信号を出力した後にそれを解除するリセット装置および、これを応用した半導体集積回路装置および半導体記憶装置に関する。
【0002】
【従来の技術】
従来、システムを初期化するリセットの方法には、リセット専用の端子からシステムの動作と非同期に必要に応じて初期化が可能な所謂ハードウェアリセット、電源投入時に自動的にシステムを初期化するリセット信号を生成するパワーオンリセットおよび、外部から入力されるコマンドを解釈してリセット信号を生成することによりシステムを初期化するソフトウェアリセットなどがある。このうち、従来のリセット装置のパワーオンリセット動作について、以下に詳細に説明する。リセット装置は、電源の投入を判断する必要から、何らかの方法で電源電圧を検出する電源電圧検出回路と、電源電圧の検出に基づいてリセット信号を出力した後にこれを解除するリセット信号出力回路とを有している。
【0003】
このリセット装置の最も単純な回路例を図4に示している。図4において、リセット装置100は、キャパシタCと抵抗Rを直列に接続した電源電圧検出回路101と、PチャネルMOSトランジスタ(以下PチャネルTrという)およびNチャネルMOSトランジスタ(以下NチャネルTrという)からなるインバータ102,103が直列接続されたリセット信号出力回路104とを有している。
【0004】
上記構成により、電源が立ち上がったときに、電源電圧検出回路101のキャパシタCが抵抗Rを介して所定の時定数RCで充電される。この充電電流によって抵抗Rに発生する電圧が、ノードN105を介してPチャネルTrとNチャネルTrからなる第1段目のインバータ102に与えられる。このとき、キャパシタCは急速には充電されず、ノードN105は論理’Low’状態で、リセット信号出力回路104から出力されるリセット信号もアクティブな論理’Low’の状態にある。
【0005】
次に、ノードN105の電位が、キャパシタCへの充電につれて、PチャネルTrとNチャネルTrの閾値や駆動能力によって主に定まるゲート閾値を超えたとき、第1段目のインバータ102の出力が反転して論理’Low’に、さらに第2段目のインバータ103の出力が反転して論理’High’になることによって、リセット信号出力回路104から出力されるリセット信号が解除される。このリセット信号が解除されるまでの時間は、電源電圧が十分に立ち上がり、システムに要求されるリセット時間が確保されるようにキャパシタCと抵抗Rの時定数値(C×R)が適宜選択されている。
【0006】
ところが、電源投入時の電源電圧の立ち上がりが時定数RCに追随するほど緩やかな場合には、ノードN105の電位は、インバータ102を構成するTrのゲート閾値に達せず、リセット信号出力回路104からのリセット信号を解除しない場合が起こり得る。
【0007】
これを回避するために、図5に示すように、電源電圧の立ち上がりが遅い場合と速い場合とで専用の各電源電圧検出回路をそれぞれ設けたリセット装置が用いられている。図5において、リセット装置200は、電源電圧の立ち上がりが遅い場合に動作する電源電圧検出回路部201と、電源電圧の立ち上がりが速い場合に動作する電源電圧検出回路部202と、電源電圧検出回路部201,202からの各入力信号に応じてリセット信号の出力および解除を行うリセット信号出力回路203とを有している。
【0008】
電源電圧検出回路部201は、次に示す構成を有している。即ち、電源とGNDとの間に抵抗R1,R2が直列に接続され、その分割点(接続点)であるノードN1はキャパシタC1の一端とNチャネルTrM1のゲートに接続され、キャパシタC1の他端は電源に、NチャネルTrM1のソースはGNDに、そのドレインはプルアップ抵抗R3を介して電源に接続され、NチャネルTrM1とプルアップ抵抗R3の接続点であるノードN2は、PチャネルTrM2とNチャネルTrM3からなるインバータの入力端に接続されている。
【0009】
電源電圧検出回路部202は、次に示す構成を有している。即ち、PチャネルTrM4、抵抗R4、ゲートが各々電源に接続されたNチャネルTrM5,M6がこの順に直列に接続され、NチャネルTrM5と抵抗R4との接続点であるノードN3には、キャパシタC2さらには、PチャネルTrタM7,M8からなるインバータの入力端が接続されている。また、PチャネルTrM4のゲートにはリセット信号がフィードバックされて入力するようになっている。
【0010】
リセット信号出力回路203は負論理OR回路で構成されており、電源電圧検出回路部201,202からの各出力が入力するNAND回路(以下NAND1という)と、NAND1からの出力が入力されリセット信号を出力または解除するインバータ(PチャネルTrM9とNチャネルTrM10)とを有している。
【0011】
なお、上記NチャネルTrM8,M10は低い閾値を持つTrであり、ここでは、図示したような特別な表記を用いるものとする。
【0012】
この構成により、電源投入直後はノードN2が抵抗R3を介してプルアップされ、論理’High’状態にあるので、PチャネルTrM2とNチャネルTrM3からなるインバータからの出力(電源電圧検出回路部201からの出力)は論理’Low’状態となる。これによって、NAND1からの出力は、電源電圧検出回路部202からの入力が’High’状態であっても’Low’状態であっても論理’High’状態となる。したがって、PチャネルTrM9とNチャネルTrM10からなるインバータからの出力(リセット信号出力回路203からの出力)であるリセット信号は、アクティブな論理’Low’状態(リセット信号の出力状態)になる。
【0013】
その後、電源電圧が緩やかに立ち上がった場合、キャパシタC1に十分な充電電流が流れなくとも、直列接続された抵抗R1,R2で抵抗分割された電源電圧より低い電位がノードN1を介してNチャネルTrM1のゲートに入力され、ノードN1の電位がNチャネルTrM1の閾値を超えた時点で、NチャネルTrM1が活性化する。これにより、ノードN2は、電源投入直後の論理’High’状態から論理’Low’状態に遷移する。このため、PチャネルTrM2とNチャネルTrM3からなるインバータで論理反転され、電源電圧検出回路部201から論理’High’がNAND1に出力される。このとき、ノードN3が’Low’状態であるから、電源電圧検出回路部202からの出力は’High’になっているので、NAND1からは’Low’の出力が、PチャネルTrM9とNチャネルTrM10からなるインバータに入力される。したがって、リセット信号出力回路203から出力されるリセット信号は、電源投入直後のアクティブな論理’Low’状態から論理’High’状態に遷移して解除される。
【0014】
この場合、電源電圧検出回路部202では、電源電圧の立ち上がりがキャパシタC2を充電するのに十分なほど緩やかなため、ノードN3は、各々ゲートが電源に接続されて活性化されているTrM5,M6を介して、論理’Low’の状態にある。したがって、電源電圧検出回路部202からの出力は、PチャネルTrM7とNチャネルTrM8からなるインバータにて論理反転されて論理’High’状態にあり、それがリセット信号出力回路203に入力されている。したがって、リセット信号出力回路203からのリセット信号は、論理’High’状態であるから、電源電圧検出回路部201からの出力(論理’High’状態)がリセット信号としてそのまま出力されているのと同じ有効な状態になっている。
【0015】
逆に、電源電圧の立ち上がりが急峻な場合、電源電圧検出回路部201において、キャパシタC1を介してノードN1を電源電圧まで突き上げることにより、電源電圧の立ち上がりとほぼ同時に、TrM1が活性化し、ノードN2が論理’Low’となるため、電源電圧検出回路部201からはリセット信号をアクティブにする論理’Low’は出力されない。
【0016】
つまり、電源電圧が急峻に立ち上がった場合、電源電圧検出回路部202では、キャパシタC2を介してノードN3が電源電圧に突き上げられ、TrM8を活性化する。このとき、TrM5,M6が直列に接続されており、抵抗値が高いため、ノードN3の電圧は立ち上がりやすい。また、TrM8は低い閾値を持つため、この活性化の応答は速く、電源電圧の立ち上がりとほぼ同時にTrM7,M8からなるインバータの出力は論理’Low’となってNAND1に入力される。したがって、NAND1からの出力は、電源電圧検出回路部201からの入力が、論理’Low’であっても論理’High’であっても論理’High’となるのであるから、リセット信号はアクティブな論理’Low’として出力される。電源電圧が急峻に立ち上がった場合には、電源電圧検出回路部202からの出力が、電源電圧検出回路部201からの出力よりも有効となる。
【0017】
その後、キャパシタC2は電源の立ち上がりにより活性化されているNチャネルトランジスタM5,M6を介して放電されて、ノードN3が論理’Low’に遷移して検出回路部202からの出力は論理’High’となる。したがって、リセット信号出力回路203(負論理OR回路)から出力されるリセット信号は、アクティブな論理’Low’から論理’High’に解除される。
【0018】
このリセット信号がアクティブな論理’Low’になったとき、PチャネルTrM4のゲートにフィードバックされ、PチャネルTrM4が活性化する。このとき、TrM5,M6に抵抗R4を介して電流が流れることになって、キャパシタC2に蓄積された電荷の放電を阻止する方向に働くため、リセット信号が解除されるまでの時間を確保することができる。
【0019】
キャパシタC2の充電が完了すると、ノードN3が論理’Low’となり、これにより、検出回路部202からの出力が論理’High’となって、リセット信号が論理’High’となるため、TrM4が非活性となって、電源とGNDとの間に直列接続されたTrM4、抵抗R4、TrM5,M6の直流パスが断たれることにより、以降直流電流は遮断される。
【0020】
【発明が解決しようとする課題】
しかしながら、図5に示す従来技術では、電源電圧検出回路部201で電源とGNDとの間に抵抗R1,R2の直列回路が接続されているため、電源電圧が立ち上がった後も直流パスができ、電流が流れ続けるという事態が起こって消費電流が大きくなってしまう虞がある。
【0021】
また、電源電圧の立ち上がりが遅い場合と速い場合とで、電源電圧検出回路部201,202を切換えなくてはならないが、その切換えは、各電源電圧検出回路部201,202を構成するキャパシタの容量値、抵抗値およびTr特性に依存するため、それらのばらつきを考慮すると、安定に切換え動作させるためのパラメータ制御が困難であった。
【0022】
さらに、近年、電池駆動を前提とした機器の増加により、消費電力の低減が強く望まれており、低消費電力化に大きく寄与する低い電源電圧でシステムが動作することが必須となってきており、低電圧でも安定して動作するパワーオンリセット回路が要求されている。
【0023】
本発明は、上記従来の事情に鑑みて為されたもので、安定に切換え動作させるためのパラメータ制御に依らず、消費電流を抑えると共に、低電圧でも安定して動作することができるリセット装置および、これを用いた半導体集積回路装置および半導体記憶装置を提供することを目的とする。
【0024】
【課題を解決するための手段】
本発明のリセット装置は、電源の投入時は、第1の電圧にあるノードと、電圧検出用の強誘電体容量手段を含み、電源電圧の立ち上がりを検出する電圧検出回路と、初期状態において、該強誘電体容量手段の一方の電極に第1の電圧を印加し、該強誘電体容量手段の他方の電極に第2の電圧を印加し、該第1の電圧と該第2の電圧の電位差によって該強誘電体容量手段の分極状態を決定する初期分極状態設定手段と、該強誘電体容量手段の分極特性を利用してリセット信号を生成するリセット信号出力手段と、該リセット信号出力手段からの出力を遅延回路で遅延させて該ノードにリセット解除信号として出力するリセット信号解除手段と、該ノードの電圧変化を受けて、該リセット信号の解除後に、該強誘電体容量手段の他方の電極に該第2の電圧を印加して、該強誘電体容量手段の分極状態を初期状態に戻す分極状態初期化手段とを有するリセット装置であって、 該リセット信号出力手段は、電源投入時に、該強誘電体容量手段の他方の電極の該第2の電圧を受けて、該リセット信号を出力し、該遅延回路で決定される遅延時間の経過後に、該ノードが該第2の電圧に変化することを受けて、該リセット信号を解除するものであり、それによって上記目的が達成される。
【0025】
この構成により、電圧検出回路に設けられた強誘電体容量手段は、そのヒステリシス特性から残留分極を持ち、常誘電体キャパシタのように時間に依存した充放電が発生しないため回路動作時の電流消費や、従来の技術で示したような直流パスが不要になるため、定常的な電流消費がなくなり消費電流を低減することが可能となる。また、強誘電体容量手段を構成する強誘電体材料とその膜厚の選択により、分極反転電圧を低くすることが可能であり、低電圧でも安定して動作させることが可能となる。さらに、強誘電体材料に発生する分極はそれにかかる電界により誘起される自発分極であり、常誘電体キャパシタのように外部からの電荷の注入や放出を伴わないため、分極反転は高速であり、それが電界、即ち外部より供給される電圧のみによって制御されるため、電圧の立ち上がり時間に依存せず、また、制御の容易な電圧検出回路が実現でき、ひいては動作が安定なリセット回路を実現することが可能となる。
【0027】
この構成により、強誘電体容量手段の分極特性を利用して容易かつ迅速にリセット信号を生成した後にこれを解除することが可能となる。
【0029】
この構成により、初期分極状態設定手段を用いれば、キャパシタの初期分極状態が容易かつ任意に決定することが可能となる。
【0031】
この構成により、電源電圧が立ち上がってリセット信号を解除した後に、分極状態初期化手段により、強誘電体容量手段の分極状態を初期状態に容易かつ自動的に戻すことが可能となる。
【0033】
この構成により、電源電圧の立ち上がりを受けて、強誘電体容量手段の分極を反転させ、そのときに発生する電荷によりリセット信号を容易かつ迅速に生成することが可能となる。
【0034】
さらに、好ましくは、本発明のリセット装置における電圧検出回路は、第1インバータの入力端が常誘電体容量手段およびプルダウン用抵抗を介して接地され、その出力端が強誘電体容量手段の一端に接続されている。
【0035】
この構成により、電圧検出回路が強誘電体容量手段を利用することにより簡単な構成となる。
【0036】
さらに、好ましくは、本発明のリセット装置におけるリセット信号出力手段は、リセット信号駆動用トランジスタおよびプルアップ用抵抗を有し、前記強誘電体容量手段の他端が、前記第1インバータの出力端に制御端子が接続された第1パストランジスタ を介して該リセット信号駆動用トランジスタの制御端子に接続され、該リセット信号駆動用トランジスタの駆動端子の一方が、一端が電源に接続された該プルアップ用抵抗の他端に接続され、その駆動端子の他方が接地されている。
【0037】
この構成により、強誘電体容量手段を利用した電圧検出回路に対応するリセット信号出力手段が簡単な構成で実現可能となる。
【0038】
さらに、好ましくは、本発明のリセット装置におけるリセット信号解除手段は、第2インバータ、第2パストランジスタ、遅延回路およびリセット信号解除用トランジスタを有し、前記プルアップ用抵抗とリセット信号駆動用トランジスタの接続点が該第2インバータの入力端に接続され、該第2インバータの入力端が該第2パストランジスタの制御端子に接続され、該第2インバータの出力端が該第2パストランジスタの駆動端子の一方に接続され、該第2パストランジスタの駆動端子の他方が該遅延回路を介して前記第1インバータの入力端に接続され、該第1インバータの入力端が該リセット信号解除用トランジスタの制御端子に接続され、該リセット信号解除用トランジスタの駆動端子の一方が該リセット信号駆動用トランジスタの制御端子に接続され、該リセット信号解除用トランジスタの駆動端子の他方が接地されている。
【0039】
この構成により、リセット信号を出力した後にリセット信号を解除するリセット信号解除手段が簡単な構成で実現可能となる。
【0040】
さらに、好ましくは、本発明のリセット装置における初期分極状態設定手段は、強誘電体容量手段の一方端にプルダウン用トランジスタが接続され、強誘電体容量手段の他方端にプルアップ用トランジスタが接続されている。
【0041】
この構成により、初期分極状態設定手段が簡単な構成で実現可能となる。
【0042】
さらに、好ましくは、本発明のリセット装置における分極状態初期化手段は、第1インバータの入力端に入力端が接続され、その出力端から強誘電体容量手段の他方端に分極状態初期化用パルスを発生するパルス発生回路を有する。
【0043】
この構成により、分極状態初期化手段が簡単な構成で実現可能となる。
【0044】
さらに、好ましくは、本発明の半導体集積回路装置は、請求項1〜10の何れかに記載のリセット装置の回路構成を半導体集積化する。
【0045】
この構成により、請求項1〜10の何れかに記載のリセット装置を半導体集積回路装置に容易に採用することが可能となる。
【0046】
さらに、好ましくは、本発明の半導体記憶装置は、請求項11記載の半導体集積回路装置を用いる。
【0047】
この構成により、請求項11記載の半導体集積回路装置を半導体記憶装置に容易に採用することが可能となる。
【0048】
【発明の実施の形態】
以下、本発明のリセット装置をパワーオンリセット装置に適用した場合の実施形態について図面を参照しながら詳細に説明する。
【0049】
図1は、本発明の一実施形態のパワーオンリセット装置の構成例を示す回路図である。図1において、パワーオンリセット装置1は、強誘電体容量手段としての強誘電体キャパシタFCを用いて電源電圧を検出する電圧検出回路2と、強誘電体キャパシタFCの分極状態を決定する分極状態設定回路3(初期分極状態設定手段)と、電源電圧の立ち上がりを検出してリセット信号を生成するリセット信号出力回路4と、このリセット信号を解除するリセット信号解除手段5と、リセット信号の解除後に、強誘電体キャパシタFCの分極状態を初期状態に戻す分極状態初期化回路6とを備えている。
【0050】
電圧検出回路2は、次に示す構成を有している。即ち、電源投入時にノードN20を論理’LOW’にプルダウンするプルダウン用抵抗R21と常誘電体キャパシタC22の一端がGNDに接続され、これらのもう一端は、ノードN20を介してPチャネルTr23とNチャネルTr24からなる第1インバータのゲート(制御端子)に接続されている。また、この第1インバータの出力側のノードN26は、強誘電体キャパシタFCの一端に接続されており、強誘電体キャパシタFCの他端であるノードN27は、信号伝達をゲートする第1パストランジスタのTr28のソース(駆動端子)に接続されている。
【0051】
分極状態設定回路3は、次に示す構成を有している。即ち、ノードN26にはソースがGNDに接続されたプルダウン用NチャネルTr31が接続され、また、ノードN27にはソースが電源に接続されたプルアップ用PチャネルTr32が接続されており、強誘電体キャパシタFCの初期状態を設定するものである。このTr31のゲートには強誘電体キャパシタFCの初期化を制御する分極状態設定信号INITが入力されると共に、Tr32のゲートには強誘電体キャパシタFCの初期化を制御する分極状態設定信号INIT#が入力されるようになっている。
【0052】
リセット信号出力回路4は、次に示す構成を有している。即ち、Tr28のドレイン(駆動端子)側には、一端がGNDに接続されたリセット信号駆動用トランジスタのNチャネルTr41のゲートが接続されている。Tr41のドレインには、一端が電源に接続されたプルアップ用抵抗R42の他端が接続されている。Tr41とプルアップ用抵抗R42の接続点にはノードN43が接続されており、ノードN43にリセット信号が出力されるようになっている。
【0053】
また、リセット信号解除回路5は、更に次に示す構成を有している。ノードN43には、第2インバータのインバータINV51とインバータ52の直列回路が接続されており、ノードN43に出力されたリセット信号はインバータINV51,52を介して出力されるようになっている。インバータINV51の出力側のノードN53はその信号を伝達する第2パストランジスタのTr54のソースに接続され、そのドレインは、直列に接続されたインバータの個数分信号を遅延させる遅延回路55に接続され、さらに、そのゲートは、インバータINV51の入力側のノードN43に接続されている。また、この遅延回路55の出力端は前述のノードN20に接続されている。ノードN20には、ソースがGNDに接続されたリセット信号解除用トランジスタのNチャネルTr56のゲートが接続され、そのドレインがNチャネルTr41のゲートおよびTr28のドレインに接続されている。この遅延回路55の出力がリセット解除信号として作用するようになっている。遅延回路55には信号遅延用のインバータが4つ直列に接続されているが、必要な遅延時間に応じてその個数はその入力と出力間で論理反転を伴わない偶数個に適宜選択されるものである。
【0054】
分極状態初期化回路6はパルス発生回路61を有しており、パルス発生回路61の入力端はノードN20に接続され、その出力端はノードN27に接続されており、ノードN20に直列に接続されたインバータの信号遅延時間分のパルスを発生してノードN27に出力するものである。このパルス発生回路61は、信号遅延用のインバータが3つ直列に接続されているが、必要なパルス幅に応じてその個数はその入力側と出力側との間で論理反転を伴う奇数個に適宜選択されるものである。
【0055】
ここで、強誘電体キャパシタFCの分極特性について詳細に説明する。強誘電体キャパシタFCを構成する強誘電体材料は、図2の強誘電体のヒステリシスカーブに示すように、その与えられた電界(ここでは、強誘電体材料の両端に印加した電圧Eで示す)によって発生する電荷量Qはヒステリシス特性を持つ。この強誘電体材料を用いたキャパシタFCの製造直後の状態、即ちまだ一度も電界が印加されていない状態(電圧E=0)では分極しておらず、発生する電荷量も0である(A点)。次に、この強誘電体キャパシタFCに電界をかけると(電圧E>0)、強誘電体材料は分極し、電界に比例して電荷Qが発生する。その後、電界を増やし続けても分極が増加しなくなり、この分極量を飽和分極値と呼ぶ(B点)。このB点から印加電界を減らして0(電圧E=0)になっても分極量は0にならず、ある電荷Qを保持し、これを残留分極値と呼ぶ(C点)。さらに、印加する電界を逆に負にすると、分極が反転するがB点と同様それ以上分極量が負側に増加しない負の飽和分極値に達する(D点)。D点から再度正方向に電界をかけ0(電圧E=0)に達しても、ある電荷Qを保持し、C点と同様これを残留分極と呼ぶ(E点)。
【0056】
このように、強誘電体キャパシタFCはヒステリシス特性を有するため、分極を反転させて残留分極を利用することで不揮発に情報を保持することができる。この強誘電体材料を用いたキャパシタFCは、分極の状態遷移に要する時間が短く応答が速いという特徴を持っている。また、分極の反転に要する電界をEcとすると、このとき、キャパシタFCの両端に印加する電圧Vcは、強誘電体材料の厚さをdとした場合、Vc=Ec・dとなる。分極の反転に要する電界Ecは強誘電体材料に依存する値であり、また、dは強誘電体キャパシタFCの構造に依存する値であるため、キャパシタFCの両端に印加する電圧Vcの値はそれらの選択によるが、PZT(チタン酸ジルコン酸鉛)系材料膜を用いた場合で2.5V、層状の強誘電体膜、所謂Y1系の材料を用いた場合で1.7V程度が可能であり、低電源電圧でも安定した動作が可能である。強誘電体材料の厚さdを薄くすると、キャパシタFCの両端に印加する電圧Vcをさらに低下させることが可能であるので、反転電圧の低電圧化は、薄膜の形成が容易な半導体製品への応用に適している。
【0057】
上記構成により、以下その動作を説明する。まず、分極状態設定回路3により強誘電体キャパシタFCの分極状態を決定する場合について説明する。即ち、まだ一度も電界が印加されていない強誘電体キャパシタFCが製造された直後の状態は、図2に示すように分極していないA点にあり、強誘電体キャパシタFCを回路素子の一つとして動作させるには、強誘電体材料の初期状態を決める必要がある.このため、INIT信号をTr31のゲートに、INIT#信号をTr32のゲートに入力する必要がある。つまり、初期状態を決めるために、INIT信号に論理’High’の信号を、INIT#信号に論理’Low’信号を与えて、強誘電体キャパシタFCの両端の電位、即ちノードN26とノードN27の電位を各々GNDレベルおよび電源電圧レベルにする。このとき、電源とGNDとの間の電位差は上記の電圧Vc以上であるものとする。これにより、ノードN27が高電位であるので、図3の状態(a)に示すように分極して初期状態が決まる。この初期設定は強誘電体キャパシタFCの製造後に、一度だけ行えばよく、メーカ側で行うかユーザ側で行うかは特に問わないが、この強誘電体キャパシタFCを用いたパワーオンリセット回路1の出荷テスト時に行うのが妥当である。以降、INIT信号およびINIT#信号は再びTr31およびTr32が活性化しないように、各々論理’Low’と論理’High’にそれぞれ固定しておく。このINIT信号およびINIT#信号は、外部から入力してもよいし、例えばワンショットパルスを発生するワンショットパルス発生回路を用いてもよく、特にその手段は問わない。ただし、一度しかこの信号を用いる必要がないので、できるだけ簡略な手段が望ましい。
【0058】
次に、分極状態設定回路3による強誘電体キャパシタFCの初期分極状態の設定後、通常使用状態における電源投入が行われる。電源電圧投入直後は抵抗R21でプルダウンされているため、常誘電体キャパシタC22は充電されず、ノードN20はGND電位レベルである。このことから、Tr24は非活性で、Tr23は活性化されるため、強誘電体キャパシタFCの一端であるノードN26には電源電圧が供給される。このとき、強誘電体キャパシタFCの他端であるノードN27には電源投入によるプルアップパスがないため、ノードN26にかかる電源電圧が上記の反転電圧Vcを超えると容易に分極反転を起こし、図3の状態(b)に移行する。一方、ノード26にかかる電源電圧が上記の反転電圧Vcを超えていないときには、ノード27は、強誘電体キャパシタFCの初期設定による分極反転により誘起された電荷によりポテンシャルが上昇し、論理’High’の情態に達している。ノードN26は電源電圧にあり、これに接続されているトランジスタTr28のゲート電位がその閾値を超えると、Tr28は活性化し、論理’High’レベルの電位がTr41のゲートに伝わる。なお、このときは、ノードN20が論理’Low’であるので、これに接続されるNチャネルTr56は非活性であり、Tr56がTr41の論理レベルに影響は与えることはない。これにより、Tr41が活性化され、抵抗R42を介してプルアップされていたノードN43の電位は論理’Low’状態になる。このとき、抵抗R42の抵抗値は、Tr41が活性化されたときのオン抵抗値との抵抗分割比によってノードN43が論理’Low’となるように、設定されているものとする。ノードN43が論理’Low’となることによって、インバータINV51,52を通して、リセット信号は、論理’Low’のアクティブ状態となって出力される。
【0059】
このとき、ノードN43は、論理’Low’、ノードN53は論理’High’であり、ノードN43に接続された第2パストランジスタのTr54のゲートが論理’Low’になるため、そのソースに接続されたノードN53の論理’High’レベルがドレインを介して遅延回路55に伝達される。遅延回路55に入力された論理’High’レベルは遅延回路55で設定された遅延時間後、その出力側のノードN20に伝達され、ノードN20を、電源投入直後の論理’Low’レベルから論理’High’状態に遷移させる。これにより、さらに常誘電体キャパシタC22を充電するのに要する時間だけ遅延の後に、ノードN20が論理’High’に達すると、NチャネルTr24が活性化し、ノードN26は論理’Low’状態となる。ノードN26が論理’Low’になることから、パストランジスタのTr28が非活性となり、ノードN27とTr41のゲートとの信号パスを断つ。これと同時に、ノードN20の論理’High’レベルがTr56のゲートに入力されてTr56が活性化することにより、Tr41のゲートが論理’Low’状態となり、Tr41は非活性となる。Tr41が非活性となることにより、ノードN43は抵抗R42にプルアップされて論理’High’となり、それがインバータINV51,52を介してリセット信号を論理’High’状態にすることにより、リセット信号を解除する。即ち、電源投入後、論理’Low’のアクティブ状態のリセット信号は、遅延回路55の遅延時間と常誘電体キャパシタC22の充電時間だけ出力され、その遅延時間と充電時間後に、論理’High’状態になって解除される。
【0060】
さらに、リセット信号が解除された後は、次の電源投入時に備えて強誘電体キャパシタFCの分極を初期状態に自動的に戻す必要がある。リセット解除信号となる遅延回路55からの出力により、ノードN20が論理’High’になると、ノードN20が入力されるパルス発生器61が動作する。パルス発生器61は、論理’High’の信号が入力されると、内蔵するインバータの段数分の遅延時間をパルス幅に持つ論理’High’のパルスを発生する。このとき、強誘電体キャパシタFCの一端であるノードN26は論理’Low’状態であり、その他端のノードN27はパルス発生回路61からの論理’High’のパルスが入力されるため、強誘電体キャパシタFCが分極反転し、図3の状態(a)に初期化される。この初期化状態は、システム全体の電源が遮断されても残留分極により保持される。
【0061】
さらに、強誘電体キャパシタFCの分極が初期状態を保持しているため、次回以降に電源が投入された後も上記と同じ動作によりリセット信号を出力した後に解除し、強誘電体キャパシタFCの分極を初期状態に自動的に戻すことにより、更なる電源投入時に備えることができる。
【0062】
以上により、本実施形態によれば、パワーオンリセット回路1に強誘電体キャパシタFCを採用することによって、電源投入時の電源電圧の立ち上がりを分極反転として検出して、リセット信号を生成することができる。強誘電体キャパシタFCの分極は、低電圧でも安定に反転するため、電源電圧が低いシステムでも安定してリセット信号を生成することができ、上記実施形態のように定常的に電流が貫通する直流パスも必要がないことから、低消費電力を要求されるシステムにおいても安定した動作を行うことができる。つまり、低電源電圧でも安定して動作させるには分極反転電圧を低くすればよい。
【0063】
また、強誘電体キャパシタFCの分極反転電圧のみで電圧の立ち上がりを検出するため、従来技術のように電源電圧の立ち上がりの速さに依存した回路構成をとる必要がなくなり、回路構成を簡略化することができる。
【0064】
さらに、徒来技術のように、個々のTr特性や容量値、抵抗値という典型的なアナログ的パラメータにその動作が敏感に依存することがないため、設計上それらの制御が容易であり、またそれらが製造上または温度などの他の要因でばらついてもリセット信号の生成動作に大きな影響を受けることがない。
【0065】
なお、本実施形態では、パワーオンリセット回路1の回路構成を半導体集積化して半導体集積回路装置とすることは、特に、説明しなかったが、強誘電体キャパシタFCの分極反転電圧は、前述した通り、使用する強誘電体材料自身にも依存するが、その膜厚が薄いほど低くすることができて、薄膜形成が可能な半導体製品への応用に適している。
【0066】
また、本実施形態では、上記半導体集積回路装置を用いて半導体記憶装置を構成することは、特に、詳細に説明しなかったが、半導体記憶装置の一つに強誘電体キャパシタFCを用いた不揮発メモリ、所謂強誘電体メモリがあり、強誘電体キャパシタFCを共に利用しているため、半導体プロセスの整合性から、本発明のパワーオンリセット回路1は半導体記憶装置に用いて好適である。また、近年、注目されている非接触ICカードなどへの応用が進んでいる強誘電体メモリ内蔵マイクロコンピュータのパワーオンリセット回路にも好適に応用できることは言うまでもないことである。
【0067】
【発明の効果】
以上により、請求項1によれば、電圧検出回路に設けられた強誘電体容量手段は、そのヒステリシス特性から残留分極を持ち、常誘電体キャパシタのように時間に依存した充放電が発生しないため、回路動作時の電流消費や、従来の技術で示したような直流パスが不要にすることができ、これによって、定常的な電流消費をなくすことができて消費電流を低減することができる。また、強誘電体容量手段を構成する強誘電体材料とその膜厚の選択により、分極反転電圧を低くすることができて、低電圧でも安定して動作させることができる。さらに、強誘電体材料に発生する分極はそれにかかる電界により誘起される自発分極であり、常誘電体キャパシタのように外部からの電荷の注入や放出を伴わないため、分極反転は高速であり、それが電界、即ち外部より供給される電圧のみによって制御されるため、電圧の立ち上がり時間に依存せず、また、制御の容易な電圧検出回路が実現でき、ひいては動作が安定なリセット回路を実現することができる。
【0068】
また、請求項2によれば、強誘電体容量手段の分極特性を利用して容易にリセット信号を生成することができる。
【0069】
さらに、請求項3によれば、初期分極状態設定手段により、キャパシタの初期分極状態が容易かつ任意に決定することができる。
【0070】
さらに、請求項4によれば、電源電圧が立ち上がってリセット信号を解除した後に、分極状態初期化手段により、強誘電体容量手段の分極状態を初期状態に容易かつ自動的に戻すことができる。
【0071】
さらに、請求項5によれば、電源電圧の立ち上がりを受けて、強誘電体容量手段の分極を反転させ、そのときに発生する電荷により迅速且つ容易にリセット信号を生成することができる。
【0072】
さらに、請求項6によれば、強誘電体容量手段を利用することにより電圧検出回路を簡単な構成とすることができる。
【0073】
さらに、請求項7によれば、強誘電体容量手段を利用した電圧検出回路に対応するリセット信号出力手段を簡単な構成で実現することができる。
【0074】
さらに、請求項8によれば、リセット信号を出力した後にリセット信号を解除するリセット信号解除手段を簡単な構成で実現することができる。
【0075】
さらに、請求項9によれば、初期分極状態設定手段を簡単な構成で実現することができる。
【0076】
さらに、請求項10によれば、分極状態初期化手段を簡単な構成で実現することができる。
【0077】
さらに、請求項11によれば、請求項1〜10の何れかに記載のリセット装置を半導体集積回路装置に容易に採用することができる。
【0078】
さらに、請求項12によれば、請求項11記載の半導体集積回路装置を半導体記憶装置に容易に採用することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態のパワーオンリセット装置の構成例を示す回路図である。
【図2】図1の強誘電体キャパシタFCのヒステリシス特性図である。
【図3】(a)は強誘電体キャパシタFCの初期設定状態を示す図、(b)は強誘電体キャパシタFCが分極反転した状態を示す図である。
【図4】従来のパワーオンリセット回路の第1構成例を示す回路図である。
【図5】従来のパワーオンリセット回路の第2構成例を示す回路図である。
【符号の説明】
1 パワーオンリセット装置
2 電圧検出回路
FC 強誘電体キャパシタ(強誘電体容量手段)
R21 プルダウン用抵抗
C22 常誘電体キャパシタ
Tr28 第1パストランジスタ
3 分極状態設定回路(初期分極状態設定手段)
Tr31 プルダウン用トランジスタ
Tr32 プルアップ用トランジスタ
INIT,INIT# 分極状態設定信号
4 リセット信号出力回路(リセット信号出力手段)
Tr41 リセット信号駆動用トランジスタ
R42 プルアップ用抵抗
5 リセット信号解除回路(リセット信号解除手段)
INV51 第2インバータ
Tr54 第2パストランジスタ
55 遅延回路
Tr56 リセット信号解除用トランジスタ
6 分極状態初期化回路(分極状態初期化手段)
61 パルス発生回路
Claims (8)
- 電源の投入時は、第1の電圧にあるノードと、
電圧検出用の強誘電体容量手段を含み、電源電圧の立ち上がりを検出する電圧検出回路と、
初期状態において、該強誘電体容量手段の一方の電極に第1の電圧を印加し、該強誘電体容量手段の他方の電極に第2の電圧を印加し、該第1の電圧と該第2の電圧の電位差によって該強誘電体容量手段の分極状態を決定する初期分極状態設定手段と、
該強誘電体容量手段の分極特性を利用してリセット信号を生成するリセット信号出力手段と、
該リセット信号出力手段からの出力を遅延回路で遅延させて該ノードにリセット解除信号として出力するリセット信号解除手段と、
該ノードの電圧変化を受けて、該リセット信号の解除後に、該強誘電体容量手段の他方の電極に該第2の電圧を印加して、該強誘電体容量手段の分極状態を初期状態に戻す分極状態初期化手段とを有するリセット装置であって、
該リセット信号出力手段は、電源投入時に、該強誘電体容量手段の他方の電極の該第2の電圧を受けて、該リセット信号を出力し、該遅延回路で決定される遅延時間の経過後に、該ノードが該第2の電圧に変化することを受けて、該リセット信号を解除する、リセット装置。 - 前記電圧検出回路は、第1インバータの入力端が常誘電体容量手段およびプルダウン用抵抗を介して接地され、その出力端が前記強誘電体容量手段の一端に接続された請求項1記載のリセット装置。
- 前記リセット信号出力手段は、リセット信号駆動用トランジスタおよびプルアップ用抵抗を有し、前記強誘電体容量手段の他端が、前記第1インバータの出力端に制御端子が接続された第1パストランジスタ を介して該リセット信号駆動用トランジスタの制御端子に接続され、該リセット信号駆動用トランジスタの駆動端子の一方が、一端が電源に接続された該プルアップ用抵抗の他端に接続され、その駆動端子の他方が接地された請求項2記載のリセット装置。
- 前記リセット信号解除手段は、第2インバータ、第2パストランジスタ、遅延回路およびリセット信号解除用トランジスタを有し、前記プルアップ用抵抗とリセット信号駆動用トランジスタの接続点が該第2インバータの入力端に接続され、該第2インバータの入力端が該第2パストランジスタの制御端子に接続され、該第2インバータの出力端が該第2パストランジスタの駆動端子の一方に接続され、該第2パストランジスタの駆動端子の他方が該遅延回路を介して前記第1インバータの入力端に接続され、該第1インバータの入力端が該リセット信号解除用トランジスタの制御端子に接続され、該リセット信号解除用トランジスタの駆動端子の一方が該リセット信号駆動用トランジスタの制御端子に接続され、該リセット信号解除用トランジスタの駆動端子の他方が接地された請求項3記載のリセット装置。
- 前記初期分極状態設定手段は、前記強誘電体容量手段の一方端にプルダウン用トランジスタが接続され、該強誘電体容量手段の他方端にプルアップ用トランジスタが接続された請求項1記載のリセット装置。
- 前記分極状態初期化手段は、前記第1インバータの入力端に入力端が接続され、その出力端から前記強誘電体容量手段の他方端に分極状態初期化用パルスを発生するパルス発生回路を有した請求項2記載のリセット装置。
- 請求項1〜6の何れかに記載のリセット装置の回路構成を半導体集積化した半導体集積回路装置。
- 請求項7記載の半導体集積回路装置を用いた半導体記憶装置。
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