JPH0224897A - メモリ回路及びメモリアレイ - Google Patents

メモリ回路及びメモリアレイ

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JPH0224897A
JPH0224897A JP1091703A JP9170389A JPH0224897A JP H0224897 A JPH0224897 A JP H0224897A JP 1091703 A JP1091703 A JP 1091703A JP 9170389 A JP9170389 A JP 9170389A JP H0224897 A JPH0224897 A JP H0224897A
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drain
inverter
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JP1091703A
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Hung-Cheng Hsieh
ハング・チェング・シー
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Xilinx Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ 〈産業上の利用分野〉 本発明はスタッチックメモリ回路に関し、特に信頼性高
く読取り及び書込みが可能であって、しかも電源投入時
に既知の状態をとる使用性に秀れたメモリ回路及びメモ
リアレイに関する。
〈従来の技術〉 第４図はＩｎｔｅ１５１０１　（商品名）メモリセルに
類似する公知の６−トランジスタＣＭＯＳメモリセルを
示す。トランジスタＴ’ｌ、Ｔ’２、Ｔ゛３及びＴ’４
は一般に約１ｎＡの定常電流を供給される交差結合ラッ
チをなしている。トランジスタＴ’５及びＴ’Ｓは、列
セレクトライン（アドレスライン）がハイレベル（５ボ
ルト）の時に、ビットライン（データライン）をラッチ
に結合するようなゲートデバイス（パストランジスタ）
をなすものである。出力信号Ｑは、Ｎチャンネルエンハ
ンスメントモードトランジスタＴ’３がオフであってＰ
チャンネルエンハンスメントモードトランジスタＴ’４
がオンの時に論理１であり、これらの状態が反転した時
には論理０となる。読取り及び書込みは左右のビットラ
インにより行われる。例えば、第４図のメモリセルから
データを読み出す場合に、列セレクトラインにハイレベ
ル信号が加えられ、トランジスタＴ’５及びＴ“６を導
通させる。ノードＡが論理０（０ボルト）であってノー
ドＢが論理１（５ボルト）である場合、左側のビットラ
インは右側のビットラインよりも低いレベルに励起され
た状態となる。これらの２つのビットラインは通常これ
らのビットラインの電位レベルのを増幅するような図示
されない差動増幅器に接続されている。増幅された差信
号は、所定の設計基準に基づき、論理０または論理１と
して判断されることとなる。
このメモリセルにビット信号を書込む場合、ノードＡを
左側ビットラインと同−論理レベルにドライブしかつノ
ードＢを右側ビットラインと同−論理レベルにドライブ
するような（第４図には図示されていない）書込みドラ
イバにより、列セレクトラインがハイレベル（５ボルト
）にされ、左右ビットラインがそれぞれ異なる状態に励
起される。この時、 ６−ドランジスタメモリセルは、信頼性高く読取り及び
書込みが行なわれるために、２つのゲートデバイス（パ
ストランジスタ）及び２つのビットラインを必要とする
。６−トランジスタメモリセルをＮＭＯ８技術により実
現することも可能である。上記したような技術背景に関
しては、Ｈ。
１を著、’Ｅｌｅｃｔｒｏｎｉｃ　　Ｃ１ｒｃｕｉｔｓ
　　、２９３〜２９４頁（Ｊｏｈｎ　　Ｗｉｆｅｙ　　
ａｎｄ　　５ｏｎｓ、１９７８年）を参照されたい。
〈発明が解決しようとする課題〉 このような従来技術の諸問題に鑑み、本発明の主な目的
は、単一のデータラインを用いることにより、しかも信
頼性高く読取り及び書込みが可能な５−トランジスタメ
モリ回路及びそのようなメモリ回路を用いたメモリセル
を提供することにある。
［発明の構成］ く課題を解決するための手段〉 本発明に基づくメモリセルは、第１及び第２のインバー
タを有し、第１のインバータの出力が第２のインバータ
の入力に接続され、第２のインバータの出力が第１のイ
ンバータの入力に接続され、しかも単一のゲート（パス
）トランジスタが第１のインバータの入力と単一のビッ
トラインとの間に接続されている。
本発明のある実施例によれば、メモリセルは例えば外部
に設けられたパストランジスタのゲートを制御したり、
論理ゲートに入力信号を供給するなどの目的で、メモリ
セルの外部に設けられた回路に当該メモリセルの状態を
定常的に伝達するような第１及び第２の出力ノード（リ
ード）を備えている。
一般に、複数の５−トランジスタメモリセルが共通のデ
ータラインに接続される。本発明の１つの側面によれば
、読取りに際してメモリセルの記憶内容を狂わせる可能
性を減少させるため１こ、（ストランジスタのゲートに
於ける信号の立上り時間を増大させるための手段が設け
られている。本発明の別の側面によれば、第１のインバ
ータのトリガー電圧が、書込みに際してパストランジス
タのゲートに加えられる電圧からこのパストランジスタ
のボディ効果による閾電圧値を引いたものよりも低く、
またメモリセルへの書込みが信頼性高く行なわれるよう
に、Ｎチャンネルトランジスタ及びＰチャンネルトラン
ジスタのチャンネル寸法に対するパストランジスタのチ
ャンネル寸法が定められている。
本発明の別の実施例によれば、読取りが信頼性高く行な
われるように、記憶されたビットを読取る前に、データ
ラインを第１の所定の電位に励起するための回路が備え
られている。
本発明の更に別の実施例によれば、パストランジスタの
ゲートを、読取りに際しては第１のレベルに励起し、書
込みに際しては第２のレベルに励起すると共に、読取り
に先立ってデータラインを第３の電位に励起するような
回路が設けられている。これらの電圧レベルは、読取り
に対する障害を最小化するように定められる。
〈実施例〉 以下、本発明の好適実施例を添付の図面について詳しく
説明する。
第１図は本発明に基づくメモリセル１００の一実施例を
示す。メモリセル１００はＮチャンネルエンハンスメン
トモードトランジスタＮ３とインバータＩＮＶＩ及びＩ
ＮＶ２を有する。
インバータＩＮＶＩはＰチャンネルエンハンスメントモ
ードトランジスタルｔ及びＮチャンネルエンハンスメン
トモードトランジスタＮｌを有する。トランジスタｐｔ
のソース１は例えば５ボルト上１０％であって良い電位
ＶＣＣを有する正の電源に接続されているが、この電源
電圧は他の電位であっても良いことは云うまでもない。
トランジスタＰ１のドレイン２はトランジスタＮ１のド
レイン４に接続され、トランジスタＮ［のソースは接地
されている。トランジスタＰ１及びＮ１のゲート３及び
６はそれぞれセンスノードＡに接続されており、これら
のトランジスタの共通なドレイン２．４は出力ノードＢ
に接続されている。
インバータＩＮＶにはＰチャンネルエンハンスメントモ
ードトランジスタＰ２とＮチャンネルエンハンスメント
モードトランジスタＮ２とを有する。トランジスタＰ２
のソース７はＶＣＣの電位を有する正の電源に接続され
ている。トランジスタＰ２のドレイン８はトランジスタ
Ｎ２のドレイン１０に接続されており、トランジスタＮ
２のソースは接地されている。トランジスタＰ２及びＮ
２のゲート９及び１２はそれぞれ出力ノードＢに接続さ
れている。これらのトランジスタのドレイン８及び１０
はセンスノードＡに接続されている。
作動に際して、ノードＢに表われる出力信号は、例えば
他のトランジスタのゲート制御信号などとして（第１図
に図示省略された）外部回路のために常時利用し得る。
データラインＤＭはパストランジスタＮ３を介してセン
スノードＡに接続されている。トランジスタＮ３のゲー
ト１５はアドレスラインＡＮの電圧信号により制御され
る。トランジスタＮ３のソース／ドレイン１３はデータ
ラインＤＭに接続され、トランジスタＮ３のソース／ド
レイン１４はセンスノードＡに接続されている。
本実施例のメモリセル１００の１つの利点は、出力ノー
ドＢに現われた信号により（第１図には示されていない
）外部回路を一般には連続的に制御するために利用して
いる間、メモリセル１００の記憶内容即ちノードＡに記
憶されている信号を繰返し読取り、ノードＢに表われる
出力信号を劣化させることなくメモリセルの記憶内容の
正確さを確認し得る点にある。しかも、所望に応じて、
外部回路を制御するためにノードＢに現われる信号に対
する補数信号が必要となった場合、ノードＡをも出力ノ
ードとして利用することができる。
これが、第１図に於ける破線の矢印により示されている
。センスノードＢに於ける電圧レベルは、読取りに際し
て若干劣化する場合も考えられる。
センスノードＡに論理０が記憶されており、メモリセル
１００に論理１を書込みたい場合、トランジスタＮ３の
ソース／ドレイン１４に加えられる信号が、インバータ
ＩＮＶ２のトランジスタＮ２を流れる電流によるプルダ
ウン効果に対して、センスノードＡの電位を、インバー
タＩＮＶＩのトリガー電位よりも高めるのに十分である
必要がある。一般にインバータのトリガ一電位は、その
ゲート（入力）電位がその出力電位に等しくなるような
電位である。逆に、センスノードＡが論理１を記憶し、
センスノードＡに論理Ｏを書込みたい場合、トランジス
タＮ３のソース／ドレイン１４に加えられる信号は、イ
ンバータＩＮＶ２のトランジスタＰ２によるプルアップ
効果に対して、センスノードＡの電位を、インバータＩ
　ＮＶＩ　（７）トリガー電位よりも低くするのに十分
でなければならない。
メモリセル１００へのデータの書込みの要領及びトラン
ジスタＮｌ　、Ｎ２　、Ｎ３　、ＰＬ　、及びＰ２のパ
ラメータの選択要領は以下の例を考慮することにより自
ずと理解されよう。
例１ 例えばメモリセル１００が論理０を記憶している場合、
即ちノードＡの電圧レベルが０ボルト（論理０）であっ
てインバータＩＮＶＬの出力信号がＶＣＣ（論理１）で
ある場合を考える。データラインＤＭ上の電位ＶＣＣを
有する論理１がノードＤに記憶され、電位ＶＣＣをゲー
ト１５に加えることによりトランジスタＮ３が導通して
いるとする。
ソース／ドレイン１３の電位ＶＣＣ及びゲート１５の電
位ｖＣＣにより、ソース／ドレイン１４の電位がＶＣＣ
−ＶＴＩＩ　（Ｎ３　）未満となる。ＶＴＩＩ　（Ｎ３
　）はボディ効果を考慮したトランジスタＮ３の閾電圧
値である。従って、ＶＴＲＩＣ（Ｉ　ＮＶＩ　’）によ
り表わされるインバータＩ　ＮＶＩのトリガー電位が、
ＶＣＣ−ＶＴＩＩ　（Ｎ３　）未満に定められる。これ
は、インバータＩＮＶＩのプルダウントランジスタＮ１
のチャンネル長さに対するチャンネル幅の比に対するプ
ルアップトランジスタＰＬのチャンネル長さに対するチ
ャンネル幅の比の比を十分に小さくすることにより達成
される。例えば、ＶＣＣが５ボルトであって、トランジ
スタＮ１及びＰｌのチャンネル幅及びチャンネル長さが
次の第１表により与えられるものとすると、インバータ
ＩＮＶＩのトリガー電位が２ボルト未満となる。
（以下余白） 第１表 トランジスタ　チャンネル幅　チャンネル長さＰＬ　　
　　　　　　５μｍ　　　２．５μｍＮ１　　　９．　
７５μｍ　　　２．　５μｍインバータＩＮＶＬ（７）
トリガー電位がＶＣＣ−ＶＴＩＩ（Ｎ３）未満となるよ
うにトランジスタＰ１及びＮ１のチャンネル幅・及びチ
ャンネル長さを定めた後、ノードＡに於ける電位がイン
バータＩ　ＮＶＩのトリガー電位ＴＰよりも高くなるよ
うにトランジスタＮ３のチャンネル寸法に対するトラン
ジスタＮ２のチャンネル寸法を定める。トランジスタＮ
３及びＮ２がいずれも導通している場合、これらは電圧
分割器として機能し、センスノードＡに於ける電位がＶ
ＣＣｘ　（Ｒ（Ｎ２）／　（Ｒ（Ｎ２）＋Ｒ（Ｎ３））
　）により与えられるようになる。ここでＲ（Ｎ２）は
トランジスタＮ２により与えられるチャンネル抵抗値で
あり、Ｒ（Ｎ８　）はトランジスタＮ３により与えられ
るチャンネル抵抗値である。Ｒ（Ｎ２）はＬ　（Ｎ２　
）　／Ｗ　（Ｎ２　）に直接比例し、Ｒ（Ｎ３　）はＬ
　（Ｎ３　）　／Ｗ　（Ｎ３　’）に直接比例する。但
し、Ｌ（Ｎ２）はトランジスタＮ２のチャンネル長さで
あり、Ｗ　（Ｎ２　）はトランジスタＮ２のチャンネル
幅であり、Ｌ　（Ｎ３　）はトランジスタＮ３のチャン
ネル長さであり、Ｗ（Ｎ３）はトランジスタＮ３のチャ
ンネル幅である。このようにして、各トランジスタのチ
ャンネル長さ及びチャンネル幅を適切に定めることによ
り、ＶＣＣ（ＲＮ２）／　（Ｒ（Ｎ２）＋Ｒ（Ｎ３））
　）がインバータＩＮＶＩのトリガー電位ＴＰよりも高
くなるようにすることができる。成る実施例に於て、パ
ストランジスタＮ３のチャンネル長さが２゜５μｍであ
って、そのチャンネル幅が７．５μｍであった。また、
トランジスタＮ２のチャンネル長さは４μｍであって、
そのチャンネル幅は４μｍであった。この場合、Ｒ（Ｎ
２）／　（Ｒ（Ｎ２）＋Ｒ（Ｎ３））　）は０．６に等
しかった。従ってノードＡの電位はインバータＩＮＶＩ
のトリガー電位よりも高くなる。センスノードＡの電位
がトリガー電位ＶＴＲＩＧ　（Ｉ　ＮＶＩ　）よりも高
くなると、ノードＢの電位がローレベルとなり、インバ
ータ■ＮＶ２の出力信号がハイレベルとなり、センスノ
ードＡをＶＣＣレベルに高める。
例２ メモリセル１００に論理０を書込むに際して、データラ
インＤＭの電位が０ボルトであって、アドレスラインＡ
Ｎの電位がＶＣＣであって、ノードＡに電位ＶＣＣ（論
理１）が記憶されているものとする。両トランジスタＰ
２及びＮ３が導通状態であれば、インバータＩＮＶ２の
プルアップトランジスタＰ２及びトランジスタＮ３が電
圧分割器として機能することにより、センスノードＡに
於ける電位がｖＣｃ　（Ｒ（Ｎ３）／Ｒ（Ｎ３）＋Ｒ（
Ｐ２））　）となる。但し、Ｒ（Ｐ２　）はトランジス
タＰ２のチャンネル抵抗値であり、Ｒ（Ｎ３　）はトラ
ンジスタＮ３のチャンネル抵抗値である。トランジスタ
Ｐ２のチャンネル抵抗値はＬ　（Ｐ２　）　／Ｗ　（Ｐ
２）に直接比例する。但し、Ｌ（Ｐ２）はトランジスタ
Ｐ２のチャンネル長さであり、Ｗ　（Ｐ２　）はトラン
ジスタＰ２のチャンネル幅である。Ｎチャンネルトラン
ジスタＮ３のチャンネル抵抗値はＬ　（Ｎ３　）　／Ｗ
　（Ｎ３　）に直接比例する。但し、Ｌ　（Ｎ３　）は
トランジスタＮ３のチャンネル長さであり、Ｗ　（Ｎ３
　）はトランジスタＮ３のチャンネル幅である。各トラ
ンジスタのチャンネル長さ及びチャンネル幅は、センス
ノードＡの電位がインバータＩＮＶＩのトリガー電位を
下回るように選択される。ある実施例に於ては、インバ
ータＩＮＶ２のトランジスタＰ２のチャンネル幅が四μ
ｍであって、そのチャンネル幅が６μｍであった。
この場合、係数Ｒ（Ｎ３）／　（Ｒ（Ｎ３）＋Ｒ（Ｐ２
））が０，１であった。この場合、センスノードＡの電
位は、インバータＩＮＶＩのトリガー電位を下回ること
となる。尚、■Ｎｖｌのトランジスタのチャンネル寸法
は上記した第１表に記載されている。センスノードＡの
電位がトリガー電位を下回ると、ノードＢの出力信号が
ハイレベルとなり、インバータＩＮＶ２の出力信号がロ
ーレベルとなり、その結果センスノードＡが０ボルトに
ドライブされる。上記した分析は、図示されない書込み
ドライバのプルアップトランジスタ及びプルダウントラ
ンジスタのチャンネル抵抗値が、トランジスタＰ２　、
Ｎ２及びＮ３のチャンネル抵抗値よりもかなり小さい（
１０％以下）を仮定したものである。
センスノードＡに記憶されたデータ信号を、パストラン
ジスタＮ３を介してデータラインＤＭに伝達することに
より、メモリセルの内容を乱すことなく、センスノード
Ａに記憶されたデータ信号を読取り得るのが好ましい。
読取られるべき信号は、トランジスタＮ３のソース／ド
レイン１３に現われる信号である。一般に、第１図に示
されているメモリセル１００と同様の多数のメモリセル
に接続されたものであって良いデータラインＤＭは、セ
ンスノードＡの静電容量よりも大きな静電容量を有する
。アドレスラインＡＮがハイレベルになり、ノードＡに
記憶されている値を読取るべくパストランジスタＮ３を
導通させると、メモリセルの内容即ちノードＡの電位は
、電荷の一部が流出することにより乱されることが考え
られる。
読取りに際して、メモリセルの内容を乱す危険を減少さ
せるためには以下に記載する手゛法を用いることができ
る。まず、アドレスラインＡＮの電圧の上昇率を低下さ
せるために、アドレスラインＡＮの立上り時間を増大さ
せることができる。こうすることにより、トランジスタ
Ｎ３がより緩慢に導通ずることとなり、メモリセル１０
０がノードＡに記憶されたデータ内容を変えることなく
、電荷の一部が流出することによる擾′乱に対処するこ
とができる。例えば、電位ｖＣＣがノードＡに記憶され
ている場合、トランジスタＮ３が導通する際に、ノード
Ａ（７）電位力ＶＴ［？１Ｇ　（Ｉ　ＮＶＩ　）ヲ下回
ることがないように立上り時間が十分に長い必要がある
。ノードＡにＯボルトが記憶されている場合、トランジ
スタＮ３が導通するに伴い、ノードＡの電位がＶＴＲＩ
Ｇ　（Ｉ　ＮＶＩ　）に達することがないようにアドレ
スラインＡＮの信号の立上り時間が十分に長い必要があ
る。典型的なアドレスラインの立上り時間は２００ｎｓ
以上である。アドレスラインＡＮの立上り時間は、アド
レスドライバとして図示されない「弱い」プルアップト
ランジスタを用いることにより増大させることができる
。
ここで、「弱い」とは、プルアップトランジスタのチャ
ンネル長さに対するチャンネル幅が小さいことを意味す
る。
読取りに際してメモリセル１００の内容を乱さないよう
にするための第２の手法としては、データラインＤＭを
予めＶＴＩ？ＩＣ（Ｉ　ＮＶＩ　）　ニ励起することが
考えられる。
データラインＤＭがＶＴＲＩＧ　＜　Ｉ　Ｎ　Ｖｌ　）
　に励起され、電位ＶＣＣを有する読取り信号がアドレ
スラインＡＮに加えられたものとする。センスノードＡ
にＶＣＣ（論理１）が記憶されている場合、インバータ
ＩＮＶ２のプルアップトランジスタＰ２及びパストラン
ジスタＮ３が電圧分割器を構成し、センス）−）’Ａ（
７）電位がＶＴＲＩＧ　（Ｉ　ＮＶｌ）を下回ることが
ない。同様に、センスノードＡにＯボルト（論理０）が
記憶されている場合には、トランジスタＮ２及びＮ３が
電圧分割器を構成しデータラインＤＨがＶＴＲＩＧ　（
Ｉ　ＮＶＩ　）に励起されるため、センスノードＡの電
位がＶＴＲＩＧ　（Ｉ　ＮＶＩ　）を上回ることがない
。成る実施例に於ては、データラインＤＭをＶＴＲＩＧ
　（Ｉ　ＮＶＩ　）に励起するために第２図に示された
回路が用いられている。
第２図に示されているＶＴＲＩＧ　（Ｉ　ＮＶＩ　）励
起用回路は、Ｐチャンネルエンハンスメントモードトラ
ンジスタＴｌと、Ｎチャンネルエンハンスメントモード
トランジスタＴ２と、Ｎチャンネルエンハンスメントモ
ードトランジスタＴ３とを有する。第３図に示されてい
るように、トランジスタＴ１のソースは、正の電源ＶＣ
Ｃに接続されている。
トランジスタＴｌのドレイン２１はトランジスタＴ２の
ドレイン２３に接続され、トランジスタＴ２のソース２
４は接地されている。トランジスタＴ１及びＴ２のゲー
ト２２及び２５はそれぞれトランジスタＴＩ及びＴ２の
共通なドレインに接続されていると共に、パストランジ
スタＴ３のドレイン２６にも接続されている。トランジ
スタＴ３のソース２７はデータラインＤＭに接続され、
トランジスタＴ３のゲート２８は励起用信号φ（励起）
に接続されている。トランジスタＴｌ及びＴ２を有する
「インバータ」は第１図に示されているインバータＩ　
ＮＶＬと同様のトリガー電位を有するように設計されて
いる。励起サイクルに際して、励起信号φ（励起）はＶ
ＣＣにセットされ、これによりＮチャンネルパストラン
ジスタＴ３が導通し、データラインＤＭがＶＴＲＩＧ　
（Ｉ　ＮＶＩ　）のレベルに励起される。ここで、ＶＴ
ＲＩＧ　（Ｉ　ＮＶＩ　）は、φ（励起）　−ＶＴＩＬ
Ｔ３のレベルよりも低いものと仮定されている。励起用
信号φ（励起）は図示されていない制御回路によりロー
レベルにされ、パストランジスタＮ３のゲート１５に接
続されているアドレスラインＡＮがハイにされる直前に
パストランジスタＴ３を遮断する。
読取り過程に際してメモリセル１００の記憶内容を乱さ
ないようにする第３の手法として、データラインＤＭを
ＶＣＣのレベルに励起すると共に、アドレスラインＡＮ
のハイレベルをＶＴＲＩＣ（Ｉ　ＮＶｌ）のレベルにセ
ットすることがある。これらの条件は、第３図に示され
た回路により具現することができる。このような条件下
にあっては、メモリーセル１００に記憶されている値が
ＶＣＣ（論理１）である場合、パストランジスタＮ３が
遮断状態のままであり、ソース／ドレイン１３に於て検
出される値がＶＣＣ（論理１）であることにより、セン
スノードＡの内容が乱されることがない。しかしながら
、メモリセル１００に記憶されている値が０ボルト（論
理０）である場合、センスノード八が励起状態に於て取
り得る最大の電位がＶＴＲＩＧ　（Ｉ　ＮＶの−ＶＴＩ
Ｉ　（Ｎ３）トナ６゜コレハ、ソース／ドレイン１４の
電位がこの値に達した時にトランジスタＮ３が遮断され
ることによる。従って、論理０を読取る過程は、ＶＴＩ
Ｉ　（Ｎ３　）に等しいノイズマージンを有することに
なる。これは、アドレスラインＡＮの立上り時間に拘ら
ず、データラインＤＭの静電容量とセンスノードＡの静
電容量との間の不釣合に拘らず、或いはトランジスタＮ
３とトランジスタＰ２またはＮ２との間のチャンネル抵
抗値の比に拘らず、メモリセル１００の記憶内容が読取
り時に擾乱から確実に保護される点で好適な手法である
と云うことができる。この第３の手法は、読取り時にア
ドレスラインＡＮがＶＣＣのレベルに励起され、書込み
時には、アドレスラインＡＮがＶＴＩ？ＩＧ　（Ｉ　Ｎ
　Ｖｌ　）のレベルに励起されることを必要とする。こ
れを数式で表わせば、以下のように表わされる。
■（アドレスラインの電位） ＝ＶＣＣ（書込み時） ＝ＶＴＲＩＧ（ＩＮＶの（読取り時） このようなアドレス供給電源を第３図のようにして具現
することができる。第３図に示されたアドレス供給回路
９０はＰチャンネルエンハンスメントモードトランジス
タＴＡＩと、Ｎチャンネルエンハンスメントモードトラ
ンジスタＴＡ２と、Ｎチャンネルエンハンスメントモー
ドトランジスタＴＡ４と、Ｐチャンネルエンハンスメン
トモードトランジスタＴＡＢを有する。第３図に示され
て７いるように、トランジスタＴＡＬのソース３０は正
の電源ＶＣＣに接続されている。トランジスタＴＡｔの
ドレイン３１はトランジスタＴＡ２のドレイン３３に接
続され、トランジスタＴＡ２のソース３４はトランジス
タＴＡ４のドレイン３６に接続され、トランジスタＴＡ
４のソース３７は接地されている。Ｐチャンネルトラン
ジスタＴＡ３のソース３９は電源ＶＣＣに接続されてお
り、トランジスタＴＡ３のドレイン４０はトランジスタ
ＴＡｌ及びＴＡ２のゲート３２及び３５に接続されてい
ると共に、トランジスタＴＡＩ及びＴＡ２の共通なドレ
インに接続されている。トランジスタＴＡ３及びＴＡ４
のゲート４１及び３８はラインＲ／Ｗの信号により制御
される。読取りモードに際して、０ボルト信号がライン
Ｒ／Ｗに加えられ、ＮチャンネルトランジスタＴＡ４を
遮断する。すると、ＰチャンネルトランジスタＴＡ３が
Ｖ（アドレス供給）をｖＣＣに励起する。この場合、書
込みモードにあって、アドレスラインＡＮを励起するの
に十分な電流をアドレスドライバ７０に供給し得るよう
にトランジスタＴＡ３を十分に大型なものにしておく必
要がある。読取りモードに際して、ＶＣＣ（論理１）が
ラインＲ／Ｗに加えられる。
これにより、ＰチャンネルトランジスタＴＡ３が遮断さ
れ、ＮチャンネルトランジスタＴＡ４が導通ずる。チャ
ンネル長さ及びチャンネル幅を適切に選択することによ
り、トランジスタＴＡＩ　、　ＴＡ２及びＴＡ４を有す
る回路を、出力ノード４５に於ける電位Ｖ（アドレス供
給）が第１図に示されたインバータＩＮＶＩのトリガー
電位と等しくなるようにすることができる。このように
して、Ｖ　（７ドレス供給）がＶＴＲＩＣ（Ｉ　ＮＶＩ
　）　ニ等しくなる。ここで、読取りモードに際してア
ドレスラインＡＮを励起するのに十分な電流をアドレス
ドライバ７０に供給し得るようにトランジスタＴＡｔを
十分に大型なものにしておく必要がある。
成る実施例に於ては、トランジスタＴＡＩ及びＴＡＢが
それぞれ２．５μｍのチャンネル長さおよび３０μｍの
チャンネル幅を有し、トランジスタＴＡ２及びＴＡ４が
２．５μｍのチャンネル長さ及び１０８μｍのチャンネ
ル幅を有する。
下信号を受けるための入力リード５５とを存するＮＯＲ
ゲートを構成するものである。
リード５４は、Ｐチャンネルエンハンスメントモードト
ランジスタ５２のゲート５８及びインバータ５６にアド
レスクロック信号を（供給し、インバータ５６の出力信
号はＮチャンネルエンハンスメントモードトランジスタ
５０のゲート６１を制御する。更に、リード５４はＮチ
ャンネルエンハンスメントモードトランジスタ６６のゲ
ート６５にも接続されている。
リード５５はＰチャンネルエンハンスメントモードトラ
ンジスタ５３のゲート５９及びインバータ５７にアドレ
スセレクト信号を供給し、インバータ５７の出力信号は
Ｎチャンネルエンハンスメントモードトランジスタ５１
のゲート６２を制御する。リード５５はＮチャンネルエ
ンハンスメントモードトランジスタ６４のゲート６３に
も接続されている。
トランジスタ５０及び５１は、直列接続された２つの伝
送ゲートを存する。ここで、アドレスクロック及びアド
レスセレクト両信号がローレベル（０ボルト）であれば
、両トランジスタ５０及び５１がいずれもオンとなり、
Ｎチャンネルトランジスタ６４及び６６がオフになるこ
とから、電位Ｖ（アドレス供給）がアドレスラインＡＮ
に伝送される。
電源ｖＣＣとデータラインＤＭとの間にはＰチャンネル
エンハンスメントモードトランジスタ８０が接続されて
いる。データラインＤＭは、低レベル（０ボルト）のφ
（励起）信号をリード８２を介してゲート８１に加える
ことによりＶＣＣに励起される。
第３図について前記した第３の手法を、Ｐチャンネルト
ランジスタ８０を、φ（励起）信号の補数信号であるφ
（励起）信号により制御されるゲートを有する図示され
ないＮチャンネルエンハンスメントモードトランジスタ
により置換することにより変更して実施することが可能
である。この実施例の場合、データラインがＶＣＣ−Ｖ
Ｔのレベルに励起されることとなる。但し、ＶＴはＮチ
ャンネルトランジスタの閾電圧値である。
通常は、メモリセル１００と同様の複数のメモリセルを
データラインＤＭに接続する。第３図はアドレスドライ
バ７０に接続されたアドレスラインＡＮを有するメモリ
セルと、図示されない同様のアドレスドライバに接続さ
れたアドレスラインＡＮ＋１に接続されたメモリセルと
を示している。
図示されない実施例に於ては、複数のデータラインと複
数のアドレスラインと複数のメモリセルとを用い、各メ
モリセルが各データラインについて行を形成するように
接続され、また各アドレスラインについて列を形成する
ようにメモリセルを接続することにより四角形のアレイ
を構成している。
成る種の論理アレイに於ては、電源投入に際してメモリ
の初期状態がランダムであることは、アレイ内に於てメ
モリセルにより制御されるデバイスに短絡を引き起こす
という問題が発生し得る。
このような短絡は、メモリセルにより制御されるデバイ
スをプログラムネ可能にしたり、場合によってはデバイ
スに損傷を引き起こす場合がある。
従って、これは特に大型のアレイに於ては重要な問題と
なる。従って、電源投入時においてメモリセルの初期の
状態を制御し得るのが好ましい。
第１図に示された２つのインバータＩＮＶ１及びＩＮＶ
２が、それぞれＰチャンネルプルアップトランジスタＰ
１及びＰ２を備えるＣＭＯＳデバイスからなる本発明の
実施例によれば、両ＰチャンネルトランジスタＰ１、Ｐ
２は、異なる閾電圧値を有するように異なる度合にドー
プされでいる。
電源投入前は、メモリセル内の全てのノード、特にノー
ドＡ、Ｂは０電位を有している。電源投入時においては
、電源電圧Ｖｅｃが０から供給電位に上昇するに従って
、導通ずるために必要となるゲートとソースの間の電位
差が最も低いＰチャンネルトランジスタが最初に導通す
る。本発明に基づく好適実施例を示す第１図の回路に於
ては、トランジスタＰ２が閾電圧値−〇、７ｖを有し、
トランジスタＰ１が閾電圧値−１，６ｖを有する。電源
投入に際して、端子ＡＮからトランジスタＮ３のゲート
１５に加えられる低い電圧により、パストランジスタＮ
３が非導通となる。電源電圧ＶｃＣが０．７Ｖを超える
と、ゲート３．６．９及び１２のゲート電位が略ＯＶに
止まる。従ってトランジスタＰ２が導通し始める。電源
電圧Ｖｃｃが更に上昇すると、その電位が、Ｐチャンネ
ルトランジスタＰ２によりノードＡに伝送され、これに
よりＰチャンネルトランジスタＰ１のゲート３の電位が
上昇し、電源投入に際して、トランジスタＰ１のゲート
／ソース間の電位が−１，６ｖの閾電圧値に到達するの
を阻止する。このようにして、電源投入完了時において
は、メモリセルに於てノードＡが論理１であってノード
Ｂが論理０であるような既知の状態が得られる。
逆の初期状態を達成するためには、トランジスタＰ１の
閾電圧値をトランジスタＰ２の閾電圧値よりも低くすれ
ば良い。しかしながら、全アレイ内に於て、電源投入時
に於ける全てのメモリセルの初期状態が同一となるよう
に、各セルのパストランジスタ及び第２のインバータの
チャンネル長さとチャンネル幅との間の比を適正にする
のが望ましい。また、メモリセルにより制御される成る
デバイスは初期状態として論理１を必要とし、他のデバ
イスが論理０の初期状態を必要とする場合には、前者の
デバイスを、対応するメモリセルのノードＡから制御し
、後者のデバイスを、対応するメモリセルのノードＢか
ら制御することができる。
閾電圧値は、ドーピングレベルを変える以外にも、各ト
ランジスタに於けるチャンネル長さを調節することによ
り調整することができる。短いチャンネル長さを有する
トランジスタは、長いチャンネル長さを有するトランジ
スタに比較して低い閾電圧値を有する。しかしながら、
閾電圧値を変えるためのより敏感であって好ましい方法
は、ＰチャンネルトランジスタＰ１及びＰ２を異なる度
合をもってドーピングすることである。このような構造
を構成するための成る好適な方法によれば、トランジス
タＰ２のチャンネルのドーピングレベルを、それが形成
されたＮウェルのレベルと異ならないものとし、別個の
マスキング過程に際してトランジスタＰ１のドーピング
レベルを増大させしかもその時にトランジスタＰ２のチ
ャンネルをマスクしその影響を受けないようにする。
ＣＭＯＳメモリセルについて上記した原理は、第５図に
示されたＮＭＯＳメモリセルに対しても適応することが
できる。第５図に於て、トランジスタＮ５及びＮ６は第
１図のトランジスタＮ１及びＮ２と同様のものからなる
。ＮチャンネルトランジスタＮ７及びＮ８は、それらの
ゲートに加えられる電圧Ｖｇｇにより制御されるメモリ
セルの抵抗性負荷を形成する。成る実施例におけるトラ
ンジスタＮ７は、０．７Ｖの閾電圧値ＶｔＮ７を有し、
トランジスタＮ８は１．６Ｖの閾電圧値ＶｔＮ３を有す
るように製造される。従って、電源投入に際して、電圧
Ｖｃｃ及びＶｇｇが０．７Ｖを超えて増大するに伴い、
トランジスタＮ７が導通し始め、トランジスタＮ８が遮
断状態を維持する。従って、ノー　ドＢに於ける電位は
Ｖｇｇ−ＶＬＮ７に上昇し、この電圧が更にトランジス
タＮ６のゲートに加えられる。電圧Ｖｇｇ−ＶｔＮ７が
トランジスタＮ６の閾電圧値を超えて上昇するに伴い、
トランジスタＮ６が導通し始め、ノードＡの電圧を接地
電位に引き下げ、トランジスタＮ５を遮断状態に保持す
る。電圧Ｖｇｇが１．６Ｖを超えて増大するに伴ない、
トランジスタＮ８が導通し始める。
トランジスタＮ８のチャンネル長さに対するチャンネル
幅の比をトランジスタＮ６のチャンネル長さに対するチ
ャンネル幅の比よりもかなり小さく定めることににより
、両トランジスタＮ６及びＮ８が導通する際に、ノード
Ａに於ける電圧レベルが論理０となる。従って、電源投
入完了後、第５図に示されたセルは、ノードＢが論理１
をＩ是供し、ノードＡが論理０を提供するような既知の
状態をとる。
第５図に示された実施例に於て、電圧Ｖｇｇを電圧Ｖｃ
ｃに等しくすることができる。しかしながら、このＮＭ
ＯＳデバイスは定常電流を消費し、即ちノードＡが論理
０である場合に、電圧ＶｃｃからトランジスタＮ８及び
Ｎ６を経てアースに向かう定常電流が存在することから
、電圧Ｖｇｇを別個に制御可能とし、トランジスタＮ７
及びＮ８の抵抗を増大させ電力消費を節約したり或いは
これらのデバイスが使用されていない時には当該セルの
電源供給を停止することができる。
上記した実施例は、あくまでも例示のために列挙された
もので本発明を限定するものではなく、当業者であれば
、上記記載から、本発明の概念に含まれる種々の変形実
施例を容易に思いつくことができる。
【図面の簡単な説明】
第１図は本発明に基づく５−トランジスタメモリセルを
示す回路図である。 第２図は第１図に示されたメモリセルのデータラインを
励起するための回路を示す回路図である。 第３図は、第１図に示されたメモリセルのアドレスライ
ンに対して、読取り時には第１の所定の電位を供給しか
つ書込み時には第２の所定の電圧を供給するようなアド
レス供給電源及びアドレスドライバを示すと共に、読取
り過程に先立って、データラインを第３の電位に励起す
るための励起回路を示す回路図である。 第４図は公知形式の６−トランジスタメモリセルを示す
回路図である。 第５図はＮＭＯ３技術を用いた本発明に基づく５−トラ
ンジスタメモリセルを示す。 １・・・ソース　　　　　　２・・・ドレイン３・・・
ゲート　　　　　４・・・ドレイン５・・・ソース　　
　　　６・・・ゲート７・・・ソース　　　　　　８・
・・ドレイン９・・・ゲート　　　　　　１０・・・ド
レイン１１・・・ソース　　　　１２・・・ゲート１３
．１４・・・ソース／ドレイン ２０・・・ソース　　　　２１・・・ドレイン２２・・
・ゲート　　　　　２３・・・ドレイン２４・・・ソー
ス　　　　２５・・・ゲート２６・・・ドレイン　　　
２７・・・ソース２８・・・ゲート　　　　３０・・・
ソース３１・・・ドレイン　　　３２・・・ゲート３３
・・・ドレイン　　　３４・・・ソース３５・・・ゲー
ト　　　　　３６・・・ドレイン３７・・・ソース　　
　　３８・・・ゲート３９・・・ソース　　　　４０・
・・ドレイン４１・・・ゲート　　　　４５・・・ノー
ド５０．５１・・・トランジスタ ５４．５５・・・リード　５６．５７・・・インバータ
５８．５９・・・ゲート　６１〜６３・・・ゲート６４
．６６・・・トランジスタ ７０・・・アドレスドライバ ８０・・・トランジスタ　８１・・・ゲート８２・・・
リード　　　　９０・・・アドレスドライバ１００・・
・メモリセル

Claims (50)

    【特許請求の範囲】
  1. （１）メモリ回路であって、 入力リードと出力リードとを有する第１のインバータと
    、 前記第１のインバータの前記出力リードに接続された入
    力リードと出力リードとを有する第２のインバータと、 第１のソース／ドレインと、第２のソース／ドレインと
    、コントロールゲートとを有する唯１つのパストランジ
    スタとを備え、 前記第２のソース／ドレインが前記第１のインバータの
    前記入力リードと前記第２のインバータの前記出力リー
    ドとに接続されおり、 前記第１のインバータが第１のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第１のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが第１の電源に接続され、前記第１のＰチャンネルエ
    ンハンスメントモードトランジスタのドレインが前記第
    １のＮチャンネルエンハンスメントモードトランジスタ
    のドレインに接続されており、前記第１のＮチャンネル
    エンハンスメントモードトランジスタのソースが前記第
    １の電源よりも低い電位の第２の電源に接続されており
    、 前記第２のインバータが第２のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第２のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第１の電源に接続されており、前記第２のＰチ
    ャンネルエンハンスメントモードトランジスタのドレイ
    ンが前記第２のＮチャンネルエンハンスメントモードト
    ランジスタのドレインに接続されており、前記第２のＮ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第２の電源に接続されており、 前記第１のＰチャンネルエンハンスメントモードトラン
    ジスタの閾電圧値が、前記第２のＰチャンネルトランジ
    スタの閾電圧値よりも充分高いことにより、前記メモリ
    回路に電源を供給した時に、前記第１のＰチャンネルト
    ランジスタがオフ状態に保持されかつ前記第２のＰチャ
    ンネルトランジスタがオン状態をとるようになり、前記
    メモリ回路が、電源供給直後に於て前記第２のインバー
    タの前記出力リードに対して論理１信号を供給すること
    を特徴とするメモリ回路。
  2. （２）前記第１のＰチャンネルトランジスタの閾電圧値
    が、前記第２のＰチャンネルトランジスタの閾電圧値よ
    りも少なくとも０．５Ｖ高いことを特徴とする特許請求
    の範囲第１項に記載のメモリ回路。
  3. （３）前記第２のＰチャンネルトランジスタのドーピン
    グレベルが、前記第２のＰチャンネルトランジスタが設
    けられたウェル領域のドーピングレベルと同様であって
    、前記第１のＰチャンネルトランジスタのドーピングレ
    ベルが前記第２のＰチャンネルトランジスタの前記ドー
    ピングレベルよりも高いことを特徴とする特許請求の範
    囲第１項に記載のメモリ回路。
  4. （４）前記第１のＰチャンネルトランジスタのドーピン
    グレベルが、前記第２のＰチャンネルトランジスタのド
    ーピングレベルと略等しく、前記第１のＰチャンネルト
    ランジスタが前記第２のＰチャンネルトランジスタより
    も長いチャンネル長さを有することを特徴とする特許請
    求の範囲第１項に記載のメモリ回路。
  5. （５）前記メモリ回路の外部回路に対して前記第１のイ
    ンバータの出力信号を供給するための前記第１のインバ
    ータの前記出力リードに接続された出力ノードを備える
    ことを特徴とする特許請求の範囲第１項に記載のメモリ
    回路。
  6. （６）前記メモリ回路の外部回路に対して前記第２のイ
    ンバータの出力信号を供給するための前記第２のインバ
    ータの前記出力リードに接続された出力ノードを備える
    ことを特徴とする特許請求の範囲第１項に記載のメモリ
    回路。
  7. （７）前記第１のＰチャンネルトランジスタのチャンネ
    ル長さに対するチャンネル幅の比の、前記第１のＮチャ
    ンネルトランジスタの前記チャンネル幅に対する前記チ
    ャンネル長さの比に対する比が１よりも小さいことを特
    徴とする特許請求の範囲第１項に記載のメモリ回路。
  8. （８）前記パストランジスタのチャンネル幅に対するチ
    ャンネル長さの比が、前記第２のインバータの前記Ｎチ
    ャンネルトランジスタのチャンネル幅に対するチャンネ
    ル長さの比よりも小さいことを特徴とする特許請求の範
    囲第７項に記載のメモリ回路。
  9. （９）前記第２のＰチャンネルトランジスタのチャンネ
    ル幅に対するチャンネル長さの比が前記パストランジス
    タのチャンネル幅に対するチャンネル長さの比よりも大
    きいことを特徴とする特許請求の範囲第８項に記載のメ
    モリ回路。
  10. （１０）前記パストランジスタを介して前記第２のソー
    ス／ドレイン領域に記憶された信号を読み取るのに先立
    って、前記パストランジスタの前記第１のソース／ドレ
    イン領域を第１の所定の電位に充電するための手段を更
    に備えていることを特徴とする特許請求の範囲第１項に
    記載のメモリ回路。
  11. （１１）前記パストランジスタの前記第１のソース／ド
    レイン領域を予め充電するための前記手段が、前記第１
    の所定の電位を前記第１のインバータの前記トリガ電位
    として設定するための手段を含むことを特徴とする特許
    請求の範囲第１０項に記載のメモリ回路。
  12. （１２）前記メモリ回路からデータ信号を読み出す際に
    は第１の所定の電位を、また前記メモリ回路にデータ信
    号を書き込む際には第１の電位よりも高い第２の電位を
    それぞれ前記パストランジスタの前記ゲートに供給する
    ための手段を備えることを特徴とする特許請求の範囲第
    １項に記載のメモリ回路。
  13. （１３）前記メモリ回路からデータ信号を読み出す際に
    、前記第１の所定の電位が前記第１のインバータの前記
    トリガ電位に略等しいことを特徴とする特許請求の範囲
    第１２項に記載のメモリ回路。
  14. （１４）前記メモリ回路にデータを書き込む際に、前記
    第２の所定の電位が前記第１のトリガ電位と前記パスト
    ランジスタのボディエフェクトを伴なう閾電圧値との和
    よりも大きいことを特徴とする特許請求の範囲第１２項
    に記載のメモリ回路。
  15. （１５）前記パストランジスタを介して前記メモリ回路
    からデータを読み出すのに先立って、前記パストランジ
    スタの前記ソース／ドレイン領域を第３の所定の電位に
    充電するための手段を備えることを特徴とする特許請求
    の範囲第１項に記載のメモリ回路。
  16. （１６）前記充電手段が、電源に接続されるソースと、
    前記第１のソース／ドレイン領域に接続されたドレイン
    と、前記第３の所定の電位を前記電源電位として供給す
    るべく充電信号を受けるためのゲートとを備えるＰチャ
    ンネルトランジスタを含むことを特徴とする特許請求の
    範囲第１５項に記載のメモリ回路。
  17. （１７）前記充電手段が、制御信号を受けるためのゲー
    トと、ソースと、前記第３の所定の電位を前記制御信号
    の電位から前記Ｎチャンネルトランジスタの閾電圧値を
    引いた値に設定するためのドレインとを備えるＮチャン
    ネルトランジスタを含むことを特徴とする特許請求の範
    囲第１５項に記載のメモリ回路。
  18. （１８）入力リードと出力リードとを有する第１のイン
    バータと、 前記第１のインバータの前記出力リードに接続された入
    力リードと出力リードとを有する第２のインバータと、 第１のソース／ドレインと、第２のソース／ドレインと
    、コントロールゲートとを有する唯１つのパストランジ
    スタとを備え、 前記第２のソース／ドレインが前記第１のインバータの
    前記入力リードと前記第２のインバータの前記出力リー
    ドとに接続されおり、 前記第１のインバータが第１のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第１のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが第１の電源に接続され、前記第１のＰチャンネルエ
    ンハンスメントモードトランジスタのドレインが前記第
    １のＮチャンネルエンハンスメントモードトランジスタ
    のドレインに接続されており、前記第１のＮチャンネル
    エンハンスメントモードトランジスタのソースが前記第
    １の電源よりも低い電位の第２の電源に接続されており
    、 前記第２のインバータが第２のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第２のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第１の電源に接続されており、前記第２のＰチ
    ャンネルエンハンスメントモードトランジスタのドレイ
    ンが前記第２のＮチャンネルエンハンスメントモードト
    ランジスタのドレインに接続されており、前記第２のＮ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第２の電源に接続されており、 前記第１のＰチャンネルエンハンスメントモードトラン
    ジスタの閾電圧値が、前記第２のＰチャンネルトランジ
    スタの閾電圧値よりも充分高いことにより、前記メモリ
    回路に電源を供給した時に、前記第１のＰチャンネルト
    ランジスタがオフ状態に保持されかつ前記第２のＰチャ
    ンネルトランジスタがオン状態をとるようになり、前記
    メモリ回路が、電源供給直後に於て前記第２のインバー
    タの前記出力リードに対して論理１信号を供給すること
    を特徴とする複数のメモリ回路を備え、更に前記複数の
    メモリ回路のそれぞれの前記パストランジスタの前記第
    １のソース／ドレイン領域に接続されたデータラインを
    備えることを特徴とするメモリアレイ。
  19. （１９）入力リードと出力リードとを有する第１のイン
    バータと、 前記第１のインバータの前記出力リードに接続された入
    力リードと出力リードとを有する第２のインバータと、 第１のソース／ドレインと、第２のソース／ドレインと
    、コントロールゲートとを有する唯１つのパストランジ
    スタとを備え、 前記第２のソース／ドレインが前記第１のインバータの
    前記入力リードと前記第２のインバータの前記出力リー
    ドとに接続されおり、 前記第１のインバータが第１のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第１のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが第１の電源に接続され、前記第１のＰチャンネルエ
    ンハンスメントモードトランジスタのドレインが前記第
    １のＮチャンネルエンハンスメントモードトランジスタ
    のドレインに接続されており、前記第１のＮチャンネル
    エンハンスメントモードトランジスタのソースが前記第
    １の電源よりも低い電位の第２の電源に接続されており
    、 前記第２のインバータが第２のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第２のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第１の電源に接続されており、前記第２のＰチ
    ャンネルエンハンスメントモードトランジスタのドレイ
    ンが前記第２のＮチャンネルエンハンスメントモードト
    ランジスタのドレインに接続されており、前記第２のＮ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第２の電源に接続されており、 前記第１のＰチャンネルエンハンスメントモードトラン
    ジスタの閾電圧値が、前記第２のＰチャンネルトランジ
    スタの閾電圧値よりも充分高いことにより、前記メモリ
    回路に電源を供給した時に、前記第１のＰチャンネルト
    ランジスタがオフ状態に保持されかつ前記第２のＰチャ
    ンネルトランジスタがオン状態をとるようになり、前記
    メモリ回路が、電源供給直後に於て前記第２のインバー
    タの前記出力リードに対して論理１信号を供給すること
    を特徴とする複数のメモリ回路を備えると共に、これら
    複数のメモリ回路と、 複数のデータラインと、 複数のアドレスラインとを、四角形のアレイとして備え
    、 更に前記メモリ回路のそれぞれが、前記データラインの
    １つ及び前記アドレスラインの１つのみに接続されてい
    ることを特徴とするメモリ回路。
  20. （２０）メモリ回路であって、 入力リードと出力リードとを有する第１のインバータと
    、 前記第１のインバータの前記出力リードに接続された入
    力リードと出力リードとを有する第２のインバータと、 第１のソース／ドレインと、第２のソース／ドレインと
    、コントロールゲートとを有する唯１つのパストランジ
    スタとを備え、 前記第２のソース／ドレインが前記第１のインバータの
    前記入力リードと前記第２のインバータの前記出力リー
    ドとに接続されおり、 前記第１のインバータが第１のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第１のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが第１の電源に接続され、前記第１のＰチャンネルエ
    ンハンスメントモードトランジスタのドレインが前記第
    １のＮチャンネルエンハンスメントモードトランジスタ
    のドレインに接続されており、前記第１のＮチャンネル
    エンハンスメントモードトランジスタのソースが前記第
    １の電源よりも低い電位の第２の電源に接続されており
    、 前記第２のインバータが第２のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第２のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第１の電源に接続されており、前記第２のＰチ
    ャンネルエンハンスメントモードトランジスタのドレイ
    ンが前記第２のＮチャンネルエンハンスメントモードト
    ランジスタのドレインに接続されており、前記第２のＮ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第２の電源に接続されており、 前記第１のＰチャンネルエンハンスメントモードトラン
    ジスタの閾電圧値が、前記第２のＰチャンネルトランジ
    スタの閾電圧値よりも充分低いことにより、前記メモリ
    回路に電源を供給した時に、前記第１のＰチャンネルト
    ランジスタがオン状態とりかつ前記第２のＰチャンネル
    トランジスタがオフ状態に保持され、前記メモリ回路が
    、電源供給直後に於て前記第２のインバータの前記出カ
    ソードに対して論理０信号を供給することを特徴とする
    メモリ回路。
  21. （２１）前記第１のＰチャンネルトランジスタの閾電圧
    値が、前記第２のＰチャンネルトランジスタの閾電圧値
    よりも少なくとも０．５Ｖ低いことを特徴とする特許請
    求の範囲第２０項に記載のメモリ回路。
  22. （２２）前記第１のＰチャンネルトランジスタのドーピ
    ングレベルが、前記第１のＰチャンネルトランジスタが
    設けられたウェル領域のドーピングレベルと同様であっ
    て、前記第２のＰチャンネルトランジスタのドーピング
    レベルが前記第１のＰチャンネルトランジスタの前記ド
    ーピングレベルよりも高いことを特徴とする特許請求の
    範囲第２０項に記載のメモリ回路。
  23. （２３）前記第２のＰチャンネルトランジスタのドーピ
    ングレベルが、前記第１のＰチャンネルトランジスタの
    ドーピングレベルと略等しく、前記第２のＰチャンネル
    トランジスタが前記第１のＰチャンネルトランジスタよ
    りも長いチャンネル長さを有することを特徴とする特許
    請求の範囲第２０項に記載のメモリ回路。
  24. （２４）前記メモリ回路の外部回路に対して前記第１の
    インバータの出力信号を供給するための前記第１のイン
    バータの前記出力リードに接続された出力ノードを備え
    ることを特徴とする特許請求の範囲第２０項に記載のメ
    モリ回路。
  25. （２５）前記メモリ回路の外部回路に対して前記第２の
    インバータの出力信号を供給するための前記第２のイン
    バータの前記出力リードに接続された出力ノードを備え
    ることを特徴とする特許請求の範囲第２４項に記載のメ
    モリ回路。
  26. （２６）前記第１のＰチャンネルトランジスタのチャン
    ネル長さに対するチャンネル幅の比の、前記第１のＮチ
    ャンネルトランジスタの前記チャンネル幅に対する前記
    チャンネル長さの比に対する比が１よりも小さいことを
    特徴とする特許請求の範囲第２０項に記載のメモリ回路
    。
  27. （２７）前記パストランジスタのチャンネル幅に対する
    チャンネル長さの比が、前記第２のインバータの前記Ｎ
    チャンネルトランジスタのチャンネル幅に対するチャン
    ネル長さの比よりも小さいことを特徴とする特許請求の
    範囲第２６項に記載のメモリ回路。
  28. （２８）前記第２のＰチャンネルトランジスタのチャン
    ネル幅に対するチャンネル長さの比が前記パストランジ
    スタのチャンネル幅に対するチャンネル長さの比よりも
    大きいことを特徴とする特許請求の範囲第２９項に記載
    のメモリ回路。
  29. （２９）前記パストランジスタを介して前記第２のソー
    ス／ドレイン領域に記憶された信号を読み取るのに先立
    って、前記パストランジスタの前記第１のソース／ドレ
    イン領域を第１の所定の電位に充電するための手段を更
    に備えていることを特徴とする特許請求の範囲第２０項
    に記載のメモリ回路。
  30. （３０）前記パストランジスタの前記第１のソース／ド
    レイン領域を予め充電するための前記手段が、前記第１
    の所定の電位を前記第１のインバータの前記トリガ電位
    として設定するための手段を含むことを特徴とする特許
    請求の範囲第１０項に記載のメモリ回路。
  31. （３１）前記メモリ回路からデータ信号を読み出す際に
    は第１の所定の電位を、また前記メモリ回路にデータ信
    号を書き込む際には第１の電位よりも高い第２の電位を
    それぞれ前記パストランジスタの前記ゲートに供給する
    ための手段を備えることを特徴とする特許請求の範囲第
    ２０項に記載のメモリ回路。
  32. （３２）前記メモリ回路からデータ信号を読み出す際に
    、前記第１の所定の電位が前記第１のインバータの前記
    トリガ電位に略等しいことを特徴とする特許請求の範囲
    第３１項に記載のメモリ回路。
  33. （３３）前記メモリ回路にデータを書き込む際に、前記
    第２の所定の電位が前記第１のトリガ電位と前記パスト
    ランジスタのボディエフェクトを伴なう閾電圧値との和
    よりも大きいことを特徴とする特許請求の範囲第１２項
    に記載のメモリ回路。
  34. （３４）前記パストランジスタを介して前記メモリ回路
    からデータを読み出すのに先立って、前記パストランジ
    スタの前記ソース／ドレイン領域を第３の所定の電位に
    充電するための手段を備えることを特徴とする特許請求
    の範囲第２０項に記載のメモリ回路。
  35. （３５）前記充電手段が、電源に接続されるソースと、
    前記第１のソース／ドレイン領域に接続されたドレイン
    と、前記第３の所定の電位を前記電源電位として供給す
    るべく充電信号を受けるためのゲートとを備えるＰチャ
    ンネルトランジスタを含むことを特徴とする特許請求の
    範囲第３４項に記載のメモリ回路。
  36. （３６）前記充電手段が、制御信号を受けるためのゲー
    トと、ソースと、前記第３の所定の電位を前記制御信号
    の電位から前記Ｎチャンネルトランジスタの閾電圧値を
    引いた値に設定するためのドレインとを備えるＮチャン
    ネルトランジスタを含むことを特徴とする特許請求の範
    囲第３４項に記載のメモリ回路。
  37. （３７）メモリ回路であって、 入力リードと出力リードとを有する第１のインバータと
    、 前記第１のインバータの前記出力リードに接続された入
    力リードと出力リードとを有する第２のインバータと、 第１のソース／ドレインと、第２のソース／ドレインと
    、コントロールゲートとを有する唯１つのパストランジ
    スタとを備え、 前記第２のソース／ドレインが前記第１のインバータの
    前記入力リードと前記第２のインバータの前記出力リー
    ドとに接続されおり、 前記第１のインバータが第１のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第１のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが第１の電源に接続され、前記第１のＰチャンネルエ
    ンハンスメントモードトランジスタのドレインが前記第
    １のＮチャンネルエンハンスメントモードトランジスタ
    のドレインに接続されており、前記第１のＮチャンネル
    エンハンスメントモードトランジスタのソースが前記第
    １の電源よりも低い電位の第２の電源に接続されており
    、 前記第２のインバータが第２のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第２のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第１の電源に接続されており、前記第２のＰチ
    ャンネルエンハンスメントモードトランジスタのドレイ
    ンが前記第２のＮチャンネルエンハンスメントモードト
    ランジスタのドレインに接続されており、前記第２のＮ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第２の電源に接続されており、 前記第１のＰチャンネルエンハンスメントモードトラン
    ジスタの閾電圧値が、前記第２のＰチャンネルトランジ
    スタの閾電圧値よりも充分低いことにより、前記メモリ
    回路に電源を供給した時に、前記第１のＰチャンネルト
    ランジスタがオン状態とりかつ前記第２のＰチャンネル
    トランジスタがオフ状態に保持され、前記メモリ回路が
    、電源供給直後に於て前記第２のインバータの前記出カ
    ソードに対して論理０信号を供給することを特徴とする
    複数のメモリ回路を備えると共に、 更に前記複数のメモリ回路のそれぞれの前記パストラン
    ジスタの前記第１のソース／ドレイン領域に接続された
    データラインを備えることを特徴とするメモリアレイ。
  38. （３８）メモリ回路であって、 入力リードと出力リードとを有する第１のインバータと
    、 前記第１のインバータの前記出力リードに接続された入
    力リードと出力リードとを有する第２のインバータと、 第１のソース／ドレインと、第２のソース／ドレインと
    、コントロールゲートとを有する唯１つのパストランジ
    スタとを備え、 前記第２のソース／ドレインが前記第１のインバータの
    前記入力リードと前記第２のインバータの前記出力リー
    ドとに接続されおり、 前記第１のインバータが第１のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第１のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが第１の電源に接続され、前記第１のＰチャンネルエ
    ンハンスメントモードトランジスタのドレインが前記第
    １のＮチャンネルエンハンスメントモードトランジスタ
    のドレインに接続されており、前記第１のＮチャンネル
    エンハンスメントモードトランジスタのソースが前記第
    １の電源よりも低い電位の第２の電源に接続されており
    、 前記第２のインバータが第２のＰチャンネルエンハンス
    メントモードトランジスタと第２のＮチャンネルエンハ
    ンスメントモードトランジスタとを有し、前記第２のＰ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第１の電源に接続されており、前記第２のＰチ
    ャンネルエンハンスメントモードトランジスタのドレイ
    ンが前記第２のＮチャンネルエンハンスメントモードト
    ランジスタのドレインに接続されており、前記第２のＮ
    チャンネルエンハンスメントモードトランジスタのソー
    スが前記第２の電源に接続されており、 前記第１のＰチャンネルエンハンスメントモードトラン
    ジスタの閾電圧値が、前記第２のＰチャンネルトランジ
    スタの閾電圧値よりも充分低いことにより、前記メモリ
    回路に電源を供給した時に、前記第１のＰチャンネルト
    ランジスタがオン状態とりかつ前記第２のＰチャンネル
    トランジスタがオフ状態に保持され、前記メモリ回路が
    、電源供給直後に於て前記第２のインバータの前記出力
    リードに対して論理０信号を供給することを特徴とする
    メモリ回路を備えると共に、 これら複数のメモリ回路と、 複数のデータラインと、 複数のアドレスラインとを、四角形のアレイとして備え
    、 更に前記メモリ回路のそれぞれが、前記データラインの
    １つ及び前記アドレスラインの１つのみに接続されてい
    ることを特徴とするメモリ回路。
  39. （３９）それぞれゲートとソースとドレインとを有する
    第１のメモリトランジスタ及び第２のメモリトランジス
    タと、 それぞれゲートとソースとドレインとを有する第１の負
    荷トランジスタ及び第２の負荷トランジスタと、 前記第１のメモリトランジスタの前記ドレイン、前記第
    １の負荷トランジスタの前記ドレイン及び前記第２のメ
    モリトランジスタの前記ゲートを互いに接続するための
    手段と、 前記第２のメモリトランジスタの前記ドレイン、前記第
    ２の負荷トランジスタの前記ドレイン、前記第１のメモ
    リトランジスタの前記ゲートを互いに接続するための手
    段と、 前記第１及び第２の負荷トランジスタの前記ゲートを第
    １の電源に接続するための手段と、前記第１及び第２の
    負荷トランジスタの前記ソースを第２の電源に接続する
    ための手段と、前記第１及び第２のメモリトランジスタ
    の前記ソースを第３の電源に接続するための手段とを備
    え、 前記第１の負荷トランジスタが前記第２の負荷トランジ
    スタよりも充分に低い閾電圧値を有することにより、電
    源投入時に、前記第１のメモリトランジスタの前記ドレ
    インが論理１出力を発生し、前記第２のメモリトランジ
    スタの前記ドレインが論理０出力を発生するようにした
    ことを特徴とするメモリ回路。
  40. （４０）前記第２のメモリトランジスタの前記ゲートを
    入力信号ラインに接続するための手段を更に備えること
    を特徴とする特許請求の範囲第３９項に記載のメモリ回
    路。
  41. （４１）前記接続手段が、前記第２のメモリトランジス
    タの前記ゲートに接続されたドレインと、前記入力信号
    ラインに接続されたソースと、制御手段に接続されたゲ
    ートとを有するパストランジスタからなることを特徴と
    する特許請求の範囲第４０項に記載のメモリ回路。
  42. （４２）前記第１のメモリトランジスタの前記ゲートを
    前記入力信号ラインに接続するための手段を更に備える
    ことを特徴とする特許請求の範囲第３９項に記載のメモ
    リ回路。
  43. （４３）前記接続手段が、前記第１のメモリトランジス
    タの前記ゲートに接続されたドレインと、前記入力信号
    ラインに接続されたソースと、制御手段に接続されたゲ
    ートとを有するパストランジスタからなることを特徴と
    する特許請求の範囲第４２項に記載のメモリ回路。
  44. （４４）前記第２のメモリトランジスタの前記ゲートを
    出力信号ラインに接続するための手段を備えることを特
    徴とする特許請求の範囲第３９項に記載のメモリ回路。
  45. （４５）前記第１のメモリトランジスタの前記ゲートを
    出力信号ラインに接続するための手段を更に備えること
    を特徴とする特許請求の範囲第３９項に記載のメモリ回
    路。
  46. （４６）前記第１及び第２の電源が同一の電源からなる
    ことを特徴とする特許請求の範囲第３９項に記載のメモ
    リ回路。
  47. （４７）前記第１の電源電圧が前記第２の電源電圧より
    も低いことを特徴とする特許請求の範囲第３９項に記載
    のメモリ回路。
  48. （４８）前記第１の負荷トランジスタのドーピングレベ
    ルが、前記第１の負荷トランジスタが設けられたウエル
    領域のドーピングレベル以下であって、前記第２の負荷
    トランジスタのドーピングレベルが、前記第２の負荷ト
    ランジスタが設けられたウエル領域のドーピングレベル
    よりも高いことを特徴とする特許請求の範囲第３９項に
    記載のメモリ回路。
  49. （４９）前記第１の負荷トランジスタのチャンネル長さ
    が前記第２の負荷トランジスタのチャンネル長さよりも
    小さいことを特徴とする特許請求の範囲第３９項に記載
    のメモリ回路。
  50. （５０）前記第２の負荷トランジスタのチャンネル長さ
    に対するチャンネル幅の比が、前記第２のメモリトラン
    ジスタのチャンネル長さに対するチャンネル幅の比より
    も小さいことを特徴とする特許請求の範囲第３９項に記
    載のメモリ回路。
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