JP3204311B2 - プログラマブル機能デバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、コンフィギュレー
ションデータに応じて回路の機能や回路間接続を多様に
設定できるプログラマブル機能デバイスに関し、特に、
プログラマブル機能デバイスにコンフィギュレーション
データを設定する回路に関する。
ションデータに応じて回路の機能や回路間接続を多様に
設定できるプログラマブル機能デバイスに関し、特に、
プログラマブル機能デバイスにコンフィギュレーション
データを設定する回路に関する。
【０００２】
【従来の技術】プログラマブル機能デバイスとして、PL
D(Programmable Logic Device)、FPGA(Field Programma
ble Gate Array))等が良く知られている。この種のプロ
グラマブル機能デバイスは、ロードするコンフィギュレ
ーションデータに応じて集積回路の機能を多様に設定で
き、機能が固定したASIC(Application Specific Integr
ated Circuit)の代替として広範な需要を有している。
この種のプログラマブル機能デバイスはまた、与えられ
た問題に応じて最適なハードウエアアーキテクチャを提
供できる再構成可能プロセッサとしても期待されてい
る。
D(Programmable Logic Device)、FPGA(Field Programma
ble Gate Array))等が良く知られている。この種のプロ
グラマブル機能デバイスは、ロードするコンフィギュレ
ーションデータに応じて集積回路の機能を多様に設定で
き、機能が固定したASIC(Application Specific Integr
ated Circuit)の代替として広範な需要を有している。
この種のプログラマブル機能デバイスはまた、与えられ
た問題に応じて最適なハードウエアアーキテクチャを提
供できる再構成可能プロセッサとしても期待されてい
る。
【０００３】コンフィギュレーション回路は、このよう
なプログラマブル機能デバイスにコンフィギュレーショ
ンデータをロードし特定の機能を実現する（この手続き
を以下、プログラマブル機能デバイスをコンフィギュレ
ーションする、と言う）ための装置である。コンフィギ
ュレーション回路として、従来、図１２に示すような回
路が知られている（例えば、米国特許第5430687号、米
国特許第5770951号）。
なプログラマブル機能デバイスにコンフィギュレーショ
ンデータをロードし特定の機能を実現する（この手続き
を以下、プログラマブル機能デバイスをコンフィギュレ
ーションする、と言う）ための装置である。コンフィギ
ュレーション回路として、従来、図１２に示すような回
路が知られている（例えば、米国特許第5430687号、米
国特許第5770951号）。
【０００４】図１２において、コンフィギュレーション
回路１００は、Ｍ行Ｎ列の２次元行列状に配列された複
数のコンフィギュレーションメモリ５と、上記の２次元
配列の各行内のコンフィギュレーションメモリ５のゲー
ト入力端子Ｇに共通に接続されたＭ本のゲート線６０
と、上記の２次元配列の各列内のコンフィギュレーショ
ンメモリ５のデータ入力端子Ｄに共通に接続されたＮ本
のデータ線５０とを含んでいる。Ｍ本の各ゲート線６０
には、Ｍ個の２入力ＡＮＤ回路１８の出力が接続されて
いる。ゲートシフトレジスタ３０はＭ個のデータ出力端
子を有し、これらのデータ出力端子の各々がＡＮＤ回路
１８の第１の入力端子の各々に接続されている。コンフ
ィギュレーション回路１００はまた、Ｋ個のデータシフ
トレジスタ１０−１、１０−２、・・・、１０−Ｋを有
する。これらのデータシフトレジスタ１０−１、１０−
２、・・・、１０−Ｋはそれぞれ、Ｋビットからなるワ
ード単位で入力されるコンフィギュレーションデータの
各々のビットＢ１、Ｂ２、・・・、ＢＫを入力とし、複
数のデータ線５０の各々に接続されたｓ個のデータ出力
端子を有する。コンフィギュレーション回路１００は更
に、上記の回路を制御するコンフィギュレーション制御
回路７０を有する。但し、図１２では、Ｎ＝１０、Ｋ＝
２,ｓ＝５の例を示す。
回路１００は、Ｍ行Ｎ列の２次元行列状に配列された複
数のコンフィギュレーションメモリ５と、上記の２次元
配列の各行内のコンフィギュレーションメモリ５のゲー
ト入力端子Ｇに共通に接続されたＭ本のゲート線６０
と、上記の２次元配列の各列内のコンフィギュレーショ
ンメモリ５のデータ入力端子Ｄに共通に接続されたＮ本
のデータ線５０とを含んでいる。Ｍ本の各ゲート線６０
には、Ｍ個の２入力ＡＮＤ回路１８の出力が接続されて
いる。ゲートシフトレジスタ３０はＭ個のデータ出力端
子を有し、これらのデータ出力端子の各々がＡＮＤ回路
１８の第１の入力端子の各々に接続されている。コンフ
ィギュレーション回路１００はまた、Ｋ個のデータシフ
トレジスタ１０−１、１０−２、・・・、１０−Ｋを有
する。これらのデータシフトレジスタ１０−１、１０−
２、・・・、１０−Ｋはそれぞれ、Ｋビットからなるワ
ード単位で入力されるコンフィギュレーションデータの
各々のビットＢ１、Ｂ２、・・・、ＢＫを入力とし、複
数のデータ線５０の各々に接続されたｓ個のデータ出力
端子を有する。コンフィギュレーション回路１００は更
に、上記の回路を制御するコンフィギュレーション制御
回路７０を有する。但し、図１２では、Ｎ＝１０、Ｋ＝
２,ｓ＝５の例を示す。
【０００５】コンフィギュレーション制御回路７０は、
データシフトレジスタ１０−１、１０−２のクロック信
号ＤＣ、ゲートシフトレジスタ３０のクロック信号ＧＤ
及びセット／リセット信号ＧＲ、ＡＮＤ回路１８の第２
の入力端子に接続されコンフィギュレーションメモリ５
へのデータ書き込みタイミングを制御するゲーティング
端子ＧＴ、コンフィギュレーションの終了信号を受け取
る端子ＥＤ、クロック信号入力端子ＣＬＫ等、制御に必
要な各種入出力端子を有する。
データシフトレジスタ１０−１、１０−２のクロック信
号ＤＣ、ゲートシフトレジスタ３０のクロック信号ＧＤ
及びセット／リセット信号ＧＲ、ＡＮＤ回路１８の第２
の入力端子に接続されコンフィギュレーションメモリ５
へのデータ書き込みタイミングを制御するゲーティング
端子ＧＴ、コンフィギュレーションの終了信号を受け取
る端子ＥＤ、クロック信号入力端子ＣＬＫ等、制御に必
要な各種入出力端子を有する。
【０００６】データシフトレジスタ１０−１、１０−２
は、クロック入力端子Ｃとデータ入力端子Ｄとデータ出
力端子Ｑを有するｓ個、すなわち５個のＤ−フリップフ
ロップ１から成る。各データシフトレジスタ１０−１、
１０−２は、シリアル入力パラレル出力のシフトレジス
タであり、第１番目のＤ−フリップフロップ１のデータ
入力端子Ｄをデータシフトレジスタのデータ入力とし、
第ｉ番目のＤ−フリップフロップ１のデータ出力端子Ｑ
を第ｉ＋１番目のＤ−フリップフロップ１のデータ入力
端子Ｄに接続し（ｉ＝１、２、・・・、ｓ−１）、ｓ個
のＤ−フリップフロップ１の全データ出力をデータシフ
トレジスタのデータ出力とする。
は、クロック入力端子Ｃとデータ入力端子Ｄとデータ出
力端子Ｑを有するｓ個、すなわち５個のＤ−フリップフ
ロップ１から成る。各データシフトレジスタ１０−１、
１０−２は、シリアル入力パラレル出力のシフトレジス
タであり、第１番目のＤ−フリップフロップ１のデータ
入力端子Ｄをデータシフトレジスタのデータ入力とし、
第ｉ番目のＤ−フリップフロップ１のデータ出力端子Ｑ
を第ｉ＋１番目のＤ−フリップフロップ１のデータ入力
端子Ｄに接続し（ｉ＝１、２、・・・、ｓ−１）、ｓ個
のＤ−フリップフロップ１の全データ出力をデータシフ
トレジスタのデータ出力とする。
【０００７】ゲートシフトレジスタ３０は、クロック入
力端子Ｃとロウレベルに固定されたデータ入力端子Ｄと
セット入力端子Ｓとデータ出力端子Ｑを有する１個のＤ
−フリップフロップ３−１と、クロック入力端子Ｃとデ
ータ入力端子Ｄとリセット入力端子Ｒとデータ出力端子
Ｑを有するＭ−１個のＤ−フリップフロップ３−２から
成る。ゲートシフトレジスタ３０は、Ｄ−フリップフロ
ップ３−１のデータ出力端子Ｑを第１番目のＤ−フリッ
プフロップ３−２のデータ入力端子Ｄに接続し、第ｉ番
目のＤ−フリップフロップ３−２のデータ出力端子Ｑを
第ｉ＋１番目のＤ−フリップフロップ３−２のデータ入
力端子Ｄに接続し（ｉ＝１、２、・・・、Ｍ−１）、Ｄ
−フリップフロップ３−１及び全Ｄ−フリップフロップ
３−２の全データ出力をゲートシフトレジスタのデータ
出力とする。ゲートシフトレジスタ３０の第Ｍ番目のデ
ータ出力（すなわち、第Ｍ−１番目のＤ−フリップフロ
ップ３−２のデータ出力）は、コンフィギュレーション
の終了信号として、コンフィギュレーション制御回路７
０の端子ＥＤに接続されている。
力端子Ｃとロウレベルに固定されたデータ入力端子Ｄと
セット入力端子Ｓとデータ出力端子Ｑを有する１個のＤ
−フリップフロップ３−１と、クロック入力端子Ｃとデ
ータ入力端子Ｄとリセット入力端子Ｒとデータ出力端子
Ｑを有するＭ−１個のＤ−フリップフロップ３−２から
成る。ゲートシフトレジスタ３０は、Ｄ−フリップフロ
ップ３−１のデータ出力端子Ｑを第１番目のＤ−フリッ
プフロップ３−２のデータ入力端子Ｄに接続し、第ｉ番
目のＤ−フリップフロップ３−２のデータ出力端子Ｑを
第ｉ＋１番目のＤ−フリップフロップ３−２のデータ入
力端子Ｄに接続し（ｉ＝１、２、・・・、Ｍ−１）、Ｄ
−フリップフロップ３−１及び全Ｄ−フリップフロップ
３−２の全データ出力をゲートシフトレジスタのデータ
出力とする。ゲートシフトレジスタ３０の第Ｍ番目のデ
ータ出力（すなわち、第Ｍ−１番目のＤ−フリップフロ
ップ３−２のデータ出力）は、コンフィギュレーション
の終了信号として、コンフィギュレーション制御回路７
０の端子ＥＤに接続されている。
【０００８】ところで、図１２のコンフィギュレーショ
ン回路１００はコンフィギュレーションメモリ５を初期
化するための機構を有していない。この問題を解決する
方法の一つとして、電源投入時に自動的に初期化される
特殊なコンフィギュレーションメモリを用いることが考
えられる。しかし、そのようなメモリを作るためには異
なるスレッショルド電圧を持つトランジスタを使用する
必要があるため（例えば、米国特許第4821233号)、製造
が困難になるという問題がある。このほかのメモリ初期
化の方法として、リセット回路を内蔵するメモリセルを
用いる方法もある。この場合、メモリセルが大きくな
り、またメモリリセット用のグローバル配線も必要にな
るため、回路の集積度が落ちるという問題がある。
ン回路１００はコンフィギュレーションメモリ５を初期
化するための機構を有していない。この問題を解決する
方法の一つとして、電源投入時に自動的に初期化される
特殊なコンフィギュレーションメモリを用いることが考
えられる。しかし、そのようなメモリを作るためには異
なるスレッショルド電圧を持つトランジスタを使用する
必要があるため（例えば、米国特許第4821233号)、製造
が困難になるという問題がある。このほかのメモリ初期
化の方法として、リセット回路を内蔵するメモリセルを
用いる方法もある。この場合、メモリセルが大きくな
り、またメモリリセット用のグローバル配線も必要にな
るため、回路の集積度が落ちるという問題がある。
【０００９】図１３にコンフィギュレーションメモリ５
の従来例を示す（米国特許第4821233号)。コンフィギュ
レーションメモリ５は、第１及び第２のインバータ７−
１及び７−２と、データ入力スイッチを構成するＮ型Ｍ
ＯＳトランジスタ１２−０とから成る。第１のインバー
タ７−１の出力は第２のインバータ７−２の入力に接続
されるとともに、コンフィギュレーションメモリ５の反
転出力端子ＱＢに接続される。なお、図１２では簡単化
のためコンフィギュレーションメモリの反転出力端子Ｑ
Ｂは示していない。第２のインバータ７−２の出力は第
１のインバータ７−１の入力に接続されるとともに、コ
ンフィギュレーションメモリ５の出力端子Ｑに接続され
る。この互いに接続された２つのインバータ７−１、７
−２はデータ保持回路１９を構成する。
の従来例を示す（米国特許第4821233号)。コンフィギュ
レーションメモリ５は、第１及び第２のインバータ７−
１及び７−２と、データ入力スイッチを構成するＮ型Ｍ
ＯＳトランジスタ１２−０とから成る。第１のインバー
タ７−１の出力は第２のインバータ７−２の入力に接続
されるとともに、コンフィギュレーションメモリ５の反
転出力端子ＱＢに接続される。なお、図１２では簡単化
のためコンフィギュレーションメモリの反転出力端子Ｑ
Ｂは示していない。第２のインバータ７−２の出力は第
１のインバータ７−１の入力に接続されるとともに、コ
ンフィギュレーションメモリ５の出力端子Ｑに接続され
る。この互いに接続された２つのインバータ７−１、７
−２はデータ保持回路１９を構成する。
【００１０】第１のインバータ７−１の入力には、Ｎ型
ＭＯＳトランジス１２−０のソース／ドレイン端子の一
方が接続され、ソース／ドレイン端子の他方はコンフィ
ギュレーションメモリ５のデータ入力端子Ｄに接続され
る。また、Ｎ型ＭＯＳトランジス１２−０のゲート端子
はコンフィギュレーションメモリ５のゲート入力端子Ｇ
に接続される。コンフィギュレーションメモリ５は、ゲ
ート入力端子Ｇがハイ（論理値１）のとき、データ入力
端子Ｄの信号がデータ保持回路１９に書き込まれる。ゲ
ート入力端子Ｇをロウ（論理値０）にすると、データ入
力端子Ｄとデータ保持回路１９は遮断されて、その時点
で書き込まれているデータがデータ保持回路１９に保持
され続ける（これをデータをラッチするという）。
ＭＯＳトランジス１２−０のソース／ドレイン端子の一
方が接続され、ソース／ドレイン端子の他方はコンフィ
ギュレーションメモリ５のデータ入力端子Ｄに接続され
る。また、Ｎ型ＭＯＳトランジス１２−０のゲート端子
はコンフィギュレーションメモリ５のゲート入力端子Ｇ
に接続される。コンフィギュレーションメモリ５は、ゲ
ート入力端子Ｇがハイ（論理値１）のとき、データ入力
端子Ｄの信号がデータ保持回路１９に書き込まれる。ゲ
ート入力端子Ｇをロウ（論理値０）にすると、データ入
力端子Ｄとデータ保持回路１９は遮断されて、その時点
で書き込まれているデータがデータ保持回路１９に保持
され続ける（これをデータをラッチするという）。
【００１１】従来のコンフィギュレーションメモリ（図
１３）では、データ書き込み時にデータ信号とインバー
タ７−２の出力信号が衝突する可能性がある。このた
め、消費電流が大きくなったり、データ書き込み速度が
遅くなるという問題がある。
１３）では、データ書き込み時にデータ信号とインバー
タ７−２の出力信号が衝突する可能性がある。このた
め、消費電流が大きくなったり、データ書き込み速度が
遅くなるという問題がある。
【００１２】
【発明が解決しようとする課題】上記の説明で明らかな
ように、従来のコンフィギュレーション回路には以下の
ような問題点がある。
ように、従来のコンフィギュレーション回路には以下の
ような問題点がある。
【００１３】第１の問題点は、コンフィギュレーション
メモリの初期化が困難であることである。その理由は、
コンフィギュレーション回路にコンフィギュレーション
メモリを初期化する機構が無いためである。
メモリの初期化が困難であることである。その理由は、
コンフィギュレーション回路にコンフィギュレーション
メモリを初期化する機構が無いためである。
【００１４】第２の問題点は、コンフィギュレーション
メモリへのデータ書き込み時に消費電流が大きく、また
書き込み速度が遅いことである。その理由は、コンフィ
ギュレーションメモリへのデータ書き込み時に、データ
信号とコンフィギュレーションメモリの出力信号との間
に衝突が生じるからである。
メモリへのデータ書き込み時に消費電流が大きく、また
書き込み速度が遅いことである。その理由は、コンフィ
ギュレーションメモリへのデータ書き込み時に、データ
信号とコンフィギュレーションメモリの出力信号との間
に衝突が生じるからである。
【００１５】それゆえ、本発明の課題は、コンフィギュ
レーションメモリの簡便な初期化手段を持つコンフィギ
ュレーション回路を含むプログラマブル機能デバイスを
提供することにある。
レーションメモリの簡便な初期化手段を持つコンフィギ
ュレーション回路を含むプログラマブル機能デバイスを
提供することにある。
【００１６】本発明の他の課題は、データ書き込み時に
消費電流が少なく高速かつ確実に書き込みが可能なコン
フィギュレーションメモリを含むプログラマブル機能デ
バイスを提供することにある。
消費電流が少なく高速かつ確実に書き込みが可能なコン
フィギュレーションメモリを含むプログラマブル機能デ
バイスを提供することにある。
【００１７】
【課題を解決するための手段】本発明では、コンフィギ
ュレーションメモリにデータを書き込む機構を利用して
初期値データを書き込むことでコンフィギュレーション
メモリの初期化を行えるようにした。また、コンフィギ
ュレーションメモリへのデータ書き込み時に、書き込み
データ信号とコンフィギュレーションメモリの出力信号
との間で衝突が起こらないように、両信号間を遮断する
トランジスタを挿入した。
ュレーションメモリにデータを書き込む機構を利用して
初期値データを書き込むことでコンフィギュレーション
メモリの初期化を行えるようにした。また、コンフィギ
ュレーションメモリへのデータ書き込み時に、書き込み
データ信号とコンフィギュレーションメモリの出力信号
との間で衝突が起こらないように、両信号間を遮断する
トランジスタを挿入した。
【００１８】本発明によれば、行・列に配置されたメモ
リセルアレイの記憶データに応じて複数の論理機能のう
ち一つが選択されるプログラマブル機能デバイスにおい
て、前記メモリセルアレイにデータを書き込む装置が、
一つのデータ入力端子と複数のデータ出力端子とクロッ
ク入力端子を有し、前記クロック入力端子に入力される
クロック信号に同期して前記データ入力端子からシリア
ルにデータを読み込み、内部保持データをシフトする一
つ以上のデータシフトレジスタと、前記複数のデータ出
力端子の各々に第１の入力端子を接続し、第２の入力端
子にデータ初期化信号が与えられ、出力端子が前記メモ
リセルアレイの各列のメモリセルのデータ入力端子に共
通に接続されるデータ初期化回路と、前記メモリセルア
レイのうち１つ以上の行を選択し、前記選択された行の
メモリセルに前記データ初期化回路の出力信号を書き込
むアドレッシング手段とからなり、前記データ初期化回
路は，前記データ初期化信号をアクティブにすると前記
メモリセルアレイに書き込む初期値を出力し、前記デー
タ初期化信号をインアクティブにすると前記データ初期
化回路の前記第１の入力端子に与えられる信号に応じた
信号を出力することを特徴とするプログラマブル機能デ
バイスが提供される。
リセルアレイの記憶データに応じて複数の論理機能のう
ち一つが選択されるプログラマブル機能デバイスにおい
て、前記メモリセルアレイにデータを書き込む装置が、
一つのデータ入力端子と複数のデータ出力端子とクロッ
ク入力端子を有し、前記クロック入力端子に入力される
クロック信号に同期して前記データ入力端子からシリア
ルにデータを読み込み、内部保持データをシフトする一
つ以上のデータシフトレジスタと、前記複数のデータ出
力端子の各々に第１の入力端子を接続し、第２の入力端
子にデータ初期化信号が与えられ、出力端子が前記メモ
リセルアレイの各列のメモリセルのデータ入力端子に共
通に接続されるデータ初期化回路と、前記メモリセルア
レイのうち１つ以上の行を選択し、前記選択された行の
メモリセルに前記データ初期化回路の出力信号を書き込
むアドレッシング手段とからなり、前記データ初期化回
路は，前記データ初期化信号をアクティブにすると前記
メモリセルアレイに書き込む初期値を出力し、前記デー
タ初期化信号をインアクティブにすると前記データ初期
化回路の前記第１の入力端子に与えられる信号に応じた
信号を出力することを特徴とするプログラマブル機能デ
バイスが提供される。
【００１９】本発明によればまた、行・列に配置された
メモリセルアレイの記憶データに応じて複数の論理機能
のうち一つが選択されるプログラマブル機能デバイスに
おいて、前記メモリセルアレイにデータを書き込む装置
が、一つのデータ入力端子と複数のデータ出力端子とク
ロック入力端子とクロックイネーブル端子を有し、前記
クロックイネーブル端子の入力がアクティブレベルであ
るとき前記クロック入力端子のクロック入力信号に同期
して前記データ入力端子からシリアルにデータを読み込
み、内部保持データをシフトする一つ以上のデータシフ
トレジスタと、前記複数のデータ出力端子の各々に第１
の入力端子を接続し、第２の入力端子にデータ初期化信
号が与えられ、出力端子がメモリセルアレイの各列のメ
モリセルのデータ入力端子に接続されているデータ初期
化回路と、前記メモリセルアレイのうち１つ以上の行を
選択し、前記選択された行のメモリセルに前記データ初
期化回路の出力信号を書き込むアドレッシング手段とか
らなり、前記データ初期化回路は，前記データ初期化信
号をアクティブにすると前記メモリセルアレイに書き込
む初期値を出力し、前記データ初期化信号をインアクテ
ィブにすると前記データ初期化回路の前記第１の入力端
子に与えられる信号に応じた信号を出力することを特徴
とするプログラマブル機能デバイスが提供される。
メモリセルアレイの記憶データに応じて複数の論理機能
のうち一つが選択されるプログラマブル機能デバイスに
おいて、前記メモリセルアレイにデータを書き込む装置
が、一つのデータ入力端子と複数のデータ出力端子とク
ロック入力端子とクロックイネーブル端子を有し、前記
クロックイネーブル端子の入力がアクティブレベルであ
るとき前記クロック入力端子のクロック入力信号に同期
して前記データ入力端子からシリアルにデータを読み込
み、内部保持データをシフトする一つ以上のデータシフ
トレジスタと、前記複数のデータ出力端子の各々に第１
の入力端子を接続し、第２の入力端子にデータ初期化信
号が与えられ、出力端子がメモリセルアレイの各列のメ
モリセルのデータ入力端子に接続されているデータ初期
化回路と、前記メモリセルアレイのうち１つ以上の行を
選択し、前記選択された行のメモリセルに前記データ初
期化回路の出力信号を書き込むアドレッシング手段とか
らなり、前記データ初期化回路は，前記データ初期化信
号をアクティブにすると前記メモリセルアレイに書き込
む初期値を出力し、前記データ初期化信号をインアクテ
ィブにすると前記データ初期化回路の前記第１の入力端
子に与えられる信号に応じた信号を出力することを特徴
とするプログラマブル機能デバイスが提供される。
【００２０】本発明によれば更に、前記メモリセルアレ
イを構成する少なくとも一つのメモリセルが、第１のイ
ンバータの出力は第２のインバータの入力に接続され、
前記第２のインバータの出力はＰ型ＭＯＳトランジスタ
のソース／ドレイン端子の一方に接続され、前記Ｐ型Ｍ
ＯＳトランジスタのソース／ドレイン端子の他方及びＮ
型ＭＯＳトランジスタのソース／ドレイン端子の一方は
ともに前記第１のインバータの入力に接続され、前記Ｎ
型ＭＯＳトランジスタのソース／ドレイン端子の他方は
書き込みデータ入力端子に接続され、前記Ｎ型ＭＯＳト
ランジスタ及び前記Ｐ型ＭＯＳトランジスタのゲート端
子はともにゲート入力端子に接続され、前記第１のイン
バータの出力と前記第２のインバータの出力のうち少な
くとも一つを出力するメモリセルであることを特徴とす
るプログラマブル機能デバイスが提供される。
イを構成する少なくとも一つのメモリセルが、第１のイ
ンバータの出力は第２のインバータの入力に接続され、
前記第２のインバータの出力はＰ型ＭＯＳトランジスタ
のソース／ドレイン端子の一方に接続され、前記Ｐ型Ｍ
ＯＳトランジスタのソース／ドレイン端子の他方及びＮ
型ＭＯＳトランジスタのソース／ドレイン端子の一方は
ともに前記第１のインバータの入力に接続され、前記Ｎ
型ＭＯＳトランジスタのソース／ドレイン端子の他方は
書き込みデータ入力端子に接続され、前記Ｎ型ＭＯＳト
ランジスタ及び前記Ｐ型ＭＯＳトランジスタのゲート端
子はともにゲート入力端子に接続され、前記第１のイン
バータの出力と前記第２のインバータの出力のうち少な
くとも一つを出力するメモリセルであることを特徴とす
るプログラマブル機能デバイスが提供される。
【００２１】本発明によれば更に、前記メモリセルアレ
イを構成する少なくとも一つのメモリセルが、第１のイ
ンバータの出力は第２のインバータの入力に接続され、
前記第２のインバータの出力はＮ型ＭＯＳトランジスタ
のソース／ドレイン端子の一方に接続され、前記Ｎ型Ｍ
ＯＳトランジスタのソース／ドレイン端子の他方及びＰ
型ＭＯＳトランジスタのソース／ドレイン端子の一方は
ともに前記第１のインバータの入力に接続され、前記Ｐ
型ＭＯＳトランジスタのソース／ドレイン端子の他方は
書き込みデータ入力端子に接続され、前記Ｎ型ＭＯＳト
ランジスタ及び前記Ｐ型ＭＯＳトランジスタのゲート端
子はともにゲート入力端子に接続され、前記第１のイン
バータの出力と前記第２のインバータの出力のうち少な
くとも一つを出力するメモリセルであることを特徴とす
るプログラマブル機能デバイスが提供される。
イを構成する少なくとも一つのメモリセルが、第１のイ
ンバータの出力は第２のインバータの入力に接続され、
前記第２のインバータの出力はＮ型ＭＯＳトランジスタ
のソース／ドレイン端子の一方に接続され、前記Ｎ型Ｍ
ＯＳトランジスタのソース／ドレイン端子の他方及びＰ
型ＭＯＳトランジスタのソース／ドレイン端子の一方は
ともに前記第１のインバータの入力に接続され、前記Ｐ
型ＭＯＳトランジスタのソース／ドレイン端子の他方は
書き込みデータ入力端子に接続され、前記Ｎ型ＭＯＳト
ランジスタ及び前記Ｐ型ＭＯＳトランジスタのゲート端
子はともにゲート入力端子に接続され、前記第１のイン
バータの出力と前記第２のインバータの出力のうち少な
くとも一つを出力するメモリセルであることを特徴とす
るプログラマブル機能デバイスが提供される。
【００２２】
【発明の実施の形態】次に、本発明の第１の実施の形態
について説明する。図１は、本発明によるコンフィギュ
レーション回路の第１の実施の形態の構成図である。本
形態におけるコンフィギュレーション回路１００Ａは、
２つのデータシフトレジスタ１０−１Ａ、１０−２Ａ、
複数のデータ初期化回路２０Ａ、ゲートシフトレジスタ
３０Ａ、複数のゲート制御回路４０Ａ、コンフィギュレ
ーション制御回路７０Ａ、２次元アレイ状に配列された
複数のコンフィギュレーションメモリ５Ａから成る。
について説明する。図１は、本発明によるコンフィギュ
レーション回路の第１の実施の形態の構成図である。本
形態におけるコンフィギュレーション回路１００Ａは、
２つのデータシフトレジスタ１０−１Ａ、１０−２Ａ、
複数のデータ初期化回路２０Ａ、ゲートシフトレジスタ
３０Ａ、複数のゲート制御回路４０Ａ、コンフィギュレ
ーション制御回路７０Ａ、２次元アレイ状に配列された
複数のコンフィギュレーションメモリ５Ａから成る。
【００２３】データシフトレジスタ１０−１Ａ、１０−
２Ａの各々はＳ個のＤ−フリップフロップ１Ａから成
る。各データシフトレジスタは、第１のＤ−フリップフ
ロップ１Ａのデータ入力端子をデータシフトレジスタの
データ入力端子とし、第ｉ番目のＤ−フリップフロップ
１Ａのデータ出力端子Ｑを第ｉ＋１番目のＤ−フリップ
フロップ１Ａのデータ入力端子Ｄに接続し（ｉ＝１，
２，...Ｓ−１）、全Ｄ−フリップフロップ１Ａのデー
タ出力端子Ｑをデータシフトレジスタのデータ出力端子
ＤＦＦ１〜ＤＦＦＳとする。なお、図１はＳ＝５の例を
示している。
２Ａの各々はＳ個のＤ−フリップフロップ１Ａから成
る。各データシフトレジスタは、第１のＤ−フリップフ
ロップ１Ａのデータ入力端子をデータシフトレジスタの
データ入力端子とし、第ｉ番目のＤ−フリップフロップ
１Ａのデータ出力端子Ｑを第ｉ＋１番目のＤ−フリップ
フロップ１Ａのデータ入力端子Ｄに接続し（ｉ＝１，
２，...Ｓ−１）、全Ｄ−フリップフロップ１Ａのデー
タ出力端子Ｑをデータシフトレジスタのデータ出力端子
ＤＦＦ１〜ＤＦＦＳとする。なお、図１はＳ＝５の例を
示している。
【００２４】各Ｄ−フリップフロップ１Ａは更に、クロ
ック信号ＣＬＫが供給されるクロック入力端子Ｃと、コ
ンフィギュレーション制御回路７０Ａのデータクロック
イネーブル端子ＤＥに接続されるクロックイネーブル端
子Ｅを有する。データシフトレジスタの複数のデータ出
力端子はそれぞれ、対応するデータ初期化回路２０Ａの
入力端子Ｄに接続され、すべてのデータ初期化回路２０
Ａの入力端子Ｉはコンフィギュレーション制御回路７０
Ａのデータ初期化端子ＤＩに接続される。複数のデータ
初期化回路２０Ａの出力端子Ｏはそれぞれ、データ線５
０を通じてコンフィギュレーションメモリ５Ａのデータ
入力端子Ｄに接続される。
ック信号ＣＬＫが供給されるクロック入力端子Ｃと、コ
ンフィギュレーション制御回路７０Ａのデータクロック
イネーブル端子ＤＥに接続されるクロックイネーブル端
子Ｅを有する。データシフトレジスタの複数のデータ出
力端子はそれぞれ、対応するデータ初期化回路２０Ａの
入力端子Ｄに接続され、すべてのデータ初期化回路２０
Ａの入力端子Ｉはコンフィギュレーション制御回路７０
Ａのデータ初期化端子ＤＩに接続される。複数のデータ
初期化回路２０Ａの出力端子Ｏはそれぞれ、データ線５
０を通じてコンフィギュレーションメモリ５Ａのデータ
入力端子Ｄに接続される。
【００２５】ゲートシフトレジスタ３０Ａは、１個のＤ
−フリップフロップ３−１Ａ及びＭ−１個のＤ−フリッ
プフロップ３−２Ａから成る。Ｄ−フリップフロップ３
−１Ａのデータ入力端子Ｄはロウに固定され、データ出
力端子Ｑは第１番目のＤ−フリップフロップ３−２Ａの
データ入力端子に接続される。第ｉ番目のＤ−フリップ
フロップ３−２Ａのデータ出力端子Ｑは第ｉ＋１番目の
Ｄ−フリップフロップ３−２Ａのデータ入力端子に接続
される（ｉ＝１，２，...，Ｍ−１）。また、全Ｄ−フ
リップフロップ３−１Ａ、３−２Ａのデータ出力端子Ｑ
はそれぞれ、ゲートシフトレジスタ３０Ａの出力端子Ｇ
ＦＦ１〜ＧＦＦＭに接続される。
−フリップフロップ３−１Ａ及びＭ−１個のＤ−フリッ
プフロップ３−２Ａから成る。Ｄ−フリップフロップ３
−１Ａのデータ入力端子Ｄはロウに固定され、データ出
力端子Ｑは第１番目のＤ−フリップフロップ３−２Ａの
データ入力端子に接続される。第ｉ番目のＤ−フリップ
フロップ３−２Ａのデータ出力端子Ｑは第ｉ＋１番目の
Ｄ−フリップフロップ３−２Ａのデータ入力端子に接続
される（ｉ＝１，２，...，Ｍ−１）。また、全Ｄ−フ
リップフロップ３−１Ａ、３−２Ａのデータ出力端子Ｑ
はそれぞれ、ゲートシフトレジスタ３０Ａの出力端子Ｇ
ＦＦ１〜ＧＦＦＭに接続される。
【００２６】各Ｄ−フリップフロップ３−１Ａ、３−２
Ａは、クロック信号ＣＬＫが供給されるクロック入力端
子Ｃと、コンフィギュレーション制御回路７０Ａのゲー
トクロックイネーブル端子ＧＥに接続されるクロックイ
ネーブル端子Ｅと、コンフィギュレーション制御回路７
０Ａのゲートレジスタ初期化端子ＧＲに接続される初期
化端子Ｓ（Ｄ−フリップフロップ３−１Ａの場合）、Ｒ
（Ｄ−フリップフロップ３−２Ａの場合）とを有する。
Ａは、クロック信号ＣＬＫが供給されるクロック入力端
子Ｃと、コンフィギュレーション制御回路７０Ａのゲー
トクロックイネーブル端子ＧＥに接続されるクロックイ
ネーブル端子Ｅと、コンフィギュレーション制御回路７
０Ａのゲートレジスタ初期化端子ＧＲに接続される初期
化端子Ｓ（Ｄ−フリップフロップ３−１Ａの場合）、Ｒ
（Ｄ−フリップフロップ３−２Ａの場合）とを有する。
【００２７】ゲートレジスタ初期化端子ＧＲがアサート
されると、ゲートシフトレジスタ３０ＡのＤ−フリップ
フロップ３−１Ａはハイに初期化され、残りのＤ−フリ
ップフロップ３−２Ａはロウに初期化される。ゲートシ
フトレジスタ３０Ａのデータ出力端子ＧＦＦ１〜ＧＦＦ
Ｍはそれぞれ、対応するゲート制御回路４０Ａの入力端
子Ｄに各々接続される。すべてのゲート制御回路４０Ａ
の入力端子Ｉはコンフィギュレーション制御回路７０Ａ
のゲート初期化端子ＧＩに接続され、すべてのゲート制
御回路４０Ａの入力端子Ｔはコンフィギュレーション制
御回路７０Ａのゲーティング端子ＧＴに接続される。ゲ
ートシフトレジスタ３０Ａの第Ｍ番目の出力端子ＧＦＦ
Ｍは、コンフィギュレーション終了信号としてコンフィ
ギュレーション制御回路７０Ａの端子ＥＤに入力され
る。コンフィギュレーション制御回路７０Ａは、外部に
コンフィギュレーション終了を知らせる出力端子ＥＮＤ
を有する。ゲート制御回路４０Ａの出力端子Ｏはそれぞ
れ、ゲート線６０を通じて行毎にコンフィギュレーショ
ンメモリ５Ａのゲート入力端子Ｇに接続される。
されると、ゲートシフトレジスタ３０ＡのＤ−フリップ
フロップ３−１Ａはハイに初期化され、残りのＤ−フリ
ップフロップ３−２Ａはロウに初期化される。ゲートシ
フトレジスタ３０Ａのデータ出力端子ＧＦＦ１〜ＧＦＦ
Ｍはそれぞれ、対応するゲート制御回路４０Ａの入力端
子Ｄに各々接続される。すべてのゲート制御回路４０Ａ
の入力端子Ｉはコンフィギュレーション制御回路７０Ａ
のゲート初期化端子ＧＩに接続され、すべてのゲート制
御回路４０Ａの入力端子Ｔはコンフィギュレーション制
御回路７０Ａのゲーティング端子ＧＴに接続される。ゲ
ートシフトレジスタ３０Ａの第Ｍ番目の出力端子ＧＦＦ
Ｍは、コンフィギュレーション終了信号としてコンフィ
ギュレーション制御回路７０Ａの端子ＥＤに入力され
る。コンフィギュレーション制御回路７０Ａは、外部に
コンフィギュレーション終了を知らせる出力端子ＥＮＤ
を有する。ゲート制御回路４０Ａの出力端子Ｏはそれぞ
れ、ゲート線６０を通じて行毎にコンフィギュレーショ
ンメモリ５Ａのゲート入力端子Ｇに接続される。
【００２８】コンフィギュレーション制御回路７０Ａ
は、コンフィギュレーションデータの読み出しを制御す
る信号を出力する端子ＲＥＮを有する。端子ＲＥＮがハ
イの間、外部回路はコンフィギュレーションデータを順
次出力し続け、端子ＲＥＮがロウのとき外部回路は新た
なコンフィギュレーションデータの出力を止める。この
ほか、コンフィギュレーション制御回路７０Ａは、クロ
ック信号入力端子Ｃ及び、コンフィギュレーションメモ
リの初期化やコンフィギュレーション開始を制御する入
力端子ＣＮＦＧを有する。
は、コンフィギュレーションデータの読み出しを制御す
る信号を出力する端子ＲＥＮを有する。端子ＲＥＮがハ
イの間、外部回路はコンフィギュレーションデータを順
次出力し続け、端子ＲＥＮがロウのとき外部回路は新た
なコンフィギュレーションデータの出力を止める。この
ほか、コンフィギュレーション制御回路７０Ａは、クロ
ック信号入力端子Ｃ及び、コンフィギュレーションメモ
リの初期化やコンフィギュレーション開始を制御する入
力端子ＣＮＦＧを有する。
【００２９】図２に、データ初期化回路２０Ａの一例を
示す。この例では、端子Ｄへの入力と端子Ｉへの入力の
ＮＡＮＤを出力するＮＡＮＤ回路２０−１の出力を、駆
動力の大きいインバータ２０−２の入力に接続し、イン
バータ２０−２の出力をデータ初期化回路２０Ａの出力
Ｏとする。端子Ｉの入力がアサートされたとき（ロウに
なったとき）、出力Ｏは端子Ｄへの入力に関わらずロウ
になる。このときのロウ出力がコンフィギュレーション
メモリ５Ａの初期値となる。端子Ｉの入力がハイのと
き、コンフィギュレーションデータである端子Ｄの入力
がそのまま出力Ｏになる。
示す。この例では、端子Ｄへの入力と端子Ｉへの入力の
ＮＡＮＤを出力するＮＡＮＤ回路２０−１の出力を、駆
動力の大きいインバータ２０−２の入力に接続し、イン
バータ２０−２の出力をデータ初期化回路２０Ａの出力
Ｏとする。端子Ｉの入力がアサートされたとき（ロウに
なったとき）、出力Ｏは端子Ｄへの入力に関わらずロウ
になる。このときのロウ出力がコンフィギュレーション
メモリ５Ａの初期値となる。端子Ｉの入力がハイのと
き、コンフィギュレーションデータである端子Ｄの入力
がそのまま出力Ｏになる。
【００３０】図３に、ゲート制御回路４０Ａの一例を示
す。ゲート制御回路４０Ａは、端子Ｔの入力と端子Ｄの
入力のＡＮＤの結果と端子Ｉの入力とのＮＯＲを出力す
る回路４０−１を有する。回路４０−１の出力を、駆動
力の大きいインバータ４０−２の入力に接続し、インバ
ータ４０−２の出力をゲート制御回路４０Ａの出力Ｏと
している。端子Ｉの入力がアサートされたとき（ハイに
なったとき）、出力Ｏは他の入力に関わらずハイにな
る。この場合、出力Ｏはコンフィギュレーションメモリ
５Ａのゲート入力端子Ｇに接続されているので、コンフ
ィギュレーションメモリ５Ａに初期データが書き込まれ
る。端子Ｉの入力がロウのときは、端子Ｔの入力と端子
Ｄの入力がともにハイになったときのみ出力Ｏはハイに
なり、コンフィギュレーションメモリ５Ａは書き込み状
態になる。
す。ゲート制御回路４０Ａは、端子Ｔの入力と端子Ｄの
入力のＡＮＤの結果と端子Ｉの入力とのＮＯＲを出力す
る回路４０−１を有する。回路４０−１の出力を、駆動
力の大きいインバータ４０−２の入力に接続し、インバ
ータ４０−２の出力をゲート制御回路４０Ａの出力Ｏと
している。端子Ｉの入力がアサートされたとき（ハイに
なったとき）、出力Ｏは他の入力に関わらずハイにな
る。この場合、出力Ｏはコンフィギュレーションメモリ
５Ａのゲート入力端子Ｇに接続されているので、コンフ
ィギュレーションメモリ５Ａに初期データが書き込まれ
る。端子Ｉの入力がロウのときは、端子Ｔの入力と端子
Ｄの入力がともにハイになったときのみ出力Ｏはハイに
なり、コンフィギュレーションメモリ５Ａは書き込み状
態になる。
【００３１】図４は、本発明のコンフィギュレーション
回路１００Ａの動作を示すタイミングチャートである。
まず、端子ＣＮＦＧをロウにした状態で電源を投入する
（図４の時刻ｔ０）。時刻ｔ１までの間（図４の斜線
部）に電源電圧、クロック信号が回路全体に行き渡り、
信号レベルも十分立ちあがって論理回路が機能するよう
になる。端子ＣＮＦＧがロウのとき、コンフィギュレー
ション制御回路７０Ａは初期化され、データ初期化端子
ＤＩはロウ、データクロックイネーブル端子ＤＥはハ
イ、ゲート初期化端子ＧＩはハイ、ゲーティング端子Ｇ
Ｔはロウ、ゲートクロックイネーブル端子ＧＥはロウ、
ゲートレジスタ初期化端子ＧＲはハイ、端子ＲＥＮ及び
端子ＥＮＤはロウになる。このとき、全データ初期化回
路２０Ａの出力、すなわちデータ線５０はロウに、全ゲ
ート制御回路４０Ａの出力、すなわちゲート線６０はハ
イになるため、全コンフィギュレーションメモリ５Ａに
は、初期値ロウが書き込まれる。また、ゲートシフトレ
ジスタ３０Ａは初期化され、第１のデータ出力ＧＦＦ１
がハイ、その他のデータ出力ＧＦＦ２、ＧＦＦ３、・・
・、ＧＦＦＭがロウに初期化される。なお、図４では簡
単のため、コンフィギュレーションメモリアレイが３行
からなる場合（Ｍ＝３）、すなわちゲートシフトレジス
タの出力数も３の場合を示している。
回路１００Ａの動作を示すタイミングチャートである。
まず、端子ＣＮＦＧをロウにした状態で電源を投入する
（図４の時刻ｔ０）。時刻ｔ１までの間（図４の斜線
部）に電源電圧、クロック信号が回路全体に行き渡り、
信号レベルも十分立ちあがって論理回路が機能するよう
になる。端子ＣＮＦＧがロウのとき、コンフィギュレー
ション制御回路７０Ａは初期化され、データ初期化端子
ＤＩはロウ、データクロックイネーブル端子ＤＥはハ
イ、ゲート初期化端子ＧＩはハイ、ゲーティング端子Ｇ
Ｔはロウ、ゲートクロックイネーブル端子ＧＥはロウ、
ゲートレジスタ初期化端子ＧＲはハイ、端子ＲＥＮ及び
端子ＥＮＤはロウになる。このとき、全データ初期化回
路２０Ａの出力、すなわちデータ線５０はロウに、全ゲ
ート制御回路４０Ａの出力、すなわちゲート線６０はハ
イになるため、全コンフィギュレーションメモリ５Ａに
は、初期値ロウが書き込まれる。また、ゲートシフトレ
ジスタ３０Ａは初期化され、第１のデータ出力ＧＦＦ１
がハイ、その他のデータ出力ＧＦＦ２、ＧＦＦ３、・・
・、ＧＦＦＭがロウに初期化される。なお、図４では簡
単のため、コンフィギュレーションメモリアレイが３行
からなる場合（Ｍ＝３）、すなわちゲートシフトレジス
タの出力数も３の場合を示している。
【００３２】以上のコンフィギュレーション回路１００
Ａの初期化が済み、状態が安定したのちに、端子ＣＮＦ
Ｇをハイにする（図４の時刻ｔ２）。これによってゲー
ト初期化端子ＧＩはロウになり、したがって全ゲート制
御回路４０Ａの出力及び全ゲート線６０もロウになっ
て、全コンフィギュレーションメモリ５Ａは初期値ロウ
をラッチする。また、ゲートレジスタ初期化端子ＧＲも
ロウになって、ゲートシフトレジスタ３０Ａの初期化信
号はインアクティブになる。しかし、ゲートクロックイ
ネーブル端子ＧＥがロウ、すなわちインアクティブのま
まであるため、クロック信号ＣＬＫに関わらずこの初期
状態は保持される。
Ａの初期化が済み、状態が安定したのちに、端子ＣＮＦ
Ｇをハイにする（図４の時刻ｔ２）。これによってゲー
ト初期化端子ＧＩはロウになり、したがって全ゲート制
御回路４０Ａの出力及び全ゲート線６０もロウになっ
て、全コンフィギュレーションメモリ５Ａは初期値ロウ
をラッチする。また、ゲートレジスタ初期化端子ＧＲも
ロウになって、ゲートシフトレジスタ３０Ａの初期化信
号はインアクティブになる。しかし、ゲートクロックイ
ネーブル端子ＧＥがロウ、すなわちインアクティブのま
まであるため、クロック信号ＣＬＫに関わらずこの初期
状態は保持される。
【００３３】なお、十分なデータホールドタイムをとっ
てコンフィギュレーションメモリへの初期値のラッチが
確実に行われるようにするために、データ初期化端子Ｄ
Ｉはゲート線６０がインアクティブになる時刻ｔ２の１
クロック後の時刻ｔ３でインアクティブ（ハイ）にな
る。その１クロック後の時刻ｔ４で端子ＲＥＮがハイに
なり、次のクロック以降毎クロックごとに外部からコン
フィギュレーションデータＢ１，Ｂ２が供給され、デー
タシフトレジスタ１０−１Ａ、１０−２Ａに読み込まれ
る。図４のａ５〜ａ１，ｂ５〜ｂ１，ｃ５〜ｃ１はコン
フィギュレーションデータをあらわし、簡単のためＢ１
のみを記す。
てコンフィギュレーションメモリへの初期値のラッチが
確実に行われるようにするために、データ初期化端子Ｄ
Ｉはゲート線６０がインアクティブになる時刻ｔ２の１
クロック後の時刻ｔ３でインアクティブ（ハイ）にな
る。その１クロック後の時刻ｔ４で端子ＲＥＮがハイに
なり、次のクロック以降毎クロックごとに外部からコン
フィギュレーションデータＢ１，Ｂ２が供給され、デー
タシフトレジスタ１０−１Ａ、１０−２Ａに読み込まれ
る。図４のａ５〜ａ１，ｂ５〜ｂ１，ｃ５〜ｃ１はコン
フィギュレーションデータをあらわし、簡単のためＢ１
のみを記す。
【００３４】端子ＲＥＮはデータシフトレジスタのビッ
ト数Ｓ（図１、図４ではＳ＝５の例を示す。）の分だけ
コンフィギュレーションデータを読み込んだのち２クロ
ック間コンフィギュレーションデータの供給を止めるよ
うに制御される（図４のｔ９からｔ１１の間ロウにな
る）。
ト数Ｓ（図１、図４ではＳ＝５の例を示す。）の分だけ
コンフィギュレーションデータを読み込んだのち２クロ
ック間コンフィギュレーションデータの供給を止めるよ
うに制御される（図４のｔ９からｔ１１の間ロウにな
る）。
【００３５】同様に、データクロックイネーブル端子Ｄ
Ｅがｔ１０〜ｔ１２の間インアクティブ（ロウ）になる
ことで、データシフトレジスタがコンフィギュレーショ
ンデータで満たされたのち２クロック間その状態が保持
されるようになる。データシフトレジスタがちょうどコ
ンフィギュレーションデータで満たされたのちの１クロ
ック間（ｔ１１〜ｔ１２間）、ゲーティング端子ＧＴが
ハイになる。このときゲートシフトレジスタ３０Ａの出
力のうち第１の出力ＧＦＦ１のみがハイであるため、そ
れにつながっているゲート制御回路４０Ａの出力のみが
ハイに、したがってゲート線Ｇ１のみがハイになる。そ
の結果、ゲート線６０（Ｇ１）に接続されている一行分
のコンフィギュレーションメモリ５Ａに、データシフト
レジスタに保存されているコンフィギュレーションデー
タが書き込まれる。十分なデータホールドタイムを確保
してコンフィギュレーションデータを確実にコンフィギ
ュレーションメモリ５Ａにラッチするため、ゲート線６
０（Ｇ１）がロウになったのち１クロック間はデータシ
フトレジスタのデータを変化させない。
Ｅがｔ１０〜ｔ１２の間インアクティブ（ロウ）になる
ことで、データシフトレジスタがコンフィギュレーショ
ンデータで満たされたのち２クロック間その状態が保持
されるようになる。データシフトレジスタがちょうどコ
ンフィギュレーションデータで満たされたのちの１クロ
ック間（ｔ１１〜ｔ１２間）、ゲーティング端子ＧＴが
ハイになる。このときゲートシフトレジスタ３０Ａの出
力のうち第１の出力ＧＦＦ１のみがハイであるため、そ
れにつながっているゲート制御回路４０Ａの出力のみが
ハイに、したがってゲート線Ｇ１のみがハイになる。そ
の結果、ゲート線６０（Ｇ１）に接続されている一行分
のコンフィギュレーションメモリ５Ａに、データシフト
レジスタに保存されているコンフィギュレーションデー
タが書き込まれる。十分なデータホールドタイムを確保
してコンフィギュレーションデータを確実にコンフィギ
ュレーションメモリ５Ａにラッチするため、ゲート線６
０（Ｇ１）がロウになったのち１クロック間はデータシ
フトレジスタのデータを変化させない。
【００３６】前述のようにデータシフトレジスタをコン
フィギュレーションデータで満たした後２クロックの間
外部からのコンフィギュレーションデータの読み込みを
止め、かつ、データシフトレジスタのクロック入力をデ
ィスイネーブル信号にするのは、以上のコンフィギュレ
ーションメモリ５Ａへのコンフィギュレーションデータ
書き込み及びホールドタイム確保のためである。
フィギュレーションデータで満たした後２クロックの間
外部からのコンフィギュレーションデータの読み込みを
止め、かつ、データシフトレジスタのクロック入力をデ
ィスイネーブル信号にするのは、以上のコンフィギュレ
ーションメモリ５Ａへのコンフィギュレーションデータ
書き込み及びホールドタイム確保のためである。
【００３７】このようにして、コンフィギュレーション
メモリ１行分へのコンフィギュレーションデータ書き込
みが完了したのちの１クロックの間（時刻ｔ１２〜ｔ１
３）、ゲートレジスタクロックイネーブル端子ＧＥがハ
イになりゲートシフトレジスタのクロック入力がイネー
ブルになる。これによって、ゲートシフトレジスタの第
１番目のＤ−フリップフロップに保存されていた信号ハ
イが第２番目のＤ−フリップフロップに転送され、第２
番目の出力ＧＦＦ２のみがハイになりそれ以外の出力は
ロウになる。これと同時に、データシフトレジスタへの
新たなコンフィギュレーションデータの読み込みが始ま
る。
メモリ１行分へのコンフィギュレーションデータ書き込
みが完了したのちの１クロックの間（時刻ｔ１２〜ｔ１
３）、ゲートレジスタクロックイネーブル端子ＧＥがハ
イになりゲートシフトレジスタのクロック入力がイネー
ブルになる。これによって、ゲートシフトレジスタの第
１番目のＤ−フリップフロップに保存されていた信号ハ
イが第２番目のＤ−フリップフロップに転送され、第２
番目の出力ＧＦＦ２のみがハイになりそれ以外の出力は
ロウになる。これと同時に、データシフトレジスタへの
新たなコンフィギュレーションデータの読み込みが始ま
る。
【００３８】以降、上記と同様な動作によって、第２行
目のコンフィギュレーションメモリ５Ａへのコンフィギ
ュレーションデータの書き込みが行われる。このような
動作をくり返し、全行のコンフィギュレーションメモリ
５Ａへのデータ書き込みが終了すると（時刻ｔ２７）、
端子ＥＮＤがハイになりコンフィギュレーション終了を
外部に知らせる。次に、端子ＣＮＦＧをロウにすると
（時刻ｔ２９）、再びコンフィギュレーション回路１０
０Ａの初期化から始まってコンフィギュレーションメモ
リ５Ａへのコンフィギュレーションデータ書き込みが行
なわれる。
目のコンフィギュレーションメモリ５Ａへのコンフィギ
ュレーションデータの書き込みが行われる。このような
動作をくり返し、全行のコンフィギュレーションメモリ
５Ａへのデータ書き込みが終了すると（時刻ｔ２７）、
端子ＥＮＤがハイになりコンフィギュレーション終了を
外部に知らせる。次に、端子ＣＮＦＧをロウにすると
（時刻ｔ２９）、再びコンフィギュレーション回路１０
０Ａの初期化から始まってコンフィギュレーションメモ
リ５Ａへのコンフィギュレーションデータ書き込みが行
なわれる。
【００３９】本発明のコンフィギュレーション回路は、
コンフィギュレーションメモリにコンフィギュレーショ
ンデータを書き込む装置を利用して初期値データを全コ
ンフィギュレーションメモリにいっせいに書き込むこと
でメモリ初期化を行うものである。このため、各々のコ
ンフィギュレーションメモリセルには初期化用回路や端
子は必要なく、初期化用の専用グローバル配線網も必要
ないため、初期化装置をそなえたことによる設置面積の
増大は非常に少なくて済む。更に、電源投入時に自動的
に初期化される、製造が困難なメモリセルを使う必要が
なく、通常のメモリセルでも電源投入時に初期化でき
る。
コンフィギュレーションメモリにコンフィギュレーショ
ンデータを書き込む装置を利用して初期値データを全コ
ンフィギュレーションメモリにいっせいに書き込むこと
でメモリ初期化を行うものである。このため、各々のコ
ンフィギュレーションメモリセルには初期化用回路や端
子は必要なく、初期化用の専用グローバル配線網も必要
ないため、初期化装置をそなえたことによる設置面積の
増大は非常に少なくて済む。更に、電源投入時に自動的
に初期化される、製造が困難なメモリセルを使う必要が
なく、通常のメモリセルでも電源投入時に初期化でき
る。
【００４０】次に、図５を参照して、本発明のコンフィ
ギュレーション回路の第２の実施の形態について説明す
る。コンフィギュレーション回路１００Ｂは、データシ
フトレジスタ１０−１Ｂ、１０−２Ｂ、複数のデータ初
期化回路２０Ｂ、ゲートシフトレジスタ３０Ｂ、複数の
ゲート制御回路４０Ｂ、コンフィギュレーション制御回
路７０Ｂ、２次元アレイ状に配列されたコンフィギュレ
ーションメモリ５Ｂから成る。この第２の実施の形態
は、データシフトレジスタ１０−１Ｂ、１０−２Ｂにお
けるＤ−フリップフロップ１Ｂの反転データ出力端子Ｑ
Ｂをデータ初期化回路２０Ｂの端子Ｄに接続し、ゲート
シフトレジスタ３０ＢにおけるＤ−フリップフロップの
反転データ出力端子ＱＢをゲート制御回路４０Ｂの端子
Ｄに接続している点において第１の実施の形態と異な
る。その他の相違点は、説明が進むに連れて明らかにな
る。
ギュレーション回路の第２の実施の形態について説明す
る。コンフィギュレーション回路１００Ｂは、データシ
フトレジスタ１０−１Ｂ、１０−２Ｂ、複数のデータ初
期化回路２０Ｂ、ゲートシフトレジスタ３０Ｂ、複数の
ゲート制御回路４０Ｂ、コンフィギュレーション制御回
路７０Ｂ、２次元アレイ状に配列されたコンフィギュレ
ーションメモリ５Ｂから成る。この第２の実施の形態
は、データシフトレジスタ１０−１Ｂ、１０−２Ｂにお
けるＤ−フリップフロップ１Ｂの反転データ出力端子Ｑ
Ｂをデータ初期化回路２０Ｂの端子Ｄに接続し、ゲート
シフトレジスタ３０ＢにおけるＤ−フリップフロップの
反転データ出力端子ＱＢをゲート制御回路４０Ｂの端子
Ｄに接続している点において第１の実施の形態と異な
る。その他の相違点は、説明が進むに連れて明らかにな
る。
【００４１】データシフトレジスタ１０−１Ｂ、１０−
２Ｂの各々はＳ個のＤ−フリップフロップ１Ｂから成
る。各データシフトレジスタ１０−１Ｂ、１０−２Ｂに
おいては、第１番目のＤ−フリップフロップのデータ入
力端子をデータシフトレジスタのデータ入力端子とし、
第ｉ番目のＤ−フリップフロップ１Ｂのデータ出力端子
Ｑを第ｉ＋１番目のＤ−フリップフロップ１Ｂのデータ
入力端子Ｄに接続し（ｉ＝１，２，...Ｓ−１）、全Ｄ
−フリップフロップの反転データ出力端子ＱＢをデータ
シフトレジスタのデータ出力端子ＤＦＦ１〜ＤＦＦＳと
する。なお、図５はＳ＝５の例を示している。
２Ｂの各々はＳ個のＤ−フリップフロップ１Ｂから成
る。各データシフトレジスタ１０−１Ｂ、１０−２Ｂに
おいては、第１番目のＤ−フリップフロップのデータ入
力端子をデータシフトレジスタのデータ入力端子とし、
第ｉ番目のＤ−フリップフロップ１Ｂのデータ出力端子
Ｑを第ｉ＋１番目のＤ−フリップフロップ１Ｂのデータ
入力端子Ｄに接続し（ｉ＝１，２，...Ｓ−１）、全Ｄ
−フリップフロップの反転データ出力端子ＱＢをデータ
シフトレジスタのデータ出力端子ＤＦＦ１〜ＤＦＦＳと
する。なお、図５はＳ＝５の例を示している。
【００４２】各Ｄ−フリップフロップ１Ｂは更に、クロ
ック信号ＣＬＫに接続されるクロック入力端子Ｃと、コ
ンフィギュレーション制御回路７０Ｂのデータクロック
イネーブル端子ＤＥに接続されるクロックイネーブル端
子Ｅを有する。データシフトレジスタのデータ出力端子
はそれぞれ、データ初期化回路２０Ｂの入力端子Ｄに接
続される。すべてのデータ初期化回路２０Ｂの入力端子
Ｉはコンフィギュレーション制御回路７０Ｂのデータ初
期化端子ＤＩＢに接続される。データ初期化回路２０Ｂ
の出力端子Ｏは各々データ線５０を通じてコンフィギュ
レーションメモリ５Ｂのデータ入力端子Ｄに接続され
る。
ック信号ＣＬＫに接続されるクロック入力端子Ｃと、コ
ンフィギュレーション制御回路７０Ｂのデータクロック
イネーブル端子ＤＥに接続されるクロックイネーブル端
子Ｅを有する。データシフトレジスタのデータ出力端子
はそれぞれ、データ初期化回路２０Ｂの入力端子Ｄに接
続される。すべてのデータ初期化回路２０Ｂの入力端子
Ｉはコンフィギュレーション制御回路７０Ｂのデータ初
期化端子ＤＩＢに接続される。データ初期化回路２０Ｂ
の出力端子Ｏは各々データ線５０を通じてコンフィギュ
レーションメモリ５Ｂのデータ入力端子Ｄに接続され
る。
【００４３】ゲートシフトレジスタ３０Ｂは、１個のＤ
−フリップフロップ３−１Ｂ及びＭ−１個のＤ−フリッ
プフロップ３−２Ｂから成る。Ｄ−フリップフロップ３
−１Ｂのデータ入力端子Ｄはロウに固定され、データ出
力端子Ｑは第１番目のＤ−フリップフロップ３−２Ｂの
データ入力端子に接続される。第ｉ番目のＤ−フリップ
フロップ３−２Ｂのデータ出力端子Ｑは第ｉ＋１番目の
Ｄ−フリップフロップ３−２Ｂのデータ入力端子に接続
される（ｉ＝１，２，...Ｍ−１）。また、全Ｄ−フリ
ップフロップの反転データ出力端子ＱＢはゲートシフト
レジスタ３０Ｂの出力端子ＧＦＦ１〜ＧＦＦＭに接続さ
れる。
−フリップフロップ３−１Ｂ及びＭ−１個のＤ−フリッ
プフロップ３−２Ｂから成る。Ｄ−フリップフロップ３
−１Ｂのデータ入力端子Ｄはロウに固定され、データ出
力端子Ｑは第１番目のＤ−フリップフロップ３−２Ｂの
データ入力端子に接続される。第ｉ番目のＤ−フリップ
フロップ３−２Ｂのデータ出力端子Ｑは第ｉ＋１番目の
Ｄ−フリップフロップ３−２Ｂのデータ入力端子に接続
される（ｉ＝１，２，...Ｍ−１）。また、全Ｄ−フリ
ップフロップの反転データ出力端子ＱＢはゲートシフト
レジスタ３０Ｂの出力端子ＧＦＦ１〜ＧＦＦＭに接続さ
れる。
【００４４】各Ｄ−フリップフロップ３−１Ｂ、３−２
Ｂはまた、クロック信号ＣＬＫに接続されるクロック入
力端子Ｃと、コンフィギュレーション制御回路７０Ｂの
ゲートクロックイネーブル端子ＧＥに接続されるクロッ
クイネーブル端子Ｅと、コンフィギュレーション制御回
路７０Ｂのゲートレジスタ初期化端子ＧＲに接続される
初期化端子Ｓ（Ｄ−フリップフロップ３−１Ｂの場
合）、Ｒ（Ｄ−フリップフロップ３−２Ｂの場合）とを
有する。
Ｂはまた、クロック信号ＣＬＫに接続されるクロック入
力端子Ｃと、コンフィギュレーション制御回路７０Ｂの
ゲートクロックイネーブル端子ＧＥに接続されるクロッ
クイネーブル端子Ｅと、コンフィギュレーション制御回
路７０Ｂのゲートレジスタ初期化端子ＧＲに接続される
初期化端子Ｓ（Ｄ−フリップフロップ３−１Ｂの場
合）、Ｒ（Ｄ−フリップフロップ３−２Ｂの場合）とを
有する。
【００４５】ゲートレジスタ初期化端子ＧＲがアサート
されると、ゲートシフトレジスタ３０ＢのＤ−フリップ
フロップ３−１Ｂはハイに、残りのＤ−フリップフロッ
プ３−２Ｂはロウに初期化される。ゲートシフトレジス
タ３０Ｂのデータ出力端子はそれぞれ、対応するゲート
制御回路４０Ｂの入力端子Ｄに接続される。すべてのゲ
ート制御回路４０Ｂの入力端子Ｉはコンフィギュレーシ
ョン制御回路７０Ｂのゲート初期化端子ＧＩＢに接続さ
れ、すべてのゲート制御回路４０Ｂの入力端子Ｔはコン
フィギュレーション制御回路７０Ｂのゲーティング端子
ＧＴＢに接続される。ゲートシフトレジスタ３０Ｂの第
Ｍ番目の出力端子ＧＦＦＭは、コンフィギュレーション
終了信号としてコンフィギュレーション制御回路７０Ｂ
の端子ＥＤに入力される。また、コンフィギュレーショ
ン制御回路７０Ｂは外部にコンフィギュレーション終了
を知らせる出力端子ＥＮＤを有する。ゲート制御回路４
０Ｂの出力端子Ｏは各々ゲート線６０を通じてコンフィ
ギュレーションメモリ５Ｂのゲート入力端子Ｇに接続さ
れる。また、コンフィギュレーション制御回路７０Ｂ
は、コンフィギュレーションデータの読み出しを制御す
る信号を出力する端子ＲＥＮを有する。
されると、ゲートシフトレジスタ３０ＢのＤ−フリップ
フロップ３−１Ｂはハイに、残りのＤ−フリップフロッ
プ３−２Ｂはロウに初期化される。ゲートシフトレジス
タ３０Ｂのデータ出力端子はそれぞれ、対応するゲート
制御回路４０Ｂの入力端子Ｄに接続される。すべてのゲ
ート制御回路４０Ｂの入力端子Ｉはコンフィギュレーシ
ョン制御回路７０Ｂのゲート初期化端子ＧＩＢに接続さ
れ、すべてのゲート制御回路４０Ｂの入力端子Ｔはコン
フィギュレーション制御回路７０Ｂのゲーティング端子
ＧＴＢに接続される。ゲートシフトレジスタ３０Ｂの第
Ｍ番目の出力端子ＧＦＦＭは、コンフィギュレーション
終了信号としてコンフィギュレーション制御回路７０Ｂ
の端子ＥＤに入力される。また、コンフィギュレーショ
ン制御回路７０Ｂは外部にコンフィギュレーション終了
を知らせる出力端子ＥＮＤを有する。ゲート制御回路４
０Ｂの出力端子Ｏは各々ゲート線６０を通じてコンフィ
ギュレーションメモリ５Ｂのゲート入力端子Ｇに接続さ
れる。また、コンフィギュレーション制御回路７０Ｂ
は、コンフィギュレーションデータの読み出しを制御す
る信号を出力する端子ＲＥＮを有する。
【００４６】端子ＲＥＮがハイの間、外部回路はコンフ
ィギュレーションデータを順次出力し続け、端子ＲＥＮ
がロウのとき外部回路は新たなコンフィギュレーション
データの出力を止める。このほか、コンフィギュレーシ
ョン制御回路７０Ｂは、クロック信号入力Ｃ及び、コン
フィギュレーションメモリの初期化やコンフィギュレー
ション開始を制御する入力端子ＣＮＦＧを有する。
ィギュレーションデータを順次出力し続け、端子ＲＥＮ
がロウのとき外部回路は新たなコンフィギュレーション
データの出力を止める。このほか、コンフィギュレーシ
ョン制御回路７０Ｂは、クロック信号入力Ｃ及び、コン
フィギュレーションメモリの初期化やコンフィギュレー
ション開始を制御する入力端子ＣＮＦＧを有する。
【００４７】図６に、データ初期化回路２０Ｂの一例を
示す。データ初期化回路２０Ｂは、端子Ｄの入力と端子
Ｉの入力のＮＯＲを出力するＮＯＲ回路２０−５の出力
を、駆動力の大きいバッファ２０−６の入力に接続し、
バッファ２０−６の出力をデータ初期化回路２０Ｂの出
力Ｏとする。端子Ｉの入力がアサートされたとき（ハイ
になったとき）、出力Ｏは端子Ｄの入力に関わらずロウ
になる。このときのロウ出力がコンフィギュレーション
メモリの初期値となる。端子Ｉの入力がロウのとき、コ
ンフィギュレーションデータである端子Ｄの入力がその
まま出力Ｏになる。
示す。データ初期化回路２０Ｂは、端子Ｄの入力と端子
Ｉの入力のＮＯＲを出力するＮＯＲ回路２０−５の出力
を、駆動力の大きいバッファ２０−６の入力に接続し、
バッファ２０−６の出力をデータ初期化回路２０Ｂの出
力Ｏとする。端子Ｉの入力がアサートされたとき（ハイ
になったとき）、出力Ｏは端子Ｄの入力に関わらずロウ
になる。このときのロウ出力がコンフィギュレーション
メモリの初期値となる。端子Ｉの入力がロウのとき、コ
ンフィギュレーションデータである端子Ｄの入力がその
まま出力Ｏになる。
【００４８】図７に、ゲート制御回路４０Ｂの一例を示
す。ゲート制御回路４０Ｂは、端子Ｔの入力と端子Ｄの
入力のＯＲの結果と端子Ｉの入力とのＮＡＮＤを出力す
る回路４０−５を有する。回路４０−５の出力を、駆動
力の大きいバッファ４０−６の入力に接続し、バッファ
４０−６の出力をゲート制御回路４０Ｂの出力Ｏとす
る。端子Ｉの入力がアサートされたとき（ロウになった
とき）、出力Ｏは他の入力に関わらずハイになる。出力
Ｏはコンフィギュレーションメモリのゲート入力端子に
接続されており、このときコンフィギュレーションメモ
リに初期データが書き込まれる。端子Ｉの入力がハイの
ときには、端子Ｔの入力と端子Ｄの入力がともにロウに
なったときのみ出力Ｏはハイになりコンフィギュレーシ
ョンメモリは書き込み状態になる。
す。ゲート制御回路４０Ｂは、端子Ｔの入力と端子Ｄの
入力のＯＲの結果と端子Ｉの入力とのＮＡＮＤを出力す
る回路４０−５を有する。回路４０−５の出力を、駆動
力の大きいバッファ４０−６の入力に接続し、バッファ
４０−６の出力をゲート制御回路４０Ｂの出力Ｏとす
る。端子Ｉの入力がアサートされたとき（ロウになった
とき）、出力Ｏは他の入力に関わらずハイになる。出力
Ｏはコンフィギュレーションメモリのゲート入力端子に
接続されており、このときコンフィギュレーションメモ
リに初期データが書き込まれる。端子Ｉの入力がハイの
ときには、端子Ｔの入力と端子Ｄの入力がともにロウに
なったときのみ出力Ｏはハイになりコンフィギュレーシ
ョンメモリは書き込み状態になる。
【００４９】第２の実施の形態によるコンフィギュレー
ション回路１００Ｂの動作は、コンフィギュレーション
制御回路７０Ｂの端子ＤＩＢ，ＧＩＢ，ＧＴＢのアクテ
ィブレベルが第１の実施の形態におけるコンフィギュレ
ーション制御回路７０Ａの端子ＤＩ，ＧＩ，ＧＴのアク
ティブレベルとそれぞれ反転していることを除いて、第
１の実施の形態の動作と同様である。
ション回路１００Ｂの動作は、コンフィギュレーション
制御回路７０Ｂの端子ＤＩＢ，ＧＩＢ，ＧＴＢのアクテ
ィブレベルが第１の実施の形態におけるコンフィギュレ
ーション制御回路７０Ａの端子ＤＩ，ＧＩ，ＧＴのアク
ティブレベルとそれぞれ反転していることを除いて、第
１の実施の形態の動作と同様である。
【００５０】第２の実施の形態によるコンフィギュレー
ション回路１００Ｂは、第１の実施の形態が有する特長
に加えて、さらに高速な動作が可能であるという特長を
有する。第１の実施の形態によるコンフィギュレーショ
ン回路１００Ａにおいては、データシフトレジスタ及び
ゲートシフトレジスタを構成する各々のＤ−フリップフ
ロップのデータ出力端子Ｑは、次段のＤ−フリップフロ
ップのデータ入力端子Ｄとデータ初期化回路あるいはゲ
ート制御回路の入力端子の両方に接続されている。この
ため、Ｄ−フリップフロップの出力端子の負荷は大きく
なる。
ション回路１００Ｂは、第１の実施の形態が有する特長
に加えて、さらに高速な動作が可能であるという特長を
有する。第１の実施の形態によるコンフィギュレーショ
ン回路１００Ａにおいては、データシフトレジスタ及び
ゲートシフトレジスタを構成する各々のＤ−フリップフ
ロップのデータ出力端子Ｑは、次段のＤ−フリップフロ
ップのデータ入力端子Ｄとデータ初期化回路あるいはゲ
ート制御回路の入力端子の両方に接続されている。この
ため、Ｄ−フリップフロップの出力端子の負荷は大きく
なる。
【００５１】これに対し、第２の実施の形態によるコン
フィギュレーション回路１００Ｂにおいては、データシ
フトレジスタ及びゲートシフトレジスタを構成する各々
のＤ−フリップフロップがデータ出力端子Ｑと反転デー
タ出力端子ＱＢを有する。そして、データ出力端子Ｑは
次段のＤ−フリップフロップのデータ入力端子Ｄにのみ
接続され、反転データ出力端子ＱＢはデータ初期化回路
あるいはゲート制御回路の入力端子のみに接続されてい
る。その結果、各Ｄ−フリップフロップの出力端子の負
荷が軽くなり高速動作が可能となる。
フィギュレーション回路１００Ｂにおいては、データシ
フトレジスタ及びゲートシフトレジスタを構成する各々
のＤ−フリップフロップがデータ出力端子Ｑと反転デー
タ出力端子ＱＢを有する。そして、データ出力端子Ｑは
次段のＤ−フリップフロップのデータ入力端子Ｄにのみ
接続され、反転データ出力端子ＱＢはデータ初期化回路
あるいはゲート制御回路の入力端子のみに接続されてい
る。その結果、各Ｄ−フリップフロップの出力端子の負
荷が軽くなり高速動作が可能となる。
【００５２】なお、上記に示したコンフィギュレーショ
ン回路は考えうる多くの様々な例のほんの一例に過ぎ
ず、本発明はこれらに限定されるものではない。たとえ
ば、コンフィギュレーションメモリの初期値をハイにし
たり、制御信号のアクティブレベルを変える（たとえば
アクティブハイをアクティブロウに変える）などは、本
発明の趣旨を変えるものではない。また、データシフト
レジスタ及びゲートシフトレジスタはクロックイネーブ
ル信号でなく、それぞれに入力されているクロック信号
を制御することで制御されてもよい。さらに、図１、図
５では、簡単のためコンフィギュレーションデータがＢ
１、Ｂ２の２ビット幅で入力される場合を示したが、本
発明はコンフィギュレーションデータがいかなるビット
幅で入力される場合にも適用できる。
ン回路は考えうる多くの様々な例のほんの一例に過ぎ
ず、本発明はこれらに限定されるものではない。たとえ
ば、コンフィギュレーションメモリの初期値をハイにし
たり、制御信号のアクティブレベルを変える（たとえば
アクティブハイをアクティブロウに変える）などは、本
発明の趣旨を変えるものではない。また、データシフト
レジスタ及びゲートシフトレジスタはクロックイネーブ
ル信号でなく、それぞれに入力されているクロック信号
を制御することで制御されてもよい。さらに、図１、図
５では、簡単のためコンフィギュレーションデータがＢ
１、Ｂ２の２ビット幅で入力される場合を示したが、本
発明はコンフィギュレーションデータがいかなるビット
幅で入力される場合にも適用できる。
【００５３】次に、図８を参照して、本発明によるコン
フィギュレーションメモリの第１の実施の形態について
説明する。図８において、第１のインバータ７−１の出
力は第２のインバータ７−２の入力に接続されるととも
に、コンフィギュレーションメモリ５Ａの反転出力端子
ＱＢに接続される。第２のインバータ７−２の出力はＰ
型ＭＯＳトランジスタ１３−０のソース／ドレイン端子
の一方に接続されるとともに、コンフィギュレーション
メモリ５の出力端子Ｑに接続される。Ｐ型ＭＯＳトラン
ジスタ１３−０のソース／ドレイン端子の他方及びＮ型
ＭＯＳトランジスタ１２−０のソース／ドレイン端子の
一方はともに第１のインバータ７−１の入力端子に接続
され、Ｎ型ＭＯＳトランジスタ１２−０のソース／ドレ
イン端子の他方はコンフィギュレーションメモリ５Ａの
データ入力端子Ｄに接続される。Ｎ型ＭＯＳトランジス
タ１２−０及びＰ型ＭＯＳトランジスタ１３−０のゲー
ト端子はともにコンフィギュレーションメモリ５Ａのゲ
ート入力端子Ｇに接続される。
フィギュレーションメモリの第１の実施の形態について
説明する。図８において、第１のインバータ７−１の出
力は第２のインバータ７−２の入力に接続されるととも
に、コンフィギュレーションメモリ５Ａの反転出力端子
ＱＢに接続される。第２のインバータ７−２の出力はＰ
型ＭＯＳトランジスタ１３−０のソース／ドレイン端子
の一方に接続されるとともに、コンフィギュレーション
メモリ５の出力端子Ｑに接続される。Ｐ型ＭＯＳトラン
ジスタ１３−０のソース／ドレイン端子の他方及びＮ型
ＭＯＳトランジスタ１２−０のソース／ドレイン端子の
一方はともに第１のインバータ７−１の入力端子に接続
され、Ｎ型ＭＯＳトランジスタ１２−０のソース／ドレ
イン端子の他方はコンフィギュレーションメモリ５Ａの
データ入力端子Ｄに接続される。Ｎ型ＭＯＳトランジス
タ１２−０及びＰ型ＭＯＳトランジスタ１３−０のゲー
ト端子はともにコンフィギュレーションメモリ５Ａのゲ
ート入力端子Ｇに接続される。
【００５４】インバータ７−１は、図９に示すように、
電源線１４にソース端子を接続されたＰ型ＭＯＳトラン
ジスタ１３−１と、グランド線１５にソース端子を接続
されたＮ型ＭＯＳトランジスタ１２−１とから成る。両
トランジスタのゲート端子は接続されてインバータ７−
１の入力端子ＩＮとなり、両トランジスタのドレイン端
子は接続されてインバータ７−１の出力端子ＯＵＴとな
る。インバータ７−２もインバータ７−１と同じ構造で
ある。
電源線１４にソース端子を接続されたＰ型ＭＯＳトラン
ジスタ１３−１と、グランド線１５にソース端子を接続
されたＮ型ＭＯＳトランジスタ１２−１とから成る。両
トランジスタのゲート端子は接続されてインバータ７−
１の入力端子ＩＮとなり、両トランジスタのドレイン端
子は接続されてインバータ７−１の出力端子ＯＵＴとな
る。インバータ７−２もインバータ７−１と同じ構造で
ある。
【００５５】図８において、ゲート入力端子Ｇがハイの
とき（書き込みモード）、Ｎ型ＭＯＳトランジスタ１２
−０は導通状態、Ｐ型ＭＯＳトランジスタ１３−０は遮
断状態になり、データ入力端子Ｄの信号がコンフィギュ
レーションメモリ５Ａに書き込まれる。ゲート入力端子
Ｇがロウのとき、Ｎ型ＭＯＳトランジスタ１２−０は遮
断状態、Ｐ型ＭＯＳトランジスタ１３−０は導通状態に
なり、コンフィギュレーションメモリ５Ａにデータ信号
がラッチされる。
とき（書き込みモード）、Ｎ型ＭＯＳトランジスタ１２
−０は導通状態、Ｐ型ＭＯＳトランジスタ１３−０は遮
断状態になり、データ入力端子Ｄの信号がコンフィギュ
レーションメモリ５Ａに書き込まれる。ゲート入力端子
Ｇがロウのとき、Ｎ型ＭＯＳトランジスタ１２−０は遮
断状態、Ｐ型ＭＯＳトランジスタ１３−０は導通状態に
なり、コンフィギュレーションメモリ５Ａにデータ信号
がラッチされる。
【００５６】図１０に本発明によるコンフィギュレーシ
ョンメモリのトランジスタレイアウトの典型例を示す。
最も良く使われているＣＭＯＳプロセスでは、電源線１
４及びグランド線１５の間にＮ領域（例えばＮウエル）
１６とＰ領域（例えばＰサブストレート）１７があり、
それぞれの領域にＰ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタが対になって形成されるのが一般的であ
る。図８の回路の場合、図１０に示すような配置とする
のが面積効率の点で望ましい。図１０において、インバ
ータ７−１を構成するＮ型ＭＯＳトランジスタ１２−１
とＰ型ＭＯＳトランジスタ１３−１をそれぞれＰ領域１
７とＮ領域１６に対になるように配置する。同様に、イ
ンバータ７−２を構成するＮ型ＭＯＳトランジスタ１２
−２とＰ型ＭＯＳトランジスタ１３−２もそれぞれ、Ｐ
領域１７とＮ領域１６に対になるように配置し、Ｎ型Ｍ
ＯＳトランジスタ１２−０とＰ型ＭＯＳトランジスタ１
３−０も対になるように配置する。
ョンメモリのトランジスタレイアウトの典型例を示す。
最も良く使われているＣＭＯＳプロセスでは、電源線１
４及びグランド線１５の間にＮ領域（例えばＮウエル）
１６とＰ領域（例えばＰサブストレート）１７があり、
それぞれの領域にＰ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタが対になって形成されるのが一般的であ
る。図８の回路の場合、図１０に示すような配置とする
のが面積効率の点で望ましい。図１０において、インバ
ータ７−１を構成するＮ型ＭＯＳトランジスタ１２−１
とＰ型ＭＯＳトランジスタ１３−１をそれぞれＰ領域１
７とＮ領域１６に対になるように配置する。同様に、イ
ンバータ７−２を構成するＮ型ＭＯＳトランジスタ１２
−２とＰ型ＭＯＳトランジスタ１３−２もそれぞれ、Ｐ
領域１７とＮ領域１６に対になるように配置し、Ｎ型Ｍ
ＯＳトランジスタ１２−０とＰ型ＭＯＳトランジスタ１
３−０も対になるように配置する。
【００５７】ところで、従来のコンフィギュレーション
メモリは、トランジスタ数が本発明のコンフィギュレー
ションメモリより一つ少ない。これは、従来のコンフィ
ギュレーションメモリは図８あるいは図１０のＰ型ＭＯ
Ｓトランジスタ１３−０に対応するものが無いからであ
る。しかし、このようなトランジスタが無かったとして
も、対となるＰ領域が空いてないためそのスペースは他
の用途に使用しにくく隙間として残ってしまう可能性が
高い。したがって、トランジスタ数では本発明のほうが
従来例より一つ多いが、実効占有面積としてはほとんど
同じである。
メモリは、トランジスタ数が本発明のコンフィギュレー
ションメモリより一つ少ない。これは、従来のコンフィ
ギュレーションメモリは図８あるいは図１０のＰ型ＭＯ
Ｓトランジスタ１３−０に対応するものが無いからであ
る。しかし、このようなトランジスタが無かったとして
も、対となるＰ領域が空いてないためそのスペースは他
の用途に使用しにくく隙間として残ってしまう可能性が
高い。したがって、トランジスタ数では本発明のほうが
従来例より一つ多いが、実効占有面積としてはほとんど
同じである。
【００５８】従来のコンフィギュレーションメモリと異
なり、本発明のコンフィギュレーションメモリは書き込
みモードにおいてデータ入力信号と第２のインバータ７
−２の出力信号が遮断される。このため両信号が衝突す
ることが無く、十分高い入力論理レベルを第１のインバ
ータ７−１の入力に与えることができる。これによって
データ書き込みを確実かつ高速に行えるようになる。ま
た、両信号の衝突による貫通電流がなくなるため消費電
流も抑えられる。特に、前述の本発明のコンフィギュレ
ーション回路を用いる場合、メモリを初期化するとき一
つのデータ線に接続された多数のメモリにいっせいに初
期化データを書き込む。このため、従来のメモリセルで
はトータルの貫通電流が非常に大きくなり最悪の場合回
路が破壊される危険性がある。あるいは、データ線の信
号レベルが大きく劣化してメモリセルの初期化ができな
くなる可能性もある。本発明のコンフィギュレーション
メモリを用いれば、貫通電流はなくなるのでこのような
事態は避けられる。
なり、本発明のコンフィギュレーションメモリは書き込
みモードにおいてデータ入力信号と第２のインバータ７
−２の出力信号が遮断される。このため両信号が衝突す
ることが無く、十分高い入力論理レベルを第１のインバ
ータ７−１の入力に与えることができる。これによって
データ書き込みを確実かつ高速に行えるようになる。ま
た、両信号の衝突による貫通電流がなくなるため消費電
流も抑えられる。特に、前述の本発明のコンフィギュレ
ーション回路を用いる場合、メモリを初期化するとき一
つのデータ線に接続された多数のメモリにいっせいに初
期化データを書き込む。このため、従来のメモリセルで
はトータルの貫通電流が非常に大きくなり最悪の場合回
路が破壊される危険性がある。あるいは、データ線の信
号レベルが大きく劣化してメモリセルの初期化ができな
くなる可能性もある。本発明のコンフィギュレーション
メモリを用いれば、貫通電流はなくなるのでこのような
事態は避けられる。
【００５９】次に、図１１を参照して、本発明によるコ
ンフィギュレーションメモリの第２の実施の形態につい
て説明する。このコンフィギュレーションメモリは、第
１の実施の形態（図８）におけるコンフィギュレーショ
ンメモリのＮ型ＭＯＳトランジスタ１２−０とＰ型ＭＯ
Ｓトランジスタ１３−０とを入れ替えたものである。ゲ
ート入力端子Ｇがロウのとき書き込みモードになり、ハ
イのときデータをラッチする。
ンフィギュレーションメモリの第２の実施の形態につい
て説明する。このコンフィギュレーションメモリは、第
１の実施の形態（図８）におけるコンフィギュレーショ
ンメモリのＮ型ＭＯＳトランジスタ１２−０とＰ型ＭＯ
Ｓトランジスタ１３−０とを入れ替えたものである。ゲ
ート入力端子Ｇがロウのとき書き込みモードになり、ハ
イのときデータをラッチする。
【００６０】
【発明の効果】本発明によれば次の効果が得られる。第
１の効果は、容易にコンフィギュレーションメモリの初
期化ができることである。その理由は、コンフィギュレ
ーションメモリにデータを書き込む機構を利用して初期
値データを書き込むことでコンフィギュレーションメモ
リの初期化を行うので、電源投入時に自動的に初期化さ
れる、製造が困難なメモリや初期化回路を備えた大きい
メモリなどを用いる必要が無いからである。
１の効果は、容易にコンフィギュレーションメモリの初
期化ができることである。その理由は、コンフィギュレ
ーションメモリにデータを書き込む機構を利用して初期
値データを書き込むことでコンフィギュレーションメモ
リの初期化を行うので、電源投入時に自動的に初期化さ
れる、製造が困難なメモリや初期化回路を備えた大きい
メモリなどを用いる必要が無いからである。
【００６１】第２の効果は、コンフィギュレーションメ
モリへの高速かつ確実なデータ書き込みが可能で、デー
タ書き込み時の消費電流が少ないことである。その理由
は、書き込みデータ信号とコンフィギュレーションメモ
リの出力信号との間にトランジスタを挿入し、データ書
き込み時に両者間を遮断できるようにしたためである。
モリへの高速かつ確実なデータ書き込みが可能で、デー
タ書き込み時の消費電流が少ないことである。その理由
は、書き込みデータ信号とコンフィギュレーションメモ
リの出力信号との間にトランジスタを挿入し、データ書
き込み時に両者間を遮断できるようにしたためである。
【図１】本発明によるコンフィギュレーション回路の第
１の実施の形態を示す構成図である。
１の実施の形態を示す構成図である。
【図２】図１におけるデータ初期化回路の第１の例を示
した図である。
した図である。
【図３】図１におけるゲート制御回路の第１の例を示し
た図である。
た図である。
【図４】図１のコンフィギュレーション回路の動作を示
すタイミングチャート図である。
すタイミングチャート図である。
【図５】本発明によるコンフィギュレーション回路の第
２の実施の形態を示す構成図である。
２の実施の形態を示す構成図である。
【図６】図５におけるデータ初期化回路の一例を示した
図である。
図である。
【図７】図５におけるゲート制御回路の一例を示した図
である。
である。
【図８】本発明によるコンフィギュレーションメモリの
第１の実施の形態を示す回路図である。
第１の実施の形態を示す回路図である。
【図９】図８におけるインバータの回路図である。
【図１０】本発明におけるコンフィギュレーションメモ
リのトランジスタレイアウトの概略図である。
リのトランジスタレイアウトの概略図である。
【図１１】本発明によるコンフィギュレーションメモリ
の第２の実施の形態を示す回路図である。
の第２の実施の形態を示す回路図である。
【図１２】従来のコンフィギュレーション回路を示した
図である。
図である。
【図１３】従来のコンフィギュレーションメモリを示し
た図である。
た図である。
１， １Ａ， １Ｂ：Ｄ−フリップフロップ ２０Ａ，２０Ｂ：データ初期化回路 ３−１，３−１Ａ，３−１Ｂ：セット機能付きのＤ−フ
リップフロップ ３−２，３−２Ａ，３−２Ｂ：リセット機能付きのＤ−
フリップフロップ ４０Ａ，４０Ｂ：ゲート制御回路 ５，５Ａ，５Ｂ：コンフィギュレーションメモリ １０−１，１０−２，１０−１Ａ，１０−２Ａ，１０−
１Ｂ，１０−２Ｂ：データシフトレジスタ １４：電源線 １５：グランド線 １６：Ｎ領域 １７：Ｐ領域 ３０，３０Ａ，３０Ｂ：ゲートシフトレジスタ ５０：データ線 ６０：ゲート線 ７０，７０Ａ，７０Ｂ：コンフィギュレーション制御回
路 １００，１００Ａ，１００Ｂ：コンフィギュレーション
回路
リップフロップ ３−２，３−２Ａ，３−２Ｂ：リセット機能付きのＤ−
フリップフロップ ４０Ａ，４０Ｂ：ゲート制御回路 ５，５Ａ，５Ｂ：コンフィギュレーションメモリ １０−１，１０−２，１０−１Ａ，１０−２Ａ，１０−
１Ｂ，１０−２Ｂ：データシフトレジスタ １４：電源線 １５：グランド線 １６：Ｎ領域 １７：Ｐ領域 ３０，３０Ａ，３０Ｂ：ゲートシフトレジスタ ５０：データ線 ６０：ゲート線 ７０，７０Ａ，７０Ｂ：コンフィギュレーション制御回
路 １００，１００Ａ，１００Ｂ：コンフィギュレーション
回路
Claims (10)
- 【請求項１】 行・列に配置されたメモリセルアレイの
記憶データに応じて複数の論理機能のうち一つが選択さ
れるプログラマブル機能デバイスにおいて、 前記メモリセルアレイにデータを書き込む装置が、一つ
のデータ入力端子と複数のデータ出力端子とクロック入
力端子を有し、前記クロック入力端子に入力されるクロ
ック信号に同期して前記データ入力端子からシリアルに
データを読み込み、内部保持データをシフトする一つ以
上のデータシフトレジスタと、前記複数のデータ出力端
子の各々に第１の入力端子を接続し、第２の入力端子に
データ初期化信号が与えられ、出力端子が前記メモリセ
ルアレイの各列のメモリセルのデータ入力端子に接続さ
れるデータ初期化回路と、前記メモリセルアレイのうち
１つ以上の行を選択し、前記選択された行のメモリセル
に前記データ初期化回路の出力信号を書き込むアドレッ
シング手段とからなり、 前記データ初期化回路は，前記データ初期化信号をアク
ティブにすると前記メモリセルアレイに書き込む初期値
を出力し、前記データ初期化信号をインアクティブにす
ると前記データ初期化回路の前記第１の入力端子に与え
られる信号に応じた信号を出力することを特徴とするプ
ログラマブル機能デバイス。 - 【請求項２】 請求項１のプログラマブル機能デバイス
において、前記アドレッシング手段が、前記メモリセル
アレイの各行に対応した出力端子を有し、選択する行に
対応する前記出力端子のみがアクティブになる行選択手
段と、前記行選択手段の各々の前記出力端子に第１の入
力端子が接続され、第２の入力端子にはゲーティング信
号が与えられ、第３の入力端子にはゲート初期化信号が
与えられ、出力端子が前記メモリセルアレイの各行のメ
モリセルに接続されているゲート制御回路とから成り、 前記ゲート制御回路は，前記ゲート初期化信号がアクテ
ィブのとき前記出力端子がアクティブになり、前記ゲー
ト初期化信号がインアクティブのときには前記ゲート制
御回路の前記第１の入力端子と前記ゲーティング信号が
ともにアクティブになったときのみ出力がアクティブに
なることを特徴とするプログラマブル機能デバイス。 - 【請求項３】 請求項２のプログラマブル機能デバイス
において、前記行選択手段が複数の出力端子とクロック
入力端子を有するシフトレジスタから成り、前記シフト
レジスタは高々１ビットのみがアクティブであり、前記
アクティブなビットは前記クロック入力端子のクロック
入力信号に同期して隣のビットにシフトし、前記アクテ
ィブなビットが前記シフトレジスタの全ビットを一度ス
キャンすることで前記全メモリセルにコンフィギュレー
ションデータを書き込むことを特徴とするプログラマブ
ル機能デバイス。 - 【請求項４】 請求項２のプログラマブル機能デバイス
において、前記行選択手段が複数の出力端子とクロック
入力端子とクロックイネーブル端子を有するシフトレジ
スタから成り、前記シフトレジスタは高々１ビットのみ
がアクティブであり、前記アクティブなビットは前記ク
ロックイネーブル端子の入力信号がアクティブレベルの
とき前記クロック入力端子のクロック入力信号に同期し
て隣のビットにシフトし、前記アクティブなビットが前
記シフトレジスタの全ビットを一度スキャンすることで
前記全メモリセルにコンフィギュレーションデータを書
き込むことを特徴とするプログラマブル機能デバイス。 - 【請求項５】 行・列に配置されたメモリセルアレイの
記憶データに応じて複数の論理機能のうち一つが選択さ
れるプログラマブル機能デバイスにおいて、 前記メモリセルアレイにデータを書き込む装置が、一つ
のデータ入力端子と複数のデータ出力端子とクロック入
力端子とクロックイネーブル端子を有し、前記クロック
イネーブル端子の入力がアクティブレベルであるとき前
記クロック入力端子のクロック入力信号に同期して前記
データ入力端子からシリアルにデータを読み込み、内部
保持データをシフトする一つ以上のデータシフトレジス
タと、前記複数のデータ出力端子の各々に第１の入力端
子を接続し、第２の入力端子にデータ初期化信号が与え
られ、出力端子が前記メモリセルアレイの各列のメモリ
セルのデータ入力端子に接続されているデータ初期化回
路と、前記メモリセルアレイのうち1 つ以上の行を選択
し、前記選択された行のメモリセルに前記データ初期化
回路の出力信号を書き込むアドレッシング手段とからな
り、 前記データ初期化回路は，前記データ初期化信号をアク
ティブにすると前記メモリセルアレイに書き込む初期値
を出力し、前記データ初期化信号をインアクティブにす
ると前記データ初期化回路の前記第１の入力端子に与え
られる信号に応じた信号を出力することを特徴とするプ
ログラマブル機能デバイス。 - 【請求項６】 請求項５のプログラマブル機能デバイス
において、前記アドレッシング手段が、前記メモリセル
アレイの各行に対応した出力端子を有し、選択する行に
対応する前記出力端子のみがアクティブになる行選択手
段と、前記行選択手段の各々の前記出力端子に第１の入
力端子が接続され、第２の入力端子にはゲーティング信
号が与えられ、第３の入力端子にはゲート初期化信号が
与えられ、出力端子が前記メモリセルアレイの各行のメ
モリセルに接続されているゲート制御回路とから成り、 前記ゲート制御回路は，前記ゲート初期化信号がアクテ
ィブのとき前記出力端子がアクティブになり、前記ゲー
ト初期化信号がインアクティブのときには前記ゲート制
御回路の前記第１の入力端子とゲーティング信号がとも
にアクティブになったときのみ出力がアクティブになる
ことを特徴とするプログラマブル機能デバイス。 - 【請求項７】 請求項６のプログラマブル機能デバイス
において、前記行選択手段が複数の出力端子とクロック
入力端子を有するシフトレジスタから成り、前記シフト
レジスタは高々１ビットのみがアクティブであり、前記
アクティブなビットは前記クロック入力端子のクロック
入力信号に同期して隣のビットにシフトし、前記アクテ
ィブなビットが前記シフトレジスタの全ビットを一度ス
キャンすることで前記全メモリセルにコンフィギュレー
ションデータを書き込むことを特徴とするプログラマブ
ル機能デバイス。 - 【請求項８】 請求項６のプログラマブル機能デバイス
において、前記行選択手段が複数の出力端子とクロック
入力端子とクロックイネーブル端子を有するシフトレジ
スタから成り、前記シフトレジスタは高々１ビットのみ
がアクティブであり、前記アクティブなビットは前記ク
ロックイネーブル端子の入力信号がアクティブレベルの
とき前記クロック入力端子のクロック入力信号に同期し
て隣のビットにシフトし、前記アクティブなビットが前
記シフトレジスタの全ビットを一度スキャンすることで
前記全メモリセルにコンフィギュレーションデータを書
き込むことを特徴とするプログラマブル機能デバイス。 - 【請求項９】 請求項１〜８のいずれかのプログラマブ
ル機能デバイスであ って、前記メモリセルアレイを構成
する少なくとも一つのメモリセルが、 第１のインバータの出力は第２のインバータの入力に接
続され、前記第２のインバータの出力はＰ型ＭＯＳトラ
ンジスタのソース／ドレイン端子の一方に接続され、前
記Ｐ型ＭＯＳトランジスタのソース／ドレイン端子の他
方及びＮ型ＭＯＳトランジスタのソース／ドレイン端子
の一方はともに前記第１のインバータの入力に接続さ
れ、前記Ｎ型ＭＯＳトランジスタのソース／ドレイン端
子の他方は書き込みデータ入力端子に接続され、前記Ｎ
型ＭＯＳトランジスタ及び前記Ｐ型ＭＯＳトランジスタ
のゲート端子はともにゲート入力端子に接続され、前記
第１のインバータの出力と前記第２のインバータの出力
のうち少なくとも一つを出力するメモリセルであること
を特徴とするプログラマブル機能デバイス。 - 【請求項１０】 請求項１〜８のいずれかのプログラマ
ブル機能デバイスであって、前記メモリセルアレイを構
成する少なくとも一つのメモリセルが、 第１のインバータの出力は第２のインバータの入力に接
続され、前記第２のインバータの出力はＮ型ＭＯＳトラ
ンジスタのソース／ドレイン端子の一方に接続され、前
記Ｎ型ＭＯＳトランジスタのソース／ドレイン端子の他
方及びＰ型ＭＯＳトランジスタのソース／ドレイン端子
の一方はともに前記第１のインバータの入力に接続さ
れ、前記Ｐ型ＭＯＳトランジスタのソース／ドレイン端
子の他方は書き込みデータ入力端子に接続され、前記Ｎ
型ＭＯＳトランジスタ及び前記Ｐ型ＭＯＳトランジスタ
のゲート端子はともにゲート入力端子に接続され、前記
第１のインバータの出力と前記第２のインバータの出力
のうち少なくとも一つを出力するメモリセルであること
を特徴とするプログラマブル機能デバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28806498A JP3204311B2 (ja) | 1998-10-09 | 1998-10-09 | プログラマブル機能デバイス |
| US09/413,693 US6362647B1 (en) | 1998-10-09 | 1999-10-07 | Programmable function device and memory cell therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28806498A JP3204311B2 (ja) | 1998-10-09 | 1998-10-09 | プログラマブル機能デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114961A JP2000114961A (ja) | 2000-04-21 |
| JP3204311B2 true JP3204311B2 (ja) | 2001-09-04 |
Family
ID=17725367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28806498A Expired - Lifetime JP3204311B2 (ja) | 1998-10-09 | 1998-10-09 | プログラマブル機能デバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6362647B1 (ja) |
| JP (1) | JP3204311B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3799251B2 (ja) * | 2001-08-24 | 2006-07-19 | エルピーダメモリ株式会社 | メモリデバイス及びメモリシステム |
| US7113886B2 (en) * | 2002-01-23 | 2006-09-26 | Credence Systems Corporation | Circuit and method for distributing events in an event stream |
| US8295182B2 (en) * | 2007-07-03 | 2012-10-23 | Credence Systems Corporation | Routed event test system and method |
| CN116386693B (zh) * | 2023-04-12 | 2024-05-17 | 长鑫存储技术有限公司 | 数据写入电路和存储器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4821233A (en) | 1985-09-19 | 1989-04-11 | Xilinx, Incorporated | 5-transistor memory cell with known state on power-up |
| US5260611A (en) * | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic array having local and long distance conductors |
| US5430687A (en) * | 1994-04-01 | 1995-07-04 | Xilinx, Inc. | Programmable logic device including a parallel input device for loading memory cells |
| US5592105A (en) * | 1995-01-20 | 1997-01-07 | Xilinx, Inc. | Configuration logic to eliminate signal contention during reconfiguration |
| US6002284A (en) * | 1996-04-24 | 1999-12-14 | Texas Instruments Incorporated | Split-slave dual-path D flip flop |
| JP2859234B2 (ja) * | 1996-12-26 | 1999-02-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| US6046603A (en) * | 1997-12-12 | 2000-04-04 | Xilinx, Inc. | Method and apparatus for controlling the partial reconfiguration of a field programmable gate array |
-
1998
- 1998-10-09 JP JP28806498A patent/JP3204311B2/ja not_active Expired - Lifetime
-
1999
- 1999-10-07 US US09/413,693 patent/US6362647B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6362647B1 (en) | 2002-03-26 |
| JP2000114961A (ja) | 2000-04-21 |
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