JPH02105396A - シフトレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフトレジスタに関し、特にデータの記憶手段
としてのダイナミック型のラッチを用いシフトさせる周
期が長い場合でも安定動作のできるシフトレジスタに関
する。

〔従来の技術〕

従来のかかるシフトレジスタは、データの記憶手段とし
てスタティック型やダイナミック型のラッチまたはフリ
ップフロップを使用するが、どちらも−度シフトさせて
しまうと次のシフト動作までの間クロックを供給しない
状態でデータを保持させている。

〔発明が解決しようとする課題〕

上述した従来のシフトレジスタは、集積化する際にデー
タの記憶手段としてスタティック型のラッチまたはフリ
ップ・フロップを用いる場合は、それぞれを構成するト
ランジスタの数がインバータやＮＡＮＤ等のゲート類に
比べて多いため、データのビット数またはワード数が増
えると集積回路上における占有面積を増大させ、結果と
してチップ・サイズを大きくしてしまうという欠点があ
る。

また、かかるシフトレジスタの記憶手段にダイナミック
型のものを用いる場合は、トランジスタ数は少ないが、
データを保持させるためのクロックの周期が長い時は使
用できず、且つ近年のプロセス技術の進歩により微細化
が進みダイナミック保持を行なわせるゲート容量が増々
小さくなるため、周期の短い所でしか使用できず、また
ゲート容量を大きくした場合でもスタティック型と同じ
問題が生ずるという欠点がある。

本発明の目的は、かかるデータ保持を安定させチップ面
積の増加をほとんど無視することができるシフトレジス
タを提供することにある。

〔課題を解決するための手段〕

本発明のシフトレジスタは、情報を一方向に転送するシ
フトレジスタにおいて、複数個の記憶セルを有し、その
記憶セルは外部からの入力を第一の入力とし二入力を有
するマルチプレクサと、前記マルチプレクサの出力を入
力とする第一のクロックド・インバータと、前記第一の
クロックドインバータの出力を入力とする第二のクロッ
クド・インバータとを含み、前記第二のクロックド・イ
ンバータの出力を前記記憶セルの出力とするだけでなく
、前記マルチプレクサの第二の入力へ供給するように構
成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を説明するためのシフトレジ
スタの回路図である。

第１図に示すように、かかるシフトレジスタは４つの記
憶セル１〜４を入力端子５と出力端子９との間に配置し
た１ビツト４段のシフトレジスタである。各記憶セル１
〜４ともシフト制御信号入力端子６およびクロック入力
端子７，８で制御され、内部はマルチプレクサとダイナ
ミックラッチとを有している。

第２図は第１図に示す１つの記憶セルの具体的回路構成
図である。これは１ビツトのデータを保持している。

第２図に示すように、かかる記憶セルはマルチプレクサ
１１およびダイナミックラッチを構成するクロックド・
インバータ１２．１３より成り、マルチプレクサ１１は
端子６より供給されるシフト制御信号６がローレベルの
時、ＪＯ側のデータを選択し、才なハイレベルの時、Ｊ
ｌ側のデータを選択してダイナミック・ラッチ１２．１
３へ出力する。

次に、かかるシフトトランジスタにおける記憶セルの内
部動作について説明する。

第３図は第１図に示すシフトレジスタの動作を示すタイ
ミング図である。

第３図に示すように、Ｑ１〜Ｑ４はそれぞれ第１図に示
す記憶セル１〜４の各出力（Ｑ）であり、期間Ｉはシフ
ト制御信号Ｓの出力直後のφ１クロック１周期、また期
間■はシフト制御信号Ｓがローレベルの時のφ１クロッ
ク１周期、期間■は期間■の３倍の期間である。また、
シフト制御信号Ｓはφ２クロックに同期しており、その
パルス幅はφ２１周期分である。

すなわち、入力端子５より入力されるデータは、期間■
においてシフト制御信号Ｓがハイレベルの時、マルチプ
レクサ１１がＪｌ側のデータを選択するため、この間ク
ロックド・インバータ１２に入力される。そして、φ１
クロックがクロックド・インバータ１２に入力されると
、クロックド・インバータ１２はこのデータを取り込ん
でクロックド・インバータ１３に出力する。このクロッ
クド・インバータ１３は次にくるφ２クロックによりク
ロックド・インバータ１２より出力されたデータを取り
込み、記憶セルの出力として外部へデータを出力する。

こうして、記憶セル１が入力端子５より入力されるデー
タを期間１に取り込む。

また、期間■では、シフト制御信号６はローレベルにな
るので記憶セル１のマルチプレクサ１１はＪＯ側のデー
タを選択し、クロックド・インバータ１３の出力をクロ
ックド・インバータ１２へ入力させる。このクロックド
・インバータ１２はφ１クロックが入力されると、クロ
ックド・イン＝６ バーク１３のデータを取り込み、クロックド・インバー
タ１３へと出力する。このクロックド・インバータ１３
はφ２クロックが入力されるとクロックド・インバータ
１２の出力を取り込むため、自分自身の出力を再び取り
込んで記憶セル２へ出力することになる。

また、期間■では期間Ｈの３倍の時間があるため記憶セ
ル内の保持するデータを３回くり返すことになる。つま
り、この記憶セルは期間■にて外部より入力されるデー
タを取り込み、それ以外は自分自身の保持するデータを
循環させることによりダイナミック保持を安定させ、再
び期間■になると次段の記憶セルへデータを出力させる
とともに、前段の記憶セルの出力を取り込み、以後同様
の動作をくり返していく。

従って、第２図の実施例では、上述の操作を４回くり返
すことにより、入力端子９から入力されたデータが出力
端子１３より出力される。

以上要するに、本実施例では記憶手段（メモリ）として
マルチプレクサとダイナミック・ラッチを用い、転送期
間はマルチプレクサを通しての前段のダイナミック　ラ
ッチの出力を次段のダイナミック・ラッチへ転送し、転
送が終了すると次の転送期間までは自分自身の保持する
データをマルチプレクサを通して自分自身に戻してデー
タをローテーションさせ、ダイナミック保持を安定に行
わしめることがてきる。

〔発明の効果〕

以上説明したように、本発明のシフトレジスタはダイナ
ミック・ラッチにマルチプレクサをつけることにより、
データ保持の周期の長い所でもダイナミック・ラッチの
データ保持を安定させることができるという効果がある
。また、本発明は集積化においても、マルチプレクサと
ダイナミック・ラッチの占有面積は小さいために、デー
タを転送させる段数が増えても上述の構成によるチップ
面積の増加をほとんど無視することができるという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するためのシフトレジ
スタの回路図、第２図は第１図に示す記憶セル１つの具
体的な回路構成図、第３図は第１図に示すシフトレジス
タの動作を示すタイミング図である。 １〜４・・・記憶セル、５・・・データ入力端子、６・
・シフト制御信号入力端子、７．８・・・クロック入力
端子、９．］０・・・データ出力端子、１１・・・マル
チプレクサ、１２．１３・・・クロックド・インバータ
。

Claims (1)

【特許請求の範囲】
1. 情報を一方向に転送するシフトレジスタにおいて、複数
   個の記憶セルを有し、その記憶セルは外部からの入力を
   第一の入力とし二入力を有するマルチプレクサと、前記
   マルチプレクサの出力を入力とする第一のクロックド・
   インバータと、前記第一のクロックド・インバータの出
   力を入力とする第二のクロックド・インバータとを含み
   、前記第二のクロックド・インバータの出力を前記記憶
   セルの出力とするだけでなく、前記マルチプレクサの第
   二の入力へ供給していることを特徴とするシフトレジス
   タ。