JPH01177221A - 直並列変換器 - Google Patents
直並列変換器Info
- Publication number
- JPH01177221A JPH01177221A JP166688A JP166688A JPH01177221A JP H01177221 A JPH01177221 A JP H01177221A JP 166688 A JP166688 A JP 166688A JP 166688 A JP166688 A JP 166688A JP H01177221 A JPH01177221 A JP H01177221A
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- latch
- serial
- shift register
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- 238000006243 chemical reaction Methods 0.000 description 16
- 230000002457 bidirectional effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は直列データ信号を並列データ信号にする直並列
変換器の回路に関する。
変換器の回路に関する。
本発明は直列データ信号を並列データ信号に変換する直
並列変換器において、少なくとも一系統の直列データ信
号を入力とする複数のラッチ回路゛と、前記ラッチ回路
のラッチ制御信号を出力する複数のマスタースレイブ型
フリップフロップ（以下ＦＦと略す）からなるシフトレ
ジスタを有し、前記直列データ信号のうち、時系列的に
隣り合う直列データ信号をラッチする任意の２つのラッ
チ回路のうち、一方のラッチ回路は前記フリップフロッ
プのマスター出力をラッチ信号とし、他方のラッチ回路
はスレイブ出力をラッチ信号とする事により、シフトレ
ジスタの構成素子数を半分にし、低パワーかつ、高速動
作の直並列変換器を実現するものである。
並列変換器において、少なくとも一系統の直列データ信
号を入力とする複数のラッチ回路゛と、前記ラッチ回路
のラッチ制御信号を出力する複数のマスタースレイブ型
フリップフロップ（以下ＦＦと略す）からなるシフトレ
ジスタを有し、前記直列データ信号のうち、時系列的に
隣り合う直列データ信号をラッチする任意の２つのラッ
チ回路のうち、一方のラッチ回路は前記フリップフロッ
プのマスター出力をラッチ信号とし、他方のラッチ回路
はスレイブ出力をラッチ信号とする事により、シフトレ
ジスタの構成素子数を半分にし、低パワーかつ、高速動
作の直並列変換器を実現するものである。
従来の直並列変換器の回路は第３図に示す様にｎビット
分のＦＦで構成されたシフトレジスタ回路になっていた
。直列データ信号は、前記シフトレジスタの初段ＯＦＦ
に入力され、転送りロックによって順次転送され、各ビ
ットに対応するＦＦの出力群に、ｎビット分の並列デー
タとして出力された。
分のＦＦで構成されたシフトレジスタ回路になっていた
。直列データ信号は、前記シフトレジスタの初段ＯＦＦ
に入力され、転送りロックによって順次転送され、各ビ
ットに対応するＦＦの出力群に、ｎビット分の並列デー
タとして出力された。
しかし前記従来技術では、ｎビット分の直列信号を転送
するためには、ｎ発の転送りロックを必要とし、高速で
直並列変換を行なう場合、シフトレジスタの転送速度に
よって、直並列変換速度が決まり、直並列変換速度が上
げられないという問題を有する。
するためには、ｎ発の転送りロックを必要とし、高速で
直並列変換を行なう場合、シフトレジスタの転送速度に
よって、直並列変換速度が決まり、直並列変換速度が上
げられないという問題を有する。
また２系統以上の直列信号を直並列変換する場合、直列
信号の系統数分だけのシフトレジスタが必要であり、直
列信号の系列数が増えるに従って回路構成素子数が大幅
に増加するという問題も有する。そこで本発明はこの様
な問題を解決するもので、その目的とするところは、双
方向シフトレジスタにもでき、高速かつ高集積化された
低パワーの直並列変換器を提供するところにある。
信号の系統数分だけのシフトレジスタが必要であり、直
列信号の系列数が増えるに従って回路構成素子数が大幅
に増加するという問題も有する。そこで本発明はこの様
な問題を解決するもので、その目的とするところは、双
方向シフトレジスタにもでき、高速かつ高集積化された
低パワーの直並列変換器を提供するところにある。
直列データ信号を並列データ信号に変換する直並列変換
器において、少なくとも一系統の直列データ信号を入力
とする複数のラッチ回路と、前記ラッチ回路のラッチ制
御信号を出力する複数のマスタースレイプ型フリップフ
ロップからなるシフトレジスタを有し、前記直列データ
信号のうち、時系列的に隣り合う直列データ信号をラッ
チする任意の２つのラッチ回路のうち、一方のラッチ回
路は前記フリップフロップのマスター出力をラッチ信号
とし、他方のラッチ回路は、スレイブ出力をラッチ信号
としていることを特徴とする。
器において、少なくとも一系統の直列データ信号を入力
とする複数のラッチ回路と、前記ラッチ回路のラッチ制
御信号を出力する複数のマスタースレイプ型フリップフ
ロップからなるシフトレジスタを有し、前記直列データ
信号のうち、時系列的に隣り合う直列データ信号をラッ
チする任意の２つのラッチ回路のうち、一方のラッチ回
路は前記フリップフロップのマスター出力をラッチ信号
とし、他方のラッチ回路は、スレイブ出力をラッチ信号
としていることを特徴とする。
本発明の上記構成によれば、ラッチ制御信号はシフトレ
ジスタ内をシフトクロツタによって転送される。ラッチ
制御信号はシフトレジスタを構成するＦＦのマスター及
びスレイブ出力から対応するラッチの制御入力に接続さ
れ、ラッチ制御信号によって選択されたラッチについて
のみ直列データ信号が保持される。
ジスタ内をシフトクロツタによって転送される。ラッチ
制御信号はシフトレジスタを構成するＦＦのマスター及
びスレイブ出力から対応するラッチの制御入力に接続さ
れ、ラッチ制御信号によって選択されたラッチについて
のみ直列データ信号が保持される。
シフトレジスタを構成するＦＦのマスター及びスレイブ
出力を各々ラッチ１ビット分の制御信号に割りあてる事
により、ｎ個のデータからなる直列信号を並列信号に変
換する場合、ラッチ制御信号を転送するシフトレジスタ
は、′八個のＦＦで構成可能となる。
出力を各々ラッチ１ビット分の制御信号に割りあてる事
により、ｎ個のデータからなる直列信号を並列信号に変
換する場合、ラッチ制御信号を転送するシフトレジスタ
は、′八個のＦＦで構成可能となる。
従ってｎ個のデータからなる直列信号をｎ／、発の転送
りロックによって直並列変換ができるため、直並列変換
速度は実質的に２倍にできる。
りロックによって直並列変換ができるため、直並列変換
速度は実質的に２倍にできる。
また複数系統の直列データ信号も、シフトレジスタの数
はそのままで、ラッチ群の数のみを増やすことにより直
並列変換ができ、高集積化が可能となる。
はそのままで、ラッチ群の数のみを増やすことにより直
並列変換ができ、高集積化が可能となる。
第１図は本発明の実施例における回路図であり、第２図
は実施例の動作を示すタイミング図である。
は実施例の動作を示すタイミング図である。
直列データ信号は直列信号入力端子１に入力され、ｎ個
のラッチからなるラッチ群９に接続されている。ラッチ
制御入力信号は、シフトレジスタ入力端子に入力され、
ｆｉ７２個のＦＦ４で構成されるシフトレジスタによっ
て転送される。シフトレジスタを構成するＦＦ４のマス
ター及びスレイブ出力が、それぞれラッチ１個分のラッ
チ制御信号となる。第２図の１ビットラッチ制御信号は
第１図の信号５に、２ビットラッチ制御信号は第１図の
信号６に、３ビットラッチ制御信号は第１図の信号７に
、ｎビットラッチ制御信号は第１図の信号８に対応する
。
のラッチからなるラッチ群９に接続されている。ラッチ
制御入力信号は、シフトレジスタ入力端子に入力され、
ｆｉ７２個のＦＦ４で構成されるシフトレジスタによっ
て転送される。シフトレジスタを構成するＦＦ４のマス
ター及びスレイブ出力が、それぞれラッチ１個分のラッ
チ制御信号となる。第２図の１ビットラッチ制御信号は
第１図の信号５に、２ビットラッチ制御信号は第１図の
信号６に、３ビットラッチ制御信号は第１図の信号７に
、ｎビットラッチ制御信号は第１図の信号８に対応する
。
シフトレジスタから出力される１ビットラッチ制御信号
の立下りエツジによって、直列信号入力端子１から入力
された１ビツトめの直列信号はラッチ群９の１ビツトめ
のラッチに保持される。ラッチ制御信号はシフトレジス
タ内を７八発の転送りロックにより転送され、対応する
ラッチ群９に直列データ信号を順次保持させ、ｎ個の直
列データ信号の直並列変換を終了し、並列出力端子群１
０に出力される。
の立下りエツジによって、直列信号入力端子１から入力
された１ビツトめの直列信号はラッチ群９の１ビツトめ
のラッチに保持される。ラッチ制御信号はシフトレジス
タ内を７八発の転送りロックにより転送され、対応する
ラッチ群９に直列データ信号を順次保持させ、ｎ個の直
列データ信号の直並列変換を終了し、並列出力端子群１
０に出力される。
直並列変換速度の上限はシフトレジスタの転送速度に依
存しており、第１図に示す回路図によれば、ｎ個の直列
データ信号を直並列変換するのに７２発の転送りロック
によってなされ、実質的変換速度の上限は２倍になる。
存しており、第１図に示す回路図によれば、ｎ個の直列
データ信号を直並列変換するのに７２発の転送りロック
によってなされ、実質的変換速度の上限は２倍になる。
同一の直並列変換動作を考えた場合、本発明によれば、
転送りロック周波数は半分ですみ、これにより消費電流
も半分に低減され、より低パワーの直並列変換器が実現
される。
転送りロック周波数は半分ですみ、これにより消費電流
も半分に低減され、より低パワーの直並列変換器が実現
される。
第１図のラッチ群９はＤタイプのラッチで構成されてい
るが、ラッチ制御信号により信号保持動作するものであ
れば全て、本発明の実現が可能となる。
るが、ラッチ制御信号により信号保持動作するものであ
れば全て、本発明の実現が可能となる。
以上のように本発明では、シフトレジスタのマスター出
力とスレイプ出力をそのままラッチ回路の制御信号とし
ているので、第２図に示すように直列信号と同期したシ
フトクロックをＡ分周した転送りロックが使えるので、
入力クロックパルス幅が変動しても転送りロック幅は変
動せず高速化しても安定したシフトレジスタ動作が可能
である。
力とスレイプ出力をそのままラッチ回路の制御信号とし
ているので、第２図に示すように直列信号と同期したシ
フトクロックをＡ分周した転送りロックが使えるので、
入力クロックパルス幅が変動しても転送りロック幅は変
動せず高速化しても安定したシフトレジスタ動作が可能
である。
またラッチ制御信号は、該当する直列信号の一つ手前の
信号からアクティブとなるので、ラッチ回路のゲートを
開く時間はラッチ動作に無関係となり、ゲートを閉じる
時間（ラッチ制御信号の立下り）だけがラッチ動作のタ
イミングを決定する。
信号からアクティブとなるので、ラッチ回路のゲートを
開く時間はラッチ動作に無関係となり、ゲートを閉じる
時間（ラッチ制御信号の立下り）だけがラッチ動作のタ
イミングを決定する。
従ってＬＳ７５相当のラッチ回路を用いても、実質Ｄタ
イプのフリップフロップをラッチ回路として用いた場合
と同じ結果が得られることになる。
イプのフリップフロップをラッチ回路として用いた場合
と同じ結果が得られることになる。
第４図は本発明による別の実施例である。第４図９は２
系統のラッチであり、ラッチ制御信号によって直列デー
タ信号入力端子から入力される２系統の直列データ信号
を同時に保持する事が可能となる。第４図の実施例は２
系統の直列データ信号の場合であるが、２系統以上の直
列データ信号に関しても、ラッチの系統数を増やす事に
より、容易に実現できる事は言うまでもない。
系統のラッチであり、ラッチ制御信号によって直列デー
タ信号入力端子から入力される２系統の直列データ信号
を同時に保持する事が可能となる。第４図の実施例は２
系統の直列データ信号の場合であるが、２系統以上の直
列データ信号に関しても、ラッチの系統数を増やす事に
より、容易に実現できる事は言うまでもない。
第４図の様に複数系統の直列データ信号を直並列変換す
る場合、直並列変換速度を落とさず、ラッチ群９を増や
す事のみで対応可能となる。
る場合、直並列変換速度を落とさず、ラッチ群９を増や
す事のみで対応可能となる。
第４図の本発明では転送りロックは第２図に示ス転送り
ロックの２倍の周波数でシフトレジスタ転送りロック入
力端子に入力され、２分周回路を通してシフトレジスタ
に接続されている。
ロックの２倍の周波数でシフトレジスタ転送りロック入
力端子に入力され、２分周回路を通してシフトレジスタ
に接続されている。
第５図は本発明による別の実施例である。ラッチ制御信
号を転送するシフトレジスタに双方向シフトレジスタを
用い、転送方向選択端子にハイもしくはロウレベルを与
える事により、直並列変換後の並列データ信号の順番を
逆にする事が可能となる。
号を転送するシフトレジスタに双方向シフトレジスタを
用い、転送方向選択端子にハイもしくはロウレベルを与
える事により、直並列変換後の並列データ信号の順番を
逆にする事が可能となる。
第５図の端子１３は転送方向選択端子１２をロウにした
時のシフトレジスタ入力端子となる。
時のシフトレジスタ入力端子となる。
双方向シフトレジスタの場合、構成素子数増にともない
各素子の負荷が増大し、単方向のシフトレジスタに比べ
、高速動作ができなかった。本発明によれば、直列変換
器のシフトレジスタに双方向シフトレジスタを用いる事
により、高速動作の双方向性直並列変換が可能となる。
各素子の負荷が増大し、単方向のシフトレジスタに比べ
、高速動作ができなかった。本発明によれば、直列変換
器のシフトレジスタに双方向シフトレジスタを用いる事
により、高速動作の双方向性直並列変換が可能となる。
双方向シフトレジスタの転送速度が単方向シフトレジス
タの転送速度の約８０％とした場合、本発明により転送
速度は２倍となるため、従来の直並列変換器の変換速度
に対し、約１６０χの変換速度をもった双方向性直並列
変換器が実現可能となる。
タの転送速度の約８０％とした場合、本発明により転送
速度は２倍となるため、従来の直並列変換器の変換速度
に対し、約１６０χの変換速度をもった双方向性直並列
変換器が実現可能となる。
以上述べたように本発明によれば、直並列変換速度は２
倍となり、かつ同一の直並列変換動作を考えれば、転送
りロックは半分になり、より低パワーの直並列変換器が
可能となる。
倍となり、かつ同一の直並列変換動作を考えれば、転送
りロックは半分になり、より低パワーの直並列変換器が
可能となる。
サーマルヘッドドライバー及びＬＣＤ 、 ＬＨＤＥＬ
。
。
ＦＤＰ等に用いる表示用ドライバー等、直並列変換動作
を必要とする回路については、高速動作が可能になった
事により、より高密度及び、より大画面の低パワーシス
テムが可能となる。
を必要とする回路については、高速動作が可能になった
事により、より高密度及び、より大画面の低パワーシス
テムが可能となる。
また複数系統の直列信号を取り扱う場合は、その系統数
と同数のラッチ群のみを追加するだけで実現可能であり
、本発明を半導体集積装置に応用した場合、より高密度
な半導体装置が実現可能となる。さらに本発明による双
方向シフトレジスタは、スタティック回路でも従来回路
に比べてχのゲート数で実現できること、ダイナミック
回路では実現不可能な低周波から高周波領域まで動作可
能である。
と同数のラッチ群のみを追加するだけで実現可能であり
、本発明を半導体集積装置に応用した場合、より高密度
な半導体装置が実現可能となる。さらに本発明による双
方向シフトレジスタは、スタティック回路でも従来回路
に比べてχのゲート数で実現できること、ダイナミック
回路では実現不可能な低周波から高周波領域まで動作可
能である。
第１図は本発明の直並列変換器の実施例を示す回路図。
第２図は本発明の直並列変換器の動作を示すタイミング
図。 第３図は従来の直並列変換器の回路図。 第４図、第５図は本発明の直列変換器の実施例を示す回
路図。 １・・・直列データ信号入力端子 ２・・・シフトレジスタ入力端子 ３・・・転送りロック入力端子 ４・・・フリップフロップ ５．６，７．８・・・ラッチ制御回路 ９・・・ラッチ群 １０・・・並列出力端子群 １１・・・％分周回路 １２・・・転送方向選択端子 １３・・・シフトレジスタ入力端子 以上 Ｊ ｆ・ｌ ４８ ’＋ ５−−−−−−−−−
−−−−−−− ｆ第２図 −因
図。 第３図は従来の直並列変換器の回路図。 第４図、第５図は本発明の直列変換器の実施例を示す回
路図。 １・・・直列データ信号入力端子 ２・・・シフトレジスタ入力端子 ３・・・転送りロック入力端子 ４・・・フリップフロップ ５．６，７．８・・・ラッチ制御回路 ９・・・ラッチ群 １０・・・並列出力端子群 １１・・・％分周回路 １２・・・転送方向選択端子 １３・・・シフトレジスタ入力端子 以上 Ｊ ｆ・ｌ ４８ ’＋ ５−−−−−−−−−
−−−−−−− ｆ第２図 −因
Claims (1)
- 直列データ信号を並列データ信号に変換する直並列変
換器において、少なくとも一系統の直列データ信号を入
力とする複数のラッチ回路と、前記ラッチ回路のラッチ
制御信号を出力する複数のマスタースレイブ型フリップ
フロップからなるシフトレジスタを有し、前記直列デー
タ信号のうち、時系列的に隣り合う直列データ信号をラ
ッチする任意の２つのラッチ回路のうち、一方のラッチ
回路は前記フリップフロップのマスター出力をラッチ信
号とし、他方のラッチ回路は、スレイブ出力をラッチ信
号としていることを特徴とする直並列変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP166688A JPH0748664B2 (ja) | 1988-01-07 | 1988-01-07 | 直並列変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP166688A JPH0748664B2 (ja) | 1988-01-07 | 1988-01-07 | 直並列変換器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30353194A Division JP2565144B2 (ja) | 1994-12-07 | 1994-12-07 | 直並列変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01177221A true JPH01177221A (ja) | 1989-07-13 |
| JPH0748664B2 JPH0748664B2 (ja) | 1995-05-24 |
Family
ID=11507844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP166688A Expired - Lifetime JPH0748664B2 (ja) | 1988-01-07 | 1988-01-07 | 直並列変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748664B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055842A (en) * | 1989-10-23 | 1991-10-08 | Siemens Aktiengesellschaft | Multi-stage serial-to-parallel/parallel-to-serial converter processing data words by segments |
| CN112820225A (zh) * | 2019-11-15 | 2021-05-18 | 京东方科技集团股份有限公司 | 一种数据缓存电路、显示面板及显示装置 |
| WO2022185784A1 (ja) * | 2021-03-01 | 2022-09-09 | ローム株式会社 | 遅延信号生成回路、送信回路、電子制御ユニット、及び車両 |
-
1988
- 1988-01-07 JP JP166688A patent/JPH0748664B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055842A (en) * | 1989-10-23 | 1991-10-08 | Siemens Aktiengesellschaft | Multi-stage serial-to-parallel/parallel-to-serial converter processing data words by segments |
| CN112820225A (zh) * | 2019-11-15 | 2021-05-18 | 京东方科技集团股份有限公司 | 一种数据缓存电路、显示面板及显示装置 |
| CN112820225B (zh) * | 2019-11-15 | 2023-01-24 | 京东方科技集团股份有限公司 | 一种数据缓存电路、显示面板及显示装置 |
| WO2022185784A1 (ja) * | 2021-03-01 | 2022-09-09 | ローム株式会社 | 遅延信号生成回路、送信回路、電子制御ユニット、及び車両 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748664B2 (ja) | 1995-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080524 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080524 Year of fee payment: 13 |