JP2508588B2 - シリアルパラレル変換回路 - Google Patents
シリアルパラレル変換回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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Description
【０００１】
【産業上の利用分野】本発明はシリアルパラレル変換回
路に関し、特に高速を要求されるシリアルパラレル変換
回路に関する。
路に関し、特に高速を要求されるシリアルパラレル変換
回路に関する。
【０００２】
【従来の技術】図４は、この種のシリアルパラレル変換
回路の従来例の回路構成図、図５および図６は併せて本
従来例の動作を説明するための信号タイミングチャート
である。
回路の従来例の回路構成図、図５および図６は併せて本
従来例の動作を説明するための信号タイミングチャート
である。
【０００３】本従来例においては１０個の同一の高速フ
リップフロップと１０個の同一の中速フリップフロップ
とより構成されており、以下本文中の記述においては前
者のフリップフロップをＦＦ1 、後者のフリップフロッ
プをＦＦ2 とそれぞれ記載する。ＦＦ1 はいずれも差動
信号を入出力する正相信号入出力端子および逆相信号入
出力端子と差動クロックを入力する差動クロック入力端
子を備えており、Ｄフリップフロップと同一の論理動作
を行う。ＦＦ2 はいずれもＤフリップフロップである。
また、差動信号の正相側を正相入力端子側に、逆相側を
逆相入力端子側にそれぞれ接続する場合を正相接続と称
し、正相側と逆相側とを振り替えて接続する場合を逆相
接続と称する。
リップフロップと１０個の同一の中速フリップフロップ
とより構成されており、以下本文中の記述においては前
者のフリップフロップをＦＦ1 、後者のフリップフロッ
プをＦＦ2 とそれぞれ記載する。ＦＦ1 はいずれも差動
信号を入出力する正相信号入出力端子および逆相信号入
出力端子と差動クロックを入力する差動クロック入力端
子を備えており、Ｄフリップフロップと同一の論理動作
を行う。ＦＦ2 はいずれもＤフリップフロップである。
また、差動信号の正相側を正相入力端子側に、逆相側を
逆相入力端子側にそれぞれ接続する場合を正相接続と称
し、正相側と逆相側とを振り替えて接続する場合を逆相
接続と称する。
【０００４】第１のＦＦ1 ３は信号入力端子を差動デー
タ入力端子１に、またクロック入力端子を差動クロック
入力端子２にそれぞれ正相接続されている。第２のＦＦ
1 ４はその差動信号出力端子と差動信号入力端子とが逆
相接続され、そのクロック入力端子が差動クロック入力
端子２と正相接続されて公知の２分周回路を構成してお
り、入力された差動クロックの２分周信号を出力する。
第３のＦＦ1 ５より第１０のＦＦ1 １２に至る８個のＦ
Ｆ1 は、それぞれの正相信号出力端子を次段のＦＦ1 の
正相信号入力端子に縦続接続され、またすべてのＦＦ1
５〜１２のクロック入力端子は差動クロック入力端子２
と正相接続されて８ビットのシフトレジスタを形成して
おり、第３のＦＦ1 ５の正相信号入力端子は第１のＦＦ
1 ３の正相信号出力端子に接続される。なお、図４の回
路図には記載されていないが、第３のＦＦ1５より第１
０のＦＦ1１２に至る８個のＦＦ1 の逆相信号入力端子
は基準レベル（論理振幅の中心のレベル）に接続されて
いるものとする。第９のＦＦ 2 ２１と第１０のＦＦ2 ２
２とは公知の４分周回路を形成しており、第９のＦＦ 2
２１の正相信号出力端子と第１０のＦＦ2 ２２の信号入
力端子、ならびに第１０のＦＦ2 ２２の逆相信号出力端
子と第９のＦＦ2 ２１の信号入力端子とがそれぞれ接続
されている。第９のＦＦ2 ２１と第１０のＦＦ2 ２２の
クロック入力端子には第２のＦＦ1 ４の逆相信号出力を
クロック信号としてそれぞれ入力され、第９のＦＦ2 ２
１の正相信号出力端子から、差動クロック入力端子２よ
り入力された差動クロックを８分周した周波数の正相信
号が出力される。第１２ないし第１９のＦＦ2 ２４〜３
１は、それらの信号入力端子が上述したシフトレジスタ
各段のＦＦ1 ５〜１２の正相信号出力端子に、また、そ
れらの信号出力端子が出力端子３９，３８，３７，３
６，３５，３４，３３および３２に順にそれぞれ接続さ
れ、上述した８分周正相信号がクロックとしてすべての
ＦＦ2 ２４〜３１のクロック入力端子に接続される。
タ入力端子１に、またクロック入力端子を差動クロック
入力端子２にそれぞれ正相接続されている。第２のＦＦ
1 ４はその差動信号出力端子と差動信号入力端子とが逆
相接続され、そのクロック入力端子が差動クロック入力
端子２と正相接続されて公知の２分周回路を構成してお
り、入力された差動クロックの２分周信号を出力する。
第３のＦＦ1 ５より第１０のＦＦ1 １２に至る８個のＦ
Ｆ1 は、それぞれの正相信号出力端子を次段のＦＦ1 の
正相信号入力端子に縦続接続され、またすべてのＦＦ1
５〜１２のクロック入力端子は差動クロック入力端子２
と正相接続されて８ビットのシフトレジスタを形成して
おり、第３のＦＦ1 ５の正相信号入力端子は第１のＦＦ
1 ３の正相信号出力端子に接続される。なお、図４の回
路図には記載されていないが、第３のＦＦ1５より第１
０のＦＦ1１２に至る８個のＦＦ1 の逆相信号入力端子
は基準レベル（論理振幅の中心のレベル）に接続されて
いるものとする。第９のＦＦ 2 ２１と第１０のＦＦ2 ２
２とは公知の４分周回路を形成しており、第９のＦＦ 2
２１の正相信号出力端子と第１０のＦＦ2 ２２の信号入
力端子、ならびに第１０のＦＦ2 ２２の逆相信号出力端
子と第９のＦＦ2 ２１の信号入力端子とがそれぞれ接続
されている。第９のＦＦ2 ２１と第１０のＦＦ2 ２２の
クロック入力端子には第２のＦＦ1 ４の逆相信号出力を
クロック信号としてそれぞれ入力され、第９のＦＦ2 ２
１の正相信号出力端子から、差動クロック入力端子２よ
り入力された差動クロックを８分周した周波数の正相信
号が出力される。第１２ないし第１９のＦＦ2 ２４〜３
１は、それらの信号入力端子が上述したシフトレジスタ
各段のＦＦ1 ５〜１２の正相信号出力端子に、また、そ
れらの信号出力端子が出力端子３９，３８，３７，３
６，３５，３４，３３および３２に順にそれぞれ接続さ
れ、上述した８分周正相信号がクロックとしてすべての
ＦＦ2 ２４〜３１のクロック入力端子に接続される。
【０００５】次に、本従来例の動作を図面を参照して説
明する。
明する。
【０００６】図５に示すように、差動データ入力端子１
から入力された高速の８ビットシリアル信号Ｄ1 nないし
Ｄ8 n（ｎは８ビット単位のデータの入力順を示す）は、
第１のＦＦ1 ３の差動信号入力端子に入力し、第１のＦ
Ｆ1 ３はこれらの信号を差動クロック入力端子２から入
力された高速の差動クロックでリタイミングし整形した
後、正相信号出力端子より次段のシフトレジスタに逐次
入力させる。図５はシフトレジスタ内で各ビット信号が
差動クロックのタイミングにしたがって各ＦＦ 1 ３〜１
０を移行してゆく状況を示している。第２のＦＦ1 ４は
逆相信号出力端子から逆相２分周信号を出力し、第９お
よび第１０のＦＦ2 ２１，２２はこの信号をさらに４分
周して生成した８分周クロックを第１２ないし第１９の
ＦＦ2 ２４〜３１の各クロック端子に入力させる。図５
中に示した逆相２分周信号と８分周信号との時間差ｄ
は、中速の第９のＦＦ2 ２１の伝搬遅延時間を示す。し
たがって、シフトレジスタの各段の出力である一連の８
ビットシリアル信号の各ビット信号Ｄ1 nないしＤ8 nは、
第９のＦＦ2 ２１の出力する８分周クロックのタイミン
グで同時に第１２ないし第１９のＦＦ2 ２４〜３１から
読み出されて、８ビットパラレル信号として出力端子３
２〜３９から出力される。
から入力された高速の８ビットシリアル信号Ｄ1 nないし
Ｄ8 n（ｎは８ビット単位のデータの入力順を示す）は、
第１のＦＦ1 ３の差動信号入力端子に入力し、第１のＦ
Ｆ1 ３はこれらの信号を差動クロック入力端子２から入
力された高速の差動クロックでリタイミングし整形した
後、正相信号出力端子より次段のシフトレジスタに逐次
入力させる。図５はシフトレジスタ内で各ビット信号が
差動クロックのタイミングにしたがって各ＦＦ 1 ３〜１
０を移行してゆく状況を示している。第２のＦＦ1 ４は
逆相信号出力端子から逆相２分周信号を出力し、第９お
よび第１０のＦＦ2 ２１，２２はこの信号をさらに４分
周して生成した８分周クロックを第１２ないし第１９の
ＦＦ2 ２４〜３１の各クロック端子に入力させる。図５
中に示した逆相２分周信号と８分周信号との時間差ｄ
は、中速の第９のＦＦ2 ２１の伝搬遅延時間を示す。し
たがって、シフトレジスタの各段の出力である一連の８
ビットシリアル信号の各ビット信号Ｄ1 nないしＤ8 nは、
第９のＦＦ2 ２１の出力する８分周クロックのタイミン
グで同時に第１２ないし第１９のＦＦ2 ２４〜３１から
読み出されて、８ビットパラレル信号として出力端子３
２〜３９から出力される。
【０００７】
【発明が解決しようとする課題】上述した従来例のシリ
アルパラレル変換回路では、高速フリップフロップ（Ｆ
Ｆ1 ）を１０個使用している。ＣＭＯＳプロセスにより
フリップフロップ回路を作るとき、このように高速動作
させるためにはＮＭＯＳタイプのゲートを用いてフリッ
プフロップを構成する必要がある。しかし、ＮＭＯＳタ
イプのゲートはアクティブ負荷を用いており常に電流が
流れているが、高速化のためにはこの電流値をさらに大
きくする必要があるので、ＣＭＯＳタイプのフリップフ
ロップ回路に比べて非常に高電力消費性のものとなる。
したがって、シリアルパラレル変換回路全体の消費電力
が非常に大きくなり過ぎるため、他の大規模な論理回路
と１チップ化するために巨大な放熱フィンや特殊な水冷
式実装品を必要とし、あるいは１チップ化が不可能とな
るという問題点があった。
アルパラレル変換回路では、高速フリップフロップ（Ｆ
Ｆ1 ）を１０個使用している。ＣＭＯＳプロセスにより
フリップフロップ回路を作るとき、このように高速動作
させるためにはＮＭＯＳタイプのゲートを用いてフリッ
プフロップを構成する必要がある。しかし、ＮＭＯＳタ
イプのゲートはアクティブ負荷を用いており常に電流が
流れているが、高速化のためにはこの電流値をさらに大
きくする必要があるので、ＣＭＯＳタイプのフリップフ
ロップ回路に比べて非常に高電力消費性のものとなる。
したがって、シリアルパラレル変換回路全体の消費電力
が非常に大きくなり過ぎるため、他の大規模な論理回路
と１チップ化するために巨大な放熱フィンや特殊な水冷
式実装品を必要とし、あるいは１チップ化が不可能とな
るという問題点があった。
【０００８】本発明の目的は、高速高電力消費型のフリ
ップフロップの使用個数を削減して中速低電力消費型の
フリップフロップの利用をはかることにより、全体とし
て高速低電力消費型のシリアルパラレル変換回路を実現
することにある。
ップフロップの使用個数を削減して中速低電力消費型の
フリップフロップの利用をはかることにより、全体とし
て高速低電力消費型のシリアルパラレル変換回路を実現
することにある。
【０００９】
【課題を解決するための手段】本発明のシリアルパラレ
ル変換回路は、差動信号入力端子と差動クロック入力端
子とが、シリアルパラレル変換回路の差動データ入力端
子と差動クロック入力端子とにそれぞれ正相接続された
第１の高速フリップフロップと、差動信号入力端子と差
動クロック入力端子とが、差動信号出力端子とシリアル
パラレル変換回路の差動クロック入力端子とにそれぞれ
逆相接続された第２の高速フリップフロップよりなる２
分周回路と、第１ないし第４の４個の中速フリップフロ
ップと第５ないし第８の４個の中速フリップフロップと
よりそれぞれ４段縦続構成とされており、初段の中速フ
リップフロップの信号入力端子はいずれも第１の高速フ
リップフロップの正相信号出力端子に接続され、各段の
中速フリップフロップの正相信号出力端子は次段の中速
フリップフロップの信号入力端子に接続され、さらに、
第１ないし第４の中速フリップフロップのクロック入力
端子すべてと第５ないし第８の中速フリップフロップの
クロック入力端子すべてとが、第２の高速フリップフロ
ップの正相出力端子と逆相出力端子とに、それぞれ接続
されている２組のシフトレジスタと、第９および第１０
の中速フリップフロップよりなり、第９の中速フリップ
フロップの信号入力端子と正相信号出力端子とが、第１
０の中速フリップフロップの逆相信号出力端子と信号入
力端子とにそれぞれ接続され、また、第９および第１０
の中速フリップフロップのクロック入力端子がいずれも
第２の高速フリップフロップの正相信号出力端子に接続
されている４分周回路と、信号入力端子が第１０の中速
フリップフロップの逆相信号出力端子に接続され、クロ
ック入力端子が第２の高速フリップフロップの逆相信号
出力端子に接続された第１１の中速フリップフロップ
と、第１ないし第４の中速フリップフロップの正相信号
出力端子に各信号入力端子がそれぞれ接続され、第１１
の中速フリップフロップの正相信号出力端子に各クロッ
ク入力端子がいずれも接続されている第１２ないし第１
５の中速フリップフロップ、ならびに、第５ないし第８
の中速フリップフロップの正相信号出力端子に各信号入
力端子がそれぞれ接続され、第９の中速フリップフロッ
プの正相信号出力端子に各クロック入力端子がいずれも
接続されている第１６ないし第１９の中速フリップフロ
ップと、よりなり、第１２ないし第１９の中速フリップ
フロップの各正相信号出力端子がパラレル信号出力端子
にそれぞれ接続されている。
ル変換回路は、差動信号入力端子と差動クロック入力端
子とが、シリアルパラレル変換回路の差動データ入力端
子と差動クロック入力端子とにそれぞれ正相接続された
第１の高速フリップフロップと、差動信号入力端子と差
動クロック入力端子とが、差動信号出力端子とシリアル
パラレル変換回路の差動クロック入力端子とにそれぞれ
逆相接続された第２の高速フリップフロップよりなる２
分周回路と、第１ないし第４の４個の中速フリップフロ
ップと第５ないし第８の４個の中速フリップフロップと
よりそれぞれ４段縦続構成とされており、初段の中速フ
リップフロップの信号入力端子はいずれも第１の高速フ
リップフロップの正相信号出力端子に接続され、各段の
中速フリップフロップの正相信号出力端子は次段の中速
フリップフロップの信号入力端子に接続され、さらに、
第１ないし第４の中速フリップフロップのクロック入力
端子すべてと第５ないし第８の中速フリップフロップの
クロック入力端子すべてとが、第２の高速フリップフロ
ップの正相出力端子と逆相出力端子とに、それぞれ接続
されている２組のシフトレジスタと、第９および第１０
の中速フリップフロップよりなり、第９の中速フリップ
フロップの信号入力端子と正相信号出力端子とが、第１
０の中速フリップフロップの逆相信号出力端子と信号入
力端子とにそれぞれ接続され、また、第９および第１０
の中速フリップフロップのクロック入力端子がいずれも
第２の高速フリップフロップの正相信号出力端子に接続
されている４分周回路と、信号入力端子が第１０の中速
フリップフロップの逆相信号出力端子に接続され、クロ
ック入力端子が第２の高速フリップフロップの逆相信号
出力端子に接続された第１１の中速フリップフロップ
と、第１ないし第４の中速フリップフロップの正相信号
出力端子に各信号入力端子がそれぞれ接続され、第１１
の中速フリップフロップの正相信号出力端子に各クロッ
ク入力端子がいずれも接続されている第１２ないし第１
５の中速フリップフロップ、ならびに、第５ないし第８
の中速フリップフロップの正相信号出力端子に各信号入
力端子がそれぞれ接続され、第９の中速フリップフロッ
プの正相信号出力端子に各クロック入力端子がいずれも
接続されている第１６ないし第１９の中速フリップフロ
ップと、よりなり、第１２ないし第１９の中速フリップ
フロップの各正相信号出力端子がパラレル信号出力端子
にそれぞれ接続されている。
【００１０】これらのフリップフロップはいずれもＤフ
リップフロップの論理動作を行う。
リップフロップの論理動作を行う。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明のシリアルパラレル変換回路
の一実施例の回路構成図、図２および図３は併せて本実
施例の動作を説明するためのタイミングチャートであ
る。
の一実施例の回路構成図、図２および図３は併せて本実
施例の動作を説明するためのタイミングチャートであ
る。
【００１３】本実施例は、それぞれ２個と１９個の、図
４の従来例と同様の高速フリップフロップ（ＦＦ1 ）と
中速フリップフロップ（ＦＦ2 ）より構成されている。
４の従来例と同様の高速フリップフロップ（ＦＦ1 ）と
中速フリップフロップ（ＦＦ2 ）より構成されている。
【００１４】第１のＦＦ1 ３は、その差動信号入力端子
と差動クロック入力端子が、シリアルパラレル変換回路
の差動データ入力端子１および差動クロック入力端子２
にそれぞれ正相接続されている。第２のＦＦ1 ４は、そ
の差動信号入力端子と差動クロック入力端子が、差動信
号出力端子および差動クロック入力端子２にそれぞれ逆
相接続されており、公知の２分周回路を構成している。
第１ないし第４のＦＦ 2 １３〜１６と第５ないし第８の
ＦＦ2 １７〜２０はそれぞれに縦続接続されて２組の４
ビットシフトレジスタを構成しており、初段の第１およ
び第５のＦＦ2１３，１７の信号入力端子は第１のＦＦ1
３の正相信号出力端子に接続され、各段のＦＦ2 の正
相信号出力端子は次段のＦＦ2 の信号入力端子にそれぞ
れ接続され、さらに、第１ないし第４のＦＦ2 １３〜１
６のクロック入力端子すべてと第５ないし第８のＦＦ2
１７〜２０のクロック入力端子すべては、第２のＦＦ1
４の正相信号出力端子と逆相信号出力端子にそれぞれ接
続されている。第９のＦＦ 2 ２１と第１０のＦＦ2 ２２
は上述した従来例と同様の４分周回路で、それらのクロ
ック入力端子は第２のＦＦ1 ４の正相信号出力端子に接
続されている。第１１のＦＦ2 ２３はその信号入力端子
が第１０のＦＦ2 の逆相信号出力端子に接続され、クロ
ック入力端子が第２のＦＦ1 の逆相信号出力端子に接続
されている。第１２ないし第１５のＦＦ2 ２４〜２７
は、それらの信号入力端子が第１ないし第４のＦＦ2 １
３〜１６のシフトレジスタの各段の信号出力端子にそれ
ぞれ接続され、またクロック入力端子が第１１のＦＦ2
の正相信号出力端子に接続されている。第１６ないし第
１９のＦＦ2 ２８〜３１は、それらの信号入力端子が第
５ないし第８のＦＦ2 １７〜２０のシフトレジスタの各
段の信号出力端子にそれぞれ接続され、またクロック入
力端子が第９のＦＦ2 の正相信号出力端子（４分周回路
の出力端子）にそれぞれ接続されている。第１５，第１
９，第１４，第１８，第１３，第１７，第１２および第
１６のＦＦ2 の各正相信号出力端子は、シリアルパラレ
ル変換回路の出力端子３２，３３，３４，３５，３６，
３７，３８および３９にそれぞれ接続される。
と差動クロック入力端子が、シリアルパラレル変換回路
の差動データ入力端子１および差動クロック入力端子２
にそれぞれ正相接続されている。第２のＦＦ1 ４は、そ
の差動信号入力端子と差動クロック入力端子が、差動信
号出力端子および差動クロック入力端子２にそれぞれ逆
相接続されており、公知の２分周回路を構成している。
第１ないし第４のＦＦ 2 １３〜１６と第５ないし第８の
ＦＦ2 １７〜２０はそれぞれに縦続接続されて２組の４
ビットシフトレジスタを構成しており、初段の第１およ
び第５のＦＦ2１３，１７の信号入力端子は第１のＦＦ1
３の正相信号出力端子に接続され、各段のＦＦ2 の正
相信号出力端子は次段のＦＦ2 の信号入力端子にそれぞ
れ接続され、さらに、第１ないし第４のＦＦ2 １３〜１
６のクロック入力端子すべてと第５ないし第８のＦＦ2
１７〜２０のクロック入力端子すべては、第２のＦＦ1
４の正相信号出力端子と逆相信号出力端子にそれぞれ接
続されている。第９のＦＦ 2 ２１と第１０のＦＦ2 ２２
は上述した従来例と同様の４分周回路で、それらのクロ
ック入力端子は第２のＦＦ1 ４の正相信号出力端子に接
続されている。第１１のＦＦ2 ２３はその信号入力端子
が第１０のＦＦ2 の逆相信号出力端子に接続され、クロ
ック入力端子が第２のＦＦ1 の逆相信号出力端子に接続
されている。第１２ないし第１５のＦＦ2 ２４〜２７
は、それらの信号入力端子が第１ないし第４のＦＦ2 １
３〜１６のシフトレジスタの各段の信号出力端子にそれ
ぞれ接続され、またクロック入力端子が第１１のＦＦ2
の正相信号出力端子に接続されている。第１６ないし第
１９のＦＦ2 ２８〜３１は、それらの信号入力端子が第
５ないし第８のＦＦ2 １７〜２０のシフトレジスタの各
段の信号出力端子にそれぞれ接続され、またクロック入
力端子が第９のＦＦ2 の正相信号出力端子（４分周回路
の出力端子）にそれぞれ接続されている。第１５，第１
９，第１４，第１８，第１３，第１７，第１２および第
１６のＦＦ2 の各正相信号出力端子は、シリアルパラレ
ル変換回路の出力端子３２，３３，３４，３５，３６，
３７，３８および３９にそれぞれ接続される。
【００１５】次に、本実施例の動作を図面を参照して説
明する。
明する。
【００１６】図２に示すように、差動データ入力端子１
から入力された高速の８ビットシリアル信号Ｄ1 nないし
Ｄ8 n（ｎは８ビット単位のデータの入力順を示す）は、
第１のＦＦ1 ３の差動信号入力端子に入力し、第１のＦ
Ｆ1 ３はこれらの信号を差動クロック入力端子２から入
力された高速の差動クロックでリタイミングし整形した
後、正相信号出力端子より次段の２組のシフトレジスタ
に逐次入力させる。図２は各シフトレジスタ内で各ビッ
ト信号が２分周回路の第２のＦＦ1 から入力する差動ク
ロックのタイミングにしたがって各ＦＦ2 １３〜１６お
よび１７〜２０内を移行してゆく状況を示している。第
９のＦＦ2 ２１は第２のＦＦ1 ４の正相信号出力端子か
ら正相２分周信号を入力し、第１０のＦＦ2 ２２ととも
にこの信号をさらに４分周して生成した８分周クロック
を第１６ないし第１９のＦＦ2 ２８〜３１の各クロック
端子に入力させる。一方、第１１のＦＦ2 ２３は第１０
のＦＦ2 ２２から入力した逆相出力信号を、第２のＦＦ
1 ４からクロック端子に入力した逆相出力信号のクロッ
クにしたがい読み出して、第１２ないし第１５のＦＦ2
２４〜２７の各クロック端子にそれぞれ入力させる。し
たがって図３に示すように、出力端子３２，３４，３
６，３８から出力されるデータに対して出力端子３３，
３５，３７，３９から出力されるデータは２分周クロッ
クの半周期分だけ遅れて出力され、時刻ｔ2 から時刻ｔ
3 までの期間中に所望の８ビットパラレル信号を取り出
すことができる。
から入力された高速の８ビットシリアル信号Ｄ1 nないし
Ｄ8 n（ｎは８ビット単位のデータの入力順を示す）は、
第１のＦＦ1 ３の差動信号入力端子に入力し、第１のＦ
Ｆ1 ３はこれらの信号を差動クロック入力端子２から入
力された高速の差動クロックでリタイミングし整形した
後、正相信号出力端子より次段の２組のシフトレジスタ
に逐次入力させる。図２は各シフトレジスタ内で各ビッ
ト信号が２分周回路の第２のＦＦ1 から入力する差動ク
ロックのタイミングにしたがって各ＦＦ2 １３〜１６お
よび１７〜２０内を移行してゆく状況を示している。第
９のＦＦ2 ２１は第２のＦＦ1 ４の正相信号出力端子か
ら正相２分周信号を入力し、第１０のＦＦ2 ２２ととも
にこの信号をさらに４分周して生成した８分周クロック
を第１６ないし第１９のＦＦ2 ２８〜３１の各クロック
端子に入力させる。一方、第１１のＦＦ2 ２３は第１０
のＦＦ2 ２２から入力した逆相出力信号を、第２のＦＦ
1 ４からクロック端子に入力した逆相出力信号のクロッ
クにしたがい読み出して、第１２ないし第１５のＦＦ2
２４〜２７の各クロック端子にそれぞれ入力させる。し
たがって図３に示すように、出力端子３２，３４，３
６，３８から出力されるデータに対して出力端子３３，
３５，３７，３９から出力されるデータは２分周クロッ
クの半周期分だけ遅れて出力され、時刻ｔ2 から時刻ｔ
3 までの期間中に所望の８ビットパラレル信号を取り出
すことができる。
【００１７】
【発明の効果】以上説明したように本発明は、回路構成
の工夫により高速高電力消費のフリップフロップの使用
個数を削減して中速低電力消費のフリップフロップで代
替することにより、高速低電力消費のシリアルパラレル
変換回路を実現することを可能としたもので、したがっ
て他の大規模な論理回路と１チップ化しても回路全体の
消費電力を抑制することができるという効果がある。
の工夫により高速高電力消費のフリップフロップの使用
個数を削減して中速低電力消費のフリップフロップで代
替することにより、高速低電力消費のシリアルパラレル
変換回路を実現することを可能としたもので、したがっ
て他の大規模な論理回路と１チップ化しても回路全体の
消費電力を抑制することができるという効果がある。
【図１】本発明のシリアルパラレル変換回路の一実施例
の回路構成図である。
の回路構成図である。
【図２】図１の実施例の動作を示すタイミングチャート
である。
である。
【図３】図２に接続して、図１の実施例の動作を示すタ
イミング図である。
イミング図である。
【図４】シリアルパラレル変換回路の従来例の回路構成
図である。
図である。
【図５】図４の従来例の動作を示すタイミングチャート
である。
である。
【図６】図５に接続して、図４の従来例の動作を示すタ
イミングチャートである。
イミングチャートである。
１ 差動データ入力端子 ２ 差動クロック入力端子 ３ 第１のＦＦ1 ４ 第２のＦＦ1 ５ 第３のＦＦ1 ６ 第４のＦＦ1 ７ 第５のＦＦ1 ８ 第６のＦＦ1 ９ 第７のＦＦ1 １０ 第８のＦＦ1 １１ 第９のＦＦ1 １２ 第１０のＦＦ1 １３ 第１のＦＦ2 １４ 第２のＦＦ2 １５ 第３のＦＦ2 １６ 第４のＦＦ2 １７ 第５のＦＦ2 １８ 第６のＦＦ2 １９ 第７のＦＦ2 ２０ 第８のＦＦ2 ２１ 第９のＦＦ2 ２２ 第１０のＦＦ2 ２３ 第１１のＦＦ2 ２４ 第１２のＦＦ2 ２５ 第１３のＦＦ2 ２６ 第１４のＦＦ2 ２７ 第１５のＦＦ2 ２８ 第１６のＦＦ2 ２９ 第１７のＦＦ2 ３０ 第１８のＦＦ2 ３１ 第１９のＦＦ2 ３２〜３９ 出力端子
Claims (3)
- 【請求項１】 差動信号入力端子と差動クロック入力端
子が、シリアルパラレル変換回路の差動データ入力端子
および差動クロック入力端子にそれぞれ正相接続された
第１の高速フリップフロップと、 差動信号入力端子と差動クロック入力端子が、差動信号
出力端子とシリアルパラレル変換回路の前記差動クロッ
ク入力端子にそれぞれ逆相接続された第２の高速フリッ
プフロップよりなる２分周回路と、 第１ないし第４の４個の中速フリップフロップと第５な
いし第８の４個の中速フリップフロップとよりそれぞれ
４段縦続構成とされており、初段の中速フリップフロッ
プの信号入力端子はいずれも前記第１の高速フリップフ
ロップの正相信号出力端子に接続され、各段の中速フリ
ップフロップの正相信号出力端子は次段の中速フリップ
フロップの信号入力端子にそれぞれ接続され、さらに、
第１ないし第４の中速フリップフロップのクロック入力
端子すべてと第５ないし第８の中速フリップフロップの
クロック入力端子すべてが、第２の高速フリップフロッ
プの正相信号出力端子と逆相信号出力端子に、それぞれ
接続されている２組のシフトレジスタと、 第９および第１０の中速フリップフロップよりなり、第
９の中速フリップフロップの信号入力端子と正相信号出
力端子とが、第１０の中速フリップフロップの逆相信号
出力端子と信号入力端子とにそれぞれ接続され、また、
第９および第１０の中速フリップフロップのクロック入
力端子がいずれも第２の高速フリップフロップの正相信
号出力端子に接続されている４分周回路と、 信号入力端子が第１０の中速フリップフロップの逆相信
号出力端子に接続され、クロック入力端子が第２の高速
フリップフロップの逆相信号出力端子に接続された第１
１の中速フリップフロップと、 第１ないし第４の中速フリップフロップの正相信号出力
端子に各信号入力端子がそれぞれ接続され、第１１の中
速フリップフロップの正相信号出力端子に各クロック入
力端子がいずれも接続されている第１２ないし第１５の
中速フリップフロップ、ならびに、第５ないし第８の中
速フリップフロップの正相信号出力端子に各信号入力端
子がそれぞれ接続され、第９の中速フリップフロップの
正相信号出力端子に各クロック入力端子がいずれも接続
されている第１６ないし第１９の中速フリップフロップ
と、 よりなり、第１２ないし第１９の中速フリップフロップ
の各正相信号出力端子がパラレル信号出力端子にそれぞ
れ接続されているシリアルパラレル変換回路。 - 【請求項２】 前記高速フリップフロップはＮＭＯＳタ
イプのゲートとそのアクティブ負荷とを有し、Ｄフリッ
プフロップと同一の論理動作を行う請求項１記載のシリ
アルパラレル変換回路。 - 【請求項３】 前記中速フリップフロップはＤフリップ
フロップである請求項１記載のシリアルパラレル変換回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145050A JP2508588B2 (ja) | 1993-06-16 | 1993-06-16 | シリアルパラレル変換回路 |
| US08/260,820 US5561423A (en) | 1993-06-16 | 1994-06-16 | Serial to parallel conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145050A JP2508588B2 (ja) | 1993-06-16 | 1993-06-16 | シリアルパラレル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077437A JPH077437A (ja) | 1995-01-10 |
| JP2508588B2 true JP2508588B2 (ja) | 1996-06-19 |
Family
ID=15376229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5145050A Expired - Fee Related JP2508588B2 (ja) | 1993-06-16 | 1993-06-16 | シリアルパラレル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5561423A (ja) |
| JP (1) | JP2508588B2 (ja) |
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|---|---|---|---|---|
| US6825698B2 (en) * | 2001-08-29 | 2004-11-30 | Altera Corporation | Programmable high speed I/O interface |
| JPH09261079A (ja) * | 1996-03-25 | 1997-10-03 | Rohm Co Ltd | データ変換回路 |
| SE517770C2 (sv) | 1997-01-17 | 2002-07-16 | Ericsson Telefon Ab L M | Seriell-parallellomvandlare |
| US6097323A (en) | 1997-05-21 | 2000-08-01 | Fujitsu Limited | Serial/parallel converter using holding and latch flip-flops |
| JPH11122117A (ja) * | 1997-10-15 | 1999-04-30 | Sony Corp | シリアル・パラレル変換装置 |
| US20040113823A1 (en) * | 2002-12-13 | 2004-06-17 | Ren-Yuan Huang | Synchronization of parallel data streams from a serial source |
| US6747490B1 (en) * | 2002-12-23 | 2004-06-08 | Intel Corporation | Sampling pulse generation |
| US6762560B1 (en) | 2003-01-13 | 2004-07-13 | Nano Silicon Pte. Ltd. | High speed over-sampler application in a serial to parallel converter |
| TWI351181B (en) * | 2007-12-26 | 2011-10-21 | Altek Corp | Serial/parallel conversion apparatus and method thereof |
| US8217814B1 (en) | 2010-12-17 | 2012-07-10 | Mosys, Inc. | Low power serial to parallel converter |
Family Cites Families (2)
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|---|---|---|---|---|
| JP2816223B2 (ja) * | 1990-03-02 | 1998-10-27 | 株式会社日立製作所 | セル同期回路 |
| JPH04141896A (ja) * | 1990-10-02 | 1992-05-15 | Nec Corp | シリアル・パラレル変換回路 |
-
1993
- 1993-06-16 JP JP5145050A patent/JP2508588B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-16 US US08/260,820 patent/US5561423A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5561423A (en) | 1996-10-01 |
| JPH077437A (ja) | 1995-01-10 |
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