JPS6240824A - 同期型バイナリカウンタ - Google Patents
同期型バイナリカウンタInfo
- Publication number
- JPS6240824A JPS6240824A JP60181397A JP18139785A JPS6240824A JP S6240824 A JPS6240824 A JP S6240824A JP 60181397 A JP60181397 A JP 60181397A JP 18139785 A JP18139785 A JP 18139785A JP S6240824 A JPS6240824 A JP S6240824A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- input
- bit
- stages
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
- Error Detection And Correction (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本゛発明は、たとえばビデオ信号処理などに用いられ、
る高速デジタル信号処理用の大規模集積回路に形成され
る同期型バイナリカウンタに関する。
る高速デジタル信号処理用の大規模集積回路に形成され
る同期型バイナリカウンタに関する。
従来の同期型バイナリカウンタは、第３図に示すように
各ビット段がＪＫ型アフリグフロッ″７”ＦＦ、−ｗＦ
Ｆ６によ〕構成され、各段のＪＫ入力端にはそれより低
位ビット段の全ての７リツプ７０、ｆの正転出力Ｑの論
理積が入力し、各段のクロ、／入力端φには共通にクロ
ックΔ／ｌ／、ｌ。
各ビット段がＪＫ型アフリグフロッ″７”ＦＦ、−ｗＦ
Ｆ６によ〕構成され、各段のＪＫ入力端にはそれより低
位ビット段の全ての７リツプ７０、ｆの正転出力Ｑの論
理積が入力し、各段のクロ、／入力端φには共通にクロ
ックΔ／ｌ／、ｌ。
ＣＫが入力する。桓し、初段のＪＫ入力端には固定レベ
ルが入力し、二段目のＪＫ入力端には一つ− 初段の正転出力Ｑが入力している。なお、三段目以降の
ＪＫ大入力して低位ビットの複数段の正転出力Ｑ全ての
論理積をとるために、複数段の正転出力Ｑが直接に入力
する論理積回路３１〜３４を用いている。なお、Ｑｌ−
Ｑ６はカウンタ出力である。
ルが入力し、二段目のＪＫ入力端には一つ− 初段の正転出力Ｑが入力している。なお、三段目以降の
ＪＫ大入力して低位ビットの複数段の正転出力Ｑ全ての
論理積をとるために、複数段の正転出力Ｑが直接に入力
する論理積回路３１〜３４を用いている。なお、Ｑｌ−
Ｑ６はカウンタ出力である。
上記従来の同期型バイナリカウンタにおいては、論理積
回路３１〜３４は１ビツト上位段に進む毎に入力数が１
つづつ増え、上位段に進むにつれてより多くの入力配線
を必要とするので、集積回路化に際して上記入力配線の
領域が大きくカシ、チ、′ｆサイズの増大、コストの増
加をまねくという問題があった。
回路３１〜３４は１ビツト上位段に進む毎に入力数が１
つづつ増え、上位段に進むにつれてより多くの入力配線
を必要とするので、集積回路化に際して上記入力配線の
領域が大きくカシ、チ、′ｆサイズの増大、コストの増
加をまねくという問題があった。
そこで、第４図に示すように三段目以降のＪＫ大入力し
て、それぞれ１ビット下位段のＪＫ大入力正転出力Ｑと
を直接に論理積回路４１〜４４に入力して論理積をとる
ことによって、論理積回路４１〜４４の入力配線領域を
極力小さくする構成が考えられる。しかし、このような
構成では、最下位段の７リツプフロツプＦＦＩのＪＫ入
力端に伝搬されるまでに論理積回路４１〜４４の全ての
ｒ−）を通過する必要があり、カウンタの動作速度が遅
くなってしまうという問題がある。
て、それぞれ１ビット下位段のＪＫ大入力正転出力Ｑと
を直接に論理積回路４１〜４４に入力して論理積をとる
ことによって、論理積回路４１〜４４の入力配線領域を
極力小さくする構成が考えられる。しかし、このような
構成では、最下位段の７リツプフロツプＦＦＩのＪＫ入
力端に伝搬されるまでに論理積回路４１〜４４の全ての
ｒ−）を通過する必要があり、カウンタの動作速度が遅
くなってしまうという問題がある。
本発明は上記の事情に鑑みてなされたもので、動作速度
の低下を殆んど伴なうことなく、各段ＪＫ入力生成用論
理回路の入力配線領域を極力少なくすることが可能な同
期型バイナリカウンタを提供するものである。
の低下を殆んど伴なうことなく、各段ＪＫ入力生成用論
理回路の入力配線領域を極力少なくすることが可能な同
期型バイナリカウンタを提供するものである。
即ち、本発明は、（Ｌ＋ｍ ）個のビット段それぞれに
ＪＫＫフリ、ｆフロ、プを用い、それぞれのクロ、り入
力端子に共通に与えられるクロックパルスに同期してカ
ウント動作を行なう同期型バイナリカウンタにおいて、
下位側の２個のビット段における二段目以降の各段のＪ
Ｋ入力端子にはそれ自身より低位ビット段の正転出力全
ての論理積をとった出力が入力し、上位側のｍ個のビッ
ト段における初段のＪＫ入力端子には１ビット低位段の
正転出力と前記下位側の２個のビット段における初段乃
至（ｌ−１）段目の正転出力全てとの論理積をとった出
力が入力し、前記上位側のｍ個のビット段における二段
目以降の各段のＪＫ入力端子には２ビット以上低位の各
段の正転出力について論理積をとった出力と１ビット低
位段の正転出力との論理積をとシ、さらにこの論理積出
力と前記下位側の６個のビット段における初段乃至（ｌ
−１）段目の正転出力全てとの論理積をとった出力とが
入力するように回路構成されてなることを特徴とするも
のである。
ＪＫＫフリ、ｆフロ、プを用い、それぞれのクロ、り入
力端子に共通に与えられるクロックパルスに同期してカ
ウント動作を行なう同期型バイナリカウンタにおいて、
下位側の２個のビット段における二段目以降の各段のＪ
Ｋ入力端子にはそれ自身より低位ビット段の正転出力全
ての論理積をとった出力が入力し、上位側のｍ個のビッ
ト段における初段のＪＫ入力端子には１ビット低位段の
正転出力と前記下位側の２個のビット段における初段乃
至（ｌ−１）段目の正転出力全てとの論理積をとった出
力が入力し、前記上位側のｍ個のビット段における二段
目以降の各段のＪＫ入力端子には２ビット以上低位の各
段の正転出力について論理積をとった出力と１ビット低
位段の正転出力との論理積をとシ、さらにこの論理積出
力と前記下位側の６個のビット段における初段乃至（ｌ
−１）段目の正転出力全てとの論理積をとった出力とが
入力するように回路構成されてなることを特徴とするも
のである。
このように上位側の各ビット段では、ＪＫ入力端子の入
力を作るための論理回路に各段よシ低位ピ、ト段の正転
出力全てを導く必要がなくなシ、それに伴って配線数が
減少する。また、上記各ビット段の論理回路の一部で２
ビット以上低位段の各段の正転出力の論理積をとるが、
これによる動作遅れはカウンタ全段の信号伝搬抽く■ 時間に比して殆んど無視可能である。
力を作るための論理回路に各段よシ低位ピ、ト段の正転
出力全てを導く必要がなくなシ、それに伴って配線数が
減少する。また、上記各ビット段の論理回路の一部で２
ビット以上低位段の各段の正転出力の論理積をとるが、
これによる動作遅れはカウンタ全段の信号伝搬抽く■ 時間に比して殆んど無視可能である。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図において、ＦＦ１〜ＦＦｓはそれぞれＪＫ型ラフ
リップフロゾであってそれぞれのクロック入力端φには
共通にクロ、り７卆ルスＣＫが与えられており、これら
は８ビット段の同期型バイナリカウンタを形成するよう
に回路接続されている。即ち、下位側のｔビット段（本
例では４ピ、ト段）のうち、初段のＪＫ入力端子には固
定レベルが与えられ、二段目のＪＫ入力端子には初段の
正転出力Ｑｌが入力し、三段目乃至四段目のＪＫ入力端
子にはそれぞれ対応してそれ自身より低位ビット段の正
転出力Ｑ Ｉ Ｉ Ｑ ＊、＊・・・の全てを入力と
する論理積回路１〜２の出力が入力している。ま九、上
位側のｍビット段（本例では４ビット段）のＪＫ入力端
子には、それぞれ下位側の１〜（ｌ−１）段目の全ての
正転出力Ｑ＞＝Ｑｓ と二人力論理積回路４１〜６１の
うちの対応する１つの回路の出力とが入いるのでのと、
ＤＱ４を入力するだけとなる。この場合、多入力論理積
回路４１〜６雪にそれぞ路４にの二人力として１ビット
低位段および２ビット低位段の各正転出力Ｑ５ 、Ｑ
４が導かれ、三段目以降の二人力ノア回路５１〜６１の
二人力としては１ビット低位段の正転出力および１ピ、
ト低位段の二人力論理積回路４１〜５１の出力（換言す
れば２ビットリ上低位の各段の正転出力の論理積出力）
が導かれている。
リップフロゾであってそれぞれのクロック入力端φには
共通にクロ、り７卆ルスＣＫが与えられており、これら
は８ビット段の同期型バイナリカウンタを形成するよう
に回路接続されている。即ち、下位側のｔビット段（本
例では４ピ、ト段）のうち、初段のＪＫ入力端子には固
定レベルが与えられ、二段目のＪＫ入力端子には初段の
正転出力Ｑｌが入力し、三段目乃至四段目のＪＫ入力端
子にはそれぞれ対応してそれ自身より低位ビット段の正
転出力Ｑ Ｉ Ｉ Ｑ ＊、＊・・・の全てを入力と
する論理積回路１〜２の出力が入力している。ま九、上
位側のｍビット段（本例では４ビット段）のＪＫ入力端
子には、それぞれ下位側の１〜（ｌ−１）段目の全ての
正転出力Ｑ＞＝Ｑｓ と二人力論理積回路４１〜６１の
うちの対応する１つの回路の出力とが入いるのでのと、
ＤＱ４を入力するだけとなる。この場合、多入力論理積
回路４１〜６雪にそれぞ路４にの二人力として１ビット
低位段および２ビット低位段の各正転出力Ｑ５ 、Ｑ
４が導かれ、三段目以降の二人力ノア回路５１〜６１の
二人力としては１ビット低位段の正転出力および１ピ、
ト低位段の二人力論理積回路４１〜５１の出力（換言す
れば２ビットリ上低位の各段の正転出力の論理積出力）
が導かれている。
上記同期型バイナリカウンタにおいては、下位側の４段
については第３図に示したカウンタと同様であり、上位
側の４段については多入力論理積回路３２〜６ｓそれぞ
れの入力の一部を第４図に示したカウンタと同様に生成
した点を除いて第３図に示したカウンタと同様であシ、
８段全体がクロック１４に、ｉｔ、に同期して所要ノパ
イナリカウンタ動作を行なうことになる。この場合、下
位側の４段は第３図に示したカウンタと同様に高速動作
が可能であシ、しかも論理積回路４３〜６１の入力配線
数は少ない。また、上位側の各段もそれ自身より低位段
の２ビットの正転出力あるいは二人力論理積回路４１〜
り、Ｑ出力を多入力論理積回路４３〜６．の入力として
いるので、その入力配線数は第３図に示したカウンタよ
シ少なくなり、その動作速度は第３図に示したカウンタ
よシ若干遅くなるが、カウンタ全体について見ればその
遅れは殆んど無視できる。
については第３図に示したカウンタと同様であり、上位
側の４段については多入力論理積回路３２〜６ｓそれぞ
れの入力の一部を第４図に示したカウンタと同様に生成
した点を除いて第３図に示したカウンタと同様であシ、
８段全体がクロック１４に、ｉｔ、に同期して所要ノパ
イナリカウンタ動作を行なうことになる。この場合、下
位側の４段は第３図に示したカウンタと同様に高速動作
が可能であシ、しかも論理積回路４３〜６１の入力配線
数は少ない。また、上位側の各段もそれ自身より低位段
の２ビットの正転出力あるいは二人力論理積回路４１〜
り、Ｑ出力を多入力論理積回路４３〜６．の入力として
いるので、その入力配線数は第３図に示したカウンタよ
シ少なくなり、その動作速度は第３図に示したカウンタ
よシ若干遅くなるが、カウンタ全体について見ればその
遅れは殆んど無視できる。
第２図は第１図の同期形バイナリカウンタの変形例を示
しており、ＦＦＩ〜ＦＦ、はＪＫ型アフリゾフロ、プで
あって、それぞれＪＫ入力端子（ＪＫ＝Ｏ・・・反転、
ＪＫ＝１・・・保持）、クロック入力端子φ、同期クリ
ア端子Ｓ、ダイレクトクリア端子り、正転出力Ｑ端子、
反転出力Ｑ端子を有し、同期クリア端子Ｓには同期クリ
ア信Ｋ ＳＣＬがインバー月１を介して入力し、ダイレ
クトクリア端子りにはダイレクトクリア信号ＤＣＬがイ
ンバータ１２を介して入力する。初段のＪπ入力として
固定レベルが入力し、その反転出力Ｑがバッファである
インバータ１３を介してそれよシ上位段で使用される゛
（インパータフアン７”ｙＡ １Ｂ、Ｉｓ、１７はＷが大きくなるため一部バッファを
通す）。二段目の７ｘ人カとして上記インバータ３の出
力がインバータ１４を介して入力し、その反転出力Ｑが
やはりバッファであるインバータ目を〜介してすれよシ
上門段で使用される。三段目のＪＫ大入力しては、それ
より下位段のインバータ１３．１５の各出力を入力とす
る二人カナンＦ回路１６の出力が入力し、その反転出力
４はやはりバッファであるインバータ１７により反転さ
れる。四段目のＪＫ大入力しては、それより下位段のイ
ンバータ１Ｂ、１５．１７の各出力を入力とする三入力
ナンド回路１８の出力が入力する。一方、三段目のＪＫ
大入力しては、四段目の正転出力Ｑ４′および初段、二
段目、三段目の各反転出力Ｑをそれぞれ反転させる前記
インバータ１３，１５゜１７の各出力を四人カナンド回
路２０によシナンド処理したものが入力する。六段目の
ＪＫ入２１の出力をインバータ２２により反転したのち
、前記インバータ１３．Ｉｓ、７Ｆの各出力と共に四人
カナンド回Ｖ４２３によシナンド処理したものが入力す
る。以下、同様な要領で七段目のＪＫ大入力、二人力ノ
ア回路２４および四人カナンド回路２５により生成し、
最終段のＪＫ大入力二人カナンド回路２６、インバータ
２′７、四人カナンド回路２８によシ生成する。
しており、ＦＦＩ〜ＦＦ、はＪＫ型アフリゾフロ、プで
あって、それぞれＪＫ入力端子（ＪＫ＝Ｏ・・・反転、
ＪＫ＝１・・・保持）、クロック入力端子φ、同期クリ
ア端子Ｓ、ダイレクトクリア端子り、正転出力Ｑ端子、
反転出力Ｑ端子を有し、同期クリア端子Ｓには同期クリ
ア信Ｋ ＳＣＬがインバー月１を介して入力し、ダイレ
クトクリア端子りにはダイレクトクリア信号ＤＣＬがイ
ンバータ１２を介して入力する。初段のＪπ入力として
固定レベルが入力し、その反転出力Ｑがバッファである
インバータ１３を介してそれよシ上位段で使用される゛
（インパータフアン７”ｙＡ １Ｂ、Ｉｓ、１７はＷが大きくなるため一部バッファを
通す）。二段目の７ｘ人カとして上記インバータ３の出
力がインバータ１４を介して入力し、その反転出力Ｑが
やはりバッファであるインバータ目を〜介してすれよシ
上門段で使用される。三段目のＪＫ大入力しては、それ
より下位段のインバータ１３．１５の各出力を入力とす
る二人カナンＦ回路１６の出力が入力し、その反転出力
４はやはりバッファであるインバータ１７により反転さ
れる。四段目のＪＫ大入力しては、それより下位段のイ
ンバータ１Ｂ、１５．１７の各出力を入力とする三入力
ナンド回路１８の出力が入力する。一方、三段目のＪＫ
大入力しては、四段目の正転出力Ｑ４′および初段、二
段目、三段目の各反転出力Ｑをそれぞれ反転させる前記
インバータ１３，１５゜１７の各出力を四人カナンド回
路２０によシナンド処理したものが入力する。六段目の
ＪＫ入２１の出力をインバータ２２により反転したのち
、前記インバータ１３．Ｉｓ、７Ｆの各出力と共に四人
カナンド回Ｖ４２３によシナンド処理したものが入力す
る。以下、同様な要領で七段目のＪＫ大入力、二人力ノ
ア回路２４および四人カナンド回路２５により生成し、
最終段のＪＫ大入力二人カナンド回路２６、インバータ
２′７、四人カナンド回路２８によシ生成する。
このよう々構成によシ、同期型のバイナリカウント動作
が可能にかり、各段の反転出力ｉをバッファであるイン
バータ２９１〜２９８により反転してカウンタ出力Ｑ１
〜Ｑ８を得ることが可能になる。上記構成においても、
上位側の各段のＪＫ大入力生成するための論理回路の入
力−１１’に 配線が少なくなっており、しかもこれに伴なう動作速度
の遅れは僅かである。
が可能にかり、各段の反転出力ｉをバッファであるイン
バータ２９１〜２９８により反転してカウンタ出力Ｑ１
〜Ｑ８を得ることが可能になる。上記構成においても、
上位側の各段のＪＫ大入力生成するための論理回路の入
力−１１’に 配線が少なくなっており、しかもこれに伴なう動作速度
の遅れは僅かである。
上述したように本発明の同期型バイナリカウンタは、動
作速度の低下を殆んど伴なうことなく、各段ＪＫ入力生
成用論理回路の入力配線領域を極力少なくすることが可
能であり、高速デジタル信号処理用の集積回路に形成す
る場合に好適である。
作速度の低下を殆んど伴なうことなく、各段ＪＫ入力生
成用論理回路の入力配線領域を極力少なくすることが可
能であり、高速デジタル信号処理用の集積回路に形成す
る場合に好適である。
第１図は本発明の同期型バイナリカウンタの一実施例を
示す回路図、第２図は第１図のカウンタの変形例を示す
回路図、第３図および第４図はそれぞれ従来の同期型バ
イナリカウンタを示す回路図である。 ＦＦ、〜ＦＦ、・・・ＪＫ型ラフリップフロップＩ・２
＃３１〜６１．３□〜６２・・・論理積回路、１３．１
４，１５，１７，２２．２７・・・インバータ、１６．
１Ｂ、２０．２１．２５．２６゜２８・・・ナンド回路
、２４・・・ノア回路。
示す回路図、第２図は第１図のカウンタの変形例を示す
回路図、第３図および第４図はそれぞれ従来の同期型バ
イナリカウンタを示す回路図である。 ＦＦ、〜ＦＦ、・・・ＪＫ型ラフリップフロップＩ・２
＃３１〜６１．３□〜６２・・・論理積回路、１３．１
４，１５，１７，２２．２７・・・インバータ、１６．
１Ｂ、２０．２１．２５．２６゜２８・・・ナンド回路
、２４・・・ノア回路。
Claims (1)
- （ｌ＋ｍ）個のビット段それぞれにＪＫ型フリップフロ
ップを用い、それぞれのクロック入力端子に共通に与え
られるクロックパルスに同期してカウント動作を行なう
同期型バイナリカウンタにおいて、下位側のｌ個のビッ
ト段における二段目以降の各段のＪＫ入力端子にはそれ
自身より低位ビット段の正転出力全ての論理積をとった
出力が入力し、上位側のｍ個のビット段における初段の
ＪＫ入力端子には１ビット低位段の正転出力と前記下位
側のｌ個のビット段における初段乃至（ｌ−１）段目の
正転出力全てとの論理積をとった出力が入力し、前記上
位側のｍ側のビット段における二段目以降の各段のＪＫ
入力端子には２ビット以上低位の各段の正転出力につい
て論理積をとった出力と１ビット低位段の正転出力との
論理積をとり、さらにこの論理積出力と前記下位側のｌ
個のビット段における初段乃至（ｌ−１）段目の正転出
力全てとの論理積をとった出力とが入力するように回路
構成されてなることを特徴とする同期型バイナリカウン
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181397A JPS6240824A (ja) | 1985-08-19 | 1985-08-19 | 同期型バイナリカウンタ |
| US06/894,210 US4679216A (en) | 1985-08-19 | 1986-08-07 | Synchronous binary counter |
| EP86111290A EP0212589A3 (en) | 1985-08-19 | 1986-08-14 | Synchronous binary counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181397A JPS6240824A (ja) | 1985-08-19 | 1985-08-19 | 同期型バイナリカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6240824A true JPS6240824A (ja) | 1987-02-21 |
| JPH03811B2 JPH03811B2 (ja) | 1991-01-09 |
Family
ID=16100027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181397A Granted JPS6240824A (ja) | 1985-08-19 | 1985-08-19 | 同期型バイナリカウンタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4679216A (ja) |
| EP (1) | EP0212589A3 (ja) |
| JP (1) | JPS6240824A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800860A (nl) * | 1988-04-05 | 1989-11-01 | Philips Nv | Logisch netwerk met overdrachtssignaalbesturing. |
| US4924484A (en) * | 1988-10-27 | 1990-05-08 | International Business Machines Corp. | High speed digital counter |
| EP0674391B1 (en) * | 1990-05-09 | 2001-10-17 | Matsushita Electric Industrial Co., Ltd. | Counter circuit |
| US5237597A (en) * | 1992-03-20 | 1993-08-17 | Vlsi Technology, Inc. | Binary counter compiler with balanced carry propagation |
| KR950015184B1 (ko) * | 1993-11-08 | 1995-12-23 | 삼성전자주식회사 | 동기식 이진카운터 |
| JP3489178B2 (ja) * | 1994-03-16 | 2004-01-19 | 株式会社デンソー | 同期式カウンタ |
| KR0135488B1 (ko) * | 1994-05-26 | 1998-06-15 | 김광호 | 동기카운터 및 그 캐리전파방법 |
| CN1321500C (zh) * | 2004-04-14 | 2007-06-13 | 武汉大学 | 一种高速同步计数器 |
| US7145978B2 (en) * | 2004-11-17 | 2006-12-05 | Lewis James M | High speed binary counter |
| US8576979B2 (en) * | 2011-10-11 | 2013-11-05 | Omnivision Technologies, Inc. | Arithmetic counter circuit, configuration and application for high performance CMOS image sensors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE323715B (ja) * | 1964-05-21 | 1970-05-11 | Philips Svenska Ab | |
| US3517318A (en) * | 1967-07-24 | 1970-06-23 | Nasa | Synchronous counter |
| FR2166483A5 (ja) * | 1971-12-27 | 1973-08-17 | Burroughs Corp | |
| US4334194A (en) * | 1978-12-26 | 1982-06-08 | The United States Of America As Represented By The Secretary Of The Army | Pulse train generator of predetermined pulse rate using feedback shift register |
-
1985
- 1985-08-19 JP JP60181397A patent/JPS6240824A/ja active Granted
-
1986
- 1986-08-07 US US06/894,210 patent/US4679216A/en not_active Expired - Lifetime
- 1986-08-14 EP EP86111290A patent/EP0212589A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US4679216A (en) | 1987-07-07 |
| EP0212589A2 (en) | 1987-03-04 |
| JPH03811B2 (ja) | 1991-01-09 |
| EP0212589A3 (en) | 1988-09-28 |
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