JP2002009629A - パラレルシリアル変換回路 - Google Patents
パラレルシリアル変換回路Info
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- JP2002009629A JP2002009629A JP2000190076A JP2000190076A JP2002009629A JP 2002009629 A JP2002009629 A JP 2002009629A JP 2000190076 A JP2000190076 A JP 2000190076A JP 2000190076 A JP2000190076 A JP 2000190076A JP 2002009629 A JP2002009629 A JP 2002009629A
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Abstract
(57)【要約】
【課題】パラレルシリアル変換回路においてシリアル数
を大きくしていくと、フリップフロップ回路の数、ＨＣ
ＬＫラインが増加するためクロックスキューが発生す
る。また、カウンタデコード回路の論理が複雑化し、出
力ファンアウトが大きくなるため、パラレルデータのラ
ッチイネーブルパルスのパス遅延が増大しクロック速度
が高い場合にクリティカルパスを形成するおそれがあ
る。 【解決手段】例えば１／２パラレルシリアル変換回路を
変換ユニットとして、これをツリー状に多段接続して、
１／２n パラレルシリアル変換回路（ｎは２以上の整
数）を構成する。この回路ではシリアル数が増加しても
クロックスキューを抑え、クリティカルパスの形成を防
ぐことができる。
を大きくしていくと、フリップフロップ回路の数、ＨＣ
ＬＫラインが増加するためクロックスキューが発生す
る。また、カウンタデコード回路の論理が複雑化し、出
力ファンアウトが大きくなるため、パラレルデータのラ
ッチイネーブルパルスのパス遅延が増大しクロック速度
が高い場合にクリティカルパスを形成するおそれがあ
る。 【解決手段】例えば１／２パラレルシリアル変換回路を
変換ユニットとして、これをツリー状に多段接続して、
１／２n パラレルシリアル変換回路（ｎは２以上の整
数）を構成する。この回路ではシリアル数が増加しても
クロックスキューを抑え、クリティカルパスの形成を防
ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明はパラレルシリアル変
換回路に関し、特にクリティカルパス、クロックスキュ
ーの発生を抑えることのできるパラレルシリアル変換回
路に関する。
換回路に関し、特にクリティカルパス、クロックスキュ
ーの発生を抑えることのできるパラレルシリアル変換回
路に関する。
【０００２】
【従来の技術】図５は従来のパラレルシリアル変換回路
の例を示す。パラレルデータを入力しＬクロック（ＬＣ
ＬＫ）に乗せかえるリタイミング用フリップフロップ回
路（ＦＦＡ１〜ＦＦＡ４）１０と、Ｈクロック（ＨＣＬ
Ｋ）入力からラッチイネーブルパルスを生成する４分周
カウンタ１１及びカウンターデコーダ１２と、パラレル
データ取り込み用セレクタ１３と、シリアル変換用フリ
ップフロップ回路（ＦＦＢ１〜ＦＦＢ４）１４を備えて
いる。
の例を示す。パラレルデータを入力しＬクロック（ＬＣ
ＬＫ）に乗せかえるリタイミング用フリップフロップ回
路（ＦＦＡ１〜ＦＦＡ４）１０と、Ｈクロック（ＨＣＬ
Ｋ）入力からラッチイネーブルパルスを生成する４分周
カウンタ１１及びカウンターデコーダ１２と、パラレル
データ取り込み用セレクタ１３と、シリアル変換用フリ
ップフロップ回路（ＦＦＢ１〜ＦＦＢ４）１４を備えて
いる。
【０００３】この回路の動作を図６に示す。リタイミン
グ用フリップフロップ回路１０にてパラレルデータＰＤ
ＩＮ１からＰＤＩＮ４（Ａ〜Ｄ）をＬＣＬＫでラッチす
る。パラレルデータ取り込み用セレクタ１３は、カウン
タデコード出力（ラッチイネーブル信号）が「１」のタ
イミングでリタイミング用フリップフロップ回路１０を
選択し、「０」のタイミングでシリアル変換用フリップ
フロップ回路１４を選択する。選択の結果は、ＳＯＵＴ
として出力される。４分周カウンタ１１は入力するＨＣ
ＬＫの立ち上がりでカウントアップしカウンタデコード
回路へ渡す。
グ用フリップフロップ回路１０にてパラレルデータＰＤ
ＩＮ１からＰＤＩＮ４（Ａ〜Ｄ）をＬＣＬＫでラッチす
る。パラレルデータ取り込み用セレクタ１３は、カウン
タデコード出力（ラッチイネーブル信号）が「１」のタ
イミングでリタイミング用フリップフロップ回路１０を
選択し、「０」のタイミングでシリアル変換用フリップ
フロップ回路１４を選択する。選択の結果は、ＳＯＵＴ
として出力される。４分周カウンタ１１は入力するＨＣ
ＬＫの立ち上がりでカウントアップしカウンタデコード
回路へ渡す。
【０００４】
【発明が解決しようとする課題】このような、従来のパ
ラレルシリアル変換回路では、シリアル数が大きくなる
と使用するフリップフロップ回路の数、ＨＣＬＫライン
等が増加する。従ってフリップフロップ回路間にクロッ
クスキューが生じ、ホールドタイムの保証が困難になり
レーシングが発生する。
ラレルシリアル変換回路では、シリアル数が大きくなる
と使用するフリップフロップ回路の数、ＨＣＬＫライン
等が増加する。従ってフリップフロップ回路間にクロッ
クスキューが生じ、ホールドタイムの保証が困難になり
レーシングが発生する。
【０００５】また、シリアル数の増加により、カウンタ
デコード回路の論理が複雑化し、出力ファンアウト（駆
動可能負荷容量）が大きくなる。このためパラレルデー
タのラッチイネーブルパルスのパス遅延が増大し、クロ
ック速度が高い場合にクリティカルパスとなる危険があ
る。
デコード回路の論理が複雑化し、出力ファンアウト（駆
動可能負荷容量）が大きくなる。このためパラレルデー
タのラッチイネーブルパルスのパス遅延が増大し、クロ
ック速度が高い場合にクリティカルパスとなる危険があ
る。
【０００６】本発明は、このような問題を解決し、シリ
アル数が増加してもクロックスキューを低減できクロッ
ク速度が高い場合でもクリティカルパスの形成を防止で
きるパラレルシリアル変換回路を提供することを目的と
する。
アル数が増加してもクロックスキューを低減できクロッ
ク速度が高い場合でもクリティカルパスの形成を防止で
きるパラレルシリアル変換回路を提供することを目的と
する。
【０００７】
【課題を解決するための手段】上記課題を解決する本発
明のパラレルシリアル変換回路は、１／ｍパラレルシリ
アル変換回路（ｍは２以上の整数）を変換ユニットと
し、該変換ユニットを多段接続して１／ｍn パラレルシ
リアル変換回路（ｍ、ｎは２以上の整数）を構成してい
る。ここでは、クロックパルスが変換ユニットでｍ分周
され前段のｍ個の変換ユニットへそれぞれ出力され、ｍ
個の変換ユニットのそれぞれの出力がパラレルデータと
して次段の変換ユニットに入力する。変換ユニットは、
各入力パラレルデータと１／ｍ周波数クロックが入力す
るリタイミング用フリップフロップ回路と、クロック入
力から１／ｍ周波数のクロックを生成するフリップフロ
ップ回路と、パラレルデータを取り込むセレクタと、シ
リアル変換フリップフロップ回路を備える。
明のパラレルシリアル変換回路は、１／ｍパラレルシリ
アル変換回路（ｍは２以上の整数）を変換ユニットと
し、該変換ユニットを多段接続して１／ｍn パラレルシ
リアル変換回路（ｍ、ｎは２以上の整数）を構成してい
る。ここでは、クロックパルスが変換ユニットでｍ分周
され前段のｍ個の変換ユニットへそれぞれ出力され、ｍ
個の変換ユニットのそれぞれの出力がパラレルデータと
して次段の変換ユニットに入力する。変換ユニットは、
各入力パラレルデータと１／ｍ周波数クロックが入力す
るリタイミング用フリップフロップ回路と、クロック入
力から１／ｍ周波数のクロックを生成するフリップフロ
ップ回路と、パラレルデータを取り込むセレクタと、シ
リアル変換フリップフロップ回路を備える。
【０００８】このような構成により、クロックスキュー
およびクリティカルパスの発生を抑えることができる。
およびクリティカルパスの発生を抑えることができる。
【０００９】
【発明の実施の形態】図１は本発明のパラレルシリアル
変換回路の全体構成図を示す。この例では変換ユニット
１として１／２パラレルシリアル変換回路をツリー状に
多段接続して１／２n パラレルシリアル変換回路（ｎは
２以上整数）を構成している。本回路では、入力クロッ
ク（ＣＬＫ）をパラレルシリアル変換過程ごとに各変換
ユニットにおいて２分周して、前段の変換ユニットに出
力している。入力パラレルデータ（ＰＤＩＮ）は、パラ
レルシリアル変換過程ごとに各変換ユニットにおいて１
／２パラレルシリアル変換され、次の変換ユニットに出
力されていく。
変換回路の全体構成図を示す。この例では変換ユニット
１として１／２パラレルシリアル変換回路をツリー状に
多段接続して１／２n パラレルシリアル変換回路（ｎは
２以上整数）を構成している。本回路では、入力クロッ
ク（ＣＬＫ）をパラレルシリアル変換過程ごとに各変換
ユニットにおいて２分周して、前段の変換ユニットに出
力している。入力パラレルデータ（ＰＤＩＮ）は、パラ
レルシリアル変換過程ごとに各変換ユニットにおいて１
／２パラレルシリアル変換され、次の変換ユニットに出
力されていく。
【００１０】図２は、図１の構成で変換ユニット１とし
て例示された１／２パラレルシリアル変換回路の構成例
を示す。この回路は、入力パラレルデータ（ＰＤＩＮ
１、ＰＤＩＮ２）を１／２周波数クロックに乗せ換える
２個のリタイミング用フリップフロップ回路２を備え
る。１／２周波数クロックは、クロック入力からトグル
フリップフロップ回路３が生成する。フリップフロップ
回路２の出力と１／２周波数クロックはセレクタ４に入
力する。セレクタ４の出力はシリアル変換用フリップフ
ロップ回路５を経由してＳＯＵＴとして出力される。
て例示された１／２パラレルシリアル変換回路の構成例
を示す。この回路は、入力パラレルデータ（ＰＤＩＮ
１、ＰＤＩＮ２）を１／２周波数クロックに乗せ換える
２個のリタイミング用フリップフロップ回路２を備え
る。１／２周波数クロックは、クロック入力からトグル
フリップフロップ回路３が生成する。フリップフロップ
回路２の出力と１／２周波数クロックはセレクタ４に入
力する。セレクタ４の出力はシリアル変換用フリップフ
ロップ回路５を経由してＳＯＵＴとして出力される。
【００１１】図３は上記１／２パラレルシリアル変換回
路の動作を説明する図である。動作は全てクロック入力
の立ち上がりを基準とする。基準クロック（ＣＬＫ）は
トグルフリップフロップ回路３で１／２周波数クロック
（ＰＣＬＫ）に分周される。入力パラレルデータ（ＰＤ
ＩＮ１、ＰＤＩＮ２）はＰＣＬＫにラッチされ、ＰＣＬ
Ｋが「１」のタイミングでセレクタ４は一方のフリップ
フロップ回路Ｐ１の出力を選択し、ＰＣＬＫが「０」の
タイミングでセレクタ４は他方のフリップフロップ回路
Ｐ２の出力を選択する。セレクタ４の出力はＣＬＫの立
ち上がりでラッチされＳＯＵＴとして外部へ出力する。
またトグルフリップフロップ回路３の出力ＰＣＬＫも外
部へ出力される。
路の動作を説明する図である。動作は全てクロック入力
の立ち上がりを基準とする。基準クロック（ＣＬＫ）は
トグルフリップフロップ回路３で１／２周波数クロック
（ＰＣＬＫ）に分周される。入力パラレルデータ（ＰＤ
ＩＮ１、ＰＤＩＮ２）はＰＣＬＫにラッチされ、ＰＣＬ
Ｋが「１」のタイミングでセレクタ４は一方のフリップ
フロップ回路Ｐ１の出力を選択し、ＰＣＬＫが「０」の
タイミングでセレクタ４は他方のフリップフロップ回路
Ｐ２の出力を選択する。セレクタ４の出力はＣＬＫの立
ち上がりでラッチされＳＯＵＴとして外部へ出力する。
またトグルフリップフロップ回路３の出力ＰＣＬＫも外
部へ出力される。
【００１２】図４は、変換ユニット１として用いること
のできる１／３パラレルシリアル変換回路の構成例を示
す。この回路は、入力パラレルデータ（ＰＤＩＮ１、Ｐ
ＤＩＮ２、ＰＤＩＮ３）を１／３周波数クロックに乗せ
換える３個のリタイミング用フリップフロップ回路２を
備える。１／３周波数クロックは、入力クロックからト
グルフリップフロップ回路６が３分周して生成する。フ
リップフロップ回路２の出力と１／３周波数クロックは
セレクタ７に入力する。セレクタ４の出力はシリアル変
換用フリップフロップ５を経由してＳＯＵＴとして出力
される。
のできる１／３パラレルシリアル変換回路の構成例を示
す。この回路は、入力パラレルデータ（ＰＤＩＮ１、Ｐ
ＤＩＮ２、ＰＤＩＮ３）を１／３周波数クロックに乗せ
換える３個のリタイミング用フリップフロップ回路２を
備える。１／３周波数クロックは、入力クロックからト
グルフリップフロップ回路６が３分周して生成する。フ
リップフロップ回路２の出力と１／３周波数クロックは
セレクタ７に入力する。セレクタ４の出力はシリアル変
換用フリップフロップ５を経由してＳＯＵＴとして出力
される。
【００１３】変換ユニットは、一般的に１／ｍパラレル
シリアル変換回路（ｍは２以上の整数）が可能である。
シリアル変換回路（ｍは２以上の整数）が可能である。
【００１４】本発明では、変換ユニットのＰＣＬＫ出力
のファンアウト（駆動可能負荷容量）に着目すると、ど
の段階のパラレルシリアル変換過程においてもＰＣＬＫ
に接続されるフリップフロップ・ＣＬＫ数は常に一定値
である。シリアル数が増加しても大きなファンアウトを
有するＣＬＫ出力は存在しない。このためクロックスキ
ュー増大によるレーシングを抑制できる。また本発明で
はパラレルシリアル変換の過程ごとにクロック周波数が
１／ｍに低下し、また分周カウンタおよびデコーダを必
要としないので、クリティカルパス形成によるパラレル
データのラッチ・イネーブルパルス飛び越しの誤動作が
防止できる。
のファンアウト（駆動可能負荷容量）に着目すると、ど
の段階のパラレルシリアル変換過程においてもＰＣＬＫ
に接続されるフリップフロップ・ＣＬＫ数は常に一定値
である。シリアル数が増加しても大きなファンアウトを
有するＣＬＫ出力は存在しない。このためクロックスキ
ュー増大によるレーシングを抑制できる。また本発明で
はパラレルシリアル変換の過程ごとにクロック周波数が
１／ｍに低下し、また分周カウンタおよびデコーダを必
要としないので、クリティカルパス形成によるパラレル
データのラッチ・イネーブルパルス飛び越しの誤動作が
防止できる。
【００１５】
【発明の効果】以上のように、本発明においては、シリ
アル数が増加してもクロックスキューを低減でき、クロ
ック速度が高い場合でもクリティカルパスの形成による
誤動作が防止できるパラレルシリアル変換回路が得られ
る。
アル数が増加してもクロックスキューを低減でき、クロ
ック速度が高い場合でもクリティカルパスの形成による
誤動作が防止できるパラレルシリアル変換回路が得られ
る。
【図１】本発明のパラレルシリアル変換回路の構成例を
示すブロック図。
示すブロック図。
【図２】本発明のパラレルシリアル変換回路の変換ユニ
ットに用いる１／２パラレルシリアル変換回路の構成例
を示すブロック図。
ットに用いる１／２パラレルシリアル変換回路の構成例
を示すブロック図。
【図３】上記１／２パラレルシリアル変換回路の動作を
説明するタイミング図。
説明するタイミング図。
【図４】変換ユニットに用いることが可能な１／３パラ
レルシリアル変換回路の構成例を示すブロック図。
レルシリアル変換回路の構成例を示すブロック図。
【図５】従来のパラレルシリアル変換回路の構成を示す
図。
図。
【図６】従来のパラレルシリアル変換回路の動作を説明
するタイミング図。
するタイミング図。
１ 変換ユニット ２、１０ リタイミング用フリップフロップ回路 ３、６ トグルフリップフロップ回路 ４、７、 セレクタ ５、１４ シリアル変換用フリップフロップ回路 １１ ４分周カウンタ １２ カウンターデコーダ １３ パラレルデータ取り込み用セレクタ
Claims (6)
- 【請求項１】 １／ｍパラレルシリアル変換回路（ｍは
２以上の整数）を変換ユニットとし、該変換ユニットを
多段接続して１／ｍn パラレルシリアル変換回路（ｍ、
ｎは２以上の整数）を構成したことを特徴とするパラレ
ルシリアル変換回路。 - 【請求項２】 クロックパルスが変換ユニットでｍ分周
され前段のｍ個の変換ユニットへそれぞれ出力され、ｍ
個の変換ユニットのそれぞれの出力がパラレルデータと
して次段の変換ユニットに入力する請求項１記載のパラ
レルシリアル変換回路。 - 【請求項３】 請求項１または２記載のパラレルシリア
ル変換回路であって、最終段の変換ユニットに基準クロ
ックが入力する。 - 【請求項４】 変換ユニットは、各入力パラレルデータ
と１／ｍ周波数クロックが入力するリタイミング用フリ
ップフロップ回路と、クロック入力から１／ｍ周波数の
クロックを生成するフリップフロップ回路と、パラレル
データを取り込むセレクタと、シリアル変換フリップフ
ロップ回路を備える請求項１、２または３記載のパラレ
ルシリアル変換回路。 - 【請求項５】 変換ユニットの動作はクロックの立ち上
がりを基準にして行われる請求項４記載のパラレルシリ
アル変換回路。 - 【請求項６】 変換ユニットは１／２パラレルシリアル
変換回路である請求項１、２、３、４または５記載のパ
ラレルシリアル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190076A JP3501732B2 (ja) | 2000-06-23 | 2000-06-23 | パラレルシリアル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190076A JP3501732B2 (ja) | 2000-06-23 | 2000-06-23 | パラレルシリアル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002009629A true JP2002009629A (ja) | 2002-01-11 |
| JP3501732B2 JP3501732B2 (ja) | 2004-03-02 |
Family
ID=18689604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000190076A Expired - Fee Related JP3501732B2 (ja) | 2000-06-23 | 2000-06-23 | パラレルシリアル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3501732B2 (ja) |
Cited By (12)
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| JP2009507431A (ja) * | 2005-09-01 | 2009-02-19 | マイクロン テクノロジー， インク． | 高速用途においてパラレルデータをシリアルデータに変換する方法および装置 |
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-
2000
- 2000-06-23 JP JP2000190076A patent/JP3501732B2/ja not_active Expired - Fee Related
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|---|---|
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