KR100518141B1 - 디코드회로, 부호변환회로 및 부호변환방법 - Google Patents
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Abstract
(과제) 회로규모를 축소시키는 부호변환회로 및 방법의 제공.
(해결수단) 기본이 되는 N 비트 신호와, N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트 신호를 입력하고, 1 비트만을 반전시킴으로써 2N 비트 중, 하나 또는 인접하는 복수의 N-1 비트가 제 1 값으로 되고, 나머지가 제 2 값으로 되는 2N 가지의 신호를 출력한다.
Description
본 발명은 디코드회로와 부호변환회로 및 부호변환방법에 관한 것이다.
입력된 소정 비트길이 (폭) 의 디지털코드 (부호) 를 다른 디지털코드로 변환하는 부호변환회로의 일례로서, 예컨대 6 개의 다른 값 (0, 1, 2, 3, 4, 5) 을 취하는 입력신호 (이 신호는 2 진표시로 3 비트로 나타낼 수 있음) 를 입력하여, 디코드결과신호를 이루는 6 비트의 출력신호 중, 논리 1 이 되는 서로 인접하는 2 비트의 쌍이 이 입력신호에 따라 확정되는 디코드회로에 대해 설명한다.
이와 같은 디코드회로는, 예컨대 6 개의 신호 (피선택신호) 를 입력하여, 이 중 서로 인접하는 적어도 2 개의 신호를 출력하는 실렉터에 대해, 선택신호를 공급하는 회로 등에 사용된다. 이하에서는, 본 발명의 설명에서 참조되는 도 6 을 사용하여 디코드회로의 개략을 설명해 둔다. 도 6 을 참조하면, 이 디코드회로 (80) 는 3 비트ㆍ바이너리 카운터 (110) 의 카운트값 (0∼5) 에 따라, 클록 실렉터 (70) 로 6 상 클록 (CK0, CK1, CK2, CK3, CK4, CK5) 중, 예컨대 (CK0, CK1), (CK1, CK2), (CK2, CK3), (CK3, CK4), (CK4, CK5), (CK5, CK0) 의 쌍을 각각 선택하여 출력하기 위한 선택신호 (S0, S1, S2, S3, S4, S5) 를 생성한다.
선택신호의 값이 논리 1 이면 이 선택신호에 대응하는 피선택신호를 선택하고, 선택신호의 값이 논리 0 이면 비선택인 것으로 했을 경우, 3 비트의 입력신호를 입력하여 6 비트의 선택신호 (S0, S1, S2, S3, S4, S5) 를 생성하는 규칙은, 아래와 같다. 또한, 하기의 입력신호는 바이너리 카운터 (도 6 의 110) 의 출력 (카운트값) 으로부터 얻는다.
입력신호 →(S0, S1, S2, S3, S4, S5)
000 →110000,
001 →011000,
010 →001100,
011 →000110,
100 →000011,
101 →100001
그런데, 잘 알려져 있는 바와 같이, N 비트 신호를 입력하여 2N 비트의 디코드결과신호를 출력한다는 구성의 디코드회로 (조합회로) 는, N 이 증가함과 동시에 그 회로규모도 증가한다.
따라서, 본 발명이 해결하고자 하는 과제는 회로규모를 축소시키는 디코드회로 및 부호변환회로 및 부호변환방법을 제공하는 것에 있다.
상기 과제를 해결하기 위한 수단은 본 발명에 의하면, 그 일측면에서, N 비트 (단, N 은 2 이상의 정수) 신호와, 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트 신호를 입력하고, 이 중 1 비트만을 반전시킴으로써 2N 비트 중, 하나 또는 서로 인접하는 복수의 N-1 비트가 제 1 값으로 되고, 나머지가 제 2 값이 되는 2N 가지 신호를 출력한다는 것이다. 이 N 비트 신호와 이 N 비트의 각 비트를 반전시킨 신호는, 바람직하게는 링 카운터를 구성하는 N 단의 플립플롭의 정전출력과 반전출력으로부터 공급된다.
본 발명에서는, 상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 상기 2N 비트 신호가, 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 서로 인접하는 N 개의 비트가 연속하여 제 1 값을 취하는 것이다.
본 발명에서는, 상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호가, 링 카운터를 구성하는 N 단의 플립플롭의 정전출력단자와 반전출력단자로부터 공급되는 것이다.
본 발명에서는,
상기 링 카운터가 상기 N 단의 플립플롭과,
상기 N 단의 플립플롭의 각각에 대해 형성되고, 상기 각 플립플롭의 입력신호를 공급하는 N 개의 논리회로를 구비하고,
상기 각 논리회로는 업, 다운 및, 유지를 각각 지시하는 업신호, 다운신호 및, 유지신호와, 상기 N 단의 플립플롭의 각 출력신호를 입력하고,
링 카운터의 업카운트의 경우, 최종단의 플립플롭의 출력의 반전신호가 초단의 플립플롭에 대응하는 논리회로를 통하여 상기 초단의 플립플롭으로 귀환입력되고, 클록에 의한 시프트동작시, 상기 각 논리회로를 통하여 전단의 플립플롭의 출력 상태가 후단의 플립플롭의 입력에 전송되고,
링 카운터의 다운카운트의 경우, 초단의 플립플롭의 출력의 반전신호가 최종단의 플립플롭에 대응하는 논리회로를 통하여 상기 최종단의 플립플롭으로 귀환입력되고, 클록에 의한 시프트 동작시, 후단의 플립플롭의 출력 상태가 전단의 플립플롭의 입력에 전송되고,
링 카운터의 유지상태의 경우, 상기 각 논리회로에 대응하는 플립플롭의 출력신호를 상기 각 논리회로에 대응하는 플립플롭의 입력에 공급하는 제어를 행한다.
본 발명에서는, 상기 업신호와 상기 다운신호의 일치를 검출하는 일치검출회로를 구비하고,
상기 일치검출회로의 출력이 상기 유지신호로서 상기 각 논리회로에 공급된다.
본 발명에서는, 상기 링 카운터를 구성하는 상기 N 단의 플립플롭의 출력신호를 입력으로 하고, 상정외 패턴을 검출하는 수단과,
상기 상정외 패턴을 검출시, 이 패턴을 출현이 확인되어 있는 다른 패턴으로 치환한 다음에, 상기 디코드회로로의 입력신호로서 공급하는 수단을 갖는 상정외 구제회로 (想定外 救濟回路) 를 구비하고 있다.
본 발명에서는, 상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트폭의 신호 중, 제 I 비트와 제 I + 1 비트 (단, I 는 1, 2, ∼N, 또한 I 가 2N 인 경우, 2N + 1 은 1 이 됨) 신호를 각각 입력으로 하는 2N 개의 논리회로로 구성된다.
본 발명의 부호변환방법은 이하의 단계를 갖는다.
단계 1: N 비트 (단, N 은 2 이상의 정수) 신호에 대해 부호생성수단에서 상기 N 비트와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트 신호를 생성한다.
단계 2: 상기 제 1 단계에서 생성된 상기 2N 비트 신호를 입력하는 부호변환수단에서, 상기 2N 가지의 2N 비트 신호의 각각에 대해 1 비트만을 반전시킴으로써, 상기 2N 비트 신호의 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 상기 2N 비트 중, 1 비트 (N=2 인 경우) 또는 인접하는 복수의 (N-1) 비트 (N＞2 인 경우) 가 제 1 값으로 되고, 나머지 비트가 제 2 값으로 되는 2N 가지의 신호를 출력한다.
이하의 설명에서도 알 수 있는 바와 같이, 상기 과제는 특허청구범위의 각 청구항에 기재된 발명에 의해서도 동일하게 해결된다.
발명의 실시형태
본 발명의 실시형태에 대해 설명한다. 도 1 은 본 발명에 의한 부호변환기술의 기본원리를 설명하기 위한 도면이다. 도 1 에는 2 진표시로 3 비트로 표시되는 6 가지의 신호로부터 6 가지의 6 비트 신호를 생성하는 동작이 진리값표로서 나타나 있다.
도 1 을 참조하면, 기본 3 비트 (bit) 신호와, 이 기본 3 비트 신호의 반전신호의 합계 6 비트의 패턴으로부터 6 비트 신호를 생성하는 것으로, 이 부호변환은 기본 3 비트와 그 반전신호의 6 비트 중 1 비트만을 반전시키는 것만으로 디코드결과신호를 얻을 수 있어 회로규모를 효율화시킬 수 있다.
도 1 을 참조하면, 기본 3 비트 신호와, 기본 3 비트 신호의 반전신호의 6 비트 입력패턴 "000 111" 에 대해 디코드결과신호 "000110" 의 경우, 6 비트 입력패턴의 우단의 1 비트를 반전시키는 것만으로 충분하다.
2 번째의 "100 011"→"000011" 의 경우 (화살표는 디코드결과를 나타냄), 6 비트 입력패턴의 좌단의 1 비트를 반전시키는 것만으로 충분하다.
3 번째의 "110 001"→"100001" 의 경우, 6 비트 입력패턴의 왼쪽에서 2 비트째를 반전시키는 것만으로 충분하다.
4 번째의 "111 000"→"110000" 의 경우, 6 비트 입력패턴의 왼쪽에서 3 비트째를 반전시키는 것만으로 충분하다.
5 번째의 "011 100"→"011000" 의 경우, 6 비트 입력패턴의 왼쪽에서 4 비트째를 반전시키는 것만으로 충분하다.
6 번째의 "001 110"→"001100" 의 경우, 6 비트 입력패턴의 왼쪽에서 5 비트째를 반전시키는 것만으로 충분하다.
7 번째의 "000 111"→"000110" 의 경우, 6 비트 입력패턴의 왼쪽에서 6 비트째 (우단) 를 반전시키는 것만으로 충분하다. 제 7 행은 제 1 행과 동일하며, 6 가지의 패턴 중 원래의 패턴으로 순회하고 있음을 알 수 있다.
상기 예에서는 3 비트 →6 비트의 부호변환에 대해 설명하였는데, 본 발명은 물론 3 비트 →6 비트의 부호변환에 한정되는 것은 아니다. 즉, 일반적으로 N (단, N 은 2 이상의 정수) 비트 →2N 비트 신호의 부호변환에 대해서도, 마찬가지로 N 비트 신호와, 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트 신호를 입력하는 공정과, 이 중 1 비트만을 반전시킴으로써, 2N 비트 중 하나 또는 서로 인접하는 복수의 N-1 비트가 제 1 값으로 되고, 나머지 비트가 제 2 값으로 되는 2N 가지의 신호를 출력하는 공정으로 구성된다.
본 발명은 그 바람직한 실시형태에서, N 비트 신호와 N 비트의 각 비트를 반전시킨 신호가 링 카운터를 구성하는 N 단의 플립플롭의 정전출력단자와 반전출력단으로부터 공급된다.
또는, 링 카운터를 구성하는 N 단의 플립플롭의 출력신호를 입력하고, 상정외 패턴을 검출하고, 상정외 패턴을 허용하고 있는 다른 패턴 (출현패턴) 으로 치환하여 상기 디코드회로의 상기 입력신호로서 공급하는 상정외 구제회로를 구비하는 구성이어도 된다.
본 발명은 그 바람직한 실시형태에서, 디코드회로는 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트폭의 신호 중, 제 I 비트와 제 I + 1 비트 (단, I 는 1, 2, ∼N, 또한 I 가 2N 인 경우, 2N + 1 은 1 이 됨) 신호를 각각 입력으로 하는 2N 개의 논리곱게이트 등의 논리회로로 구성된다.
(실시예)
상기한 본 발명의 실시형태에 대해 보다 상세하게 설명하기 위해, 본 발명의 실시예에 대해 도면을 참조하여 설명한다. 본 발명의 일 실시예에서 기본 3 비트 신호는 3 비트의 링 카운터의 출력신호로서 얻을 수 있다. 잘 알려져 있는 바와 같이, 링 카운터는 시프트 레지스터를 m 단 고리형상으로 접속한 것으로 구성되고, 초기값으로 논리 「1」 을 설정함으로써 논리 「1」 이 존재하는 비트위치에 따라 시프트 클록을 카운트하는 것으로, m 단의 출력을 반전시켜 초단으로 복귀시킨 것은 일반적으로 「존슨 카운터」라고 불리며, 처음에 리세트해 둠으로써 2m 의 카운트를 행한다. 예컨대, 3 단 구성의 존슨 카운터의 경우, 리세트 기능이 있는 D 형 플립플롭을 3 단 나열하여, 3 단째의 D 형 플립플롭의 반전출력 (QB) 을 초단의 D 형 플립플롭의 데이터입력단자로 귀환입력하고, 전단의 D 형 플립플롭의 정전출력 (Q) 을 다음 단의 D 형 플립플롭의 데이터입력단자 (D) 에 입력하는 구성으로 되어, 3 단의 플립플롭의 출력은 입력클록에 따라, "000", "100", "110", "111", "011", "001", "000" 으로 변화된다.
도 2 는 도 1 에 진리값표를 나타낸 회로 구성의 일례를 나타내는 도면이다. 도 2 에서 FF01, FF02, FF03 은 링 카운터를 구성하는 3 단의 플립플롭의 정전출력단자 (Q) 의 출력신호이며, FF01B, FF02B, FF03B 는 링 카운터를 구성하는 3 단의 플립플롭의 반전출력단자 (QB) 의 출력신호이다.
디코드결과신호를 이루는 6 비트 신호 (S0, S1, S2, S3, S4, S5) 에 대해,
예컨대,
S0=AND (FF01, FF02)
S1=AND (FF02, FF03)
S2=AND (FF03, FF01B)
S3=AND (FF01B, FF02B)
S4=AND (FF02B, FF03B)
S5=AND (FF03B, FF01)
와 같이, 병렬배치된 6 개의 2 입력 AND 회로로 구성할 수 있다.
반도체 집적회로에 실장되는 회로구성으로는, 도 2 에 나타내는 바와 같이 2 입력 AND 회로는 기본셀을 이루는 2 입력 NAND 회로와, 인버터 (INV) 로 구성된다. I 번째 (단, I 는 1, 2, ∼N) 의 2 입력 NAND 회로는 기본 3 비트 신호 (FF01, FF02, FF03) 와 그 반전신호 (FF01B, FF02B, FF03B) 로 이루어지는 6 비트 신호 (FF01, FF02, FF03, FF01B, FF02B, FF03B) 중, 제 I 비트와 제 I + 1 비트 (단, I 는 1, 2, ∼N, 또한 I 가 2N 인 경우, 2N + 1 은 1 이 됨) 신호를 각각 입력으로 한다.
도 3 은 본 발명의 일 실시예에서, 도 2 에 나타낸 디코드회로의 입력단자에 공급되는 기본 3 비트와, 기본 3 비트의 반전신호를 생성하는 링 카운터의 구성을 나타내는 도면이다.
도 3 을 참조하면, 이 3 비트의 링 카운터는 업신호 (F_UP) 와, 다운신호 (F_DN) 를 제어신호로 입력하고, 클록 (F_CLK) 에 의한 카운트방향은 업 또는 다운방향으로의 전환이 자유롭게 되어 있고, 또한 업신호 (F_UP) 와 다운신호 (F_DN) 가 모두 액티브 (또는 모두 인액티브) 일 때, 유지상태로 된다.
보다 상세하게는, 링 카운터는 D 형 플립플롭 (10, 20, 30) 을 구비하고 있고, 각 플립플롭 (10, 20, 30) 의 정전출력단자 (Q), 반전출력단자 (QB) 의 출력신호가 도 2 에 나타낸 디코드회로로 입력신호 (FF01, FF02, FF03, FF01B, FF02B, FF03B) 로서 공급된다.
플립플롭 (10) 에 대응하여, 3 개의 플립플롭 (10, 20, 30) 의 정전출력신호, 카운터의 업동작을 규정하는 신호 (F_UP), 카운터의 다운동작을 규정하는 신호 (F_DN), 신호 (F_UP) 와 신호 (F_DN) 의 일치를 검출하는 일치검출회로 (40) 의 출력신호를 입력으로 하고, 링 카운터의 업카운트/다운카운트, 홀드 (유지) 의 동작상태를 규정하는 제 1 논리회로를 구비하고 있다. 이 제 1 논리회로는 F_UP 와 플립플롭 (30) 의 출력 (Q) 의 반전을 입력으로 하는 NAND 회로 (11) 와, 일치검출회로 (40) 의 출력과 플립플롭 (10) 의 출력을 입력으로 하는 NAND 회로 (12) 와, 플립플롭 (20) 의 출력과 F_DN 을 입력으로 하는 NAND 회로 (13) 와, NAND 회로 (11)∼(13) 의 출력을 입력으로 하는 NAND 회로 (14) 를 구비하고 있고, NAND 회로 (14) 의 출력단자가 플립플롭 (10) 의 데이터입력단자 (D) 에 접속되어 있다.
플립플롭 (20) 에 대응하여, 3 개의 플립플롭 (10, 20, 30) 의 출력신호, 카운터의 업동작을 규정하는 신호 (F_UP), 카운터의 다운동작을 규정하는 신호 (F_DN), 신호 (F_UP) 와 신호 (F_DN) 의 일치를 검출하는 일치검출회로 (40) 의 출력을 입력으로 하고, 링 카운터의 업카운트/다운카운트, 홀드의 동작상태를 규정하는 제 2 논리회로를 구비하고 있다. 이 제 2 논리회로는 F_UP 와 플립플롭 (10) 의 출력 (Q) 을 입력으로 하는 NAND 회로 (21) 와, 일치검출회로 (40) 의 출력과 플립플롭 (20) 의 출력을 입력으로 하는 NAND 회로 (22) 와, 플립플롭 (30) 의 출력과 F_DN 을 입력으로 하는 NAND 회로 (23) 와, NAND 회로 (21 ∼ 23) 의 출력을 입력으로 하는 NAND 회로 (24) 를 구비하고, NAND 회로 (24) 의 출력단자가 플립플롭 (20) 의 데이터입력단자 (D) 에 접속되어 있다.
플립플롭 (30) 에 대응하여, 3 개의 플립플롭 (10, 20, 30) 의 출력신호, 카운터의 업동작을 규정하는 신호 (F_UP), 카운터의 다운동작을 규정하는 신호 (F_DN), 신호 (F_UP) 와 신호 (F_DN) 의 일치를 검출하는 일치검출회로 (40) 의 출력을 입력으로 하고, 링 카운터의 업카운트/다운카운트, 홀드의 동작상태를 규정하는 제 3 논리회로를 구비하고 있다. 이 제 3 논리회로는 F_UP 와 플립플롭 (20) 의 출력 (Q) 을 입력으로 하는 NAND 회로 (31) 와, 일치검출회로 (40) 의 출력과 플립플롭 (30) 의 출력을 입력으로 하는 NAND 회로 (32) 와, 플립플롭 (10) 의 출력과 F_DN 을 입력으로 하는 NAND 회로 (33) 와, NAND 회로 (31 ∼ 33) 의 출력을 입력으로 하는 NAND 회로 (34) 를 구비하고, NAND 회로 (34) 의 출력단자가 플립플롭 (30) 의 데이터입력단자 (D) 에 접속되어 있다.
다음에, 도 3 에 나타낸 링 카운터의 동작에 대해 설명한다. 각 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 값이 논리 0 이며 (예컨대, 각 플립플롭 (10, 20, 30) 은 초기상태 등에서 리세트됨), 업신호 (F_UP) 가 논리 1 일 때, NAND 회로 (11) 의 출력은 논리 0 이 되고, 이것을 받아 NAND 회로 (14) 의 출력은 논리 1 이 되고, 클록 (F_CLK) 의 상승 천이로 플립플롭 (10) 은 그 정전출력단자 (Q) 에 논리 1 을 출력한다. 이 때, 플립플롭 (20, 30) 의 데이터입력단자 (D) 는 논리 0 이 되고, 플립플롭 (20, 30) 은 논리 0 을 출력한다.
플립플롭 (10) 의 정전출력단자 (Q) 의 출력신호 (FF01) 가 논리 1 로 변환된 결과, NAND 회로 (21) 의 출력은 논리 0 이 되고, NAND 회로 (24) 는 논리 1 을 출력한다. 클록 (F_CLK) 의 상승 천이로 플립플롭 (20) 은 정전출력단자 (Q) 에 논리 1 을 출력한다. 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 3 비트 신호는 "110" 이 된다.
플립플롭 (20) 의 출력신호 (FF02) 가 논리 1 로 된 결과, NAND 회로 (31) 의 출력은 논리 0 로 되고, NAND 회로 (34) 는 논리 1 을 출력한다. 클록 (F_CLK) 의 상승 천이로 플립플롭 (30) 은 정전출력단자 (Q) 에 논리 1 을 출력한다. 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 3 비트 신호는 "111" 이 된다.
플립플롭 (30) 의 출력신호 (FF03) 가 논리 1 로 된 결과, NAND 회로 (11) 의 정전출력단자 (Q) 는 논리 1 로 되고, NAND 회로 (14) 는 논리 0 을 출력한다. 클록 (F_CLK) 의 상승 천이로 플립플롭 (10) 은 논리 0 을 출력한다. 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 3 비트 신호는 "011" 이 된다.
플립플롭 (10) 의 출력신호 (FF01) 가 논리 0 으로 된 결과, NAND 회로 (21) 의 출력은 논리 1 로 되고, NAND 회로 (24) 는 논리 0 을 출력한다. 클록 (F_CLK) 의 상승 천이로 플립플롭 (20) 은 논리 0 을 출력한다. 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 3 비트 신호는 "001" 이 된다.
플립플롭 (20) 의 출력신호 (FF02) 가 논리 0 으로 된 결과, NAND 회로 (31) 의 출력은 논리 1 로 되고, NAND 회로 (34) 는 논리 0 을 출력한다. 클록 (F_CLK) 의 상승으로 플립플롭 (30) 은 논리 0 을 출력한다. 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 3 비트 신호는 "000" 이 된다.
F_DN 신호가 논리 1 (F_UP 가 논리 0) 일 때, 패턴의 시프트방향은 F_UP 가 논리 1 일 때와 반대가 된다. NAND 회로 (33) 의 출력은 논리 0 으로 되고, NAND 회로 (34) 가 논리 1 로 된다. 클록 (F_CLK) 의 상승으로 플립플롭 (30) 은 논리 1 을 출력한다. 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 3 비트 신호는 "001" 이 된다.
플립플롭 (30) 의 출력신호 (FF03) 가 논리 1 로 된 결과, NAND 회로 (23) 의 출력은 논리 0 으로 되고, NAND 회로 (24) 는 논리 1 을 출력한다. 클록 (F_CLK) 의 상승으로 플립플롭 (20) 은 논리 1 을 출력한다. 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 3 비트 신호는 "011" 이 된다.
플립플롭 (20) 의 출력신호 (FF02) 가 논리 1 로 된 결과, NAND 회로 (13) 의 출력은 논리 0 으로 되고, NAND 회로 (14) 는 논리 1 을 출력한다. 클록 (F_CLK) 의 상승으로 플립플롭 (10) 은 논리 1 을 출력한다. 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 3 비트 신호는 "111" 이 된다.
플립플롭 (10) 의 출력신호 (FF01) 가 논리 1 로 된 결과, NAND 회로 (33) 의 출력은 논리 1 로 되고, NAND 회로 (34) 는 논리 0 을 출력한다. 클록 (F_CLK) 의 상승으로 플립플롭 (30) 은 논리 0 을 출력한다. 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 3 비트 신호는 "110" 이 된다. 이하 클록이 입력될 때마다 "100", "000" 으로 변화된다.
한편, F_DN 신호와 F_UP 신호의 논리값이 일치할 때, XNOR (eXclusive NOR) 회로로 이루어지는 일치검출회로 (40) 의 출력이 논리 1 이 되고, NAND 회로 (12, 22, 32) 를 통하여 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 값이 플립플롭 (10, 20, 30) 의 데이터입력단자 (D) 로 각각 귀환되고, 클록 (F_CLK) 의 상승으로 플립플롭 (10, 20, 30) 은 데이터입력단자 (D) 의 신호를 샘플출력하기 때문에, 플립플롭 (10, 20, 30) 은 상태를 유지한다.
3 단의 플립플롭을 구비한 링 카운터는 일련의 6 개의 패턴을 순회적으로 생성한다. 그런데, 3 비트 신호는 23 = 8 가지의 조합을 취할 수 있다. 3 비트 링 카운터의 기본 3 비트 중 두개의 비트 패턴 (0,1,0), (1,0,1) 은 상정외 패턴이다. 노이즈 등에 의해 상정외 패턴이 발생된 경우, 디코드회로는 초기의 회로동작을 행하지 않는다. 그래서, 상정외 패턴이 발생된 경우, 이것을 다른 패턴으로 변환하여 구제하는 회로를 형성하는 것이 바람직하다.
도 4a 는 링 카운터의 출력과, 디코드회로의 입력단자 사이에 삽입되는 상정외 구제회로 (50) 의 구성을 나타내는 도면이다.
상기 서술한 바와 같이, 도 3 에 나타낸 링 카운터의 3 비트 출력패턴 (FF01, FF02, FF03) 에는 패턴 "010", "101" 이 존재하지 않는다. 노이즈 등에 의해 상정외 패턴 "010", "101" 이 발생된 경우, 이 패턴을 출현패턴 중 어느 하나로 설정함으로써 구제를 행하고 있다.
이 상정외 구제회로 (50) 는 상정외 패턴의 3 비트 신호 "010" 을, "000" 으로 변환하고, 상정외 패턴의 3 비트 신호 "101" 을 "111" 로 변환한다.
상정외 구제회로 (50) 는 플립플롭 (10) 의 정전출력단자 (Q) 의 신호를 인버터 (INV1) 로 반전시킨 신호와, 플립플롭 (20) 의 정전출력단자 (Q) 의 신호와, 플립플롭 (30) 의 정전출력단자 (Q) 의 신호를 인버터 (INV3) 로 반전시킨 신호를 입력으로 하고, 이들이 모두 논리 1 일 때, 논리 0 을 출력하는 NAND 회로 (51) 와, 플립플롭 (10) 의 반전출력단자 (QB) 의 신호를 인버터 (INV2) 로 반전시킨 신호와, 플립플롭 (20) 의 반전출력단자 (QB) 의 신호와, 플립플롭 (30) 의 반전출력단자 (QB) 의 신호를 인버터 (INV4) 로 반전시킨 신호를 입력으로 하고, 이들이 모두 논리 1 일 때, 논리 0 을 출력하는 NAND 회로 (52) 와, 플립플롭 (20) 의 출력과 NAND 회로 (51) 의 출력을 입력으로 하는 NAND 회로 (53) 와, NAND 회로 (53) 의 출력과 NAND 회로 (52) 의 출력을 입력으로 하고, 신호 FF02DC 를 출력하는 NAND 회로 (54) 를 구비하고 있다.
플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 3 비트 신호가 "010" 일 때, NAND 회로 (51) 는 논리 0 을 출력하고, NAND 회로 (53) 는 논리 1 을 출력하고, NAND 회로 (54) 의 출력단자로부터는 NAND 회로 (52) 의 출력인 논리 1 을 반전시킨 논리 0 이 FF02DC 로서 출력된다. 한편, 플립플롭 (10, 20, 30) 의 정전출력단자 (Q) 의 3 비트 신호가 "101" 일 때, NAND 회로 (52) 의 출력은 논리 0 이 되고, 이 때 NAND 회로 (54) 의 출력단자로부터 FF02DC 로 논리 1 이 출력된다.
상정외 구제회로 (50) 를 구비한 경우, 도 3 에 나타낸 링 카운터에서, NAND 회로 (13), NAND 회로 (22), NAND 회로 (31) 에 입력되는 신호는 FF02 대신에 상정외 구제회로 (50) 의 출력신호 (FF02DC) 가 사용된다.
도 4b 는 상정외 구제회로 (50) 의 출력신호 (FF02DC) 와, 링 카운터의 플립플롭 (10, 30) 의 정전출력 (Q) 과, 반전출력 (QB) 을 각각 인버터로 반전시킨 신호 (FF01I, FF01BI, FF03I, FF03BI) 를 입력으로 하는 디코드회로의 구성을 나타내는 도면이다. 도 4b 를 참조하면, 이 디코드회로는 도 2 에 나타낸 회로구성과는 FF02DC 를 입력으로 하는 NAND3, NAND4 의 입력단자가 반전 (부논리) 인 점이 상이하다. 또한, 도 4a 에 나타낸 바와 같이, 링 카운터를 구성하는 플립플롭의 출력이 인버터로 반전되고 있는 점에서, 도 4b 의 디코드회로의 입력단자의 신호접속형태의 순번은, 도 2 에 나타낸 것과 상이하다. 단, 그 논리는 도 2 에 나타낸 것과 동일한다.
S0=AND (FF01BI, FF02DC)
S1=AND (FF02DC, FF03BI)
S2=AND (FF03BI, FF01I)
S3=AND (FF01I, 반전 (FF02DC))
S4=AND (반전 (FF02DC), FF03I)
S5=AND (FF03I, FF01BI)
도 5 는 본 발명에 관한 부호변환회로를 디코드회로에 적용한 구성의 일례를 나타내는 도면이다. 도 5 를 참조하면, 6 상 클록 중 위상이 인접하는 2 상의 클록쌍을 실렉터 (70) 로 선택하기 위한 선택신호 (S0 ∼ S5) 를 생성하는 회로구성을 나타내는 도면이다.
3 비트 (bit)ㆍ링 카운터 (100) 는 외부로부터 공급되는 제어신호 (UP, DOWN) 를 받아 업카운트, 다운카운트하는 3 비트의 링 카운터로 이루어지고, 도 3 에 나타낸 회로로 구성되어 있다. 또한, 제어신호 (UP, DOWN) 는 기준신호 (도시되지 않음) 와, 클록 실렉터 (70) 로 선택된 신호를 도시하지 않은 인터폴레이터 등으로 위상조정한 신호와의 위상을 비교하는 위상비교회로 (도시하지 않음) 의 위상비교결과에 기초하여 출력되고, 위상을 더욱 진행시키거나, 더욱 지연시키는 경우에 클록 실렉터 (70) 로 선택되는 클록쌍을 전환하기 위한 것이다. 상정외 구제회로 (50) 는 도 4a 에 나타낸 구성으로 이루어진다. 디코드회로 (60) 는 도 4b 에 나타낸 구성으로 이루어진다.
클록 실렉터 (70) 는 선택신호로 출력이네이블, 디스에이블로 되는 6 개의 트라이스테이트 버퍼 (71 ∼ 76) 를 구비하고, 각 트라이스테이트 버퍼 (71 ∼ 76) 는 1 클록주기 (360 도) 를 등간격으로 6 분할한 6 상 클록 (CK0 ∼ CK5) 을 각각 입력으로 하고, 디코드회로 (60) 로부터 출력되는 디코드신호 (S0 ∼ S5) 에 기초하여 위상이 서로 인접하는 두개의 클록신호를 선택하여, 두개의 출력단자로부터 클록신호쌍 (CK01, CK02) 을 출력한다. 클록 실렉터 (70) 는 클록 선택신호 (S0 ∼ S5) 중 값이 논리 1 인 클록을 선택하여 두개의 출력단자로부터 출력한다. 6 상 클록을 CK0 ∼ CK5 에 대해, 제 1 출력단자에는 짝수 위상 (CK0, CK2, CK4) 의 클록을 입력으로 하는 세개의 트라이스테이트 버퍼의 출력이 공통으로 접속되고, 제 2 출력단자에는 홀수 위상 (CK1, CK3, CK5) 의 클록을 입력으로 하는 세개의 트라이스테이트 버퍼의 출력이 공통으로 접속된다.
짝수 위상의 클록 (CK0, CK2, CK4) 을 입력으로 하는 트라이스테이트 버퍼 중, 선택신호로 출력이네이블로 된 하나의 트라이스테이트 버퍼의 출력이 CK01 로서 출력되고, 홀수 위상의 클록 (CK1, CK3, CK5) 을 입력으로 하는 트라이스테이트 버퍼 중, 선택신호로 출력이네이블로 된 하나의 트라이스테이트 버퍼의 출력이 CK02 로서 출력된다. 위상이 인접하는 클록쌍 (CK01, CK02) 으로서,
(CK0, CK1),
(CK2, CK1),
(CK2, CK3),
(CK4, CK3),
(CK4, CK5),
(CK0, CK5)
중 어느 하나의 쌍이 선택 출력된다.
또한, 디코드회로 (60) 의 출력신호 (S0∼S5) 에 대해서는 S0, S1, S2, S3, S4, S5 를, 각각 클록신호 (CK3, CK4, CK5, CK0, CK1, CK2) 를 입력으로 하는 트라이스테이트 버퍼의 출력제어신호로서 공급하도록 해도 되고, S0∼S5 사이에서 순서만 유지되면 이 이외의 접속형태로 해도 된다.
도 6 은 비교예로서, 카운터를 링 카운터가 아니라 바이너리 카운터를 사용한 구성을 나타내는 도면이다. 바이너리 카운터로 0∼5 까지를 카운트하면, "000", "001", "010", "011", "100", "101" 로 카운트업/다운시, 2 비트가 동시에 변화되는 경우가 있다. 이 때문에, 디코드회로에서 2 비트가 동시 변화시에 지연 등에 의해 발생될 수 있는 노이즈 대책을 위해, 디코드회로 (80) 의 출력 (S0 ∼ S5) 을 래치회로 (80) 로 리타이밍하여 클록 실렉터 (70) 에 선택신호로서 공급하고 있다.
이에 대해, 본 발명에서 디코드회로에 입력되는 6 비트 신호의 변화시에는 1 비트 밖에 변화되지 않아, 도 6 에 나타낸 바와 같은 래치회로는 불필요하게 된다.
또, 바이너리 카운터의 3 비트출력을 디코드하여 6 비트 데이터를 생성하는 회로는 링 카운터를 사용한 회로보다 회로규모가 증대된다.
이상 설명한 바와 같이, 본 발명에 의하면 N 가지의 디코드신호를 생성하는 회로의 회로규모를 축소시켜 집적화에 바람직하게 된다.
또한, 본 발명에 의하면 N 가지의 패턴을 생성하는 링 카운터를 갖고, 링 카운터의 출력과 그 상보신호의 패턴을 사용함으로써, 카운터 출력의 변화시에 하나의 비트 밖에 변화되지 않아 노이즈 등의 대책이 불필요하게 되고, 고신뢰성을 도모함과 동시에 회로규모를 축소시키는 현저한 효과를 나타낸다.
도 1 은 본 발명의 일 실시예에 의한 디코드회로의 동작을 설명하기 위한 진리값표.
도 2 는 본 발명의 일 실시예에 의한 디코드회로의 구성의 일례를 나타내는 도면.
도 3 은 본 발명의 일 실시예에 의한 디코드회로에 입력신호를 부여하는 링 카운터의 구성의 일례를 나타내는 도면.
도 4a 는 본 발명의 일 실시예에서 링 카운터에 상정외 구제회로를 구비한 구성의 일례를 나타내는 도면, 도 4b 는 디코드회로의 구성의 일례를 나타내는 도면.
도 5 는 본 발명의 일 실시예를 적용한 구체적인 회로구성의 일례를 나타내는 도면.
도 6 은 본 발명의 일 실시예의 비교예를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명*
10, 20, 30 : D 형 플립플롭
11∼14, 21∼24, 31∼34, 51∼54 : 부정논리곱 (NAND) 회로
40 : 일치검출회로 (배타적 부정논리합회로)
50 : 상정외 구제회로
60, 80 : 디코드회로
70 : 클록 실렉터
100 : 3 비트ㆍ링 카운터
110 : 3 비트ㆍ바이너리 카운터
Claims (21)
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- N 비트 (단, N 은 2 이상의 정수) 의 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트 신호가 입력되고 이 중 1 비트를 반전시킴으로써, 상기 2N 비트 신호 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 상기 2N 비트 중 1 비트 (N=2 일 때) 또는 서로 인접하는 복수의 (N-1) 비트 (N＞2 일 때) 가 제 1 값으로 되고, 나머지 비트가 제 2 값이 되는 2N 가지의 디코드신호를 출력하고,상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호가, 링 카운터를 구성하는 N 단의 플립플롭의 정전출력단자와 반전출력단자로부터 공급되는 것을 특징으로 하는 디코드회로.
- 제 3 항에 있어서,상기 링 카운터가,상기 N 단의 플립플롭; 및상기 N 단의 플립플롭의 각각에 대해 형성되고 상기 각 플립플롭의 입력신호를 공급하는 N 개의 논리회로를 구비하고,상기 각 논리회로는, 업, 다운, 및 유지를 각각 지시하는 업신호, 다운신호, 및 유지신호와 상기 N 단의 플립플롭의 각 출력신호를 입력하고,상기 링 카운터의 업카운트의 경우, 최종단의 플립플롭의 출력의 반전신호가 초단의 플립플롭에 대응하는 논리회로를 통하여 상기 초단의 플립플롭으로 귀환입력되고, 클록에 의한 시프트 동작시, 상기 각 논리회로를 통하여 전단의 플립플롭의 출력 상태가 후단의 플립플롭의 입력에 전송되고,상기 링 카운터의 다운카운트의 경우, 초단의 플립플롭의 출력의 반전신호가 최종단의 플립플롭에 대응하는 논리회로를 통하여 상기 최종단의 플립플롭으로 귀환입력되고, 클록에 의한 시프트 동작시, 후단의 플립플롭의 출력 상태가 전단의 플립플롭의 입력에 전송되고,상기 링 카운터의 유지상태의 경우, 상기 각 논리회로에 대응하는 플립플롭의 출력신호를 상기 각 논리회로에 대응하는 플립플롭의 입력에 공급하는 제어를 행하는 것을 특징으로 하는 디코드회로.
- 제 4 항에 있어서,상기 업신호와 상기 다운신호의 일치를 검출하는 일치검출회로를 구비하고,상기 일치검출회로의 출력이 상기 유지신호로서 상기 각 논리회로에 공급되는 것을 특징으로 하는 디코드회로.
- 제 3 항에 있어서,상기 링 카운터를 구성하는 상기 N 단의 플립플롭의 출력신호를 입력으로 하고 상정외 패턴을 검출하는 수단; 및상기 상정외 패턴을 검출시, 이 패턴을 출현이 확인되어 있는 다른 패턴으로 치환한 다음에, 상기 디코드회로로의 입력신호로서 공급하는 수단을 갖는 상정외 구제회로를 구비하는 것을 특징으로 하는 디코드회로.
- N 비트 (단, N 은 2 이상의 정수) 의 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트 신호가 입력되고 이 중 1 비트를 반전시킴으로써, 상기 2N 비트 신호 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 상기 2N 비트 중 1 비트 (N=2 일 때) 또는 서로 인접하는 복수의 (N-1) 비트 (N＞2 일 때) 가 제 1 값으로 되고, 나머지 비트가 제 2 값이 되는 2N 가지의 디코드신호를 출력하고,상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트폭의 신호 중, 제 I 비트와 제 I + 1 비트 (단, I 는 1, 2, ∼N, 또한 I 가 2N 인 경우, 2N + 1 은 1 이 됨) 신호를 각각 입력으로 하는 2N 개의 논리회로로 구성되는 것을 특징으로 하는 디코드회로.
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- N 비트 (단, N 은 2 이상의 정수) 의 신호로부터, 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트폭의 신호를 생성하는 제 1 회로수단; 및상기 제 1 회로수단에서 생성된 상기 2N 비트폭의 신호를 입력으로 하고, 이 중 1 비트를 반전시킴으로써, 상기 2N 비트 신호의 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 상기 2N 비트 중 1 비트 (N=2 일 때) 또는 서로 인접하는 복수의 N-1 비트 (N＞2 일 때) 가 제 1 값으로 되고, 나머지 비트가 제 2 값으로 되는 2N 가지의 2N 비트폭의 신호를 생성하는 제 2 회로수단을 구비하고,상기 제 1 회로수단이 상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 상기 2N 비트 신호에 대해, 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 상기 서로 인접하는 N 개의 비트가 연속하여 제 1 값을 취하는 2N 비트폭의 신호를 생성하는 것을 특징으로 하는 부호변환회로.
- N 비트 (단, N 은 2 이상의 정수) 의 신호로부터, 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트폭의 신호를 생성하는 제 1 회로수단; 및상기 제 1 회로수단에서 생성된 상기 2N 비트폭의 신호를 입력으로 하고, 이 중 1 비트를 반전시킴으로써, 상기 2N 비트 신호의 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 상기 2N 비트 중 1 비트 (N=2 일 때) 또는 서로 인접하는 복수의 N-1 비트 (N＞2 일 때) 가 제 1 값으로 되고, 나머지 비트가 제 2 값으로 되는 2N 가지의 2N 비트폭의 신호를 생성하는 제 2 회로수단을 구비하고,상기 제 1 회로수단이 링 카운터를 구비하고, 상기 링 카운터를 구성하는 N 단의 플립플롭의 정전출력단자와 반전출력단자로부터 상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호가 공급되는 것을 특징으로 하는 부호변환회로.
- 제 10 항에 있어서,상기 링 카운터가,상기 N 단의 플립플롭; 및상기 N 단의 플립플롭의 각각에 대해 설치되고 상기 각 플립플롭의 입력신호를 공급하는 N 개의 논리회로를 구비하고,상기 각 논리회로는 업, 다운, 및 유지를 각각 지시하는 업신호, 다운신호, 및 유지신호와, 상기 N 단의 플립플롭의 각 출력신호를 입력하고,상기 링 카운터의 업카운트의 경우, 최종단의 플립플롭의 출력의 반전신호가 초단의 플립플롭에 대응하는 논리회로를 통하여 상기 초단의 플립플롭으로 귀환입력되고, 클록에 의한 시프트 동작시, 상기 각 논리회로를 통하여 전단의 플립플롭의 출력 상태가 후단의 플립플롭의 입력에 전송되고,상기 링 카운터의 다운카운트의 경우, 초단의 플립플롭의 출력의 반전신호가 최종단의 플립플롭에 대응하는 논리회로를 통하여 상기 최종단의 플립플롭으로 귀환입력되고, 클록에 의한 시프트 동작시, 후단의 플립플롭의 출력 상태가 전단의 플립플롭의 입력에 전송되고,상기 링 카운터의 유지상태의 경우, 상기 각 논리회로에 대응하는 플립플롭의 출력신호를 상기 각 논리회로에 대응하는 플립플롭의 입력에 공급하도록 제어하는 것을 특징으로 하는 부호변환회로.
- 제 11 항에 있어서,상기 업신호와 상기 다운신호의 일치를 검출하는 일치검출회로를 구비하고,상기 일치검출회로의 출력이 상기 유지신호로서 상기 각 논리회로에 공급되는 것을 특징으로 하는 부호변환회로.
- N 비트 (단, N 은 2 이상의 정수) 의 신호로부터, 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트폭의 신호를 생성하는 제 1 회로수단; 및상기 제 1 회로수단에서 생성된 상기 2N 비트폭의 신호를 입력으로 하고, 이 중 1 비트를 반전시킴으로써, 상기 2N 비트 신호의 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 상기 2N 비트 중 1 비트 (N=2 일 때) 또는 서로 인접하는 복수의 N-1 비트 (N＞2 일 때) 가 제 1 값으로 되고, 나머지 비트가 제 2 값으로 되는 2N 가지의 2N 비트폭의 신호를 생성하는 제 2 회로수단을 구비하고,상기 제 1 회로수단의 출력신호를 입력으로 하고 상정외 패턴을 검출하는 수단; 및상기 상정외 패턴을 검출시, 이 패턴을 출현이 확인되어 있는 다른 패턴으로 치환한 다음에, 상기 제 2 회로수단으로의 입력신호로서 공급하는 수단을 갖는 상정외 구제회로를 구비하는 것을 특징으로 하는 부호변환회로.
- N 비트 (단, N 은 2 이상의 정수) 의 신호로부터, 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트폭의 신호를 생성하는 제 1 회로수단; 및상기 제 1 회로수단에서 생성된 상기 2N 비트폭의 신호를 입력으로 하고, 이 중 1 비트를 반전시킴으로써, 상기 2N 비트 신호의 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 상기 2N 비트 중 1 비트 (N=2 일 때) 또는 서로 인접하는 복수의 N-1 비트 (N＞2 일 때) 가 제 1 값으로 되고, 나머지 비트가 제 2 값으로 되는 2N 가지의 2N 비트폭의 신호를 생성하는 제 2 회로수단을 구비하고,상기 제 2 회로수단이, 상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트폭의 신호 중, 제 I 비트와 제 (I + 1) 비트 (단, I 는 1, 2, ∼N, 또한 I 가 2N 인 경우, 2N + 1 은 1 이 됨) 신호를 각각 입력으로 하고, 2 개의 입력신호의 논리곱 연산결과를 각각 출력하는 2N 개의 논리회로로 구성되는 것을 특징으로 하는 부호변환회로.
- N 비트 (단, N 은 2 이상의 정수) 의 신호에 대해, 부호생성수단에서 상기 N 비트와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트 신호를 생성하는 제 1 단계; 및상기 제 1 단계에서 생성된 상기 2N 비트 신호를 입력하는 부호변환수단에서, 상기 2N 가지의 2N 비트 신호의 각각에 대해 1 비트만을 반전시킴으로써, 상기 2N 비트 신호의 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 상기 2N 비트 중 1 비트 (N=2 일 때) 또는 서로 인접하는 복수의 (N-1) 비트 (N＞2 일 때) 가 제 1 값으로 되고, 나머지 비트가 제 2 값으로 되는 2N 가지의 신호를 출력하는 제 2 단계를 포함하는 것을 특징으로 하는 부호변환방법.
- 제 15 항에 있어서,상기 제 1 단계에서, 상기 부호생성수단은 상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 상기 2N 비트 신호에 대해, 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 서로 인접하는 N 개의 비트가 연속하여 제 1 값을 취하는 2N 비트폭의 신호를 생성하는 것을 특징으로 하는 부호변환방법.
- 제 15 항에 있어서,상기 제 1 단계에서, 상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호가, 상기 부호생성수단을 이루는 링 카운터를 구성하는 N 단의 플립플롭의 정전출력과 그 반전출력으로부터 공급되는 패턴으로 이루어지는 것을 특징으로 하는 부호변환방법.
- 링 카운터를 구성하는 N 단의 플립플롭의 정전출력과 반전출력으로부터 공급되는 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트 신호를 입력하고, 상기 2N 비트폭의 신호 중, 제 I 비트와 제 I + 1 비트 (단, I 는 1, 2, ∼N, 또한 I 가 2N 인 경우, 2N + 1 은 1 이 됨) 신호를 제 1, 제 2 입력단자로부터 각각 입력으로 하고, 입력된 두개 신호의 논리곱 연산결과를 출력단자로부터 출력하는 2N 개의 논리회로를 구비하는 것을 특징으로 하는 디코드회로.
- 다상 클록신호를 입력으로 하여 이 중 서로 인접하는 2 개 이상의 클록신호를 선택하는 클록 실렉터; 및상기 클록 실렉터에 대해 서로 인접하는 2 개 이상의 클록신호를 선택하는 선택신호를 공급하는 디코드회로로서, 제 1 항에 기재된 디코드회로를 구비하는 것을 특징으로 하는 클록제어회로.
- N 비트 (단, N 은 2 이상의 정수) 의 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트 신호가 입력되고 이 중 1 비트를 반전시킴으로써, 상기 2N 비트 신호 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 상기 2N 비트 중 1 비트 (N=2 일 때) 또는 서로 인접하는 복수의 (N-1) 비트 (N＞2 일 때) 가 제 1 값으로 되고, 나머지 비트가 제 2 값이 되는 2N 가지의 디코드신호를 출력하고,상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 상기 2N 비트 신호가 양단의 2N 비트째와 1 비트째가 서로 인접하는 것으로 하면, 서로 인접하는 N 개의 비트가 연속하여 제 1 값을 취하며,상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트폭의 신호 중, 제 I 비트와 제 I + 1 비트 (단, I 는 1, 2, ∼N, 또한 I 가 2N 인 경우, 2N + 1 은 1 이 됨) 신호를 각각 입력으로 하는 2N 개의 논리회로로 구성되는 것을 특징으로 하는 디코드회로.
- 제 9 항에 있어서,상기 제 2 회로수단은, 상기 N 비트 신호와 상기 N 비트의 각 비트를 반전시킨 신호로 이루어지는 2N 비트폭의 신호 중, 제 I 비트와 제 (I + 1) 비트 (단, I 는 1, 2, ∼N, 또한 I 가 2N 인 경우, 2N + 1 은 1 이 됨) 신호를 각각 입력으로 하고, 2 개의 입력신호의 논리곱 연산결과를 각각 출력하는 2N 개의 논리회로로 구성되는 것을 특징으로 하는 부호변환회로.
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