JP4945800B2 - デマルチプレクサ回路 - Google Patents
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Description
図1は、本発明の実施例1によるデマルチプレクサ装置の全体構成を示すブロック図である。このデマルチプレクサ装置は、入力クロック2に同期してシリアルに入力する入力データ1を10ビットパラレルの出力データ171〜180に変換し出力クロック104に同期して出力する装置であって、シリアルパラレル変換回路101と同期パターン検出回路107とクロック分周回路6とで構成される。
[動作の説明]
次に、図1のデマルチプレクサ回路の動作について図5〜図7のタイミングチャートに沿い、適時に図1〜図4を参照しながら説明する。
2 入力クロック
6、6A クロック分周回路
20、20A データシフト回路
21〜25、21A〜25A フリップフロップ
30 リタイミング回路
31〜35、231〜239 フリップフロップ
51〜55、51A〜55A データ
103、103A、81〜85 5分周クロック
101、701、702 シリアルパラレル変換回路
104、771 出力クロック
105、105A HOLD信号
106、106A、106B ビットシフト信号
107、107A 同期パターン検出回路
111〜114、111A〜114A データ
115、116、115A、116A 1対5シリアルパラレル変換回路
118、118A 1対2シリアルパラレル変換回路
119、119A データ選択回路
120、120A、120B 2分周クロック
161〜165、261〜265 データ
171〜180、751〜770 出力データ
200 立ち上がり検出回路
221〜222、224〜226 データ
401〜404 フリップフロップ
405 インバータ素子
406 ビットシフト制御部
409〜410 セレクタ回路
711〜715、721〜725 データ
731〜735、741〜745 データ
Claims (4)
- クロックに同期して入力するシリアルデータを2ビットのパラレルデータに変換すると共に、前記クロックを分周した2分周クロックを出力する1対2直並列変換回路と、
前記1対2直並列変換回路から出力されるパラレルデータの各ビットを前記2分周クロックに同期してシフトさせ次段の2つの直並列変換回路のいずれに対するシリアルデータとするかを選択するデータ選択回路とから成り、x段目が2の(x−1)乗個となるように展開してn段接続されたシリアルパラレル変換回路と;
それぞれが前記シリアルパラレル変換回路の最終n段における前記シリアルデータをmビットのパラレルデータに変換する2のn乗個の1対m直並列変換回路と;
前記1対m直並列変換回路からのパラレルデータの同期パターンに対するビットずれ量を検出して、そのビットずれ量に対応した回数のパルスをHOLD信号として初段の前記データ選択回路へ出力する同期パターン検出回路と;
前記シリアルパラレル変換回路の最終n段における前記1対2直並列変換回路の何れか1つからの前記2分周クロックを分周したm分周クロックを各前記1対m直並列変換回路および前記同期パターン検出回路へ出力するクロック分周回路とで構成され;
前記HOLD信号は、初段から最終n段の前記データ選択回路へかけて、更には前記クロック分周回路へシフト信号として伝播され、各段では前記シフト信号の2値状態の遷移回数に対応して前記選択を行なうと共に、前記クロック分周回路では前記シフト信号の2値状態の遷移回数だけ前記m分周クロックをシフトさせることを特徴とするデマルチプレクサ回路。 - 前記1対m直並列変換回路は、
当該並列経路におけるシリアルなデータを前記最終n段からの2分周クロックに同期してシフトしてパラレルに出力するデータシフト回路と、
前記データシフト回路からのデータを前記m分周クロックに同期して出力するリタイミング回路とで構成されることを特徴とする請求項1に記載のデマルチプレクサ回路。 - 前記データ選択回路は、
前記HOLD信号の入力の都度に“0”と“1”を反転する前記シフト信号を出力し、また該シフト信号が“0”のときは前記1対2直並列変換回路の出力をそのまま、“1”のときは前記1対2直並列変換回路の出力を入れ換え、かつ一方の出力を前記2分周クロックの1クロック分だけ遅らせて、それぞれ次段の1対2直並列変換回路または前記1対m直並列変換回路へ出力することを特徴とする請求項1または請求項2に記載のデマルチプレクサ回路。 - 前記クロック分周回路は、
前記シフト信号の立ち上がり回数1回につき、前記m分周クロックの分周タイミングを前記2分周クロックの周期単位で遅らせることを特徴とする請求項1ないし請求項3のいずれかに記載のデマルチプレクサ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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JP2009130822A JP2009130822A (ja) | 2009-06-11 |
JP4945800B2 true JP4945800B2 (ja) | 2012-06-06 |
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Country | Link |
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JP (1) | JP4945800B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5610540B2 (ja) * | 2011-08-02 | 2014-10-22 | Necエンジニアリング株式会社 | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61154238A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | フレ−ム同期方式 |
JP2970717B2 (ja) * | 1992-03-17 | 1999-11-02 | 三菱電機株式会社 | フレ−ム同期回路 |
JP4652261B2 (ja) * | 2006-03-30 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | パラレル変換回路 |
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Publication number | Publication date |
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JP2009130822A (ja) | 2009-06-11 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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