JPS61154238A - フレ−ム同期方式 - Google Patents
フレ−ム同期方式Info
- Publication number
- JPS61154238A JPS61154238A JP59277317A JP27731784A JPS61154238A JP S61154238 A JPS61154238 A JP S61154238A JP 59277317 A JP59277317 A JP 59277317A JP 27731784 A JP27731784 A JP 27731784A JP S61154238 A JPS61154238 A JP S61154238A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- order group
- output
- parallel
- frame synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速ＰＣＭ用多重変換装置におけるフレーム
同期方式に関し、特にパターン同期に関する。
同期方式に関し、特にパターン同期に関する。
従来、高速ＰＣＭ用多重変換装置、たとえば１００Ｍ形
多重変換装置における同期復帰方式には、バタン検出１
ビット即時シフト方式が採用されている。この同期復帰
方式は、受信人力パルスを受信側の７レームカウンタで
形成したフレーム同期判定用のパルスバタンと照合し、
入力パルス中のフレームパルスがフレーム同期判定パル
スバタンと一致するようフレームカウンタへのタイミン
グパルスをシフトするものである。しかし、このフレー
ム同期方式では高次群１Ｍ号段でフレーム同期をとるた
め、高速論理回路を多数必要とし、経済性に難点がある
。このため、さらに高速の多重変換装置では高次群信号
段でフレーム同期をとらず、まず低次群信号に分離し、
多重分離後の各低次群信号に対して並列に動作するフレ
ーム同期回路を複数設置して、フレーム同期をとる並列
検出形１ビットシフト方式が採用される。（例えば大竹
、河西、高、“ＰＣＭ−４００Ｍ多重変換装置の実用化
”、研究用化報告２５−１ 、 ＰＰ、 １１４−１１
６ 。
多重変換装置における同期復帰方式には、バタン検出１
ビット即時シフト方式が採用されている。この同期復帰
方式は、受信人力パルスを受信側の７レームカウンタで
形成したフレーム同期判定用のパルスバタンと照合し、
入力パルス中のフレームパルスがフレーム同期判定パル
スバタンと一致するようフレームカウンタへのタイミン
グパルスをシフトするものである。しかし、このフレー
ム同期方式では高次群１Ｍ号段でフレーム同期をとるた
め、高速論理回路を多数必要とし、経済性に難点がある
。このため、さらに高速の多重変換装置では高次群信号
段でフレーム同期をとらず、まず低次群信号に分離し、
多重分離後の各低次群信号に対して並列に動作するフレ
ーム同期回路を複数設置して、フレーム同期をとる並列
検出形１ビットシフト方式が採用される。（例えば大竹
、河西、高、“ＰＣＭ−４００Ｍ多重変換装置の実用化
”、研究用化報告２５−１ 、 ＰＰ、 １１４−１１
６ 。
１９７６参照）この並列形低次群１ビットシフト力式の
フレーム同期復帰方式は、バタン検出１ビット即時シフ
ト方式である。しかし、このフレーム同期後期方式を用
いた場合、フレームカウンタを１ビツトシフトさせる制
御ループのループ遅延時間を低次群クロック周期の１周
期時間以下にする必要かあり、論理回路の高速限界の面
で、１％−ドウエア実現上問題がある。
フレーム同期復帰方式は、バタン検出１ビット即時シフ
ト方式である。しかし、このフレーム同期後期方式を用
いた場合、フレームカウンタを１ビツトシフトさせる制
御ループのループ遅延時間を低次群クロック周期の１周
期時間以下にする必要かあり、論理回路の高速限界の面
で、１％−ドウエア実現上問題がある。
本発明の目的は、並列形低次群１ビットシフト方式にお
けるハードウェア実現上の困難を解決した新しい構成の
フレーム同期方式を提供することにある。
けるハードウェア実現上の困難を解決した新しい構成の
フレーム同期方式を提供することにある。
本発明によれば、高次群信号を低次群信号に多重分離し
、分離された各低次群信号に対してフレーム同期を検出
する並列検出形低次群フレーム同期方式において、前記
高次群信号を低次群信号に多重分離する手段と、所定フ
レーム同期パターンを発生する手段と、多重分離された
複数の低次信号を並列入力し発生するフレーム同期パタ
ーンとの一致を検出する検出手段と、前記検出手段で不
一致が横用されたとき前記フレーム同期パターン発生時
点を前記高次群信号の１ビット分遅らせる手段とを含み
、１ビット遅延シフト方式によってフレーム同期復帰を
行うフレーム同期方式が得られる。
、分離された各低次群信号に対してフレーム同期を検出
する並列検出形低次群フレーム同期方式において、前記
高次群信号を低次群信号に多重分離する手段と、所定フ
レーム同期パターンを発生する手段と、多重分離された
複数の低次信号を並列入力し発生するフレーム同期パタ
ーンとの一致を検出する検出手段と、前記検出手段で不
一致が横用されたとき前記フレーム同期パターン発生時
点を前記高次群信号の１ビット分遅らせる手段とを含み
、１ビット遅延シフト方式によってフレーム同期復帰を
行うフレーム同期方式が得られる。
次に本発明の実施例を図面を参照して詳細に説明する。
図面を参照すると、本発明の実施例は、４つの低次群信
号をビット多重化した高次群信号Ｓｉを入力し、連続す
る４ビツトの信号を各ビットごとに順次分割し４ビツト
差列出力する直並列変換回路１と、この直並列変換回路
の４ビツト差列出力からフレーム同期パターンを検出す
る同期パターン検出部２と、この検出部２で照合する４
ピツトノフレ一ム同期パターンを発生するフレームカウ
ンタ３と、高次群信号に同期した高次群クロック信号Ｃ
を１／４分周する１／４分周回路４と、１ビットの高次
クロックを禁止する時間を調整する遅延回路５とを含む
。
号をビット多重化した高次群信号Ｓｉを入力し、連続す
る４ビツトの信号を各ビットごとに順次分割し４ビツト
差列出力する直並列変換回路１と、この直並列変換回路
の４ビツト差列出力からフレーム同期パターンを検出す
る同期パターン検出部２と、この検出部２で照合する４
ピツトノフレ一ム同期パターンを発生するフレームカウ
ンタ３と、高次群信号に同期した高次群クロック信号Ｃ
を１／４分周する１／４分周回路４と、１ビットの高次
クロックを禁止する時間を調整する遅延回路５とを含む
。
直並列変換回路１は高次群信号８ｉ を高次群クロック
信号ごとに移送するＤフリップ７０ツブ１０．１１，１
２．１３と、各Ｄフリップフロップ１３゜１２．１１．
１０の出力Ｑをラッチ回路１４，１５，１６゜１７とを
含む。これらラッチ回路はＯＲゲート１８．１９を介し
て１／４分周回路の出力Ｑの立上シでラッチし％ ４ビ
ツト差列信号を出力する。
信号ごとに移送するＤフリップ７０ツブ１０．１１，１
２．１３と、各Ｄフリップフロップ１３゜１２．１１．
１０の出力Ｑをラッチ回路１４，１５，１６゜１７とを
含む。これらラッチ回路はＯＲゲート１８．１９を介し
て１／４分周回路の出力Ｑの立上シでラッチし％ ４ビ
ツト差列信号を出力する。
同期パターン検出回路２は、直並列変換回路１からの４
ビット並列出カ（反転出力Ｑ）と７レームカウンタ３か
ら供給されるフレームｆＪＧＱハターン信号Ｒｉ ＋
Ｒ２１Ｒａ ＋ Ｒ４とを比較するイクスクルーシブ・
オア（ＥＸＯＲ）ゲー） ２０，２１，２２，２３゜２
４とＮＯＲゲート２４．２５とを有する。フレーム同期
パターン信号Ｒ１，Ｒｇ＊ＲａｐＲ４は高次群信号Ｓｉ
中のフレームパターンを反転した信号に等シイ。フレー
ムカウンタ３はこのフレーム同期パターン信号を１／４
分周回路４の反転出力Ｑを低次群フレームビット数カウ
ントするごとに発生し、４ビツト差列出力する。このフ
レーム同期パターン信号Ｒ１・〜・Ｒ４が発生する時点
が同期パターン検出時点となる。フレームカウンタ３か
らＮＯＲゲート２５へ直接入力する信号は同期パターン
検出時点にＩＩＱ＠ｌ、それ以外は″′１″ルベルとな
る信号である。
ビット並列出カ（反転出力Ｑ）と７レームカウンタ３か
ら供給されるフレームｆＪＧＱハターン信号Ｒｉ ＋
Ｒ２１Ｒａ ＋ Ｒ４とを比較するイクスクルーシブ・
オア（ＥＸＯＲ）ゲー） ２０，２１，２２，２３゜２
４とＮＯＲゲート２４．２５とを有する。フレーム同期
パターン信号Ｒ１，Ｒｇ＊ＲａｐＲ４は高次群信号Ｓｉ
中のフレームパターンを反転した信号に等シイ。フレー
ムカウンタ３はこのフレーム同期パターン信号を１／４
分周回路４の反転出力Ｑを低次群フレームビット数カウ
ントするごとに発生し、４ビツト差列出力する。このフ
レーム同期パターン信号Ｒ１・〜・Ｒ４が発生する時点
が同期パターン検出時点となる。フレームカウンタ３か
らＮＯＲゲート２５へ直接入力する信号は同期パターン
検出時点にＩＩＱ＠ｌ、それ以外は″′１″ルベルとな
る信号である。
同期パターン検出時点直列変換回路１からの４ビツト差
列出力と７レームカウンタ３からのフレーム同期パター
ン信号Ｒ１，Ｒ２−Ｒ３，Ｒ４とが一致とが一致しない
とき、同期パターン検出回路２のＮＯＲゲート２４の出
力は”Ｏ″′となる。またＮＯＲゲート２５の一方の入
力にはＮＡＮＤ ゲート８，９を介して１／４分周回路
４の反転出力Ｑがさらにフレームカウンタ３からはｏ″
が印加されるので、ＮＯＲゲート２５の出力は′１”と
なる。
列出力と７レームカウンタ３からのフレーム同期パター
ン信号Ｒ１，Ｒ２−Ｒ３，Ｒ４とが一致とが一致しない
とき、同期パターン検出回路２のＮＯＲゲート２４の出
力は”Ｏ″′となる。またＮＯＲゲート２５の一方の入
力にはＮＡＮＤ ゲート８，９を介して１／４分周回路
４の反転出力Ｑがさらにフレームカウンタ３からはｏ″
が印加されるので、ＮＯＲゲート２５の出力は′１”と
なる。
６一
遅延回路５は、ＮＯＲゲート２５は出力を一定時間遅延
したｉ Ｎ ＯＲゲート６へ出力する。この遅延回路は
ＯＲ／ＮＯＲ出力のゲート５０と、高次群クロック信号
の１ビツト分を遅延する遅延回路５１と、Ｎ ＯＲゲー
ト５２と、遅延回路５３とを含み、遅延回路５３の遅延
時間を任意に設定することにより、ＮＯＲゲート２５の
出力″１″を阻止する。したがって１／４分周回路は、
高次群クロック信号を１ビツト分遅砥して分周すること
になり、同期パターン検出時点が１ビツト遅延する。
したｉ Ｎ ＯＲゲート６へ出力する。この遅延回路は
ＯＲ／ＮＯＲ出力のゲート５０と、高次群クロック信号
の１ビツト分を遅延する遅延回路５１と、Ｎ ＯＲゲー
ト５２と、遅延回路５３とを含み、遅延回路５３の遅延
時間を任意に設定することにより、ＮＯＲゲート２５の
出力″１″を阻止する。したがって１／４分周回路は、
高次群クロック信号を１ビツト分遅砥して分周すること
になり、同期パターン検出時点が１ビツト遅延する。
以上説明したように、同期パターン検出時点を高次群ク
ロックの１ビツトずつ遅延する動作をくり返し、これに
よって同期フレームパターン信号Ｒ１１〜＋Ｒ４と直並
列変換回路１からの４ビット並列出力とが一致すると、
同期が確立しＮＯＲゲート２４の出力は″１″ＮＯＲゲ
ート２５の出力は１０”となる。したがってＮＯＲゲー
ト５２の出力は同期パターン検出時点において０″とな
り１ビツト遅延動作を実行しない。
ロックの１ビツトずつ遅延する動作をくり返し、これに
よって同期フレームパターン信号Ｒ１１〜＋Ｒ４と直並
列変換回路１からの４ビット並列出力とが一致すると、
同期が確立しＮＯＲゲート２４の出力は″１″ＮＯＲゲ
ート２５の出力は１０”となる。したがってＮＯＲゲー
ト５２の出力は同期パターン検出時点において０″とな
り１ビツト遅延動作を実行しない。
一方、保護回路７は、同期パターン検出時点でＮＯＲゲ
ート２５の出力力（”Ｑ″となるのを数回監視した後、
その出力をθ″から１″に反転する。これによって同期
が保護される。また直並列変換回路１の出力Ｑは低次群
信号となる。
ート２５の出力力（”Ｑ″となるのを数回監視した後、
その出力をθ″から１″に反転する。これによって同期
が保護される。また直並列変換回路１の出力Ｑは低次群
信号となる。
以上説明したように本実施例は高次群信号を４つの低次
群信号に多重分離し、多重分離後の４つの低次群信号に
対して並列に動作するフレーム同期回路を設置してフレ
ーム同期をとる。父、同期パターン検出、１ビー／Ｉ−
遅延シフトループはすべて低次群速度となる。またシフ
トループにおいて、遅延回路は同期パターン不一致が検
出された場合次の検出時刻までの任意の時刻に１ビツト
高次群クロックを禁止することができる。このため遅延
時間の設定が容易となる。
群信号に多重分離し、多重分離後の４つの低次群信号に
対して並列に動作するフレーム同期回路を設置してフレ
ーム同期をとる。父、同期パターン検出、１ビー／Ｉ−
遅延シフトループはすべて低次群速度となる。またシフ
トループにおいて、遅延回路は同期パターン不一致が検
出された場合次の検出時刻までの任意の時刻に１ビツト
高次群クロックを禁止することができる。このため遅延
時間の設定が容易となる。
以上説明したように本発明は、高速ＰＣＭ用フレーム同
期において並列検出形低次群１ビットシフト方式のシフ
ト方式に１ビツト遅延シフト方式を用いることにより、
シフトループのループ制御時間が低次群の１クロック時
間を超える場合にも、同期復帰時間を劣化させることな
くフレーム同期復帰回路の低速化を実現できる効果があ
る。
期において並列検出形低次群１ビットシフト方式のシフ
ト方式に１ビツト遅延シフト方式を用いることにより、
シフトループのループ制御時間が低次群の１クロック時
間を超える場合にも、同期復帰時間を劣化させることな
くフレーム同期復帰回路の低速化を実現できる効果があ
る。
図は、本発明の実施例を示す回路図である。
１・−・・・・直並列変換回路、２・・・・・・同期パ
ターン検出回路、３・・・・・・フレームカウンタ、４
・・・・・・１／４分周回路、５・・・・・・遅延回路
。
ターン検出回路、３・・・・・・フレームカウンタ、４
・・・・・・１／４分周回路、５・・・・・・遅延回路
。
Claims (1)
- 時分割多重高次群信号を低次群信号に多重分離し、分離
された各低次群信号に対して並列にフレーム同期を検出
する並列検出形低次群フレーム同期方式において、前記
高次群信号を低次群信号に多重分離する手段と、所定の
フレーム同期パターンを発生する手段と、多重分離され
た複数の低次群信号を並列入力し前記フレーム同期パタ
ーンとの一致を検出する検出手段と、前記検出手段で不
一致が検出されたとき前記フレーム同期パターン発生時
点を前記高次群信号の１ビット分遅らせる手段とを含み
、１ビット遅延シフト方式によってフレーム同期復帰を
行うフレーム同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277317A JPS61154238A (ja) | 1984-12-26 | 1984-12-26 | フレ−ム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277317A JPS61154238A (ja) | 1984-12-26 | 1984-12-26 | フレ−ム同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154238A true JPS61154238A (ja) | 1986-07-12 |
Family
ID=17581849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277317A Pending JPS61154238A (ja) | 1984-12-26 | 1984-12-26 | フレ−ム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154238A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105629A (ja) * | 1987-10-19 | 1989-04-24 | Hitachi Ltd | フレーム同期回路 |
| JPH01138831A (ja) * | 1987-09-25 | 1989-05-31 | Nec Corp | フレーム同期回路 |
| EP0334357A2 (en) * | 1988-03-25 | 1989-09-27 | Fujitsu Limited | Pulse insertion circuit |
| JPH0270135A (ja) * | 1988-09-05 | 1990-03-09 | Advantest Corp | 多重分離回路 |
| JP2009130822A (ja) * | 2007-11-27 | 2009-06-11 | Nec Engineering Ltd | デマルチプレクサ回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102206A (ja) * | 1974-01-08 | 1975-08-13 | ||
| JPS58123261A (ja) * | 1982-01-18 | 1983-07-22 | Mitsubishi Electric Corp | フレ−ム同期検出回路 |
| JPS58168347A (ja) * | 1982-03-29 | 1983-10-04 | Mitsubishi Electric Corp | 同期符号検出回路 |
-
1984
- 1984-12-26 JP JP59277317A patent/JPS61154238A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102206A (ja) * | 1974-01-08 | 1975-08-13 | ||
| JPS58123261A (ja) * | 1982-01-18 | 1983-07-22 | Mitsubishi Electric Corp | フレ−ム同期検出回路 |
| JPS58168347A (ja) * | 1982-03-29 | 1983-10-04 | Mitsubishi Electric Corp | 同期符号検出回路 |
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|---|---|---|---|---|
| JPH01138831A (ja) * | 1987-09-25 | 1989-05-31 | Nec Corp | フレーム同期回路 |
| JPH01105629A (ja) * | 1987-10-19 | 1989-04-24 | Hitachi Ltd | フレーム同期回路 |
| EP0334357A2 (en) * | 1988-03-25 | 1989-09-27 | Fujitsu Limited | Pulse insertion circuit |
| JPH0270135A (ja) * | 1988-09-05 | 1990-03-09 | Advantest Corp | 多重分離回路 |
| JP2009130822A (ja) * | 2007-11-27 | 2009-06-11 | Nec Engineering Ltd | デマルチプレクサ回路 |
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