JPH05327782A - 速度変換回路 - Google Patents
速度変換回路Info
- Publication number
- JPH05327782A JPH05327782A JP4132929A JP13292992A JPH05327782A JP H05327782 A JPH05327782 A JP H05327782A JP 4132929 A JP4132929 A JP 4132929A JP 13292992 A JP13292992 A JP 13292992A JP H05327782 A JPH05327782 A JP H05327782A
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- JP
- Japan
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- clock
- data
- circuit
- bit rate
- parallel
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＰＬＬ回路のクロックに発生する
ジッタに対して位相マージンを大きくした速度変換回路
を提供する。 【構成】 入力クロックを３分周してクロック１０２を
出力する分周回路２があって、前記クロック１０２より
ビットレイトＮ×Ｆのクロック２１１と、符号化率３／
４の誤り訂正符号化回路３から出力されるビットレイト
ＦのＮ系列パラレルデータの中心付近でローレベルとな
り、しかも前記クロック２１１を分周したタイミング信
号２１０とを生成するＰＬＬ回路１６がある。前記クロ
ック２１１に同期し、前記タイミング信号２１０に示す
タイミングでビットレイトＦのＮ系列パラレルデータを
シリアルデータに変換するパラレル／シリアル変換回路
とで構成される速度変換回路。
ジッタに対して位相マージンを大きくした速度変換回路
を提供する。 【構成】 入力クロックを３分周してクロック１０２を
出力する分周回路２があって、前記クロック１０２より
ビットレイトＮ×Ｆのクロック２１１と、符号化率３／
４の誤り訂正符号化回路３から出力されるビットレイト
ＦのＮ系列パラレルデータの中心付近でローレベルとな
り、しかも前記クロック２１１を分周したタイミング信
号２１０とを生成するＰＬＬ回路１６がある。前記クロ
ック２１１に同期し、前記タイミング信号２１０に示す
タイミングでビットレイトＦのＮ系列パラレルデータを
シリアルデータに変換するパラレル／シリアル変換回路
とで構成される速度変換回路。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理回
路に関し、特にＬＳＩの内部に組み込まれるディジタル
信号処理回路である速度変換回路に関するものである。
路に関し、特にＬＳＩの内部に組み込まれるディジタル
信号処理回路である速度変換回路に関するものである。
【０００２】
【従来の技術】通信機器において速度変換回路は多々用
いられており、その速度変換回路の従来回路を、符号化
率３／４の誤り訂正符号化回路に用いた場合を例に取
り、図３の構成例と、この図３における各信号のタイミ
ングを図４にタイミングチャートとして示す。以下この
図３，４を用いて従来の速度変換回路について説明す
る。
いられており、その速度変換回路の従来回路を、符号化
率３／４の誤り訂正符号化回路に用いた場合を例に取
り、図３の構成例と、この図３における各信号のタイミ
ングを図４にタイミングチャートとして示す。以下この
図３，４を用いて従来の速度変換回路について説明す
る。
【０００３】ビットレイト３Ｆである入力データ１００
は、シリアル／パラレル変換回路１に入力され、ビット
レイトＦである３系列のデータ１０３，１０４，１０５
に変換される。なお、このデータ系列１０３，１０４，
１０５の出力タイミングは、シリアル／パラレル変換回
路１において、上記入力データ１００の同期クロックで
あるクロック１０１を分周回路２において３分周したビ
ットレイトＦのクロック１０２に同期させてある。これ
ら３系列のデータ１０３，１０４，１０５は符号化率３
／４の誤り訂正符号化回路３に入力され、同じくビット
レイトＦである符号化データ１０６，１０７，１０８，
１０９に変換される。これらの符号化データ１０６，１
０７，１０８，１０９をビットレイト４Ｆであるシリア
ルデータに再変換するために、パラレル／シリアル変換
回路４等から成る速度変換回路２０が用いられる。以下
にこの速度変換回路の動作について説明する。
は、シリアル／パラレル変換回路１に入力され、ビット
レイトＦである３系列のデータ１０３，１０４，１０５
に変換される。なお、このデータ系列１０３，１０４，
１０５の出力タイミングは、シリアル／パラレル変換回
路１において、上記入力データ１００の同期クロックで
あるクロック１０１を分周回路２において３分周したビ
ットレイトＦのクロック１０２に同期させてある。これ
ら３系列のデータ１０３，１０４，１０５は符号化率３
／４の誤り訂正符号化回路３に入力され、同じくビット
レイトＦである符号化データ１０６，１０７，１０８，
１０９に変換される。これらの符号化データ１０６，１
０７，１０８，１０９をビットレイト４Ｆであるシリア
ルデータに再変換するために、パラレル／シリアル変換
回路４等から成る速度変換回路２０が用いられる。以下
にこの速度変換回路の動作について説明する。
【０００４】図４のタイミングチャートに示すように、
シフトレジスタ５でクロック１０２をクロック１０１の
２クロック分遅延させたタイミング信号１１０を生成
し、さらにＰＬＬ（Phase Lock Loop ）回路６で、この
タイミング信号１１０のタイミングに従ってクロック１
１１を生成する。パラレル／シリアル変換回路４はこの
クロック１１１に同期させて符号化データ１０６，１０
７，１０８，１０９をシリアルデータである出力データ
１１２に変換して出力する。なお、ＰＬＬ回路６は、ビ
ットレイト４Ｆのクロック１１１をクロック１０２の立
上りエッジとクロック１１１のそれとを一致させるよう
に生成する。
シフトレジスタ５でクロック１０２をクロック１０１の
２クロック分遅延させたタイミング信号１１０を生成
し、さらにＰＬＬ（Phase Lock Loop ）回路６で、この
タイミング信号１１０のタイミングに従ってクロック１
１１を生成する。パラレル／シリアル変換回路４はこの
クロック１１１に同期させて符号化データ１０６，１０
７，１０８，１０９をシリアルデータである出力データ
１１２に変換して出力する。なお、ＰＬＬ回路６は、ビ
ットレイト４Ｆのクロック１１１をクロック１０２の立
上りエッジとクロック１１１のそれとを一致させるよう
に生成する。
【０００５】
【発明が解決しようとする課題】上記した従来の速度変
換回路において、図４に示したようにクロック１１１の
立上りエッジにてタイミング信号１１０のローレベルを
検出した時点が、シリアル／パラレル変換した出力デー
タ１１２として第一の符号化データ１０６を出力するタ
イミングである（図４ではデータＸ1 とデータＸ5 であ
る）。一方ＰＬＬ回路６は一般的に、アナログ回路にて
構成されるが、回路特性等により多少なりともクロック
１１１にはジッタが生ずる。即ち、上記で説明したよう
にクロック１１１の立上りエッジはクロック１０２の立
上りエッジに対して正確には一致せず、前後にずれる。
このためクロック１１１のジッタにより、図４に示した
クロック１１１の立上りエッジ３０，３２がタイミング
信号１１０のローレベルを正しく検出できない不安定な
状態になる可能性がある。また昨今のＬＳＩ技術の発展
により、図３におけるＰＬＬ回路以外の部分はＬＳＩ内
部に集積化される傾向にあり、タイミングを回路組立段
階で調整するのは困難になりつつある。従ってＬＳＩ内
部に実現する回路としてはタイミングマージンの大きい
回路が望まれることになる。
換回路において、図４に示したようにクロック１１１の
立上りエッジにてタイミング信号１１０のローレベルを
検出した時点が、シリアル／パラレル変換した出力デー
タ１１２として第一の符号化データ１０６を出力するタ
イミングである（図４ではデータＸ1 とデータＸ5 であ
る）。一方ＰＬＬ回路６は一般的に、アナログ回路にて
構成されるが、回路特性等により多少なりともクロック
１１１にはジッタが生ずる。即ち、上記で説明したよう
にクロック１１１の立上りエッジはクロック１０２の立
上りエッジに対して正確には一致せず、前後にずれる。
このためクロック１１１のジッタにより、図４に示した
クロック１１１の立上りエッジ３０，３２がタイミング
信号１１０のローレベルを正しく検出できない不安定な
状態になる可能性がある。また昨今のＬＳＩ技術の発展
により、図３におけるＰＬＬ回路以外の部分はＬＳＩ内
部に集積化される傾向にあり、タイミングを回路組立段
階で調整するのは困難になりつつある。従ってＬＳＩ内
部に実現する回路としてはタイミングマージンの大きい
回路が望まれることになる。
【０００６】本発明の目的は、上述した従来技術の欠点
であるＬＳＩ内部に実現できるタイミングマージンの大
きい速度変換回路を提供することにある。
であるＬＳＩ内部に実現できるタイミングマージンの大
きい速度変換回路を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
の本発明の第一の解決手段は、ビットレイトＮ×Ｆの第
一クロックをＮ分周して第二クロックを出力する分周回
路と、この第二クロックに同期してビットレイトＮ×Ｆ
の入力シリアルデータをＮ系列のパラレルデータに変換
するシリアル／パラレル変換回路と、前記Ｎ系列のパラ
レルデータをＭ系列の符号化データに変換する誤り訂正
符号化回路と、このＭ系列の符号化データをタイミング
信号をトリガとして第三クロックに同期してビットレイ
トＭ×Ｆのシリアルデータに変換して出力するパラレル
／シリアル変換回路とからなる速度変換回路において、
前記第二クロックからビットレイトＭ×Ｆの前記第三ク
ロックを生成すると共に、前記Ｍ系列の符号化データの
１データ幅の中央付近に前記第三クロックの１周期分の
アクティブ信号を有する様に、前記第三クロックを分周
して前記タイミング信号を生成するＰＬＬ回路を備える
ことを特徴とする。
の本発明の第一の解決手段は、ビットレイトＮ×Ｆの第
一クロックをＮ分周して第二クロックを出力する分周回
路と、この第二クロックに同期してビットレイトＮ×Ｆ
の入力シリアルデータをＮ系列のパラレルデータに変換
するシリアル／パラレル変換回路と、前記Ｎ系列のパラ
レルデータをＭ系列の符号化データに変換する誤り訂正
符号化回路と、このＭ系列の符号化データをタイミング
信号をトリガとして第三クロックに同期してビットレイ
トＭ×Ｆのシリアルデータに変換して出力するパラレル
／シリアル変換回路とからなる速度変換回路において、
前記第二クロックからビットレイトＭ×Ｆの前記第三ク
ロックを生成すると共に、前記Ｍ系列の符号化データの
１データ幅の中央付近に前記第三クロックの１周期分の
アクティブ信号を有する様に、前記第三クロックを分周
して前記タイミング信号を生成するＰＬＬ回路を備える
ことを特徴とする。
【０００８】上記課題を解決するための本発明の第二の
解決手段は、ビットレイトＮ×Ｆの第一クロックをＮ分
周して第二クロックを出力する分周回路と、この第二ク
ロックに同期してビットレイトＮ×Ｆの入力シリアルデ
ータをＮ系列のパラレルデータに変換し、このＮ系列の
パラレルデータをＭ系列のパラレルデータに変換する手
段と、このＭ系列のパラレルデータをタイミング信号を
トリガとして第三クロックに同期してビットレイトＭ×
Ｆのシリアルデータに変換して出力するパラレル／シリ
アル変換手段とからなる速度変換回路において、前記第
二クロックからビットレイトＭ×Ｆの前記第三クロック
を生成すると共に、前記Ｍ系列のパラレルデータの１デ
ータ幅の中央付近に前記第三クロックの１周期分のアク
ティブ信号を有する様に、前記第三クロックを分周して
前記タイミング信号を生成するＰＬＬ回路を備えること
を特徴とする。
解決手段は、ビットレイトＮ×Ｆの第一クロックをＮ分
周して第二クロックを出力する分周回路と、この第二ク
ロックに同期してビットレイトＮ×Ｆの入力シリアルデ
ータをＮ系列のパラレルデータに変換し、このＮ系列の
パラレルデータをＭ系列のパラレルデータに変換する手
段と、このＭ系列のパラレルデータをタイミング信号を
トリガとして第三クロックに同期してビットレイトＭ×
Ｆのシリアルデータに変換して出力するパラレル／シリ
アル変換手段とからなる速度変換回路において、前記第
二クロックからビットレイトＭ×Ｆの前記第三クロック
を生成すると共に、前記Ｍ系列のパラレルデータの１デ
ータ幅の中央付近に前記第三クロックの１周期分のアク
ティブ信号を有する様に、前記第三クロックを分周して
前記タイミング信号を生成するＰＬＬ回路を備えること
を特徴とする。
【０００９】
【作用】ビットレイトＮ×Ｆのシリアルデータをシリア
ル／パラレル変換回路でＮ系列でしかもビットレイトＦ
のパラレルデータに変換し、さらにこのＮ系列パラレル
データを符号化率３／４の誤り訂正符号化回路でＭ系列
のビットレイトＦの符号化データに変換する。さらにこ
のＭ系列の符号化データをＭ×Ｆのビットレイトを備え
るシリアルデータにパラレル／シリアル変換回路で変換
する。このビットレイトＮ×ＦをビットレイトＭ×Ｆに
変換する為の第三クロックをＰＬＬ回路で生成するが、
その生成方法は第一クロックを分周回路でＮ分周した第
二クロックを用いて生成させる。しかもこの第三クロッ
クをＭ分周し、しかも上記Ｍ系列の符号化データの１デ
ータ幅の中央付近にアクティブ信号であるローレベルを
有するタイミング信号をＰＬＬ回路で生成させる。第三
クロックとタイミング信号は位相同期するので、タイミ
ング信号に従って、しかも第三クロックに同期して上記
Ｍ系列パラレルデータをシリアルデータに変換する。
ル／パラレル変換回路でＮ系列でしかもビットレイトＦ
のパラレルデータに変換し、さらにこのＮ系列パラレル
データを符号化率３／４の誤り訂正符号化回路でＭ系列
のビットレイトＦの符号化データに変換する。さらにこ
のＭ系列の符号化データをＭ×Ｆのビットレイトを備え
るシリアルデータにパラレル／シリアル変換回路で変換
する。このビットレイトＮ×ＦをビットレイトＭ×Ｆに
変換する為の第三クロックをＰＬＬ回路で生成するが、
その生成方法は第一クロックを分周回路でＮ分周した第
二クロックを用いて生成させる。しかもこの第三クロッ
クをＭ分周し、しかも上記Ｍ系列の符号化データの１デ
ータ幅の中央付近にアクティブ信号であるローレベルを
有するタイミング信号をＰＬＬ回路で生成させる。第三
クロックとタイミング信号は位相同期するので、タイミ
ング信号に従って、しかも第三クロックに同期して上記
Ｍ系列パラレルデータをシリアルデータに変換する。
【００１０】
【実施例】次に本発明の一実施例を図１，２を用いて説
明する。図１は本発明の一実施例の構成図であり、図２
は図１の構成における信号のタイミングチャートであ
る。これらの図に於いて、従来例と同一構成物には同一
符号を付す。
明する。図１は本発明の一実施例の構成図であり、図２
は図１の構成における信号のタイミングチャートであ
る。これらの図に於いて、従来例と同一構成物には同一
符号を付す。
【００１１】図１において、シリアル／パラレル変換回
路１にはビットレイト３Ｆである入力データ１００と、
同期クロックであるクロック１０１とが入力されてい
る。また入力クロック１０１は分周回路２に入力してあ
って、この分周回路２で３分周されてビットレイトＦの
クロック１０２をシリアル／パラレル変換回路１と符号
化率３／４の誤り訂正符号化回路３とＰＬＬ回路１６と
に出力している。上記シリアル／パラレル変換回路１
は、上記クロック１０２に同期したビットレイトＦの３
系列のデータ１０３，１０４，１０５が入力データ１０
０からシリアル／パラレル変換されて符号化率３／４の
誤り訂正符号化回路３に出力される。これら３系列のデ
ータ１０３，１０４，１０５はこの誤り訂正符号化回路
３でビットレイトＦで４系列の符号化データ１０６，１
０７，１０８，１０９に変換され、速度変換回路２１の
パラレル／シリアル変換回路１４に出力される。このパ
ラレル／シリアル変換回路１４で符号化データ１０６，
１０７，１０８，１０９は出力データ２１２にパラレル
／シリアル変換して出力される。
路１にはビットレイト３Ｆである入力データ１００と、
同期クロックであるクロック１０１とが入力されてい
る。また入力クロック１０１は分周回路２に入力してあ
って、この分周回路２で３分周されてビットレイトＦの
クロック１０２をシリアル／パラレル変換回路１と符号
化率３／４の誤り訂正符号化回路３とＰＬＬ回路１６と
に出力している。上記シリアル／パラレル変換回路１
は、上記クロック１０２に同期したビットレイトＦの３
系列のデータ１０３，１０４，１０５が入力データ１０
０からシリアル／パラレル変換されて符号化率３／４の
誤り訂正符号化回路３に出力される。これら３系列のデ
ータ１０３，１０４，１０５はこの誤り訂正符号化回路
３でビットレイトＦで４系列の符号化データ１０６，１
０７，１０８，１０９に変換され、速度変換回路２１の
パラレル／シリアル変換回路１４に出力される。このパ
ラレル／シリアル変換回路１４で符号化データ１０６，
１０７，１０８，１０９は出力データ２１２にパラレル
／シリアル変換して出力される。
【００１２】またＰＬＬ回路１６では、分周回路２から
入力されるクロック１０２を用いて、このクロック１０
２の立上りエッジに一致したエッジを備え、しかもビッ
トレイトＦと誤り訂正符号化回路３から出力されるデー
タの系列数（上例では４である）の積に等しいＭ×Ｆの
ビットレイトを持つクロック２１１を生成すると共に、
このクロック２１１を分周し尚且つ、上記符号化データ
の１ビット幅の中央付近でローレベルとなる位相を備え
るタイミング信号２１０を生成してパラレル／シリアル
変換回路１４に出力している。これによりクロック２１
１の立下りエッジにクロック２１０の立下りエッジが一
致するので、クロック２１１の立上りエッジ３３で正し
くタイミング信号２１０のロウレベルを検出することが
でき、より正確にこのエッジ３３，３４に同期して符号
化データ１０６がそれぞれ出力データ２１２として出力
できる。
入力されるクロック１０２を用いて、このクロック１０
２の立上りエッジに一致したエッジを備え、しかもビッ
トレイトＦと誤り訂正符号化回路３から出力されるデー
タの系列数（上例では４である）の積に等しいＭ×Ｆの
ビットレイトを持つクロック２１１を生成すると共に、
このクロック２１１を分周し尚且つ、上記符号化データ
の１ビット幅の中央付近でローレベルとなる位相を備え
るタイミング信号２１０を生成してパラレル／シリアル
変換回路１４に出力している。これによりクロック２１
１の立下りエッジにクロック２１０の立下りエッジが一
致するので、クロック２１１の立上りエッジ３３で正し
くタイミング信号２１０のロウレベルを検出することが
でき、より正確にこのエッジ３３，３４に同期して符号
化データ１０６がそれぞれ出力データ２１２として出力
できる。
【００１３】入力データ１００のビットレイトは上記に
おいては３Ｆであるが、他のＮ×Ｆのビットレイトを持
ち、このビットレイトＮ×Ｆのシリアルデータをシリア
ル／パラレル変換回路１でＮ系列でビットレイトＦのパ
ラレルデータに変換し、さらに、このＮ系列パラレルデ
ータを符号化率３／４の誤り訂正符号化回路３でＭ系列
のビットレイトＦの符号化データに変換し、さらにこの
Ｍ系列の符号化データをＭ×Ｆのビットレイトを備える
シリアルデータに変換するパラレル／シリアル変換回路
で構成しても良い。つまり、最終的なビットレイトＭ×
Ｆは特に限定するものではない。従ってＰＬＬ回路１６
はビットレイトＭ×Ｆのクロック２１１を生成し、しか
もこのクロック２１１をＭ分周してタイミング信号２１
０を生成するようにしても良い。
おいては３Ｆであるが、他のＮ×Ｆのビットレイトを持
ち、このビットレイトＮ×Ｆのシリアルデータをシリア
ル／パラレル変換回路１でＮ系列でビットレイトＦのパ
ラレルデータに変換し、さらに、このＮ系列パラレルデ
ータを符号化率３／４の誤り訂正符号化回路３でＭ系列
のビットレイトＦの符号化データに変換し、さらにこの
Ｍ系列の符号化データをＭ×Ｆのビットレイトを備える
シリアルデータに変換するパラレル／シリアル変換回路
で構成しても良い。つまり、最終的なビットレイトＭ×
Ｆは特に限定するものではない。従ってＰＬＬ回路１６
はビットレイトＭ×Ｆのクロック２１１を生成し、しか
もこのクロック２１１をＭ分周してタイミング信号２１
０を生成するようにしても良い。
【００１４】さらには、これらシリアル／パラレル変換
回路１、誤り訂正符号化回路３及びパラレル／シリアル
変換回路４を一体のディジタルシグナルプロセッサで構
成しても良い。
回路１、誤り訂正符号化回路３及びパラレル／シリアル
変換回路４を一体のディジタルシグナルプロセッサで構
成しても良い。
【００１５】
【発明の効果】従来の速度変換回路におけるパラレル／
シリアル変換回路のパラレル／シリアル変換のタイミン
グ１１０は、ビットレイト３Ｆである入力クロック１０
１を分周して生成した信号であるのに対して、クロック
１１１はＰＬＬ回路にて新たに生成したビットレイト４
Ｆのクロックである事により、ＰＬＬ回路の不完全に起
因するクロックに発生してしまうジッタに弱い構成であ
った。しかし本発明によれば、パラレル／シリアル変換
回路のパラレル／シリアル変換のタイミング２１０はＰ
ＬＬ回路において上記クロック１０２より生成したクロ
ック２１１を分周して生成した信号であるので、クロッ
ク２１１とタイミング２１０は同期しやすく、ジッタに
強い構成となった。
シリアル変換回路のパラレル／シリアル変換のタイミン
グ１１０は、ビットレイト３Ｆである入力クロック１０
１を分周して生成した信号であるのに対して、クロック
１１１はＰＬＬ回路にて新たに生成したビットレイト４
Ｆのクロックである事により、ＰＬＬ回路の不完全に起
因するクロックに発生してしまうジッタに弱い構成であ
った。しかし本発明によれば、パラレル／シリアル変換
回路のパラレル／シリアル変換のタイミング２１０はＰ
ＬＬ回路において上記クロック１０２より生成したクロ
ック２１１を分周して生成した信号であるので、クロッ
ク２１１とタイミング２１０は同期しやすく、ジッタに
強い構成となった。
【図１】本発明の一実施例に関するものであり、その構
成を示す回路図である。
成を示す回路図である。
【図２】図１における信号のタイミングチャート図であ
る。
る。
【図３】従来の回路構成図である。
【図４】従来のタイミングチャート図である。
１ シリアル／パラレル変換回路 ２ 分周回路 ３ 符号化率３／４の誤り訂正符号化回路 ４，１４ パラレル／シリアル変換回路 ５ シフトレジスタ ６，１６ ＰＬＬ回路 １００ 入力データ １０１ 入力クロック １０２ クロック １０３，１０４，１０５ パラレルデータ １０６，１０７，１０８，１０９ 符号化データ １１０，２１０ タイミング信号 １１１，２１１ クロック １１２，２１２ 出力データ
Claims (2)
- 【請求項１】ビットレイトＮ×Ｆの第一クロックをＮ分
周して第二クロックを出力する分周回路と、この第二ク
ロックに同期してビットレイトＮ×Ｆの入力シリアルデ
ータをＮ系列のパラレルデータに変換するシリアル／パ
ラレル変換回路と、前記Ｎ系列のパラレルデータをＭ系
列の符号化データに変換する誤り訂正符号化回路と、こ
のＭ系列の符号化データをタイミング信号をトリガとし
て第三クロックに同期してビットレイトＭ×Ｆのシリア
ルデータに変換して出力するパラレル／シリアル変換回
路とからなる速度変換回路において、 前記第二クロックからビットレイトＭ×Ｆの前記第三ク
ロックを生成すると共に、前記Ｍ系列の符号化データの
１データ幅の中央付近に前記第三クロックの１周期分の
アクティブ信号を有する様に、前記第三クロックを分周
して前記タイミング信号を生成するＰＬＬ回路を備える
ことを特徴とする速度変換回路。 - 【請求項２】ビットレイトＮ×Ｆの第一クロックをＮ分
周して第二クロックを出力する分周回路と、この第二ク
ロックに同期してビットレイトＮ×Ｆの入力シリアルデ
ータをＮ系列のパラレルデータに変換し、このＮ系列の
パラレルデータをＭ系列のパラレルデータに変換する手
段と、このＭ系列のパラレルデータをタイミング信号を
トリガとして第三クロックに同期してビットレイトＭ×
Ｆのシリアルデータに変換して出力するパラレル／シリ
アル変換手段とからなる速度変換回路において、 前記第二クロックからビットレイトＭ×Ｆの前記第三ク
ロックを生成すると共に、前記Ｍ系列のパラレルデータ
の１データ幅の中央付近に前記第三クロックの１周期分
のアクティブ信号を有する様に、前記第三クロックを分
周して前記タイミング信号を生成するＰＬＬ回路を備え
ることを特徴とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132929A JPH05327782A (ja) | 1992-05-26 | 1992-05-26 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132929A JPH05327782A (ja) | 1992-05-26 | 1992-05-26 | 速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327782A true JPH05327782A (ja) | 1993-12-10 |
Family
ID=15092803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132929A Pending JPH05327782A (ja) | 1992-05-26 | 1992-05-26 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327782A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009034917A1 (ja) | 2007-09-12 | 2009-03-19 | Nec Corporation | ジッタ抑圧回路及びジッタ抑圧方法 |
| JP2010130060A (ja) * | 2008-11-25 | 2010-06-10 | Oki Semiconductor Co Ltd | データ転送システム |
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1992
- 1992-05-26 JP JP4132929A patent/JPH05327782A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009034917A1 (ja) | 2007-09-12 | 2009-03-19 | Nec Corporation | ジッタ抑圧回路及びジッタ抑圧方法 |
| JPWO2009034917A1 (ja) * | 2007-09-12 | 2010-12-24 | 日本電気株式会社 | ジッタ抑圧回路及びジッタ抑圧方法 |
| JP4788825B2 (ja) * | 2007-09-12 | 2011-10-05 | 日本電気株式会社 | ジッタ抑圧回路及びジッタ抑圧方法 |
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