JP3175217B2 - デジタルｐｌｌ回路 - Google Patents
デジタルｐｌｌ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はＡＥＳ／ＥＢＵデジタル
オーディオ信号等を受信復調するときなどに使用される
デジタルＰＬＬ回路に関する。
オーディオ信号等を受信復調するときなどに使用される
デジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】ＡＥＳ／ＥＢＵデジタルオーディオ信号
等を受信復調するときなどに使用されるデジタルＰＬＬ
回路として、従来、図３に示す回路が知られている。こ
の図に示すデジタルＰＬＬ回路はトランジェント抽出回
路１０１と、周波数制御回路１０２と、位相制御回路１
０３と、カウンタ回路１０４とを備えており、入力信号
が供給されているとき、この入力信号のトランジェント
（エッジ部分）を抽出するとともに、このトランジェン
トに同期した所定周波数、例えば１２８ｆｓのクロック
信号を生成してこれを次段回路（図示は省略する）に出
力する。
等を受信復調するときなどに使用されるデジタルＰＬＬ
回路として、従来、図３に示す回路が知られている。こ
の図に示すデジタルＰＬＬ回路はトランジェント抽出回
路１０１と、周波数制御回路１０２と、位相制御回路１
０３と、カウンタ回路１０４とを備えており、入力信号
が供給されているとき、この入力信号のトランジェント
（エッジ部分）を抽出するとともに、このトランジェン
トに同期した所定周波数、例えば１２８ｆｓのクロック
信号を生成してこれを次段回路（図示は省略する）に出
力する。
【０００３】トランジェント抽出回路１０１はカスケー
ドに接続された２つのＤ型フリップフロップ１０５、１
０６と、これら各Ｄ型フリップフロップ１０５、１０６
から出力される信号の排他的論理和を換算する排他的論
理和回路１０７とを備えており、図４（ｂ）に示すマス
タークロック信号が入力されている状態で、図４（ａ）
に示すような入力信号が入力されたとき、１段目のＤ型
フリップフロップ１０５によってこの入力信号をシフト
して図４（ｃ）に示す信号を生成するとともに、２段目
のＤ型フリップフロップ１０６によって１段目のＤ型フ
リップフロップ１０５から出力される信号をさらにシフ
トして図４（ｄ）に示す信号（リファレンス信号）を生
成し、これを位相制御回路１０３に供給するとともに、
排他的論理和回路１０７によって前記各Ｄ型フリップフ
ロップ１０５、１０６から出力される信号に基づいて図
４（ｅ）に示すトランジェント信号を生成し、これを周
波数制御回路１０２と、カウンタ回路１０４とに供給す
る。
ドに接続された２つのＤ型フリップフロップ１０５、１
０６と、これら各Ｄ型フリップフロップ１０５、１０６
から出力される信号の排他的論理和を換算する排他的論
理和回路１０７とを備えており、図４（ｂ）に示すマス
タークロック信号が入力されている状態で、図４（ａ）
に示すような入力信号が入力されたとき、１段目のＤ型
フリップフロップ１０５によってこの入力信号をシフト
して図４（ｃ）に示す信号を生成するとともに、２段目
のＤ型フリップフロップ１０６によって１段目のＤ型フ
リップフロップ１０５から出力される信号をさらにシフ
トして図４（ｄ）に示す信号（リファレンス信号）を生
成し、これを位相制御回路１０３に供給するとともに、
排他的論理和回路１０７によって前記各Ｄ型フリップフ
ロップ１０５、１０６から出力される信号に基づいて図
４（ｅ）に示すトランジェント信号を生成し、これを周
波数制御回路１０２と、カウンタ回路１０４とに供給す
る。
【０００４】周波数制御回路１０２はトランジェント−
トランジェント間の長さ測定用のクロック信号を生成す
るタイマ１０８と、このタイマ１０８から出力されるク
ロック信号に基づいて前記トランジェント抽出回路１０
１から出力されるトランジェント−トランジェント間の
長さを測定して前記カウンタ回路１０４のビット数指定
用の周波数制御信号を生成する周期切り換え器１０９
と、この周期切り換え器１０９から出力される周波数制
御信号の高周波成分をカットするローパスフィルタ回路
１１０とを備えており、前記トランジェント抽出回路１
０１から出力されるトランジェント信号に基づいてトラ
ンジェント−トランジェント間の長さを測定するととも
に、この測定結果に基づいて前記カウンタ回路１０４の
ビット数を指定する周波数制御信号を生成し、この後こ
の周波数制御信号の高周波成分をカットしてカウンタ回
路１０４に供給する。
トランジェント間の長さ測定用のクロック信号を生成す
るタイマ１０８と、このタイマ１０８から出力されるク
ロック信号に基づいて前記トランジェント抽出回路１０
１から出力されるトランジェント−トランジェント間の
長さを測定して前記カウンタ回路１０４のビット数指定
用の周波数制御信号を生成する周期切り換え器１０９
と、この周期切り換え器１０９から出力される周波数制
御信号の高周波成分をカットするローパスフィルタ回路
１１０とを備えており、前記トランジェント抽出回路１
０１から出力されるトランジェント信号に基づいてトラ
ンジェント−トランジェント間の長さを測定するととも
に、この測定結果に基づいて前記カウンタ回路１０４の
ビット数を指定する周波数制御信号を生成し、この後こ
の周波数制御信号の高周波成分をカットしてカウンタ回
路１０４に供給する。
【０００５】また、位相制御回路１０３は前記トランジ
ェント抽出回路１０１から出力されるリファレンス信号
と前記カウンタ回路１０４から出力される１２８ｆｓの
クロック信号の位相とを比較してこれらを一致させるの
に必要な値の位相制御信号を生成する位相比較回路１１
１と、この位相比較回路１１１から出力される位相制御
信号の高周波成分をカットするローパスフィルタ回路１
１２とを備えており、前記トランジェント抽出回路１０
１から出力されるリファレンス信号と前記カウンタ回路
１０４から出力される１２８ｆｓのクロック信号の位相
とを比較してこれらを一致させるのに必要な値の位相制
御信号を生成するとともに、この位相制御信号の高周波
成分をカットしてカウンタ回路１０４に供給する。カウ
ンタ回路１０４は前記トランジェント抽出回路１０１か
らトランジェント信号が出力される毎に前記位相制御回
路１０３から出力される位相制御信号に基づいて加算す
る数を増減させるとともに、出力信号の位相を前記トラ
ンジェント信号の位相と同期させて、前記入力信号と前
記増減動作によって決定された数とデータ入力端子に入
力される累積加算データとを加算するコンスタントアダ
ー１１３と、このコンスタントアダー１１３の加算動作
によって得られたデータ（累積加算データ）を取り込ん
で保持しながら前記コンスタントアダー１１３の入力端
子に供給し、さらにカウントアップ回路が前記周波数制
御回路１０２から出力される周波数制御信号で示される
値になる毎に出力を反転させ、これを１２８ｆｓのクロ
ック信号として次段回路に出力するとともに、前記位相
比較回路１１１に供給する“ｎ”とビットのＤ型フリッ
プフロップ１１４とを備えている。
ェント抽出回路１０１から出力されるリファレンス信号
と前記カウンタ回路１０４から出力される１２８ｆｓの
クロック信号の位相とを比較してこれらを一致させるの
に必要な値の位相制御信号を生成する位相比較回路１１
１と、この位相比較回路１１１から出力される位相制御
信号の高周波成分をカットするローパスフィルタ回路１
１２とを備えており、前記トランジェント抽出回路１０
１から出力されるリファレンス信号と前記カウンタ回路
１０４から出力される１２８ｆｓのクロック信号の位相
とを比較してこれらを一致させるのに必要な値の位相制
御信号を生成するとともに、この位相制御信号の高周波
成分をカットしてカウンタ回路１０４に供給する。カウ
ンタ回路１０４は前記トランジェント抽出回路１０１か
らトランジェント信号が出力される毎に前記位相制御回
路１０３から出力される位相制御信号に基づいて加算す
る数を増減させるとともに、出力信号の位相を前記トラ
ンジェント信号の位相と同期させて、前記入力信号と前
記増減動作によって決定された数とデータ入力端子に入
力される累積加算データとを加算するコンスタントアダ
ー１１３と、このコンスタントアダー１１３の加算動作
によって得られたデータ（累積加算データ）を取り込ん
で保持しながら前記コンスタントアダー１１３の入力端
子に供給し、さらにカウントアップ回路が前記周波数制
御回路１０２から出力される周波数制御信号で示される
値になる毎に出力を反転させ、これを１２８ｆｓのクロ
ック信号として次段回路に出力するとともに、前記位相
比較回路１１１に供給する“ｎ”とビットのＤ型フリッ
プフロップ１１４とを備えている。
【０００６】そして、前記トランジェント抽出回路１０
１からトランジェント信号が出力される毎に前記位相制
御回路１０３から出力される位相制御信号に基づいて加
算する数を増減させるとともに、出力信号の位相を前記
トランジェント信号の位相と同期させるタイミングでコ
ンスタントアダー１１３を移動させてＤ型フリップフロ
ップ１１４に保持されている累積加算データと前記増減
動作によって決められた数とサイクリックに加算させ、
カウントアップ回数が前記周波数制御回路１０２から出
力される周波数制御信号で示される値、例えば“２”に
なる毎に図４（ｆ）に示す如く出力を反転させ、この反
転動作によって得られた信号を１２８ｆｓのクロック信
号として前記位相比較回路１０３とを次段回路とに出力
する。
１からトランジェント信号が出力される毎に前記位相制
御回路１０３から出力される位相制御信号に基づいて加
算する数を増減させるとともに、出力信号の位相を前記
トランジェント信号の位相と同期させるタイミングでコ
ンスタントアダー１１３を移動させてＤ型フリップフロ
ップ１１４に保持されている累積加算データと前記増減
動作によって決められた数とサイクリックに加算させ、
カウントアップ回数が前記周波数制御回路１０２から出
力される周波数制御信号で示される値、例えば“２”に
なる毎に図４（ｆ）に示す如く出力を反転させ、この反
転動作によって得られた信号を１２８ｆｓのクロック信
号として前記位相比較回路１０３とを次段回路とに出力
する。
【０００７】このようにこのデジタルＰＬＬ回路におい
ては、入力信号が供給されているとき、この入力信号の
トランジェント信号を抽出するとともに、このトランジ
ェント信号の位相に応じて加算する値を増減させなが
ら、カウンタ回路１０４によって累積加算動作を行なわ
せて、カウントアップ回数が前記周波数制御回路から出
力される周波数制御信号で示される値になる毎に出力を
反転させ、この反転動作によって得られた信号を１２８
ｆｓのクロック信号として次段回路に出力する。
ては、入力信号が供給されているとき、この入力信号の
トランジェント信号を抽出するとともに、このトランジ
ェント信号の位相に応じて加算する値を増減させなが
ら、カウンタ回路１０４によって累積加算動作を行なわ
せて、カウントアップ回数が前記周波数制御回路から出
力される周波数制御信号で示される値になる毎に出力を
反転させ、この反転動作によって得られた信号を１２８
ｆｓのクロック信号として次段回路に出力する。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来のデジタルＰＬＬ回路においては、図４（ｆ）に
示す如くトランジェント抽出回路１０１からトランジェ
ント信号が出力されないとき、カウンタ回路１０４がフ
リーランするように構成しているので、入力信号例えば
ＡＥＳ／ＥＢＵデジタルオーディオ信号においては、図
４（ａ）に示す如く矩形波信号の周期が２Ｔ、３Ｔであ
り、この入力信号の３Ｔ区間、すなわち最長の周期期間
のとき、ロックレンジが最も厳しくなる。ここでロック
レンズを位相制御回路３で誤りなくデータを抜き出せる
範囲で出力波形に対するずれの割合で表している。この
ため、周波数制御回路１０２から出力される周波数制御
信号の値が例えば２ビットを示しているとき、“＋１／
１１（９．１％）”〜“−２／１４（１４．３％）”の
ロックレンジしか確保することができなくなってしまう
（図５参照）。
た従来のデジタルＰＬＬ回路においては、図４（ｆ）に
示す如くトランジェント抽出回路１０１からトランジェ
ント信号が出力されないとき、カウンタ回路１０４がフ
リーランするように構成しているので、入力信号例えば
ＡＥＳ／ＥＢＵデジタルオーディオ信号においては、図
４（ａ）に示す如く矩形波信号の周期が２Ｔ、３Ｔであ
り、この入力信号の３Ｔ区間、すなわち最長の周期期間
のとき、ロックレンジが最も厳しくなる。ここでロック
レンズを位相制御回路３で誤りなくデータを抜き出せる
範囲で出力波形に対するずれの割合で表している。この
ため、周波数制御回路１０２から出力される周波数制御
信号の値が例えば２ビットを示しているとき、“＋１／
１１（９．１％）”〜“−２／１４（１４．３％）”の
ロックレンジしか確保することができなくなってしまう
（図５参照）。
【０００９】
【作用】また、入力信号に応じて周波数制御回路１０２
の周期切り換え器１０９から出力される周波数制御信号
の値を“２”ビットから“２．５”ビット、“３”ビッ
トに切り換えることもできるが、このときは図５に示す
ように別々のロックレンジを持ち、ロックレンジの範囲
がとびとびであり、重ならないので、入力信号の周波数
シフトに追従することが難しいという問題があった。
の周期切り換え器１０９から出力される周波数制御信号
の値を“２”ビットから“２．５”ビット、“３”ビッ
トに切り換えることもできるが、このときは図５に示す
ように別々のロックレンジを持ち、ロックレンジの範囲
がとびとびであり、重ならないので、入力信号の周波数
シフトに追従することが難しいという問題があった。
【００１０】このため、周波数制御回路１０２の周期切
り換え器１０９から出力される周波数制御信号の値を
“４”ビット以上に切り換えることができるようにし
て、ロックレンジの範囲をさらに細かく設定することも
考えられるが、このような方法では、ビット数を大きく
する程、マスタークロック信号の周波数を高くしなけれ
ばならないので、あまり現実的ではない。
り換え器１０９から出力される周波数制御信号の値を
“４”ビット以上に切り換えることができるようにし
て、ロックレンジの範囲をさらに細かく設定することも
考えられるが、このような方法では、ビット数を大きく
する程、マスタークロック信号の周波数を高くしなけれ
ばならないので、あまり現実的ではない。
【００１１】本発明は上記の事情に鑑み、マスタークロ
ック信号の周波数を上げることなくロックレンジの幅を
広くして入力信号の周波数シフト等に追従させることが
できるデジタルＰＬＬ回路を提供することを目的として
いる。
ック信号の周波数を上げることなくロックレンジの幅を
広くして入力信号の周波数シフト等に追従させることが
できるデジタルＰＬＬ回路を提供することを目的として
いる。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに本発明によるデジタルＰＬＬ回路は、入力信号の同
期対象部分を抽出してカウンタ回路の動作を制御し、前
記同期対象部分に対応した所定周波数のクロック信号を
生成するデジタルＰＬＬ回路において、前記カウンタ回
路がオーバーランニングしたときキャリー信号を発生す
るようにすると共に前記カウンタ回路がキャリー信号を
発生していないときには、設定周期で前記カウンタ回路
の周期を制御し、前記カウンタ回路がキャリー信号を発
生しているときには、前記設定周期のパターンを変化さ
せて前記カウンタ回路の周期を制御する周期切り換え回
路を備えたことを特徴としている。
めに本発明によるデジタルＰＬＬ回路は、入力信号の同
期対象部分を抽出してカウンタ回路の動作を制御し、前
記同期対象部分に対応した所定周波数のクロック信号を
生成するデジタルＰＬＬ回路において、前記カウンタ回
路がオーバーランニングしたときキャリー信号を発生す
るようにすると共に前記カウンタ回路がキャリー信号を
発生していないときには、設定周期で前記カウンタ回路
の周期を制御し、前記カウンタ回路がキャリー信号を発
生しているときには、前記設定周期のパターンを変化さ
せて前記カウンタ回路の周期を制御する周期切り換え回
路を備えたことを特徴としている。
【００１３】
【作用】上記の構成において、周期切換回路によってカ
ウンタ回路がオーバーランニングしていないときには、
設定周期で前記カウンタ回路の周期が制御され、前記カ
ウンタ回路がオーバーランニングしているときには、前
記設定周期が増減されて前記カウンタ回路の周期が制御
され、これによってマスタークロック信号の周波数を上
げることなくロックレンジの幅を広くして入力信号の周
波数シフト等に追従させる。
ウンタ回路がオーバーランニングしていないときには、
設定周期で前記カウンタ回路の周期が制御され、前記カ
ウンタ回路がオーバーランニングしているときには、前
記設定周期が増減されて前記カウンタ回路の周期が制御
され、これによってマスタークロック信号の周波数を上
げることなくロックレンジの幅を広くして入力信号の周
波数シフト等に追従させる。
【００１４】
【実施例】図１は本発明によるデジタルＰＬＬ回路の一
実施例を示すブロック図である。この図に示すデジタル
ＰＬＬ回路はトランジェント抽出回路１と、周波数制御
回路２と、位相制御回路３と、カウンタ回路４とを備え
ており、入力信号が供給されているとき、この入力信号
のトランジェント信号を抽出するとともに、このトラン
ジェント信号に基づいてトランジェント−トランジェン
ト間の長さを測定するとともに、この測定結果に応じて
周波数制御信号で示されるビット数の値をダイナミック
に変更しながら前記トランジェント信号に同期した所定
周波数、例えば１２８ｆｓのクロック信号を生成してこ
れを次段回路（図示は省略する）に出力する。
実施例を示すブロック図である。この図に示すデジタル
ＰＬＬ回路はトランジェント抽出回路１と、周波数制御
回路２と、位相制御回路３と、カウンタ回路４とを備え
ており、入力信号が供給されているとき、この入力信号
のトランジェント信号を抽出するとともに、このトラン
ジェント信号に基づいてトランジェント−トランジェン
ト間の長さを測定するとともに、この測定結果に応じて
周波数制御信号で示されるビット数の値をダイナミック
に変更しながら前記トランジェント信号に同期した所定
周波数、例えば１２８ｆｓのクロック信号を生成してこ
れを次段回路（図示は省略する）に出力する。
【００１５】トランジェント抽出回路１はカスケードに
接続された２つのＤ型フリップフロップ５、６と、これ
ら各Ｄ型フリップフロップ５、６から出力される信号の
排他的論理和を演算する排他的論理和回路７とを備えて
おり、マスタークロック信号が入力されている状態で、
入力信号が入力されたとき、１段目のＤ型フリップフロ
ップ５によってこの入力信号をシフトするとともに、２
段目のＤ型フリップフロップ６によって１段目のＤ型フ
リップフロップ５から出力される信号をさらにシフトし
てリファレンス信号を生成し、これを位相制御回路３に
供給するとともに、排他的論理和回路７によって前記各
Ｄ型フリップフロップ５、６から出力される信号に基づ
いてトランジェント信号を生成し、これを周波数制御回
路２と、カウンタ回路４とに供給する。
接続された２つのＤ型フリップフロップ５、６と、これ
ら各Ｄ型フリップフロップ５、６から出力される信号の
排他的論理和を演算する排他的論理和回路７とを備えて
おり、マスタークロック信号が入力されている状態で、
入力信号が入力されたとき、１段目のＤ型フリップフロ
ップ５によってこの入力信号をシフトするとともに、２
段目のＤ型フリップフロップ６によって１段目のＤ型フ
リップフロップ５から出力される信号をさらにシフトし
てリファレンス信号を生成し、これを位相制御回路３に
供給するとともに、排他的論理和回路７によって前記各
Ｄ型フリップフロップ５、６から出力される信号に基づ
いてトランジェント信号を生成し、これを周波数制御回
路２と、カウンタ回路４とに供給する。
【００１６】周波数制御回路２はトランジェント−トラ
ンジェント間の長さ即提要のクロック信号を生成するタ
イマ８と、このタイマ８から出力されるクロック信号に
基づいて前記トランジェント抽出回路１からトランジェ
ント信号が出力される毎に、このトランジェント信号に
基づいてトランジェント−トランジェント間の長さを測
定し前記カウンタ回路４のビット数指定用の周波数制御
信号を生成する周期切り換え器９と、この周期切り換え
器９から出力される周波数制御信号の高周波成分をカッ
トするローパスフィルタ回路１０と、前記カウンタ回路
４からキャリー信号が出力されていないときには、前記
ローパスフィルタ回路１０から出力される周波数制御信
号を取り込んでそのままの値で出力し、前記キャリー信
号が出力されたとき、前記ローパスフィルタ回路１０か
ら出力される周波数制御信号で示されるビット数をダイ
ナミックに増減させて出力し、この後前記トランジェン
ト抽出回路１からトランジェント信号が出力されたと
き、キャリー信号が出力される前の状態に戻るダイナミ
ックコントローラ１１とを備えている。本例において
は、カウンタ回路４がオーバーランニングしたとき即ち
カウンタ回路４が例えはｎ＝２のとき０〜３を超えてカ
ウントすると、そのときキャリー信号を生成し、このと
きカウント値を０とする。ここで、ビット数をダイナミ
ックに増減することは、図２のビット、２．５ビット、
３ビット間の中間の出力を得るために、出力矩形波の周
期をキャリー信号に基づき途中で制御することをいう
（本例ではマスタークロック分増減させる）ことであ
る。
ンジェント間の長さ即提要のクロック信号を生成するタ
イマ８と、このタイマ８から出力されるクロック信号に
基づいて前記トランジェント抽出回路１からトランジェ
ント信号が出力される毎に、このトランジェント信号に
基づいてトランジェント−トランジェント間の長さを測
定し前記カウンタ回路４のビット数指定用の周波数制御
信号を生成する周期切り換え器９と、この周期切り換え
器９から出力される周波数制御信号の高周波成分をカッ
トするローパスフィルタ回路１０と、前記カウンタ回路
４からキャリー信号が出力されていないときには、前記
ローパスフィルタ回路１０から出力される周波数制御信
号を取り込んでそのままの値で出力し、前記キャリー信
号が出力されたとき、前記ローパスフィルタ回路１０か
ら出力される周波数制御信号で示されるビット数をダイ
ナミックに増減させて出力し、この後前記トランジェン
ト抽出回路１からトランジェント信号が出力されたと
き、キャリー信号が出力される前の状態に戻るダイナミ
ックコントローラ１１とを備えている。本例において
は、カウンタ回路４がオーバーランニングしたとき即ち
カウンタ回路４が例えはｎ＝２のとき０〜３を超えてカ
ウントすると、そのときキャリー信号を生成し、このと
きカウント値を０とする。ここで、ビット数をダイナミ
ックに増減することは、図２のビット、２．５ビット、
３ビット間の中間の出力を得るために、出力矩形波の周
期をキャリー信号に基づき途中で制御することをいう
（本例ではマスタークロック分増減させる）ことであ
る。
【００１７】そして、前記トランジェント抽出回路１か
ら出力されるトランジェント信号に基づいてトランジェ
ント−トランジェント間の長さを測定し、この測定結果
に基づいて前記カウンタ回路４のビット数を指定する周
波数制御信号を生成するとともに、この周波数制御信号
の高周波成分をカットしてカウンタ回路４に供給する。
この後、カウンタ回路４からキャリー信号が出力された
とき、前記トランジェント抽出回路１から次のトランジ
ェント信号が出力されるまでの間、前記ローパスフィル
タ回路１０から出力される周波数制御信号のビット数を
ダイナミックに増減させ、この増減動作によって得られ
た周波数制御信号を前記カウンタ回路４に供給する。
ら出力されるトランジェント信号に基づいてトランジェ
ント−トランジェント間の長さを測定し、この測定結果
に基づいて前記カウンタ回路４のビット数を指定する周
波数制御信号を生成するとともに、この周波数制御信号
の高周波成分をカットしてカウンタ回路４に供給する。
この後、カウンタ回路４からキャリー信号が出力された
とき、前記トランジェント抽出回路１から次のトランジ
ェント信号が出力されるまでの間、前記ローパスフィル
タ回路１０から出力される周波数制御信号のビット数を
ダイナミックに増減させ、この増減動作によって得られ
た周波数制御信号を前記カウンタ回路４に供給する。
【００１８】また、位相制御回路３は前記トランジェン
ト抽出回路１から出力されるリファレンス信号と前記カ
ウンタ回路４から出力される１２８ｆｓのクロック信号
の位相とを比較してこれらを一致させるのに必要な値の
位相制御信号を生成する位相比較回路１２と、この位相
比較回路１２から出力される位相制御信号の高周波成分
をカットするローパスフィルタ回路１３とを備えてお
り、前記トランジェント抽出回路１から出力されるリフ
ァレンス信号と前記カウンタ回路４から出力される１２
８ｆｓのクロック信号の位相とを比較してこれらを一致
させるのに必要な値の位相制御信号を生成するととも
に、この位相制御信号の高周波成分をカットしてカウン
タ回路４に供給する。
ト抽出回路１から出力されるリファレンス信号と前記カ
ウンタ回路４から出力される１２８ｆｓのクロック信号
の位相とを比較してこれらを一致させるのに必要な値の
位相制御信号を生成する位相比較回路１２と、この位相
比較回路１２から出力される位相制御信号の高周波成分
をカットするローパスフィルタ回路１３とを備えてお
り、前記トランジェント抽出回路１から出力されるリフ
ァレンス信号と前記カウンタ回路４から出力される１２
８ｆｓのクロック信号の位相とを比較してこれらを一致
させるのに必要な値の位相制御信号を生成するととも
に、この位相制御信号の高周波成分をカットしてカウン
タ回路４に供給する。
【００１９】カウンタ回路４は前記トランジェント抽出
回路１からトランジェント信号が出力される毎に前記位
相制御回路３から出力される位相制御信号に基づいて加
算する数増減させるとともに、出力信号の位相を前記ト
ランジェント信号の位相と同期させて前記入力信号と前
記増減動作によって決定された数とデータに端子に入力
される累積加算データとを加算するコンスタントアダー
１４と、このコンスタントアダー１４の加算動作によっ
て得られたデータ（累積加算データ）を取り込んで保持
しながら前記コンスタントアダー１４の入力端子に供給
し、さらにカウントアップ回路が前記周波数制御回路か
ら出力される周波数制御信号で示される値になる毎に出
力を反転させ、これを１２８ｆｓのクロック信号として
次段回路に出力するとともに、前記位相比較回路１２に
供給し、この後オーバーランニングを開始したとき、キ
ャリー信号を生成してこれを前記周波数制御回路２に供
給する“ｎ”ビットのＤ型フリップフロップ１５とを備
えている。
回路１からトランジェント信号が出力される毎に前記位
相制御回路３から出力される位相制御信号に基づいて加
算する数増減させるとともに、出力信号の位相を前記ト
ランジェント信号の位相と同期させて前記入力信号と前
記増減動作によって決定された数とデータに端子に入力
される累積加算データとを加算するコンスタントアダー
１４と、このコンスタントアダー１４の加算動作によっ
て得られたデータ（累積加算データ）を取り込んで保持
しながら前記コンスタントアダー１４の入力端子に供給
し、さらにカウントアップ回路が前記周波数制御回路か
ら出力される周波数制御信号で示される値になる毎に出
力を反転させ、これを１２８ｆｓのクロック信号として
次段回路に出力するとともに、前記位相比較回路１２に
供給し、この後オーバーランニングを開始したとき、キ
ャリー信号を生成してこれを前記周波数制御回路２に供
給する“ｎ”ビットのＤ型フリップフロップ１５とを備
えている。
【００２０】そして、前記トランジェント抽出回路１か
らトランジェント信号が出力される毎に、前記位相制御
回路３から出力される位相制御信号に基づいて加算する
数を増減させながら、出力信号の位相を前記トランジェ
ント信号の位相と同期させるタイミングでコンスタント
アダー１４を動作させてＤ型フリップフロップ１５に保
持されている累積加算データと前記増減動作によって決
められた数とサイクリックに加算させ、カウントアップ
回路が前記周波数制御回路２から出力される周波数制御
信号で示される値、例えば２ビットになる毎に出力を反
転させ、この反転動作によって得られた信号を１２８ｆ
Ｓのクロック信号として前記位相比較回路３に供給する
とともに、次段回路に出力する。この後、オーバーラン
ニング状態になれば、キャリー信号を生成してこれを前
記周波数制御回路２に供給する。
らトランジェント信号が出力される毎に、前記位相制御
回路３から出力される位相制御信号に基づいて加算する
数を増減させながら、出力信号の位相を前記トランジェ
ント信号の位相と同期させるタイミングでコンスタント
アダー１４を動作させてＤ型フリップフロップ１５に保
持されている累積加算データと前記増減動作によって決
められた数とサイクリックに加算させ、カウントアップ
回路が前記周波数制御回路２から出力される周波数制御
信号で示される値、例えば２ビットになる毎に出力を反
転させ、この反転動作によって得られた信号を１２８ｆ
Ｓのクロック信号として前記位相比較回路３に供給する
とともに、次段回路に出力する。この後、オーバーラン
ニング状態になれば、キャリー信号を生成してこれを前
記周波数制御回路２に供給する。
【００２１】この場合、Ｄ型フリップフロップ１５から
キャリー信号が出力されたとき、周波数制御回路２のダ
イナミックコントローラ１１によって周期切り換え器９
から出力される周波数制御信号によって示される値がダ
イナミックに増減されるので、図２に示す如く周波数制
御回路２から出力される周波数制御信号の値が“２”ビ
ットから“０．５”ビット刻みで連続的に変化させるこ
とができ、これによって“２”ビットと、“２．５”ビ
ットと、“３”ビットとをオーバーラップさせて全体と
して１つの広いロックレンジを確保することができる。
このときタイマ８のクロック信号の間隔で、周波数切り
換え器９がトランジェント−トランジェント間の計測を
行い、ダイナミックコントローラ１１を使って順次出力
波形の制御モードを移して行く。例えば図２の２ビット
のレンジ内の状態でロックされていたとき、急に図２の
３ビットの状態に入力信号が変化したとすると、周波数
切り換え器９はキャリー信号に基づき２→２．５→２ビ
ットの出力波形のパターンを選び、タイマ８の次のクロ
ック信号で２．５→２→２．５ビットの出力波形のパタ
ーンを選び、次のタイマ８のクロック信号で２．５ビッ
トの出力波形のパターンを選び、次のタイマ８のクロッ
ク信号で２．５→３→２．５ビットの出力波形のパター
ンを選びその次のタイマ８のクロック信号で３→２．５
→３ビットの出力波形のパターンを選び、その次のタイ
マ８のクロック信号で３ビットの出力波形のパターンを
選んでロックされる。このときは図２に示す如くロック
レンジが重なっているので、全体として広いロックレン
ジが確保できる。なお、このとき、ロックレンジは
“２”ビットの“＋１／１１”が上限となり、“３”ビ
ットの“−３／２１”が下限となる。
キャリー信号が出力されたとき、周波数制御回路２のダ
イナミックコントローラ１１によって周期切り換え器９
から出力される周波数制御信号によって示される値がダ
イナミックに増減されるので、図２に示す如く周波数制
御回路２から出力される周波数制御信号の値が“２”ビ
ットから“０．５”ビット刻みで連続的に変化させるこ
とができ、これによって“２”ビットと、“２．５”ビ
ットと、“３”ビットとをオーバーラップさせて全体と
して１つの広いロックレンジを確保することができる。
このときタイマ８のクロック信号の間隔で、周波数切り
換え器９がトランジェント−トランジェント間の計測を
行い、ダイナミックコントローラ１１を使って順次出力
波形の制御モードを移して行く。例えば図２の２ビット
のレンジ内の状態でロックされていたとき、急に図２の
３ビットの状態に入力信号が変化したとすると、周波数
切り換え器９はキャリー信号に基づき２→２．５→２ビ
ットの出力波形のパターンを選び、タイマ８の次のクロ
ック信号で２．５→２→２．５ビットの出力波形のパタ
ーンを選び、次のタイマ８のクロック信号で２．５ビッ
トの出力波形のパターンを選び、次のタイマ８のクロッ
ク信号で２．５→３→２．５ビットの出力波形のパター
ンを選びその次のタイマ８のクロック信号で３→２．５
→３ビットの出力波形のパターンを選び、その次のタイ
マ８のクロック信号で３ビットの出力波形のパターンを
選んでロックされる。このときは図２に示す如くロック
レンジが重なっているので、全体として広いロックレン
ジが確保できる。なお、このとき、ロックレンジは
“２”ビットの“＋１／１１”が上限となり、“３”ビ
ットの“−３／２１”が下限となる。
【００２２】このようにこの実施例においては、入力信
号が供給されているとき、この入力信号のトランジェン
ト信号を抽出するとともに、このトランジェント信号に
同期するように加算する値を増減させながら、カウンタ
回路４によって累積加算動作を行なわせて、カウントア
ップ回数が前記周波数制御回路２から出力される周波数
制御信号で示される値になる毎に出力を反転させ、この
反転動作によって得られた信号を１２８ｆｓのクロック
信号として次段回路に出力し、この状態で前記カウンタ
回路４がフリーランニング状態になったとき、周波数制
御回路２から出力される周波数制御信号の値を増減させ
てカウンタ回路４のビット数をダイナミックに増減させ
るようにしたので、マスタークロック信号の周波数を上
げることなくロックレンジの幅を広くして入力信号の周
波数シフト等に追従させることができる。
号が供給されているとき、この入力信号のトランジェン
ト信号を抽出するとともに、このトランジェント信号に
同期するように加算する値を増減させながら、カウンタ
回路４によって累積加算動作を行なわせて、カウントア
ップ回数が前記周波数制御回路２から出力される周波数
制御信号で示される値になる毎に出力を反転させ、この
反転動作によって得られた信号を１２８ｆｓのクロック
信号として次段回路に出力し、この状態で前記カウンタ
回路４がフリーランニング状態になったとき、周波数制
御回路２から出力される周波数制御信号の値を増減させ
てカウンタ回路４のビット数をダイナミックに増減させ
るようにしたので、マスタークロック信号の周波数を上
げることなくロックレンジの幅を広くして入力信号の周
波数シフト等に追従させることができる。
【００２３】
【発明の効果】以上説明したように本発明によれば、マ
スタークロック信号の周波数を上げることなくロックレ
ンジの幅を広くして入力信号の周波数シフト等に追従さ
せることができる。
スタークロック信号の周波数を上げることなくロックレ
ンジの幅を広くして入力信号の周波数シフト等に追従さ
せることができる。
【図１】本発明によるデジタルＰＬＬ回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１に示すデジタルＰＬＬ回路の動作例を示す
表図である。
表図である。
【図３】従来から知られているデジタルＰＬＬ回路の一
例を示すブロック図である。
例を示すブロック図である。
【図４】図３に示すデジタルＰＬＬ回路の動作例を示す
タイミング図である。
タイミング図である。
【図５】図３に示すデジタルＰＬＬ回路の動作例を示す
表図である。
表図である。
１ トランジェント抽出回路 ２ 周波数制御回路（周期切換回路） ３ 位相制御回路 ４ カウンタ回路 ９ 周期切り換え器 １１ ダイナミックコントローラ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199
Claims (1)
- 【請求項１】 入力信号の同期対象部分を抽出してカウ
ンタ回路の動作を制御し、前記同期対象部分に対応した
所定周波数のクロック信号を生成するデジタルＰＬＬ回
路において、 前記カウンタ回路がオーバーランニングしたときにキャ
リー信号を発生するようにすると共に前記カウンタ回路
がキャリー信号を発生していないときには、所定周期で
前記カウンタ回路の周期を制御し、前記カウンタ回路が
キャリー信号を発生しているときには、前記設定周期の
パターンを変化させて前記カウンタ回路の周期を制御す
る周期切換回路、 を備えたことを特徴とするデジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22646291A JP3175217B2 (ja) | 1991-08-12 | 1991-08-12 | デジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22646291A JP3175217B2 (ja) | 1991-08-12 | 1991-08-12 | デジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548449A JPH0548449A (ja) | 1993-02-26 |
| JP3175217B2 true JP3175217B2 (ja) | 2001-06-11 |
Family
ID=16845481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22646291A Expired - Fee Related JP3175217B2 (ja) | 1991-08-12 | 1991-08-12 | デジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175217B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001006747A (ja) | 1999-06-22 | 2001-01-12 | Sony Corp | 非水電解液二次電池 |
-
1991
- 1991-08-12 JP JP22646291A patent/JP3175217B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548449A (ja) | 1993-02-26 |
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Legal Events
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