JPH0320180B2 - - Google Patents
Info
- Publication number
- JPH0320180B2 JPH0320180B2 JP10705785A JP10705785A JPH0320180B2 JP H0320180 B2 JPH0320180 B2 JP H0320180B2 JP 10705785 A JP10705785 A JP 10705785A JP 10705785 A JP10705785 A JP 10705785A JP H0320180 B2 JPH0320180 B2 JP H0320180B2
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- circuit
- signal
- bandwidth
- bandpass filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 9
- 238000003708 edge detection Methods 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デイジタルデータ伝送におけるビツ
ト同期回路に関するものである。
ト同期回路に関するものである。
ビツト同期回路は、入力信号であるデイジタル
データ伝送信号から同期タイミング信号を再生し
出力するものである。
データ伝送信号から同期タイミング信号を再生し
出力するものである。
従来から知られたビツト同期回路のブロツク図
が第６図に示されている。同図において、１はエ
ツジ検出回路、２は位相比較器、３は帯域ろ波
器、４は電圧制御発振器、５はビツトスイツチ回
路である。エツジ検出回路１ではデイジタルデー
タ伝送信号（入力信号）INの立上り、立下りを
検出する。その検出信号と発振器４により発振し
た再生信号（出力信号）OUTとを位相比較器２
で比較し、位相差を出力する。位相差の高周波成
分は、ビツトスイツチ回路５で帯域幅が設定され
る帯域ろ波器３によりカツトされ、低周波成分の
みが電圧制御発振器４に入力する。電圧制御発振
器４では入力したその位相差成分をなくすように
制御されて再生信号OUTを発振する。電圧制御
発振器４からの再生信号OUTは、上記のループ
を繰返しながら、徐々にデイジタルデータ伝送信
号INの周波数に引込まれ、遂には同期したタイ
ミング信号OUTが再生される。
が第６図に示されている。同図において、１はエ
ツジ検出回路、２は位相比較器、３は帯域ろ波
器、４は電圧制御発振器、５はビツトスイツチ回
路である。エツジ検出回路１ではデイジタルデー
タ伝送信号（入力信号）INの立上り、立下りを
検出する。その検出信号と発振器４により発振し
た再生信号（出力信号）OUTとを位相比較器２
で比較し、位相差を出力する。位相差の高周波成
分は、ビツトスイツチ回路５で帯域幅が設定され
る帯域ろ波器３によりカツトされ、低周波成分の
みが電圧制御発振器４に入力する。電圧制御発振
器４では入力したその位相差成分をなくすように
制御されて再生信号OUTを発振する。電圧制御
発振器４からの再生信号OUTは、上記のループ
を繰返しながら、徐々にデイジタルデータ伝送信
号INの周波数に引込まれ、遂には同期したタイ
ミング信号OUTが再生される。
このような回路では、ビツトスイツチ回路５で
設定される帯域ろ波器３の帯域幅は定値に設定さ
れるようになつているので、以下のような不都合
がある。すなわちビツトスイツチ回路５の設定値
を小さくし、帯域ろ波器３の帯域幅を広くする
と、引込み時間（同期までの時間）は速くなるが
位相ジツタが多くなつてしまう。逆にビツトスイ
ツチ回路５の設定値を大きくし、帯域ろ波器３の
帯域幅を狭くすると、ジツタは少なくなるが引込
み時間が遅くなる。
設定される帯域ろ波器３の帯域幅は定値に設定さ
れるようになつているので、以下のような不都合
がある。すなわちビツトスイツチ回路５の設定値
を小さくし、帯域ろ波器３の帯域幅を広くする
と、引込み時間（同期までの時間）は速くなるが
位相ジツタが多くなつてしまう。逆にビツトスイ
ツチ回路５の設定値を大きくし、帯域ろ波器３の
帯域幅を狭くすると、ジツタは少なくなるが引込
み時間が遅くなる。
第７図は上記回路の位相比較器２に入力するデ
イジタルデータ伝送信号INと再生信号OUTとの
タイミングチヤートをを示すものである。帯域ろ
波器３のカツトオフ周波数を高くした場合（帯域
幅広い）、同図Ａに示すように再生信号OUTはデ
イジタルデータ伝送信号INに早々に引込まれ、
同期捕捉点が早く現われるが、ジツタが出てしま
う。逆に帯域ろ波器３のカツトオフを低くした場
合（帯域幅狭い）、同図Ｂに示すようにデイジタ
ルデータ伝送信号INと再生信号OUTとの同期捕
捉は遅くなつてしまう。
イジタルデータ伝送信号INと再生信号OUTとの
タイミングチヤートをを示すものである。帯域ろ
波器３のカツトオフ周波数を高くした場合（帯域
幅広い）、同図Ａに示すように再生信号OUTはデ
イジタルデータ伝送信号INに早々に引込まれ、
同期捕捉点が早く現われるが、ジツタが出てしま
う。逆に帯域ろ波器３のカツトオフを低くした場
合（帯域幅狭い）、同図Ｂに示すようにデイジタ
ルデータ伝送信号INと再生信号OUTとの同期捕
捉は遅くなつてしまう。
本発明は、従来のビツト同期回路がもつこれら
の欠点を解決するためのもので、すみやかに同期
が取れかつ位相ジツタが生ずることのないビツト
同期回路を提供しようとするものである。
の欠点を解決するためのもので、すみやかに同期
が取れかつ位相ジツタが生ずることのないビツト
同期回路を提供しようとするものである。
上記問題点を解決するための手段を第１図を用
いて説明する。
いて説明する。
同図に示すように、本発明を適用するビツト同
期回路は、伝送入力信号INの立上り・立下りを
検出するエツジ検出回路１と、エツジ検出回路１
の検出信号と再生出力信号OUTの位相差を出力
する位相比較器２と、位相比較器２の出力位相差
の帯域幅を制限する帯域ろ波器３と、帯域幅を制
限された位相差成分を減らすように再生出力信号
OUTを発振する電圧制御発振器４とを有してい
る。さらに伝送入力信号INと再生出力信号OUT
との同期捕捉および同期はずれを検出する同期検
出回路７と、その同期捕捉又は同期はずれにより
帯域ろ波器３で制限される帯域幅を変化させるよ
うに帯域ろ波器３をプログラムコントロールする
制御回路８とを有している。
期回路は、伝送入力信号INの立上り・立下りを
検出するエツジ検出回路１と、エツジ検出回路１
の検出信号と再生出力信号OUTの位相差を出力
する位相比較器２と、位相比較器２の出力位相差
の帯域幅を制限する帯域ろ波器３と、帯域幅を制
限された位相差成分を減らすように再生出力信号
OUTを発振する電圧制御発振器４とを有してい
る。さらに伝送入力信号INと再生出力信号OUT
との同期捕捉および同期はずれを検出する同期検
出回路７と、その同期捕捉又は同期はずれにより
帯域ろ波器３で制限される帯域幅を変化させるよ
うに帯域ろ波器３をプログラムコントロールする
制御回路８とを有している。
第２図は、第１図に示す回路の位相比較器２に
入力する伝送入力信号INと再生出力信号OUTと
のタイミングチヤートを示すものである。
入力する伝送入力信号INと再生出力信号OUTと
のタイミングチヤートを示すものである。
前記のように制御回路８により帯域ろ波器３の
帯域幅を制御できるから、当初は帯域ろ波器３で
のカツトオフを高くして（帯域幅広い）引込みを
早くする。第２図に示す同期捕捉点が同期引き込
み点で、この後、同期検出回路７により、同図に
示す同期検出点で同期が検出され、帯域ろ波器３
のカツトオフ周波数を低く（帯域幅を狭く）し
て、再生出力信号の位相ジツタを小さくすること
ができる。ここで、もし同期捕捉点が存在せず、
同期検出回路７により同期が検出されなかつた場
合、帯域ろ波器３のカツトオフ周波数を高い（帯
域幅広い）まゝ維持する。
帯域幅を制御できるから、当初は帯域ろ波器３で
のカツトオフを高くして（帯域幅広い）引込みを
早くする。第２図に示す同期捕捉点が同期引き込
み点で、この後、同期検出回路７により、同図に
示す同期検出点で同期が検出され、帯域ろ波器３
のカツトオフ周波数を低く（帯域幅を狭く）し
て、再生出力信号の位相ジツタを小さくすること
ができる。ここで、もし同期捕捉点が存在せず、
同期検出回路７により同期が検出されなかつた場
合、帯域ろ波器３のカツトオフ周波数を高い（帯
域幅広い）まゝ維持する。
第３図は本発明を適用するビツト同期回路で、
第１図に示したブロツク図の具体例を示す回路図
である。
第１図に示したブロツク図の具体例を示す回路図
である。
同図において、１０１，１０３はＤフリツプフ
ロツプ、１０２はEX−OR（エクスクルーシブオ
ア）ゲート、１０４はＵ／Ｄ（アツプ・ダウン）
カウンタ、１０５はＩ／Ｄ（インクリメント・デ
クリメント）カウンタ、１０６は２進カウンタ、
１０８はインタフエース、１１０はCPU（中央演
算処理装置）、１０９はパラレルＩ／Ｏポートで
ある。Ｄフリツプフロツプ１０１とEX−ORゲ
ート１０２はエツジ検出回路１（第１図参照）を
構成し、Ｄフリツプフロツプ１０３は位相比較器
２を構成し、Ｕ／Ｄカウンタ１０４は帯域ろ波器
３を構成し、Ｉ／Ｄカウンタ１０５と２進カウン
タ１０６は発振器４を構成し、インタフエース１
０８とCPU１１０とＩ／Ｏポート１０９はプロ
グラムコントロールするための制御回路８を構成
する。
ロツプ、１０２はEX−OR（エクスクルーシブオ
ア）ゲート、１０４はＵ／Ｄ（アツプ・ダウン）
カウンタ、１０５はＩ／Ｄ（インクリメント・デ
クリメント）カウンタ、１０６は２進カウンタ、
１０８はインタフエース、１１０はCPU（中央演
算処理装置）、１０９はパラレルＩ／Ｏポートで
ある。Ｄフリツプフロツプ１０１とEX−ORゲ
ート１０２はエツジ検出回路１（第１図参照）を
構成し、Ｄフリツプフロツプ１０３は位相比較器
２を構成し、Ｕ／Ｄカウンタ１０４は帯域ろ波器
３を構成し、Ｉ／Ｄカウンタ１０５と２進カウン
タ１０６は発振器４を構成し、インタフエース１
０８とCPU１１０とＩ／Ｏポート１０９はプロ
グラムコントロールするための制御回路８を構成
する。
以下第４図に示すタイミングチヤートを参照し
つゝ、第３図に示した回路の動作を説明する。
つゝ、第３図に示した回路の動作を説明する。
第４図において、ａは伝送入力信号INでクロ
ツク成分を含まない直列入力のデータである。ｂ
は回路の持つクロツクCLの信号である。ｃはＤ
フリツプフロツプ１０１のＱ出力信号、ｄはEX
−ORゲートの出力信号である。ｅは２進カウン
タ１０６の再生出力信号（再生クロツク）OUT
で、Ｄフリツプフロツプ１０３および同期検出回
路７にフイードバツクして入力する。ｆはＤフリ
ツプフロツプ１０３の出力信号、ｇはＵ／Ｄカ
ウンタ１０４のキヤリイ出力（カウントアツプ出
力）信号、ｈは同じくＵ／Ｄカウンタ１０４のボ
ロウ出力（カウントダウン出力）信号、ｉはＩ／
Ｄカウンタ１０５の出力信号である。ａの伝送入
力信号INとｅの再生出力信号OUTは、第２図に
示したIN・OUTと同一のタイミングチヤートを
拡大して現わしたものである。
ツク成分を含まない直列入力のデータである。ｂ
は回路の持つクロツクCLの信号である。ｃはＤ
フリツプフロツプ１０１のＱ出力信号、ｄはEX
−ORゲートの出力信号である。ｅは２進カウン
タ１０６の再生出力信号（再生クロツク）OUT
で、Ｄフリツプフロツプ１０３および同期検出回
路７にフイードバツクして入力する。ｆはＤフリ
ツプフロツプ１０３の出力信号、ｇはＵ／Ｄカ
ウンタ１０４のキヤリイ出力（カウントアツプ出
力）信号、ｈは同じくＵ／Ｄカウンタ１０４のボ
ロウ出力（カウントダウン出力）信号、ｉはＩ／
Ｄカウンタ１０５の出力信号である。ａの伝送入
力信号INとｅの再生出力信号OUTは、第２図に
示したIN・OUTと同一のタイミングチヤートを
拡大して現わしたものである。
伝送入力信号IN(a)は、Ｄフリツプフロツプ１
０１のＤ端子に入力し、クロツクCLの信号ｂの
立上りでセツトされて、ゲート信号ｃをつくる。
このゲート信号ｃは、伝送入力信号INaとともに
EX−ORゲート１０２に加えられる。EX−OR
ゲート１０２の出力ｄは、データの立上り立下り
を示し、Ｄフリツプフロツプ１０３のクロツク端
子Ｔに与えられる。同じくＤフリツプフロツプ１
０３のＤ端子には再生クロツクｅが加えられてお
り、反転出力端子の信号ｆはｄの立上りでセツ
トされて、Ｕ／Ｄカウンタ１０４のＵ／Ｄ端子に
与えられる。Ｕ／Ｄカウンタ１０４は、キヤリイ
ｇ、ボロウｈを発生させるためのカウント値が
Ｉ／Ｏポート１０９によりバイナリな値で、Ａ、
Ｂ、Ｃ、Ｄ端子から設定される。そしてｆを設定
値までカウントアツプまたはカウントダウンする
ことにより発生するキヤリイｇまたはボロウｈ信
号は、Ｉ／Ｄカウンタ１０５のINCREMENT、
DECREMENT端子に夫々与えられる。Ｉ／Ｄカ
ウンタ１０５の出力ｉは２進カウンタ１０６によ
つて分周され、再生クロツクｅになる。
０１のＤ端子に入力し、クロツクCLの信号ｂの
立上りでセツトされて、ゲート信号ｃをつくる。
このゲート信号ｃは、伝送入力信号INaとともに
EX−ORゲート１０２に加えられる。EX−OR
ゲート１０２の出力ｄは、データの立上り立下り
を示し、Ｄフリツプフロツプ１０３のクロツク端
子Ｔに与えられる。同じくＤフリツプフロツプ１
０３のＤ端子には再生クロツクｅが加えられてお
り、反転出力端子の信号ｆはｄの立上りでセツ
トされて、Ｕ／Ｄカウンタ１０４のＵ／Ｄ端子に
与えられる。Ｕ／Ｄカウンタ１０４は、キヤリイ
ｇ、ボロウｈを発生させるためのカウント値が
Ｉ／Ｏポート１０９によりバイナリな値で、Ａ、
Ｂ、Ｃ、Ｄ端子から設定される。そしてｆを設定
値までカウントアツプまたはカウントダウンする
ことにより発生するキヤリイｇまたはボロウｈ信
号は、Ｉ／Ｄカウンタ１０５のINCREMENT、
DECREMENT端子に夫々与えられる。Ｉ／Ｄカ
ウンタ１０５の出力ｉは２進カウンタ１０６によ
つて分周され、再生クロツクｅになる。
Ｕ／Ｄカウンタ１０４の設定値を定めるＩ／Ｏ
ポート１０９のバイナリな値は、CPU１１０の
制御指令により定められる。すなわちCPU１１
０のROMエリアには第５図のフローチヤートで
示すようなプログラムが記憶されており、この手
順によりプログラムコントロールがされる。
ポート１０９のバイナリな値は、CPU１１０の
制御指令により定められる。すなわちCPU１１
０のROMエリアには第５図のフローチヤートで
示すようなプログラムが記憶されており、この手
順によりプログラムコントロールがされる。
先ずＩ／Ｏポート１０９に対し４ビツトＡ，
Ｂ，Ｃ，Ｃの２進数αをカウンタ１０４にセツト
するよう指令する（スツテプ51）。設定されたα
で回路が動作してできた再生クロツクOUTは、
同期検出回路７により伝送入力信号INとの同期
捕捉が検出され、検出信号はインタフエース１０
８経由してCPU１１０に入力する。同期捕捉が
検出されるまではαのまゝで回路は動作し、同期
捕捉が検出されたら（ステツプ52）、２進数αを
２進数βに増やすようにＩ／Ｏポート１０９に指
令する（ステツプ53）。βに設定された回路が動
作してできた再生クロツクOUTの同期検出をし、
同期はずれが検出できなければそのまゝβを維持
し、同期はずれがあればもとに戻る（ステツプ
54）。
Ｂ，Ｃ，Ｃの２進数αをカウンタ１０４にセツト
するよう指令する（スツテプ51）。設定されたα
で回路が動作してできた再生クロツクOUTは、
同期検出回路７により伝送入力信号INとの同期
捕捉が検出され、検出信号はインタフエース１０
８経由してCPU１１０に入力する。同期捕捉が
検出されるまではαのまゝで回路は動作し、同期
捕捉が検出されたら（ステツプ52）、２進数αを
２進数βに増やすようにＩ／Ｏポート１０９に指
令する（ステツプ53）。βに設定された回路が動
作してできた再生クロツクOUTの同期検出をし、
同期はずれが検出できなければそのまゝβを維持
し、同期はずれがあればもとに戻る（ステツプ
54）。
以上説明したように、本発明のビツト同期回路
は、帯域幅をプログラムコントロールをすること
により、すみやかに同期が取れ、かつジツタを少
なくできるという利点がある。
は、帯域幅をプログラムコントロールをすること
により、すみやかに同期が取れ、かつジツタを少
なくできるという利点がある。
第１図は本発明を適用するビツト同期回路の基
本構成を示すブロツク図、第２図はその動作タイ
ミングチヤート図、第３図は本発明のビツト同期
回路の具体例を示すブロツク図、第４図はその動
作タイミングチヤート図、第５図は制御回路のフ
ローチヤート図、第６図は従来のビツト同期回路
のブロツク図、第７図はそのタイミングチヤート
図である。 １……エツジ検出回路、２……位相比較器、３
……帯域ろ波器、４……電圧制御発振器、７……
同期検出回路、８……制御回路。
本構成を示すブロツク図、第２図はその動作タイ
ミングチヤート図、第３図は本発明のビツト同期
回路の具体例を示すブロツク図、第４図はその動
作タイミングチヤート図、第５図は制御回路のフ
ローチヤート図、第６図は従来のビツト同期回路
のブロツク図、第７図はそのタイミングチヤート
図である。 １……エツジ検出回路、２……位相比較器、３
……帯域ろ波器、４……電圧制御発振器、７……
同期検出回路、８……制御回路。
Claims (1)
- １ 伝送入力信号の立上り・立下りを検出するエ
ツジ検出回路と、その検出信号と再生出力信号の
位相差を出力する位相比較器と、その位相差の帯
域幅を制限する帯域ろ波器と、帯域幅を制限され
た位相差成分を減らすように前記再生出力信号を
発振する発振器と、前記伝送入力信号と前記再生
出力信号との同期捕捉・同期はずれを検出する同
期検出回路と、その同期検出回路の同期捕捉によ
り前記帯域幅を狭くし、同期はずれにより前記帯
域幅を広くするように前記帯域ろ波器を制御する
制御回路とを有することを特徴とするビツト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107057A JPS61265934A (ja) | 1985-05-21 | 1985-05-21 | ビツト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107057A JPS61265934A (ja) | 1985-05-21 | 1985-05-21 | ビツト同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61265934A JPS61265934A (ja) | 1986-11-25 |
| JPH0320180B2 true JPH0320180B2 (ja) | 1991-03-18 |
Family
ID=14449404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60107057A Granted JPS61265934A (ja) | 1985-05-21 | 1985-05-21 | ビツト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61265934A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2614116B1 (fr) * | 1987-04-17 | 1989-07-21 | Centre Nat Etd Spatiales | Dispositif de reference de temps a stabilite sensiblement constante pour la mesure de temps a court et long terme |
| JPH0824289B2 (ja) * | 1989-02-10 | 1996-03-06 | 日本電気株式会社 | クロック同期回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162526A (en) * | 1981-03-30 | 1982-10-06 | Fujitsu Ltd | Phase synchronizing circuit |
| FR2523383B1 (fr) * | 1982-03-15 | 1985-11-22 | Thomson Csf | Dispositif de recuperation de frequence d'horloge en transmission numerique |
-
1985
- 1985-05-21 JP JP60107057A patent/JPS61265934A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61265934A (ja) | 1986-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3098027B2 (ja) | 位相ロック回路及び該位相ロック回路より成る周波数逓倍器 | |
| JPH0320180B2 (ja) | ||
| JP2531614B2 (ja) | Ｐｌｌ装置 | |
| JP2738103B2 (ja) | Ｐｌｌシンセサイザー | |
| JPS6014522A (ja) | デジタル信号に同期したクロツク信号発生装置 | |
| JP2964916B2 (ja) | ディジタル位相同期回路及びこれを用いたデータ受信回路 | |
| JPH0379888B2 (ja) | ||
| JPH0256134A (ja) | クロック再生方式 | |
| JP2560113B2 (ja) | データ復調回路 | |
| JP3175217B2 (ja) | デジタルｐｌｌ回路 | |
| JPH08335932A (ja) | 局間クロック同期回路 | |
| JPS6297428A (ja) | Ｐｌｌ回路 | |
| JP2748746B2 (ja) | 位相同期発振器 | |
| JPS607417B2 (ja) | 位相同期回路 | |
| JPH0631795Y2 (ja) | デイジタル信号同期回路 | |
| JPH0555909A (ja) | デイジタルフエイズドロツクトループ回路 | |
| JP2655634B2 (ja) | ディジタルｐｌｌ回路 | |
| JPH0653821A (ja) | ディジタルｐｌｌ回路 | |
| JPS62122325A (ja) | 位相同期ル−プ回路 | |
| JPS6011853B2 (ja) | 位相同期回路 | |
| JPH0267034A (ja) | ビット同期回路 | |
| JPH033166A (ja) | 位相同期方法、位相同期回路、データ速度検出方式および位相同期回路の自走発振周期制御手段 | |
| JPH1070460A (ja) | 位相同期回路 | |
| JPH07326968A (ja) | 位相同期回路 | |
| JPH098787A (ja) | クロック再生装置 |