JPS6011853B2 - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS6011853B2 JPS6011853B2 JP54164669A JP16466979A JPS6011853B2 JP S6011853 B2 JPS6011853 B2 JP S6011853B2 JP 54164669 A JP54164669 A JP 54164669A JP 16466979 A JP16466979 A JP 16466979A JP S6011853 B2 JPS6011853 B2 JP S6011853B2
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- JP
- Japan
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- circuit
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- 230000001360 synchronised effect Effects 0.000 title description 4
- 230000007423 decrease Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は位相同期回路に関し、例えばファクシミリ装置
に使用され、広い位相引き込み範囲を有し出力信号のジ
ツタが少なくかつ高速引き込みが可能な位相同期回路に
関する。
に使用され、広い位相引き込み範囲を有し出力信号のジ
ツタが少なくかつ高速引き込みが可能な位相同期回路に
関する。
従釆、広い位相引き込み範囲を有する位相同期回路を実
現する手段として第１図に示されるような可変分周回路
を使用する位相同期回路が知られている。
現する手段として第１図に示されるような可変分周回路
を使用する位相同期回路が知られている。
第１図において、入力信号１は位相比較器３において出
力信号２と比較され、この比較により得られた誤差信号
（入力信号１と出力信号２との位相の進み遅れの情報を
表す信号）が分周制御回路４に送られる。分周制御回路
４は該誤差信号にもとづき可変分周回路５の分周数を変
化させる。可変分周回路５の入力には発振器６から一定
周波数の信号が印加され、該信号が可変分周回路５で分
周されて出力信号２となる。分周制御回路４は前記誤差
信号から判断して出力信号２の位相が入力信号の位相よ
り進んでいる場合には可変分周回路５の分周数を大きく
し、遅れている場合には該分周数を小さくするよう可変
分周回路を制御し、それにより出力信号２と入力信号１
との位相同期（ｐｈａｓｅｌｏｃｋ）を行なう。第１図
に示される位相同期回路において可変分周回路５はディ
ジタル回路によって実現されるので一般のＶＣＸＯによ
る位相同期回路に比べ分周数の可変範囲をかなり広くす
ることができ、したがって入力信号１の周波数の広範囲
の変化に対して出力信号２を追従させることができる。
そのため第１図の位相同期回路により広い位相引き込み
範囲を実現することができる。しかしながら前記従来形
においては、可変分周回路５がディジタル回路により構
成され広範囲な引き込み範囲を実現しようとすると、ジ
ッタ（入力信号１に対する出力信号２の位相変動）が多
くなる。
力信号２と比較され、この比較により得られた誤差信号
（入力信号１と出力信号２との位相の進み遅れの情報を
表す信号）が分周制御回路４に送られる。分周制御回路
４は該誤差信号にもとづき可変分周回路５の分周数を変
化させる。可変分周回路５の入力には発振器６から一定
周波数の信号が印加され、該信号が可変分周回路５で分
周されて出力信号２となる。分周制御回路４は前記誤差
信号から判断して出力信号２の位相が入力信号の位相よ
り進んでいる場合には可変分周回路５の分周数を大きく
し、遅れている場合には該分周数を小さくするよう可変
分周回路を制御し、それにより出力信号２と入力信号１
との位相同期（ｐｈａｓｅｌｏｃｋ）を行なう。第１図
に示される位相同期回路において可変分周回路５はディ
ジタル回路によって実現されるので一般のＶＣＸＯによ
る位相同期回路に比べ分周数の可変範囲をかなり広くす
ることができ、したがって入力信号１の周波数の広範囲
の変化に対して出力信号２を追従させることができる。
そのため第１図の位相同期回路により広い位相引き込み
範囲を実現することができる。しかしながら前記従来形
においては、可変分周回路５がディジタル回路により構
成され広範囲な引き込み範囲を実現しようとすると、ジ
ッタ（入力信号１に対する出力信号２の位相変動）が多
くなる。
ジツタを少なくするためには可変分周回路５の分周数の
ステップ幅を４・さくする必要があるが、ステップ幅を
小さくした場合には、一定の位相引き込み範囲の中で分
周数の種類が多くなるため、引き込み時間が遅くなると
いう不都合があった。本発明の目的は前記従来形におけ
る問題点にかんがみ、可変分周回路を用いた位相同期回
路において、該可変分周回路の分周数のステップ幅を位
相引き込みの前後で切換えるという構想にもとづき、位
相引き込み範囲を広くしジッタを少〈し、なおかつ高速
引き込みを可能にすることにある。本発明においては、
入力信号と出力信号との位相差に応じた誤差信号を出力
する位相同期回路、該誤差信号に応じて分周数が制御さ
れる可変分周回路、および該可変分周回路の前記誤差信
号に対する分周数の変化ステップ幅を位相引き込み時に
は大きくし、位相引き込み後には小さくする制御回路を
具備することを特徴とする位相同期回路が提供される。
以下図面により本発明の実施例を説明する。
ステップ幅を４・さくする必要があるが、ステップ幅を
小さくした場合には、一定の位相引き込み範囲の中で分
周数の種類が多くなるため、引き込み時間が遅くなると
いう不都合があった。本発明の目的は前記従来形におけ
る問題点にかんがみ、可変分周回路を用いた位相同期回
路において、該可変分周回路の分周数のステップ幅を位
相引き込みの前後で切換えるという構想にもとづき、位
相引き込み範囲を広くしジッタを少〈し、なおかつ高速
引き込みを可能にすることにある。本発明においては、
入力信号と出力信号との位相差に応じた誤差信号を出力
する位相同期回路、該誤差信号に応じて分周数が制御さ
れる可変分周回路、および該可変分周回路の前記誤差信
号に対する分周数の変化ステップ幅を位相引き込み時に
は大きくし、位相引き込み後には小さくする制御回路を
具備することを特徴とする位相同期回路が提供される。
以下図面により本発明の実施例を説明する。
第２図において、位相同期回路３は入力信号１（例えば
周波数が２１００±１６ＨＺの信号）と出力信号２との
位相の進み遅れを検出する回路であり、入力信号１と出
力信号２との間に位相の進み遅れがない場合には位相同
期回路３はデューテイサイクルが５０％、周波数が入力
信号１または出力信号２の周波数と等しい信号を出力し
、この位相の進み遅れに応じてこのデューテイサィクル
が変化するようになっている。アップダウンカウンタ７
は位相同期回路３から入力される誤差信号のレベルに応
じて、クロツク切換回路８からクロック信号が入力され
るごとにカウントアップあるいはカウントダウンを行な
う回路である。可変分周回路５はアップダウンカウン夕
，の計数値に応じて発振器６からの一定周波数（例えば
母けＨＺ）の信号を分周し出力信号２として出力する回
路であり、その分周数は後述の如くある範囲内の値に制
限されているぅクロック切換回路８は位相同期回路の位
相引き込み後でアップダウンカウンタ７に送るクロツク
パルスを高速のものと低速のものとに切換えるための回
路である。また、分周回路９は固定分周数の回路であり
、切換回路１０は分周回路９の出力信号と出力信号２と
を切換えるための回路である。第２図の回路の動作を説
明する。
周波数が２１００±１６ＨＺの信号）と出力信号２との
位相の進み遅れを検出する回路であり、入力信号１と出
力信号２との間に位相の進み遅れがない場合には位相同
期回路３はデューテイサイクルが５０％、周波数が入力
信号１または出力信号２の周波数と等しい信号を出力し
、この位相の進み遅れに応じてこのデューテイサィクル
が変化するようになっている。アップダウンカウンタ７
は位相同期回路３から入力される誤差信号のレベルに応
じて、クロツク切換回路８からクロック信号が入力され
るごとにカウントアップあるいはカウントダウンを行な
う回路である。可変分周回路５はアップダウンカウン夕
，の計数値に応じて発振器６からの一定周波数（例えば
母けＨＺ）の信号を分周し出力信号２として出力する回
路であり、その分周数は後述の如くある範囲内の値に制
限されているぅクロック切換回路８は位相同期回路の位
相引き込み後でアップダウンカウンタ７に送るクロツク
パルスを高速のものと低速のものとに切換えるための回
路である。また、分周回路９は固定分周数の回路であり
、切換回路１０は分周回路９の出力信号と出力信号２と
を切換えるための回路である。第２図の回路の動作を説
明する。
入力信号１に対して出力信号２がロックされていない時
（引き込み終了前）は、クロック切換回路８は可変分周
回路５の途中段から取り出した出力信号２の周波数より
高い周波数（例えば山ＭＨｚ）を有する信号を高速クロ
ックとしてアップダウンカウンタ７に入力する。入力信
号１と出力信号２とが位相同期回路３において比較され
、例えば入力信号１に対して出力信号２の位相が遅れて
おれば誤差信号としてデューテイサイクルが５０％より
小なる信号（高レベル部分の時間幅が低レベル部分の時
間幅よりも小なる信号）がアップダウンカウンタ７に印
加される。アップダウンカウンタ７は誤差信号の濁しベ
ル部分ではクロック信号が入るごとにカウントアップを
行ない、低レベル部分ではクロック信号が入るごとにカ
ウントダウンを行なう。可変分周回路５はその分周数が
アップダウンカウンタ７の計数値に例えば比例して変化
するようにされており、該計数値が大きくなると該分周
数が大きくなり、出力信号２の周波数が下がり、該計数
値がづ・さくなると分周数が小さくなり出力信号２の周
波数が上がる。したがって、前述のように入力信号１に
対して出力信号２の位相が遅れておれば、位相比較器３
により得られる誤差信号はデューテイサイクルが５０％
よりも小であるからアップダウンカウンタ７がカウント
アップしている時間よりもカウントダウンしている時間
の方が長くなる。実際には、アップダウンカウンタ７の
計数値および可変分周回路５の分周数はそれぞれある中
心値に対してある範囲内に制限されており、かつクロッ
ク信号の周波数が高い（例えば匁ＭＨ２）ので、アップ
ダウンカウンタ７のカウントアップおよびカウントダウ
ン動作に応じて該計数値が上限と下限の間を変化するこ
とになる。したがって、入力信号１に対して出力信号２
の位相が遅れておれば、アップダウンカウンタ７の計数
値が上限にある時間よりも下限にある時間の方が長くな
り、可変分周回路５の分周数が上限（分周数が最大、即
ち分周比が最小）にある時間よりも下限にある時間の方
が長くなり、分周数の平均値が中心値よりも小さくなる
。このため出力信号２の周波数は高くなり、入力信号１
に対する位相遅れが少なくなる方向に変化する。また、
入力信号１に対して出力信号２の位相が進んでおれば、
上述と逆になり出力信号２の周波数が低くなる方向、即
ち該位相の進みが少なくなる方向に変化する。この結果
、出力信号２の位相が入力信号１の位相に一致し、位相
同期回路の引き込みが高速に行なわれる。このような引
き込みの完了は別に設けた引き込み検出回路（図示せず
）により検出され、該検出にもとづきクロック切換回路
８が切換えられ、出力信号２が低速クロック信号として
アップダウンカウンタ７に印加される。
（引き込み終了前）は、クロック切換回路８は可変分周
回路５の途中段から取り出した出力信号２の周波数より
高い周波数（例えば山ＭＨｚ）を有する信号を高速クロ
ックとしてアップダウンカウンタ７に入力する。入力信
号１と出力信号２とが位相同期回路３において比較され
、例えば入力信号１に対して出力信号２の位相が遅れて
おれば誤差信号としてデューテイサイクルが５０％より
小なる信号（高レベル部分の時間幅が低レベル部分の時
間幅よりも小なる信号）がアップダウンカウンタ７に印
加される。アップダウンカウンタ７は誤差信号の濁しベ
ル部分ではクロック信号が入るごとにカウントアップを
行ない、低レベル部分ではクロック信号が入るごとにカ
ウントダウンを行なう。可変分周回路５はその分周数が
アップダウンカウンタ７の計数値に例えば比例して変化
するようにされており、該計数値が大きくなると該分周
数が大きくなり、出力信号２の周波数が下がり、該計数
値がづ・さくなると分周数が小さくなり出力信号２の周
波数が上がる。したがって、前述のように入力信号１に
対して出力信号２の位相が遅れておれば、位相比較器３
により得られる誤差信号はデューテイサイクルが５０％
よりも小であるからアップダウンカウンタ７がカウント
アップしている時間よりもカウントダウンしている時間
の方が長くなる。実際には、アップダウンカウンタ７の
計数値および可変分周回路５の分周数はそれぞれある中
心値に対してある範囲内に制限されており、かつクロッ
ク信号の周波数が高い（例えば匁ＭＨ２）ので、アップ
ダウンカウンタ７のカウントアップおよびカウントダウ
ン動作に応じて該計数値が上限と下限の間を変化するこ
とになる。したがって、入力信号１に対して出力信号２
の位相が遅れておれば、アップダウンカウンタ７の計数
値が上限にある時間よりも下限にある時間の方が長くな
り、可変分周回路５の分周数が上限（分周数が最大、即
ち分周比が最小）にある時間よりも下限にある時間の方
が長くなり、分周数の平均値が中心値よりも小さくなる
。このため出力信号２の周波数は高くなり、入力信号１
に対する位相遅れが少なくなる方向に変化する。また、
入力信号１に対して出力信号２の位相が進んでおれば、
上述と逆になり出力信号２の周波数が低くなる方向、即
ち該位相の進みが少なくなる方向に変化する。この結果
、出力信号２の位相が入力信号１の位相に一致し、位相
同期回路の引き込みが高速に行なわれる。このような引
き込みの完了は別に設けた引き込み検出回路（図示せず
）により検出され、該検出にもとづきクロック切換回路
８が切換えられ、出力信号２が低速クロック信号として
アップダウンカウンタ７に印加される。
したがってアップダウンカウンタ７は、入力信号１と出
力信号２の位相の進み遅れに応じて、入力信号１の１周
期ごとに１回以内の回数でカウントアップまたはカウン
トダウンを行う。即ち、入力信号１に対して出力信号２
の位相が遅れておればアップダウンカウンタ７の計数値
が１だけカウントダウンし、進んでおれば該計数値は１
だけカウントアップし、また両者の位相が一致しておれ
ば該計数値は変らない。このようにして入力信号１の位
相の変動に対して出力信号２の位相の追従が行われ、位
相引き込み状態が維持される。上述の説明から明らかな
ように、第２図に示される位相同期回路は位相引き込み
時はアップダウンカゥンタ７を高速のクロツク信号で動
作させるから、１回の位相比較によってアップダウンカ
ウンタ７に計数値を大幅に変えることができ、したがっ
て可変分周回路５の分周数を大幅に変えることができる
。
力信号２の位相の進み遅れに応じて、入力信号１の１周
期ごとに１回以内の回数でカウントアップまたはカウン
トダウンを行う。即ち、入力信号１に対して出力信号２
の位相が遅れておればアップダウンカウンタ７の計数値
が１だけカウントダウンし、進んでおれば該計数値は１
だけカウントアップし、また両者の位相が一致しておれ
ば該計数値は変らない。このようにして入力信号１の位
相の変動に対して出力信号２の位相の追従が行われ、位
相引き込み状態が維持される。上述の説明から明らかな
ように、第２図に示される位相同期回路は位相引き込み
時はアップダウンカゥンタ７を高速のクロツク信号で動
作させるから、１回の位相比較によってアップダウンカ
ウンタ７に計数値を大幅に変えることができ、したがっ
て可変分周回路５の分周数を大幅に変えることができる
。
即ち１回の位相比較に対する可変分周回路５の分周数の
ステップ幅を大きくとることができる。そのために位相
引き込み時間が大幅に短縮される。これに対して位相引
き込み後の周波数変化は非常に４・さし、ので、遅いク
ロックにて制御し、ジッタの少ない位相同期回路を得る
ことができる。なお、第２図に点線で示された分周回路
９およぴ切換回路１０を設けることにより入力信号１の
周波数が少ない場合に、位相引き込み後さらに位相比較
のひん度を少なくしかつクロック信号の周波数を低くす
ることにより、出力信号２のジッタをさらに少なくする
ことができる。
ステップ幅を大きくとることができる。そのために位相
引き込み時間が大幅に短縮される。これに対して位相引
き込み後の周波数変化は非常に４・さし、ので、遅いク
ロックにて制御し、ジッタの少ない位相同期回路を得る
ことができる。なお、第２図に点線で示された分周回路
９およぴ切換回路１０を設けることにより入力信号１の
周波数が少ない場合に、位相引き込み後さらに位相比較
のひん度を少なくしかつクロック信号の周波数を低くす
ることにより、出力信号２のジッタをさらに少なくする
ことができる。
このように本発明によれば、可変分周回路を用いた位相
同期回路において、位相引き込み時はアップダウンカウ
ンタを高い周波数のクロック信号で動作させることによ
り可変分周回路の分周数のステップ幅を大きくとり、位
相引き込み後はアップダウンカウンタを低い周波数のク
ロック信号で動作させ該分周数のステップ幅を小さくし
たから、位相引き込み範囲を広くし、ジッタを少くし、
かつ位相引き込み時間を短かくすることが可能である。
図面の簡単な説明第１図は従来形の位相同期回路の概略
を示すブロック回路図、そして第２図は本発明の一実施
例に係る位相同期回路を示すブロック回路図である。
同期回路において、位相引き込み時はアップダウンカウ
ンタを高い周波数のクロック信号で動作させることによ
り可変分周回路の分周数のステップ幅を大きくとり、位
相引き込み後はアップダウンカウンタを低い周波数のク
ロック信号で動作させ該分周数のステップ幅を小さくし
たから、位相引き込み範囲を広くし、ジッタを少くし、
かつ位相引き込み時間を短かくすることが可能である。
図面の簡単な説明第１図は従来形の位相同期回路の概略
を示すブロック回路図、そして第２図は本発明の一実施
例に係る位相同期回路を示すブロック回路図である。
１…・・・入力信号、２…・・・出力信号、３・・・・
・・位相同期回路、４・…・・分周制御回路、５・・・
・・・可変分周回路、６・・・・・・発振器、７…・・
・アップダウンカウンタ、８・…・・クロック切換回路
、９・・・・・・分周回路、１０・・・・・・切換回路
、５１・・・・・・高速クロック信号。
・・位相同期回路、４・…・・分周制御回路、５・・・
・・・可変分周回路、６・・・・・・発振器、７…・・
・アップダウンカウンタ、８・…・・クロック切換回路
、９・・・・・・分周回路、１０・・・・・・切換回路
、５１・・・・・・高速クロック信号。
第１図第２図
Claims (1)
- １ 入力信号と出力信号との位相差に応じた誤差信号を
出力する位相比較回路、該誤差信号に応じて分周数が制
御される可変分周回路、および該可変分周回路の前記誤
差信号に対する分周数の変化ステツプ幅を位相引込み時
には大きくし、位相引込み後には小さくする制御回路を
具備することを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54164669A JPS6011853B2 (ja) | 1979-12-20 | 1979-12-20 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54164669A JPS6011853B2 (ja) | 1979-12-20 | 1979-12-20 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5687939A JPS5687939A (en) | 1981-07-17 |
| JPS6011853B2 true JPS6011853B2 (ja) | 1985-03-28 |
Family
ID=15797569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54164669A Expired JPS6011853B2 (ja) | 1979-12-20 | 1979-12-20 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011853B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895429A (ja) * | 1981-12-01 | 1983-06-07 | Seiko Instr & Electronics Ltd | デジタル位相保持ル−プ回路 |
| JPS62232219A (ja) * | 1986-04-01 | 1987-10-12 | Sanyo Electric Co Ltd | デジタル位相同期回路 |
-
1979
- 1979-12-20 JP JP54164669A patent/JPS6011853B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5687939A (en) | 1981-07-17 |
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