JPH01183917A - デジタル位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はデジタル位相同期回路に関するものである。

（ロ）従来の技術 従来、デジタル位相同期回路としては、例えば特開昭！
Ｍ−１２５１１８号公報（ＨＯ３Ｌ７１０８）に開示さ
れたものが知られている。

此種従来のデジタル位相同期回路について、第５図を参
照して説明する。

第５図において、（１）は基準周波数発生回路、（２）
は基準周波数発生回路（１）からの出力信号を設定され
た分周比にて分周するプログラマブル分周器、（３）は
プログラマブル分周器（２）の出力と入力信号との位相
を比較する位相比較器、（４）は位相比較器（３）から
の位相差情報を計数するアップダウンカウンタである。

斯る回路に依れば、位相比較器（３）にてプログラマブ
ル分周器（２）の出力と入力信号との位相を比較し、そ
の結果進相であれば出力信号（Ｓｌ）をアップダウンカ
ウンタ（４）に供給することによりその計数内容に１計
数加算する。また、遅相であれば出力信号（Ｓ２）をア
ップダウンカウンタ（４）に供給することによりその計
数内容から１計数減算する。

斯るアップダウンカウンタ（４）の計数内容が所定値に
達すれば、制御信号をプログラマブル分周器（２）に供
給し、分周比を変更する。即ち、アップダウンカウンタ
（４）が４ビツトのカウンタであり、プリセット値が０
１００であるとすると、計数内容が１１１１となったと
き分周比をＮ＋１にする信号を出力し、また計数内容が
００００となったとき分局比をＮ−ｉにする信号を出力
する。

（ハ）発明が解決しようとする課題 上記従来の技術では、例えばプログラマブル分周器（２
）の分局比を通常Ｎとし、アップダウンカウンタ（４）
からの制御信号に基づいて進相の場合、分周比をＮ＋１
に、また遅相の場合、分周比をＮ−１に設定するように
している。

ところで、デジタル位相同期回路における出力信号のジ
ッタ成分は、分局比の変化幅にて決まるため、ジッタ成
分の低減番こは分局比の変化幅を小さくすることが不可
欠である。

然ル乍ら、斯様に分周比の変化幅を小さくすると、出力
信号の安定度は向上する反面、同期引込み時間が長くな
るという問題を有している。

に）課題を解決するための手段 上記課題に鑑み、本発明は基準周波数発生手段と、この
基準周波数発生手段からの基準周波数信号を分周する可
変分周手段と、この可変分周手段にて分周された信号と
入力信号との位相を比較する位相比較手段と、この位相
比較手段からの位相差情報を計数すると共に所定数計数
した際、前記可変分周手段の分周比を変更する制御信号
を出力する計数手段とを具（（ムしたデジタル位相同期
回路であって、前記位相比較手段に設けられ且つ入力さ
れた信号間の位相差量を示す信号を出力する手段と、該
手段からの出力信号を積算する積算手段とを設け、前記
計数手段から前記制御信号が出力るデジタル位相同期回
路を提供するものである。

（イ）作　用 本発明番こ依れば、計数手段から制御信号が出力された
際、積算手段の積算値が大であれば、可変分周手段に設
定される分周比の変化幅を大とし、以って同期引込み時
間を短縮するようになし、また積算値が小であれば、可
変分周手段に設定される分周比の変化幅を小とし、以っ
てジッタ成分を低減する。

（へ）実施例 第１図は本発明の一実施例を示すブロック図で、ααは
基準信号発生回路、０１）はプログラマブル分周器、口
はプログラマブル分周器０υにて分周された信号と入力
信号との位相を比較する位相比較器、αＪは位相比較手
段からの位相差情報を計数するためのアップダウンカウ
ンタで、入力信号に対してプログラマブル分周器α１）
にて分周された信号の位相が進んでいれば、カウントア
ツプし、また遅れていればカウントダウンする。圓は位
相比較手段からの位相差量を示す信号を積算する積算回
路、似は制御回路である。

第２図ば位相比較手段の具体的な回路例を示すブロック
図で、０６）は入力信号が供給される第１入力端子、（
１７）は出力信号、即ちプログラマブル分周器（１１１
にて分周された信号が供給される第２入力端子、０８）
は第２入力端子α力に供給される信号の数倍（例えば、
８倍）の周波数を有する高速クロック信号が供給される
第３入力端子、０９′はＤ端子が第１入力端子（１６）
に、クロック（ＣＫ）端子が第２入力端子（１ηに夫々
接尾されるＤフリップフロップ、別・はインバータ、（
２１）（２２１はＮＯＲ回路、（３））は第１及び第２
入力端子ｆｌＳｉ　Ｑηからの信号を二人力とする排他
的論理和回路（ＥＸ−ＯＲ回路）で、両信号間の位相差
を示す信号（Ｈレベル）を出力する。例はクリア＜　Ｃ
ＬＲ＞端子が第２入力端子（１７）に、イネーブル（Ｅ
Ｎ）端子がＥＸ−ＯＲ回路（２Ｊｌの出力端に、クロッ
ク（ＣＫ）端子が第６入力端子（１旧こ夫々接続された
カウンタで、Ｅ　Ｘ　−ＯＲ回路■からＨレベル信号が
供給されている間、前記高速クロック信号に応答してカ
ウントアツプする。換言すれば、高速クロック信号が第
２入力端子０ηに供給される信号の８倍の周波数を有す
るとすると、カウンタ（財）のカウント値は、π（ｒ　
ａ　ｄ　）　（＝　１８０’）を８段階に凰子化したと
きの値を示している。具体的には、位相差が０〜π／８
　（ｒ　ａ　ｄ　）のとき、カウント値は０００、Ｋ／
８−ｚ／４　（ｒ　ａ　ｄ　）　ａ）とき、カウント値
は００１となる。囚はカウンタ（至）のカウント内容を
第２入力端子ｕ′７）に供給される信号の立上りに応じ
てラッチするラッチ回路である。

第３図は積算回路（１４１の具体的な回路例を示すブロ
ック図で、■はアップダウンカウンタα３）からのリセ
ット信号が供給される第４入力端子、いはプログラマブ
ル分周器０１）にて分周された信号が供給される第５入
力端子、（支）は加算器、のはクリア（ＣＬＲ）端子が
第４入力端子α）に、クロック（ＣＫ）端子が第５入力
端子万に夫々接続されたカウンタで、例えば８カウント
するようになされていると共にカウント値が８になるま
でＨレベルの信号を出力するようになされている。山は
インバータ、ｃｌｌｌはＡＮＤ回路、（支）は加算器例
の内容をラッチするラッチ回路で、クリア（ＣＬＲ）端
子が第４入力端午怪）に、クロック（ＣＫ）端子がＡＮ
Ｄ回路０１）の出力端に夫々接続されている。

次に、動作について説明する。

今、第１入力端子α印に供給される信号Ｓｌ（入力信号
）が第２入力端子αηに供給される信号Ｓ２〔プログラ
マブル分周器αυの出力信号〕よりも位相が進んでいる
、即ち信号Ｓ２が信号Ｓｌよりも位相が遅れているとす
ると、Ｄフリップフロップα９は信号Ｓ２の立上りに応
答して第１入力端子α印から供給される信号Ｓｌ（この
場合、Ｈレベル）をラッチするため、そのＱ端子出力は
Ｈレベルとなる。従って、斯るＨレベル出力がインバー
タ■にて反転して供給されるＮＯＲ回路にが、導通可能
状態となり、ＮＯＲＯＲ回路用力端には信号Ｓ２の極性
を反転した信号が遅相信号として導出される。

斯る遅相信号は、アップダウンカウンタ０３のダウン（
Ｄ）端子に供給され、アップダウンカウンタαＪは斯る
遅相信号の立上りに応答してそのカウント値を１づつ減
少させる。

また、第２図のＥＸ−ＯＲ回路の、カウンタ（至）及び
ラッチ回路（２５）よりなる位相差量情報出力手段にて
当該信号間の位相差量が２進データとして出力される。

即ち、前述したようにＥＸ−ＯＲ回路圀）からＨレベル
信号（位相差を示す信号）が供給されている間、カウン
タ（財）は高速クロック信号に基づいてカウントアツプ
するため、カウント値は位相差量に応じて０００〜１１
１の２進データに変換される。そして、第２入力端子（
１７１より供給される信号Ｓ２の立上りに応答してカウ
ンタ（財）の内容をクリアすると共にその直前のカウン
タ□のカウント値をラッチ回路のにてラッチする。斯る
ラッテ回路（２５）のラッチ出力は、第６図の加算器例
に供給され、ラッチ回路■からのラッチ出力と加算され
る。

今、アップダウンカウンタα濁のカウント値が所定値に
達し、リセット−信号が出力されたとすると、該リセッ
ト信号がアップダウンカウンタαＪのロード（Ｌ）端子
に供給されることによりアップダウンカウンタα３）へ
初期値がプリセットされると共に第６図の゛ラッチ回路
（支）及びカウンタ■：の内容がクリアされる。

斯る状態より第２入力端子ａηからの信号Ｓ２が立上る
と、この信号Ｓ２の立上りに応答してカウンタ２９）の
カウント値が１計数アツプすると共に第２図のラッチ回
路（２）からの出力信号が加算器■に供給される。

ところで、カウンタのはカウント値が上限値に達スルマ
では、Ｈレベル信号を出力するようになされているため
、第６図のラッチ回路（支）のクロック信号、即ちＡＮ
Ｄ回路０１）の出力は信号Ｓ２の極性を反転したものと
なる。

従って、ラッチ回路（支）は、加算器（財）へ位相比較
器叩から信号が供給されてから１／２周期遅れて加算器
のの加算出力をラッチすることになる。

而して、アップダウンカウンタαＪのダウンカウントが
進み、下限値（例えば、ｏｏｏｏ）に達すると、アップ
ダウンカウンタ（２）はボロー（Ｂ）端子よりＨレベル
信号を出力すると共にリセット信号を出力する。例えば
マイクロコンピュータよりなる制御回路しは、斯るボロ
ー出力に応答してラッチ回路図の出力を取り込み、これ
に基づいてプログラマブル分周器０１）ヘセットする分
局比を算出した後、プログラマブル分周器α１）へ出力
する。

このとき、ボロー出力は信号Ｓ２の１周期の間、Ｈレベ
ルとなるため、プログラマブル分周器（１１）は上記１
周期の間、算出された分周比に設定される。

積算回路α旬からの積算値とプログラマブル分周器０１
）に設定される分局比との関係を第１表に示す。

一方、信号Ｓ２が信号Ｓ１よりも位相が進んでいると、
Ｄフリップフロップ０９）は信号Ｓ２の立下りに応答し
て第１入力端子頭から供給される信号（この場合、Ｌレ
ベル）をラッチするため、そのＱ端子出力はＬレベルと
なる。従って、ＮＯＲ回路（２１）が導通可能状態とな
り、ＮＯＲ回路（２刀の出力端には信号Ｓ２の極性を反
転した信号が進相信号として導出される。

斯る進相信号は、アップダウンカウンタ（１３１のアッ
プ（Ｕ）端子に供給され、アップダウンカウンタＯＪは
斯る進相信号の立上りに応答してそのカウント値を１づ
つ増加させる。

而して、アップダウンカウンタαＪのアップカウントが
進み、上限値（例えば、１１１１）に達すると、アップ
ダウンカウンタ０３はキャリー（Ｃ）端子よりＨレベル
信号を出力すると共にリセット信号を出力する。制御回
路［Ｆ］は、斯るキャリー出力に応答してラッチ回路■
の出力、即ち前述と同様に積算された積算値を取り込み
、これに基づいてプログラマブル分周器０１）へ設定す
る分周比を算出した後、プログラマブル分周器０υへ出
力する。

斯るキャリー出力も前述したボロー出力と同様に信号Ｓ
２の１周期の間Ｈレベルとなるため、プログラマブル分
周器α１）は斯る１周期の間、算出された分周比に設定
される。

ところで、アップダウンカウンタ（１３１が上限又は下
限値番こ達するまでに、カウンタのが８カウントした場
合には、カウンタωの出力信号がＬレベルになるため、
ＡＮＤ回路Ｃｔυの出力は継続的にＬレベルとなり、そ
の後ラッチ回路にはラッチ動作を行なわない。従って、
ラッチ回路■はカウンタωが８カウントする直前の値を
継続的に保持する。

然る後、アップダウンカウンタαＱが上限又は下限値に
達し、キャリー出力又はボロー出力を出力すると、前述
と同様に制御回路０５）は積算回路−の積算値に基づき
プログラマブル分周器α１）の分局比を算出し、これを
プログラマブル分周器０１）に設定する。尚、制御回路
卵はキャリー又はボロー出力後の分周出力の立上りで初
期設定値（例えば、分周比Ｎ）が設定されるものとする
。

第４図は制御回路−の他の回路例を示す図で、（３３）
は積算回路−の積算値を分周比の変化幅に変換するデコ
ーダで、キャリー又はボロー出力の状態に応じて該変化
幅の極性を示す信号Ｓ３も併せて出力する。龜）はデコ
ーダ■）からの出力をＯＲ回路缶の出力にてラッチする
ラッチ回路、０６）はラッチ回路（財）からのラッチ出
力と中心値Ｎとをデコーダ■からの信号Ｓ３に基づいて
加減算する加減算回路である。

動作について説明すると、積算回路０ルの積算社はデコ
ーダ缶によって、アップダウンカウンタ（１３）のキャ
リー出力又はボロー出力と共に−６〜＋３の値に変換さ
れる。具体的には、キャリー出力が発生したときには、
正（→が付された値に変換され、ボロー出力が発生した
ときには、負（→が付された値に変換される。この値は
、キャリー出力又はボロー出力のタイミングでラッチさ
れ、加減算回路０６）に供給される。加減算回路■では
、この値を分局比の中心値Ｎに加算又は減算することに
よりプログラマブル分周器α１）の分周比を決定する。

また、プログラマブル分周器α１）は出力信号の１周期
の終焉、即ち分周動作終了時にキャリー信号を出力し、
ラッチ回路（至）をクリアすると共に自らをロード状態
に設定する。従って、プログラマブル分周器α１）は出
力信号の１周期の間、分周比を変更された後、中心値Ｎ
に復帰する。

（ト）発明の効果 本発明に依れば、位相比較手段からの入力信号間の位相
差量を示す信号を積算し、計数手段から可変分周手段の
分局比を変更する制御４％ａが出力された際、前記積算
値に基づき可変分周手段の分周比を設定するようにした
ので、例えば位相差量が大きいとき、前記分周比の変化
幅を大きくし、以って同期引き込み時間を短縮し、また
位相差量が小さいとき、前記分周比の変化幅を小さくし
、以ってジッタの影響を防止することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は位相比較
器の具体的な回路例を示す図、第３図は積算回路の具体
的な回路例を示す図、第４図は制御回路の他の回路例を
示す図、第５図は従来例を示す図である。 語 （１０１・・・基準信号発生（Ｑ八、（Ｉｌｌ・・・プ
ログラマブル分周器、■・・・位相比較回路、ｕ３１・
・・アップダウンカウンタ、α釦・・積算回路、ａ９・
・・制御回路。

Claims (1)

【特許請求の範囲】
1. （１）基準周波数発生手段と、この基準周波数発生手段
   からの基準周波数信号を分周する可変分周手段と、この
   可変分周手段にて分周された信号と入力信号との位相を
   比較する位相比較手段と、この位相比較手段からの位相
   差情報を計数すると共に所定数計数した際、前記可変分
   周手段の分周比を変更する制御信号を出力する計数手段
   とを具備したデジタル位相同期回路であって、前記位相
   比較手段に設けられ且つ入力された信号間の位相差量を
   示す信号を出力する手段と、該手段からの出力信号を積
   算する積算手段とを設け、前記計数手段から前記制御信
   号が出力された際、前記積算手段の積算値に基づいて前
   記可変分周手段の分周比を設定するようにしたことを特
   徴とするデジタル位相同期回路。