JP2655402B2 - ディジタル位相同期発振器 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル位相同期発振器に関し、特に同期
速度が改善されたデジタル位相同期発振器に関する。

〔従来の技術及びその問題点〕

入力信号に対し出力信号の周波数を一致させ、所望の
値だけ位相シフトさせて位相同期を図かる位相同期回路
が種々提案されている。その中に、発振器を用いてカウ
ンタを計数させ、その値とレジスタに保持されている位
相シフト指示値とを、入力信号をタイミング信号にし
て、比較し、その出力でカウンタの帰還周期を制御し、
位相シフトされた出力信号を得る回路がある。

第３図はこの種のディジタル位相同期発振器の従来例
を示すブロック図である。

図において、発振器１の発振周波数は、ｎビットカウ
ンタ12が１クロック周期で、もとの値に帰還するよう
に、入力信号周波数Ａ（H_z）の2ⁿ倍の周波数2ⁿ×Ａ
（H_z）に設定されている。発振器１の出力をクロック入
力としたｎビットカウンタ12からの出力は、ディジタル
位相比較器15において、入力信号を位相比較タイミング
信号としてラッチされ、ｎビットレジスタ17の保持して
いる値（外部から設定可能な位相シフト指示値）と比較
される。この比較結果である位相シフト制御信号は、積
分器16を経て、カウンタ調整器13で、ｎビットカウンタ
12の周回タイミングを制御するために利用される。つま
り、上述のディジタル位相比較器15において、ラッチさ
れた値と位相差指示値とが常に一致するような周回タイ
ミングをｎビットカウンタ12に与える。出力信号は、発
振器１で入力信号の周波数を2ⁿ倍しているので1/2ⁿ倍し
て取り出さなければならないが、これはｎビットカウン
タ12のｎビット端子から得られる。

入力信号の周波数に対して2ⁿ倍された信号は、入力信
号の１周期（2^π（red））で、2ⁿ回カウントされるの
で、2^π／2ⁿ（rad）毎の精度で任意の位相シフトが可能
となる。

また、位相シフト可能な範囲は、カウンタがもと値に
帰還する間に、入力信号が何周期分入るかで決定される
ので、この例では１周期（＝2^n-n周期）となる。

しかしながら上述した第３図の従来のディジタル位相
同期発振器は、最大、入力信号の１周期分だけしか位相
シフトできないという欠点がある。

この欠点を解決するために第３図の従来例のｎビット
カウンタ12及びｎビットレジスタ17を増設してｍビット
カウンタ２及びｍビットレジスタ７とすること（ただ
し、ｍ＞ｎ）、さらにディジタル位相比較器５への位相
比較タイミング信号は、カウンタの帰還周期と一致する
ように、入力信号の周波数Ａ（H_z）を1/2m−ｎ分周器４
で分周することが考えられる。

第４図にこの従来例のブロック図を示す。この従来例
によれば位相シフト可能な範囲は最大2^m-n周期まで拡張
することができるようになる。（特願昭62−31030参
照）しかし第４図の回路においてはカウンタの帰還周期
が第３図の回路に比較し2^m-n倍になったため、カウンタ
と位相指示値との比較時間間隔も2m−ｎ倍となり、結果
として同期確立にも2^m-n倍の時間を要することになる。

そこで本発明では、同期確立に要する時間を短縮しか
つ従来と同様の位相シフト精度及び位相シフト可能範囲
を確保したディジタル位相同期発振器を提供することを
目的としている。

〔問題点を解決するための手段〕

前述の目的を達成するために本発明によれば、入力信
号に対し、周波数を一致させ所望の値だけ位相シフトさ
せて位相同期をとり、出力信号を得るディジタル位相同
期発振器において、前記入力信号の周波数2ⁿ倍の信号を
出力する発振器と、 この発振器の出力をクロック入力とする上位ｋビッ
ト、下位ｎビットに分割された（ｋ＋ｎ）ビットカウン
タと、 ディジタル位相シフト指示値を外部から設定可能な
（ｋ＋ｎ）ビットシフトレジスタと、 前記入力信号によって動作し、かつ前記位相シフト指
示値の上位ｋビットの値にもとずいて前記（ｋ＋ｎ）ビ
ットカウンタの上位ビットの値を補正する補正回路と、 前記入力信号を位相比較用のタイミング信号として利
用し、前記（ｋ＋ｎ）ビットカウンタの前記下位ｎビッ
ト及び前記補正回路による補正後の上位ｋビットの出力
と前記（ｋ＋ｎ）ビットシフトレジスタのディジタル位
相シフト指示値を比較し、位相シフト制御信号を出力す
るディジタル位相比較器と、 前記ディジタル位相シフト制御信号に応じて前記（ｋ
＋ｎ）ビットカウンタの周回タイミングを制御するカウ
ンタ調整器とを備え、 前記（ｋ＋ｎ）ビットカウンタから前記ディジタル位
相シフト指示値だけ位相シフトさせた信号に対応する信
号を得られ。

〔実施例〕

まず実施例を説明する前に本発明の原理を説明する。
本発明では入力信号の周波数をカウントするためのカウ
ントをそれぞれ上位カウント及び下位カウントとして上
位ｋビット及び下位ｎビットに分割する。そして位相比
較時には、位相シフト指示値の上位ｋビット分の情報は
上位カウンタに個別に与えることにより上位ｋビット分
の位相同期は別途に完了させ、下位カウンタの帰還周期
だけで位相同期を行なうことを基本としている。下位カ
ウンタの帰還周期で位相比較を行う場合、上位カウンタ
の値は当然比較毎に異った値をもつ。しかしながら上位
カウンタの値は比較時毎に規則的に増加していく。

そこで、上位カウンタと同段数を持つカウンタ（以後
サブカウンタと呼ぶ）を用意しこれを、位相比較タイミ
ング信号と同じ信号でカウントし、上位カウンタを補正
をする方法としては、位相シフト指示値（固定値）の上
位ｋビットにサブカウンタの値を加算して、多段カウン
タの上位部を追わせる第１の方法と、逆に位相差指示値
の値は固定値のままとしておき、上位カウンタの内容か
らサブカウンタの内容を減算し、上位カウンタの下位カ
ウンタとの帰還周期差による増加分を補正する第２の方
法が考えられる。

本発明の実施例では回路構成が簡単となる前述の第２
の方法を採用する。この本発明の実施例を第１図を参照
しながら説明する。

第１図の発振器１において入力信号周波数Ａ（H_z）を
2n倍された出力は、カウンタ18に与えられる。この出力
を受けた（ｋ＋ｎ）ビットカウンタ18では、下位桁ｎビ
ットを下位カウンタ（ｎビットカウンタ）、それ以外の
上位桁ｋビットを上位カウンタ（ｋビットカウンタ）で
計数する。ｎビットカウンタからの出力は位相比較時の
下位ｎビットとして、またｋビットカウンタからの出力
は前述のｎビット分以外の上位ｋビット分として、デジ
タル位相比較器22に与えられ、（ｎ＋ｋ）ビットレジス
タ23から与えられる（ｎ＋ｋ）ビット位相シフト指示値
と比較される。

ここで、ｋビットカウンタからの出力は、位相比較タ
イミング信号（入力信号）と同じ信号を用いて位相シフ
ト指示値にもとずきｋビットサブカウンタ24及び減算器
21を介して、後述のように補正される。

また、ディジタル位相比較器22から出力される位相シ
フト制御信号は従来と同様、積分器20から出力される位
相シフト制御信号は従来と同様、積分器20を経てカウン
タ調整器19で（ｎ＋ｋ）ビットカウンタ18の周回タイミ
ングを制御するために利用される。

すなわち、ディジタル位相比較器22からの出力は、大
小を表す２値情報（＋１または−１）として積分器20に
入力される。積分器20ではこの情報を積分し、積分値が
任意の規定量となった場合、カウンタ調整器19に対して
調整要求のための２値情報（＋１または−１）を出力す
る。

カウンタ調整器19が積分器20から位相を進める２値情
報（＋１）を受けた場合について説明する。前述したよ
うに、通常（ｎ＋ｋ）ビットカウンタの下位ｎビットカ
ウンタは発振器１からのクロックが2ⁿ回カウントする周
期でカウント値が帰還しており、カウント値は０から2ⁿ
−１の間を周回している。カウンタ調整器19は、下位ｎ
ビットカウンタの帰還周期を微調するものであり、下位
ｎビットカウンタに対して、リセット信号を任意のタイ
ミングで出力することが可能である。従って、下位ｎビ
ットカウンタのカウンタ値が2ⁿ−１を示す瞬間に下位ｎ
ビットカウンタを０にリセットし、下位ｎビットカウン
タの帰還を１カウント早くさせる。

一方、積分器20から位相を遅らす２値情報（−１）を
受けると、下位ｎビットカウンタのカウント値が１を示
す瞬間に下位ｎビットカウンタを０にリセットし、下位
ｎビットカウンタの帰還を１カウント分遅くさせること
ができる。

以上のように、カウンタ調整器19は、（ｎ＋ｋ）ビッ
トカウンタ18の下位ｎビットカウンタの帰還周期を制御
して、（ｎ＋ｋ）カウンタ18の位相が制御される。

そして、位相シフトされた出力信号は（ｎ＋ｋ）ビッ
トカウンタ18のｎビット端子から得られる。

次に第２図を用いてｋビットカウンタの出力の補正方
及び位相比較時のカウンタの内容を説明する。第２図に
おいては、説明を単純化するためカウンタの段数を上
位、下位共に４段（ｋ−ｎ＝４）とし、位相同期は既に
確立されており下位カウンタの増減はないもとする。
（これは説明を単純化するためであり、位相同期が確立
されているか否かは、現説明の一般性に影響を与えな
い。同期ぎ取れていない場合には、下位カウンタの内容
が位相差指示値の示す値に近ずく様に１ずつ増加、又は
減少していくだけである。）また各カウンタ値は16進数
で表記している。

図において、位相シフト指示値は4A（Ｈ）を示してい
る。下位カウンタの値は、すでに同期が確立されている
と仮定しているため常にＡ（Ｈ）となっている。上位カ
ウンタの値は、Ｏ〜Ｆ（Ｈ）の範囲で１ずつ増加してい
るが、サブカウンタの値も同じ範囲で１ずつ増加するの
で減算結果は常に４（Ｈ）になるように補正されてい
る。この４（Ｈ）という値は、位相シフト指示値の上位
ｋビットの値に基づいたものであら、ｋビットサブカウ
ンタ24及び１ビット減算器21でカウンタの上位ｋビット
の値を補正して４（Ｈ）としたものである。

ｋビットサブカウンタ24には位相シフト指示値に応じ
た上位カウンタを補正すべき値が常に保存されており、
位相指示値が変化しても、それに応じた補正を行い減算
結果は常に適切な値を示すことになる。

以上第２図から、カウンタの全段が元の値に帰還する
間に複数回の比較が行なえることがわかる。（従来の技
術においては、カウンタの全段が１回帰還する毎に１回
だけしか位相比較が行えない。） また、設定可能な位相シフトの精度及び位相シフト可
能な範囲は、第４図の従来例と同様2t/2ⁿ（rad）及び2
^m-n周期（ｍ＝ｎ＋ｋ）である。

なお、回路構成を減算型のサブカウンタでなく前述の
加算型のサブカウンタで構成した場合は、各カウンタが
帰還する際の補正回路が必要となるが、基本原理は減算
型と同様な動きとなる。しかし、ここでいう減算は、上
位カウンタの各ビットに、サブカウンタの各ビットを反
転したものを加算し、さらに１を加えただけである。従
って減算型は演算におけるキャリー（ボロー）は全く考
える必要が無く、実際の回路において、減算器部分の回
路構成が非常に簡単なり、より実用的である。

〔発明の効果〕

以上説明したように、本発明によれば、広範囲かつ任
意量の位相シフトが高速に行える。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
カウンタの内容を示す図、第３図は従来例を示すブロッ
ク図、第４図は他の従来例を示すブロック図である。 １……発振器、２……ｍビットカウンタ、3,13,19……
カウンタ調整器、４……1/2^m-n分周器、5,15,22……デ
ィジタル位相比較器、6,16,20……積分器、７……ｍビ
ットレジスタ、12……ｎビットカウンタ、17……ｎビッ
トレジスタ、18……（ｎ＋ｋ）ビットカウンタ、21……
ｋビット減算器、23……（ｎ＋ｋ）ビットレジスタ、24
……ｋビットサブカウンタ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】入力信号に対し、周波数を一致させ所望の
   値だけ位相シフトさせて位相同期をとり、出力信号を得
   るディジタル位相同期発振器において、前記入力信号の
   周波数2ⁿ倍の信号を出力する発振器と、 この発振器の出力をクロック入力とする上位ｋビット、
   下位ｎビットに分割された（ｋ＋ｎ）ビットカウンタ
   と、 ディジタル位相シフト指示値を外部から設定可能な（ｋ
   ＋ｎ）ビットシフトレジスタと、 前記入力信号によって動作し、かつ前記位相シフト指示
   値の上位ｋビットの値にもとずいて前記（ｋ＋ｎ）ビッ
   トカウンタの上位ｋビットの値を補正する補正回路と、 前記入力信号を位相比較用のタイミング信号として利用
   し、前記（ｋ＋ｎ）ビットカウンタの前記下位ｎビット
   及び前記補正回路による補正後の上位ｋビットの出力と
   前記（ｋ＋ｎ）ビットシフトレジスタのディジタル位相
   シフト指示値を比較し、位相シフト制御信号を出力する
   ディジタル位相比較器と、 前記ディジタル位相シフト制御信号に応じて前記（ｋ＋
   ｎ）ビットカウンタの周回タイミングを制御するカウン
   タ調整器とを備え、 前記（ｋ＋ｎ）ビットカウンタから前記ディジタル位相
   シフト指示値だけ位相シフトさせた信号に対応する信号
   を得ることを特徴とするディジタル位相同期発振器。
2. 【請求項２】前記補正回路が前記入力信号で動作するｋ
   ビットサブカウンタと、 このｋビットサブカウンタに応答し、かつ位相シフト指
   示値の上位ｋビットの値にもとずいた値を前記（ｎ＋
   ｋ）ビットの上位ｋビットから減算するｋビット減算器
   とから構成されることを特徴とする特許請求の範囲第１
   項のディジタル位相同期発振器。