JP2808967B2 - クロックホールドオーバ回路 - Google Patents
クロックホールドオーバ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、クロック発生回路に関
し、特に基準クロックに位相同期したクロックを発生
し、必要な場合には基準クロックなしに一定周波数のク
ロックを発生するクロックホールドオーバ回路に関する
ものである。
し、特に基準クロックに位相同期したクロックを発生
し、必要な場合には基準クロックなしに一定周波数のク
ロックを発生するクロックホールドオーバ回路に関する
ものである。
【０００２】
【従来の技術】従来のこの種のクロックホールドオーバ
回路の一例を図２に示す。この回路は、制御電圧に応じ
た周波数で発振する電圧制御発振器（ＶＣＯ）９と、こ
の発振器９の出力クロックを１／Ｎ1 に分周する分周器
２と、この分周器２の出力クロックを１／Ｎ2 に分周す
る分周器３と、基準クロックを１／Ｍに分周する分周器
１と、分周器３の出力クロックと分周器１の出力クロッ
クとの位相を比較する位相比較器４と、ＶＣＯ９の出力
クロックにもとづいて動作し、位相比較器４の出力信号
の高周波成分を除去して、結果をディジタル信号で出力
するディジタル・ローパス・フィルタ（積分回路）５
と、クロック断アラーム信号が入力されないとき、フィ
ルタ５の出力信号をそのまま出力し、クロック断アラー
ム信号が入力されたとき、フィルタ５の出力信号を保持
するラッチ回路６と、このラッチ回路６の出力信号をア
ナログ信号に変換するＤ／Ａ変換器７と、Ｄ／Ａ変換器
７の出力信号を増幅し、制御電圧として電圧制御発振器
９に出力するアンプ８とを備えている。
回路の一例を図２に示す。この回路は、制御電圧に応じ
た周波数で発振する電圧制御発振器（ＶＣＯ）９と、こ
の発振器９の出力クロックを１／Ｎ1 に分周する分周器
２と、この分周器２の出力クロックを１／Ｎ2 に分周す
る分周器３と、基準クロックを１／Ｍに分周する分周器
１と、分周器３の出力クロックと分周器１の出力クロッ
クとの位相を比較する位相比較器４と、ＶＣＯ９の出力
クロックにもとづいて動作し、位相比較器４の出力信号
の高周波成分を除去して、結果をディジタル信号で出力
するディジタル・ローパス・フィルタ（積分回路）５
と、クロック断アラーム信号が入力されないとき、フィ
ルタ５の出力信号をそのまま出力し、クロック断アラー
ム信号が入力されたとき、フィルタ５の出力信号を保持
するラッチ回路６と、このラッチ回路６の出力信号をア
ナログ信号に変換するＤ／Ａ変換器７と、Ｄ／Ａ変換器
７の出力信号を増幅し、制御電圧として電圧制御発振器
９に出力するアンプ８とを備えている。
【０００３】このような構成において、基準クロックの
入力障害がなく、クロック断アラーム信号が入力されな
い状態、すなわちクロック断アラーム信号がハイレベル
の状態では、ラッチ回路６はフィルタ５からの信号をそ
のままＤ／Ａ変換器７に出力する。従って、ＰＬＬ（フ
ェーズ・ロック・ループ）が形成され、分周器２からは
基準クロックに位相同期した従属クロックが出力され
る。すなわち、ＶＣＯ９の出力クロックは分周器２，３
によって１／Ｎ1 ・Ｎ2 に分周され、位相比較器４に与
えられる。一方、基準クロックは分周器１によって１／
Ｍに分周され、位相比較器４に与えられる。位相比較器
４はこれら２つの分周後のクロックの位相を比較し、結
果をフィルタ５に出力する。フィルタ５は位相比較器４
の出力信号から高周波成分を除去し、結果をディジタル
信号で出力する。ラッチ回路６はクロック断アラーム信
号が入力されていないので、フィルタの出力信号をその
ままＤ／Ａ変換器７に出力し、Ｄ／Ａ変換器７はそれを
アナログ信号に変換する。そして、アンプ８はＤ／Ａ変
換器の出力信号を増幅し、制御電圧としてＶＣＯ９に出
力する。ＶＣＯ９は与えられた制御電圧に応じてその発
振周波数を変化させる。その結果、ＶＣＯ９の発振周波
数は、位相比較器４に入力される２つのクロックの位相
が一致するように制御され、従って、分周器２からは基
準クロックに位相同期した従属クロックが出力される。
入力障害がなく、クロック断アラーム信号が入力されな
い状態、すなわちクロック断アラーム信号がハイレベル
の状態では、ラッチ回路６はフィルタ５からの信号をそ
のままＤ／Ａ変換器７に出力する。従って、ＰＬＬ（フ
ェーズ・ロック・ループ）が形成され、分周器２からは
基準クロックに位相同期した従属クロックが出力され
る。すなわち、ＶＣＯ９の出力クロックは分周器２，３
によって１／Ｎ1 ・Ｎ2 に分周され、位相比較器４に与
えられる。一方、基準クロックは分周器１によって１／
Ｍに分周され、位相比較器４に与えられる。位相比較器
４はこれら２つの分周後のクロックの位相を比較し、結
果をフィルタ５に出力する。フィルタ５は位相比較器４
の出力信号から高周波成分を除去し、結果をディジタル
信号で出力する。ラッチ回路６はクロック断アラーム信
号が入力されていないので、フィルタの出力信号をその
ままＤ／Ａ変換器７に出力し、Ｄ／Ａ変換器７はそれを
アナログ信号に変換する。そして、アンプ８はＤ／Ａ変
換器の出力信号を増幅し、制御電圧としてＶＣＯ９に出
力する。ＶＣＯ９は与えられた制御電圧に応じてその発
振周波数を変化させる。その結果、ＶＣＯ９の発振周波
数は、位相比較器４に入力される２つのクロックの位相
が一致するように制御され、従って、分周器２からは基
準クロックに位相同期した従属クロックが出力される。
【０００４】一方、基準クロックの入力障害が発生した
ため、ローレベルのクロック断アラーム信号が入力され
た場合には、ラッチ回路６はフィルタ５の出力信号を保
持し、保持した信号をＤ／Ａ変換器７に出力する。従っ
て、この場合にはＶＣＯ９に供給される制御電圧は固定
され、その結果、ＶＣＯ９は障害発生前の一定の周波数
で発振する。すなわち、クロック断アラーム信号が入力
された場合には、以降、従属クロックの周波数は直前の
周波数に保持される。
ため、ローレベルのクロック断アラーム信号が入力され
た場合には、ラッチ回路６はフィルタ５の出力信号を保
持し、保持した信号をＤ／Ａ変換器７に出力する。従っ
て、この場合にはＶＣＯ９に供給される制御電圧は固定
され、その結果、ＶＣＯ９は障害発生前の一定の周波数
で発振する。すなわち、クロック断アラーム信号が入力
された場合には、以降、従属クロックの周波数は直前の
周波数に保持される。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来のクロックホールドオーバ回路では、従属クロックの
周波数を一定値に保持した場合、電源電圧の変動に伴っ
てＶＣＯの制御電圧が変化し、ＶＣＯの発振周波数が変
化したり、また、温度変化によってＶＣＯの発振周波数
が変化するため、高い周波数保持精度を確保することが
困難であった。
来のクロックホールドオーバ回路では、従属クロックの
周波数を一定値に保持した場合、電源電圧の変動に伴っ
てＶＣＯの制御電圧が変化し、ＶＣＯの発振周波数が変
化したり、また、温度変化によってＶＣＯの発振周波数
が変化するため、高い周波数保持精度を確保することが
困難であった。
【０００６】本発明の目的は、このような問題を解決
し、周波数保持精度を向上させたクロックホールドオー
バ回路を提供することにある。
し、周波数保持精度を向上させたクロックホールドオー
バ回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、制御電圧に応
じた周波数で発振する電圧制御発振手段と、この発振手
段の出力クロックと基準クロックとの位相を比較する位
相比較器と、この位相比較器の出力信号の高周波成分を
除去し、結果をディジタル信号で出力するローパスフィ
ルタと、制御信号が入力されないとき、前記フィルタの
出力信号をそのまま出力し、前記制御信号が入力された
とき、前記フィルタの出力信号を保持するラッチ回路
と、このラッチ回路の出力信号をアナログ信号に変換
し、変換結果を前記制御電圧として前記電圧制御発振手
段に出力するＤ／Ａ変換手段とを備えたクロックホール
ドオーバ回路において、基準発振器と、この発振器の出
力クロックを計数し、前記電圧制御発振手段の出力クロ
ックに同期してリセットされるカウンタと、前記制御信
号が入力されたとき、前記カウンタの計数値を取り込ん
で記憶するメモリと、前記カウンタが出力する計数値
と、前記メモリが記憶している前記計数値とを比較する
コンパレータと、このコンパレータの比較結果に応じて
カウントアップまたはカウントダウンするアップ／ダウ
ン・カウンタと、前記ラッチ回路の出力信号と、前記ア
ップ／ダウン・カウンタの計数値とを加算し、加算結果
を前記Ｄ／Ａ変換手段に出力する加算器とを備えたこと
を特徴とする。
じた周波数で発振する電圧制御発振手段と、この発振手
段の出力クロックと基準クロックとの位相を比較する位
相比較器と、この位相比較器の出力信号の高周波成分を
除去し、結果をディジタル信号で出力するローパスフィ
ルタと、制御信号が入力されないとき、前記フィルタの
出力信号をそのまま出力し、前記制御信号が入力された
とき、前記フィルタの出力信号を保持するラッチ回路
と、このラッチ回路の出力信号をアナログ信号に変換
し、変換結果を前記制御電圧として前記電圧制御発振手
段に出力するＤ／Ａ変換手段とを備えたクロックホール
ドオーバ回路において、基準発振器と、この発振器の出
力クロックを計数し、前記電圧制御発振手段の出力クロ
ックに同期してリセットされるカウンタと、前記制御信
号が入力されたとき、前記カウンタの計数値を取り込ん
で記憶するメモリと、前記カウンタが出力する計数値
と、前記メモリが記憶している前記計数値とを比較する
コンパレータと、このコンパレータの比較結果に応じて
カウントアップまたはカウントダウンするアップ／ダウ
ン・カウンタと、前記ラッチ回路の出力信号と、前記ア
ップ／ダウン・カウンタの計数値とを加算し、加算結果
を前記Ｄ／Ａ変換手段に出力する加算器とを備えたこと
を特徴とする。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるクロックホールドオーバ
回路の一例を示す。この回路は、制御電圧に応じた周波
数で発振する電圧制御発振器（ＶＣＯ）９と、この発振
器９のの出力クロックを１／Ｎ1 に分周する分周器２
と、この分周器２の出力クロックを１／Ｎ2 に分周する
分周器３と、基準クロックを１／Ｍに分周する分周器１
と、分周器３の出力クロックと分周器１の出力クロック
との位相を比較する位相比較器４と、基準発振器１１の
出力クロックにもとづいて動作し、位相比較器４の出力
信号の高周波成分を除去して、結果をディジタル信号で
出力するディジタル・ローパス・フィルタ（積分回路）
５と、クロック断アラーム信号が入力されないとき、フ
ィルタ５の出力信号をそのまま出力し、クロック断アラ
ーム信号が入力されたとき、フィルタ５の出力信号を保
持するラッチ回路６と、このラッチ回路６の出力信号
と、後述するアップ／ダウン・カウンタ１５の出力信号
とを加算する加算器１６と、加算器１６の出力信号をア
ナログ信号に変換するＤ／Ａ変換器７と、Ｄ／Ａ変換器
７の出力信号を増幅し、制御電圧として電圧制御発振器
９に出力するアンプ８とを備えている。
説明する。図１に本発明によるクロックホールドオーバ
回路の一例を示す。この回路は、制御電圧に応じた周波
数で発振する電圧制御発振器（ＶＣＯ）９と、この発振
器９のの出力クロックを１／Ｎ1 に分周する分周器２
と、この分周器２の出力クロックを１／Ｎ2 に分周する
分周器３と、基準クロックを１／Ｍに分周する分周器１
と、分周器３の出力クロックと分周器１の出力クロック
との位相を比較する位相比較器４と、基準発振器１１の
出力クロックにもとづいて動作し、位相比較器４の出力
信号の高周波成分を除去して、結果をディジタル信号で
出力するディジタル・ローパス・フィルタ（積分回路）
５と、クロック断アラーム信号が入力されないとき、フ
ィルタ５の出力信号をそのまま出力し、クロック断アラ
ーム信号が入力されたとき、フィルタ５の出力信号を保
持するラッチ回路６と、このラッチ回路６の出力信号
と、後述するアップ／ダウン・カウンタ１５の出力信号
とを加算する加算器１６と、加算器１６の出力信号をア
ナログ信号に変換するＤ／Ａ変換器７と、Ｄ／Ａ変換器
７の出力信号を増幅し、制御電圧として電圧制御発振器
９に出力するアンプ８とを備えている。
【０００９】また、カウンタ１２は基準発振器１１の出
力クロックを計数し、計数結果をメモリ１３およびコン
パレータ１４に出力する。一方、分周器１０は分周器２
が出力する従属クロックを１／Ｎ3 に分周し、フリップ
フロップ（Ｆ／Ｆ）１７のデータ入力端子に出力する。
フリップフロップ１７のクロック入力端子には発振器１
１からクロックが入力されており、フリップフロップ１
７はそのクロックのタイミングで分周器１０の出力クロ
ックを取り込む。そして、アンド回路１８はフリップフ
ロップ１７の出力信号と、分周器１０の出力クロックと
の論理積をとる。従って、アンド回路１８からは、分周
器１０の出力クロックの１周期ごとに、分周器１０の出
力クロックを発振器１１のクロックで同期化したハイレ
ベルのパルスが出力される。カウンタ１２はこのパルス
が入力されたとき、計数値をリセットする。
力クロックを計数し、計数結果をメモリ１３およびコン
パレータ１４に出力する。一方、分周器１０は分周器２
が出力する従属クロックを１／Ｎ3 に分周し、フリップ
フロップ（Ｆ／Ｆ）１７のデータ入力端子に出力する。
フリップフロップ１７のクロック入力端子には発振器１
１からクロックが入力されており、フリップフロップ１
７はそのクロックのタイミングで分周器１０の出力クロ
ックを取り込む。そして、アンド回路１８はフリップフ
ロップ１７の出力信号と、分周器１０の出力クロックと
の論理積をとる。従って、アンド回路１８からは、分周
器１０の出力クロックの１周期ごとに、分周器１０の出
力クロックを発振器１１のクロックで同期化したハイレ
ベルのパルスが出力される。カウンタ１２はこのパルス
が入力されたとき、計数値をリセットする。
【００１０】アンド回路２０は、インバータ回路１９よ
り、基準クロック断アラーム信号を反転させた信号を受
け取り、その信号と、アンド回路１８の出力信号との論
理積をとる。従って、アンド回路２０からは、ローレベ
ルのアラーム信号が入力された状態で、アンド回路１８
がハイレベルのパルスが出力したとき、ハイレベルのパ
ルスが出力される。メモリ１３は、このパルスが入力さ
れたとき、カウンタ１２の計数値を取り込み、記憶す
る。
り、基準クロック断アラーム信号を反転させた信号を受
け取り、その信号と、アンド回路１８の出力信号との論
理積をとる。従って、アンド回路２０からは、ローレベ
ルのアラーム信号が入力された状態で、アンド回路１８
がハイレベルのパルスが出力したとき、ハイレベルのパ
ルスが出力される。メモリ１３は、このパルスが入力さ
れたとき、カウンタ１２の計数値を取り込み、記憶す
る。
【００１１】一方、コンパレータ１４は、カウンタ１２
の計数値と、メモリ１３が記憶する計数値とを比較し、
アンド回路１８がハイレベルのパルスを出力したとき、
その直前の比較結果にもとづいて、信号線１４１，１４
２に所定の論理レベルの信号を出力する。具体的には、
カウンタ１２の計数値の方がメモリ１３が記憶する計数
値より小さい場合には、ハイレベルの信号を信号線１４
２に出力し、ローレベルの信号を信号線１４１に出力す
る。逆に、カウンタ１２の計数値の方がメモリ１３が記
憶する計数値より大きい場合には、ローレベルの信号を
信号線１４２に出力し、ハイレベルの信号を信号線１４
１に出力する。そして、アップ／ダウン・カウンタ１５
は、信号線１４１からハイレベルの信号が入力され、信
号線１４２からローレベルの信号が入力されたときは、
クロックが入力されるごとに計数値を１ずつ増加させ、
逆に、信号線１４１からローレベルの信号が入力され、
信号線１４２からハイレベルの信号が入力されたとき
は、クロックが入力されるごとに計数値を１ずつ減少さ
せる。その計数結果は加算器１６に出力する。また、カ
ウンタ１５は、ハイレベルのアラーム信号が入力された
とき、インバータ回路２１を通じてローレベルの信号を
リセット信号として受け取り、計数値をゼロにする。
の計数値と、メモリ１３が記憶する計数値とを比較し、
アンド回路１８がハイレベルのパルスを出力したとき、
その直前の比較結果にもとづいて、信号線１４１，１４
２に所定の論理レベルの信号を出力する。具体的には、
カウンタ１２の計数値の方がメモリ１３が記憶する計数
値より小さい場合には、ハイレベルの信号を信号線１４
２に出力し、ローレベルの信号を信号線１４１に出力す
る。逆に、カウンタ１２の計数値の方がメモリ１３が記
憶する計数値より大きい場合には、ローレベルの信号を
信号線１４２に出力し、ハイレベルの信号を信号線１４
１に出力する。そして、アップ／ダウン・カウンタ１５
は、信号線１４１からハイレベルの信号が入力され、信
号線１４２からローレベルの信号が入力されたときは、
クロックが入力されるごとに計数値を１ずつ増加させ、
逆に、信号線１４１からローレベルの信号が入力され、
信号線１４２からハイレベルの信号が入力されたとき
は、クロックが入力されるごとに計数値を１ずつ減少さ
せる。その計数結果は加算器１６に出力する。また、カ
ウンタ１５は、ハイレベルのアラーム信号が入力された
とき、インバータ回路２１を通じてローレベルの信号を
リセット信号として受け取り、計数値をゼロにする。
【００１２】次に動作を説明する。基準クロックの入力
障害がなく、クロック断アラーム信号が入力されない状
態、すなわちクロック断アラーム信号がハイレベルの状
態では、ラッチ回路６はフィルタ５からの信号をそのま
ま加算器１６に出力する。またカウンタ１５はリセット
されて加算器１６の一方の入力（Ｂ入力）はゼロとなる
ので、加算器１６はラッチ回路６からの入力（Ａ入力）
をそのまま出力する。従って、ＰＬＬ（フェーズ・ロッ
ク・ループ）が形成され、分周器２からは基準クロック
に位相同期した従属クロックが出力される。すなわち、
ＶＣＯ９の出力クロックは分周器２，３によって１／Ｎ
1 ・Ｎ2 に分周され、位相比較器４に与えられる。一
方、基準クロックは分周器１によって１／Ｍに分周さ
れ、位相比較器４に与えられる。位相比較器４はこれら
２つの分周後のクロックの位相を比較し、結果をフィル
タ５に出力する。フィルタ５は位相比較器４の出力信号
から高周波成分を除去し、結果をディジタル信号で出力
する。ラッチ回路６はクロック断アラーム信号がハイレ
ベルであるため、フィルタの出力信号をそのまま出力
し、加算器１６もその信号をそのままＤ／Ａ変換器７に
出力する。Ｄ／Ａ変換器７は加算器１６の出力信号をア
ナログ信号に変換する。そして、アンプ８はＤ／Ａ変換
器の出力信号を増幅し、制御電圧としてＶＣＯ９に出力
する。ＶＣＯ９は与えられた制御電圧に応じてその発振
周波数を変化させる。その結果、ＶＣＯ９の発振周波数
は、位相比較器４に入力される２つのクロックの位相が
一致するように制御され、従って、分周器２からは基準
クロックに位相同期した従属クロックが出力される。
障害がなく、クロック断アラーム信号が入力されない状
態、すなわちクロック断アラーム信号がハイレベルの状
態では、ラッチ回路６はフィルタ５からの信号をそのま
ま加算器１６に出力する。またカウンタ１５はリセット
されて加算器１６の一方の入力（Ｂ入力）はゼロとなる
ので、加算器１６はラッチ回路６からの入力（Ａ入力）
をそのまま出力する。従って、ＰＬＬ（フェーズ・ロッ
ク・ループ）が形成され、分周器２からは基準クロック
に位相同期した従属クロックが出力される。すなわち、
ＶＣＯ９の出力クロックは分周器２，３によって１／Ｎ
1 ・Ｎ2 に分周され、位相比較器４に与えられる。一
方、基準クロックは分周器１によって１／Ｍに分周さ
れ、位相比較器４に与えられる。位相比較器４はこれら
２つの分周後のクロックの位相を比較し、結果をフィル
タ５に出力する。フィルタ５は位相比較器４の出力信号
から高周波成分を除去し、結果をディジタル信号で出力
する。ラッチ回路６はクロック断アラーム信号がハイレ
ベルであるため、フィルタの出力信号をそのまま出力
し、加算器１６もその信号をそのままＤ／Ａ変換器７に
出力する。Ｄ／Ａ変換器７は加算器１６の出力信号をア
ナログ信号に変換する。そして、アンプ８はＤ／Ａ変換
器の出力信号を増幅し、制御電圧としてＶＣＯ９に出力
する。ＶＣＯ９は与えられた制御電圧に応じてその発振
周波数を変化させる。その結果、ＶＣＯ９の発振周波数
は、位相比較器４に入力される２つのクロックの位相が
一致するように制御され、従って、分周器２からは基準
クロックに位相同期した従属クロックが出力される。
【００１３】一方、基準クロックの入力障害が発生した
ため、ローレベルのクロック断アラーム信号が入力され
た場合には、ラッチ回路６はフィルタ５の出力信号を保
持し、保持した信号を加算器１６に出力する。また、イ
ンバータ回路２１が出力するリセット信号はハイレベル
となるので、カウンタ１５はリセットが解除され、クロ
ックの計数結果を加算器１６に出力する。従って、この
場合には、ラッチ回路６が保持する信号に、カウンタ１
５からの計数値を加算した信号によってＶＣＯ９の発振
周波数が決定される。
ため、ローレベルのクロック断アラーム信号が入力され
た場合には、ラッチ回路６はフィルタ５の出力信号を保
持し、保持した信号を加算器１６に出力する。また、イ
ンバータ回路２１が出力するリセット信号はハイレベル
となるので、カウンタ１５はリセットが解除され、クロ
ックの計数結果を加算器１６に出力する。従って、この
場合には、ラッチ回路６が保持する信号に、カウンタ１
５からの計数値を加算した信号によってＶＣＯ９の発振
周波数が決定される。
【００１４】このとき、カウンタ１２は、アンド回路１
８がハイレベルのパルスを出力するごとにリセットさ
れ、ゼロから基準発振器１１の出力クロックの計数を行
っている。この計数値は、従属クロックを１／Ｎ3 に分
周したクロックの１周期の間に基準発振器１１の出力ク
ロックが何個含まれるかを表しており、従って、従属ク
ロックの周期を表す数となっている。そして、インバー
タ回路１９はハイレベルの信号を出力するので、メモリ
１３は、アンド回路２０がハイレベルのパルスを出力し
たとき、ハイレベルのパルスを受け取り、そのときカウ
ンタ１２が出力している計数値を取り込んで記憶する。
従って、ローレベルの基準クロック断アラーム信号が入
力されると、そのときの従属クロックの周期を表す数が
メモリ１３に記憶されることになる。
８がハイレベルのパルスを出力するごとにリセットさ
れ、ゼロから基準発振器１１の出力クロックの計数を行
っている。この計数値は、従属クロックを１／Ｎ3 に分
周したクロックの１周期の間に基準発振器１１の出力ク
ロックが何個含まれるかを表しており、従って、従属ク
ロックの周期を表す数となっている。そして、インバー
タ回路１９はハイレベルの信号を出力するので、メモリ
１３は、アンド回路２０がハイレベルのパルスを出力し
たとき、ハイレベルのパルスを受け取り、そのときカウ
ンタ１２が出力している計数値を取り込んで記憶する。
従って、ローレベルの基準クロック断アラーム信号が入
力されると、そのときの従属クロックの周期を表す数が
メモリ１３に記憶されることになる。
【００１５】一方、コンパレータ１４は、カウンタ１２
の計数値と、メモリ１３が記憶する計数値とを比較し、
アンド回路１８がハイレベルのパルスを出力したとき、
その直前の比較結果にもとづいて、信号線１４１，１４
２に所定の論理レベルの信号を出力する。例えば、カウ
ンタ１２の計数値の方がメモリ１３が記憶する計数値よ
り小さい場合には、ハイレベルの信号を信号線１４２に
出力し、ローレベルの信号を信号線１４１に出力する。
逆に、カウンタ１２の計数値の方がメモリ１３が記憶す
る計数値より大きい場合には、ローレベルの信号を信号
線１４２に出力し、ハイレベルの信号を信号線１４１に
出力する。そして、アップ／ダウン・カウンタ１５は、
信号線１４１からハイレベルの信号が入力され、信号線
１４２からローレベルの信号が入力されたときは、クロ
ックが入力されるごとに計数値を１ずつ増加させ、逆
に、信号線１４１からローレベルの信号が入力され、信
号線１４２からハイレベルの信号が入力されたときは、
クロックが入力されるごとに計数値を１ずつ減少させ
る。そして、加算器１６はその計数結果とラッチ回路６
の出力信号とを加算し、Ｄ／Ａ変換器７に出力する。
の計数値と、メモリ１３が記憶する計数値とを比較し、
アンド回路１８がハイレベルのパルスを出力したとき、
その直前の比較結果にもとづいて、信号線１４１，１４
２に所定の論理レベルの信号を出力する。例えば、カウ
ンタ１２の計数値の方がメモリ１３が記憶する計数値よ
り小さい場合には、ハイレベルの信号を信号線１４２に
出力し、ローレベルの信号を信号線１４１に出力する。
逆に、カウンタ１２の計数値の方がメモリ１３が記憶す
る計数値より大きい場合には、ローレベルの信号を信号
線１４２に出力し、ハイレベルの信号を信号線１４１に
出力する。そして、アップ／ダウン・カウンタ１５は、
信号線１４１からハイレベルの信号が入力され、信号線
１４２からローレベルの信号が入力されたときは、クロ
ックが入力されるごとに計数値を１ずつ増加させ、逆
に、信号線１４１からローレベルの信号が入力され、信
号線１４２からハイレベルの信号が入力されたときは、
クロックが入力されるごとに計数値を１ずつ減少させ
る。そして、加算器１６はその計数結果とラッチ回路６
の出力信号とを加算し、Ｄ／Ａ変換器７に出力する。
【００１６】従って、ＶＣＯ９の発振周波数が変動し、
例えば周波数が低くなって従属クロックの周期が長くな
った場合には、カウンタ１２の計数値は大きくなり、従
ってコンパレータ１４は、ローレベルの信号を信号線１
４２に出力し、ハイレベルの信号を信号線１４１に出力
する。その結果、カウンタ１５は計数値を増加させるの
で、加算器１６の出力値は大きくなり、ＶＣＯ９はその
発振周波数を高める。
例えば周波数が低くなって従属クロックの周期が長くな
った場合には、カウンタ１２の計数値は大きくなり、従
ってコンパレータ１４は、ローレベルの信号を信号線１
４２に出力し、ハイレベルの信号を信号線１４１に出力
する。その結果、カウンタ１５は計数値を増加させるの
で、加算器１６の出力値は大きくなり、ＶＣＯ９はその
発振周波数を高める。
【００１７】逆に、ＶＣＯ９の発振周波数が高くなって
従属クロックの周期が短くなった場合には、カウンタ１
２の計数値は小さくなり、従ってコンパレータ１４は、
ハイレベルの信号を信号線１４２に出力し、ローレベル
の信号を信号線１４１に出力する。その結果、カウンタ
１５は計数値を減少させるので、加算器１６の出力値は
小さくなり、ＶＣＯ９はその発振周波数を低下させる。
従属クロックの周期が短くなった場合には、カウンタ１
２の計数値は小さくなり、従ってコンパレータ１４は、
ハイレベルの信号を信号線１４２に出力し、ローレベル
の信号を信号線１４１に出力する。その結果、カウンタ
１５は計数値を減少させるので、加算器１６の出力値は
小さくなり、ＶＣＯ９はその発振周波数を低下させる。
【００１８】すなわち、本実施例のクロックホールドオ
ーバ回路では、基準クロックの入力障害が発生して、Ｖ
ＣＯ９の発振周波数を固定した場合には、そのときの発
振周波数を表すカウンタ１２の計数値がメモリ１３に記
憶され、以降、メモリ１３が記憶した計数値とカウンタ
１２の計数値とによってＶＣＯ９の発振周波数が監視さ
れ、監視結果にもとづいて発振周波数が制御される。従
って、電源電圧や温度が変動してもＶＣＯの発振周波数
は常に一定に保たれる。
ーバ回路では、基準クロックの入力障害が発生して、Ｖ
ＣＯ９の発振周波数を固定した場合には、そのときの発
振周波数を表すカウンタ１２の計数値がメモリ１３に記
憶され、以降、メモリ１３が記憶した計数値とカウンタ
１２の計数値とによってＶＣＯ９の発振周波数が監視さ
れ、監視結果にもとづいて発振周波数が制御される。従
って、電源電圧や温度が変動してもＶＣＯの発振周波数
は常に一定に保たれる。
【００１９】
【発明の効果】以上説明したように本発明は、制御電圧
に応じた周波数で発振する電圧制御発振手段と、この発
振手段の出力クロックと基準クロックとの位相を比較す
る位相比較器と、この位相比較器の出力信号の高周波成
分を除去し、結果をディジタル信号で出力するローパス
フィルタと、制御信号が入力されないとき、フィルタの
出力信号をそのまま出力し、制御信号が入力されたと
き、フィルタの出力信号を保持するラッチ回路と、この
ラッチ回路の出力信号をアナログ信号に変換し、変換結
果を制御電圧として電圧制御発振手段に出力するＤ／Ａ
変換手段とを備えたクロックホールドオーバ回路におい
て、基準発振器と、この発振器の出力クロックを計数
し、電圧制御発振手段の出力クロックに同期してリセッ
トされるカウンタと、制御信号が入力されたとき、カウ
ンタの計数値を取り込んで記憶するメモリと、カウンタ
が出力する計数値と、メモリが記憶している計数値とを
比較するコンパレータと、このコンパレータの比較結果
に応じてカウントアップまたはカウントダウンするアッ
プ／ダウン・カウンタと、ラッチ回路の出力信号と、ア
ップ／ダウン・カウンタの計数値とを加算し、加算結果
をＤ／Ａ変換手段に出力する加算器とを備えたことを特
徴とする。
に応じた周波数で発振する電圧制御発振手段と、この発
振手段の出力クロックと基準クロックとの位相を比較す
る位相比較器と、この位相比較器の出力信号の高周波成
分を除去し、結果をディジタル信号で出力するローパス
フィルタと、制御信号が入力されないとき、フィルタの
出力信号をそのまま出力し、制御信号が入力されたと
き、フィルタの出力信号を保持するラッチ回路と、この
ラッチ回路の出力信号をアナログ信号に変換し、変換結
果を制御電圧として電圧制御発振手段に出力するＤ／Ａ
変換手段とを備えたクロックホールドオーバ回路におい
て、基準発振器と、この発振器の出力クロックを計数
し、電圧制御発振手段の出力クロックに同期してリセッ
トされるカウンタと、制御信号が入力されたとき、カウ
ンタの計数値を取り込んで記憶するメモリと、カウンタ
が出力する計数値と、メモリが記憶している計数値とを
比較するコンパレータと、このコンパレータの比較結果
に応じてカウントアップまたはカウントダウンするアッ
プ／ダウン・カウンタと、ラッチ回路の出力信号と、ア
ップ／ダウン・カウンタの計数値とを加算し、加算結果
をＤ／Ａ変換手段に出力する加算器とを備えたことを特
徴とする。
【００２０】従って、本発明のクロックホールドオーバ
回路では、基準クロックの入力障害が発生して、電圧制
御発振器の発振周波数を固定した場合には、そのときの
発振周波数を表すカウンタの計数値がメモリに記憶さ
れ、以降、メモリが記憶した計数値とカウンタの計数値
とによって電圧制御発振器の発振周波数が監視され、監
視結果にもとづいて発振周波数が制御される。従って、
電源電圧や温度が変動しても電圧制御発振器の発振周波
数は常に一定に保たれる。
回路では、基準クロックの入力障害が発生して、電圧制
御発振器の発振周波数を固定した場合には、そのときの
発振周波数を表すカウンタの計数値がメモリに記憶さ
れ、以降、メモリが記憶した計数値とカウンタの計数値
とによって電圧制御発振器の発振周波数が監視され、監
視結果にもとづいて発振周波数が制御される。従って、
電源電圧や温度が変動しても電圧制御発振器の発振周波
数は常に一定に保たれる。
【図１】本発明のクロックホールドオーバ回路の一例を
示すブロック図である。
示すブロック図である。
【図２】従来のクロックホールドオーバ回路の一例を示
すブロック図である。
すブロック図である。
１，２，３，１０ 分周器 ４ 位相比較器 ５ ディジタル・ローパス・フィルタ ６ ラッチ回路 ７ Ｄ／Ａ変換器 ８ アンプ ９ 電圧制御発振器（ＶＣＯ） １１ 基準発振器 １２ カウンタ １３ メモリ １４ コンパレータ １５ アップ／ダウン・カウンタ １６ 加算器 １７ フリップフロップ １８，２０ アンド回路 １９，２１ インバータ回路
Claims (1)
- 【請求項１】制御電圧に応じた周波数で発振する電圧制
御発振手段と、この発振手段の出力クロックと基準クロ
ックとの位相を比較する位相比較器と、この位相比較器
の出力信号の高周波成分を除去し、結果をディジタル信
号で出力するローパスフィルタと、制御信号が入力され
ないとき、前記フィルタの出力信号をそのまま出力し、
前記制御信号が入力されたとき、前記フィルタの出力信
号を保持するラッチ回路と、このラッチ回路の出力信号
をアナログ信号に変換し、変換結果を前記制御電圧とし
て前記電圧制御発振手段に出力するＤ／Ａ変換手段とを
備えたクロックホールドオーバ回路において、 基準発振器と、 この発振器の出力クロックを計数し、前記電圧制御発振
手段の出力クロックに同期してリセットされるカウンタ
と、 前記制御信号が入力されたとき、前記カウンタの計数値
を取り込んで記憶するメモリと、 前記カウンタが出力する計数値と、前記メモリが記憶し
ている前記計数値とを比較するコンパレータと、 このコンパレータの比較結果に応じてカウントアップま
たはカウントダウンするアップ／ダウン・カウンタと、 前記ラッチ回路の出力信号と、前記アップ／ダウン・カ
ウンタの計数値とを加算し、加算結果を前記Ｄ／Ａ変換
手段に出力する加算器とを備えたことを特徴とするクロ
ックホールドオーバー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042938A JP2808967B2 (ja) | 1992-02-28 | 1992-02-28 | クロックホールドオーバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042938A JP2808967B2 (ja) | 1992-02-28 | 1992-02-28 | クロックホールドオーバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243980A JPH05243980A (ja) | 1993-09-21 |
| JP2808967B2 true JP2808967B2 (ja) | 1998-10-08 |
Family
ID=12649958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042938A Expired - Fee Related JP2808967B2 (ja) | 1992-02-28 | 1992-02-28 | クロックホールドオーバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808967B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990056135A (ko) * | 1997-12-29 | 1999-07-15 | 윤종용 | 디지털 위상 동기 장치에서 홀드오버 제어 회로 |
| JP2000315945A (ja) | 1999-04-30 | 2000-11-14 | Nec Corp | デジタル位相ロックループ回路 |
| JP5159704B2 (ja) * | 2009-05-25 | 2013-03-13 | 古野電気株式会社 | 基準周波数発生装置 |
| JP5533034B2 (ja) * | 2010-03-01 | 2014-06-25 | 富士通株式会社 | 光受信装置及びクロック生成方法 |
-
1992
- 1992-02-28 JP JP4042938A patent/JP2808967B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05243980A (ja) | 1993-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |