JP2001085995A - 位相保持型ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 位相同期状態時に入力クロックが断した場合
に、電圧制御型発振器へのフィードバック電圧の変動を
最小限に抑えることにより、ＰＬＬ回路出力の同期クロ
ックの急激な周波数並びに位相の変動を最小限に抑える
ことが可能なＰＬＬ回路を提供する。 【解決手段】 位相保持型ＰＬＬ回路は、入力クロック
が断したことを検出する入力クロック断検出手段２を備
えている。また、位相保持型ＰＬＬ回路は、入力クロッ
ク断状態時に位相比較回路４に対する位相比較クロック
Ｓ２を、位相比較用分周クロックから、周波数並びに位
相が限りなく近いクロックを生成する手段で生成した位
相保持クロックに切り替えるセレクタ３を有する。した
がって、入力クロック断発生時における電圧制御型発振
器６に対するフィードバック電圧信号Ｓ４の変動を最小
限に抑えることが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路に関す
る。特に、同期確立状態から同期用入力クロックが断し
た場合にも、同期確立時の周波数及び位相に限りなく近
い状態を保持して自己発振を行うことが可能なＰＬＬ回
路に関する。

【０００２】

【従来の技術】基準信号に同期した信号を発生する回路
としてＰＬＬ回路が広く利用されている。従来のＰＬＬ
回路は、例えば、実開平４−１１６４３６号公報に記載
されている。このＰＬＬ回路を図７に示す。このＰＬＬ
回路は、基準水晶発振回路１０１から発生した基準信号
を、位相比較器１０２に供給している。

【０００３】一方、ＶＣＯ１０４の発振出力は、プログ
ラマブル分周器１０５に供給されて所定の分周比で分周
される。この分周比はあらかじめプログラマブル分周器
１０５に設定されている。そして、このプログラマブル
分周器１０５の分周出力は、位相比較器１０２に被比較
信号として供給される。

【０００４】位相比較器１０２は、この分周出力と基準
水晶発振回路１０１の基準信号出力との位相比較を行
う。位相比較の結果である位相差はローパスフィルタ１
０３によって直流電圧レベルに変換され、ＶＣＯ１０４
に対する制御電圧となる。

【０００５】ＶＣＯ１０４は、このようにしてフィード
バックされてきた制御電圧に基づき発振を行い、発振出
力が再度プログラマブル分周器１０５を介して位相比較
器１０２に戻ることになる。以下、このようなフィード
バックループによってＶＣＯ１０４の発振出力は基準水
晶発振回路１０１が発生する基準信号との位相差がなく
なり、ＶＣＯ１０４が安定した希望周波数を出力可能な
位相ロックループが成立する。以上のような構成によっ
て、ＶＣＯ１０４の発振出力を位相ロックした希望周波
数として取り出すことが可能である。

【０００６】また、特開平７−１６２３０２号公報に
は、ＰＬＬ回路の基準信号が断となった場合の、ＰＬＬ
回路の自走周波数の安定度を高める発明が開示されてい
る。同号公報に記載されている発明によれば、基準信号
の入力断時に、選択回路が基準信号の代わりに所定の分
周比で分周したＶＣＯの出力信号を選択し、位相比較器
に供給する構成が開示されている。その結果、この発明
によればｄｕｔｙ５０％のパルスを発生でき、ＶＣＯに
その中心周波数近傍で自走させることができる。

【０００７】また、特開昭６３−２４０２１６号公報に
は、ディジタル位相制御回路が示されている。同号公報
に記載されているディジタル位相制御回路によれば、位
相比較回路から得られる制御情報をあらかじめ保存して
おき、入力クロックが消失した場合に、保存した制御情
報で発振を続行する技術が開示されている。

【０００８】また、特開平８−１０２６６６号公報に
は、入力信号が断の場合に発振周波数のずれを小さくす
ることができるＰＬＬ回路が示されている。同号公報に
よれば、入力信号が断の場合に、ＶＣＯの制御電圧をロ
ックする技術が開示されている。さらに、同号公報に
は、入力信号が復帰した場合に、入力信号の最初の立ち
上がりで分周回路にロード信号を印加することによっ
て、再び同期が確立するまでの時間を短くする技術が開
示されている。

【０００９】

【発明が解決しようとする課題】従来のＰＬＬ回路は、
上述のような構成を採用しているため、位相同期状態時
に入力クロックが断した場合、ＰＬＬ回路出力の同期ク
ロックの周波数及び位相が急激に変動してしまうという
問題点がある。したがって、その同期クロックを使用し
て動作している回路又はシステムに悪影響を及ぼす可能
性があった。

【００１０】その理由は、入力クロック断時において、
同期確立状態時における電圧制御型発振器（ＶＣＯ）に
対するフィードバック電圧が変動してしまうからであ
る。換言すれば、フィードバック電圧のそのような変動
を防止する手段が何ら採用されていなかったためであ
る。

【００１１】これに対して、上述した特開平８−１０２
６６６号公報には、ＶＣＯの制御電圧をロックする技術
が開示されているが、トライステートバッファを使用し
なければならず、入力クロック断前の状態を保持するこ
とが必ずしも容易ではないという欠点がある。

【００１２】本発明は、かかる課題にかんがみなされた
ものであり、その目的は、同期確立状態から同期用入力
クロックが断した場合にも、同期確立時の周波数及び位
相に限りなく近い状態を保持して自己発振を行うことが
可能なＰＬＬ回路を提供することである。

【００１３】さらに、本発明の目的は、位相同期状態時
に入力クロックが断した場合に、ＰＬＬ回路出力の同期
クロックの周波数及び位相が急激に変動し、その同期ク
ロックを使用して動作している回路又はシステムに悪影
響を及ぼすことを防止することである。

【００１４】

【課題を解決するための手段】本発明は、入力クロック
断時において、電圧制御型発振器を制御するフィードバ
ック電圧を同期確立状態時と限りなく近い状態で保持す
ることにより、周波数と位相の変動を最小限に抑えるこ
とのできるＰＬＬ回路である。

【００１５】このようなことを達成するために、本発明
のＰＬＬ回路は、入力クロック断を検出する手段と、位
相比較用に入力クロックを分周した位相比較用分周クロ
ックに限りなく近い位相保持クロックを生成する手段
と、入力クロック断時に位相比較回路に入力する位相比
較クロックを、入力クロックを分周した位相比較用分周
クロックから前記入力クロックに限りなく近いクロック
を生成する手段にて生成した位相保持クロックに切り替
えるためのセレクタ回路を有している。

【００１６】ここで、入力クロック断を検出する手段
は、入力クロックが断した場合に、入力クロック断検出
信号をセレクタ回路に送出する。

【００１７】また、位相比較用分周クロックに限りなく
近いクロックを生成する手段は、同期確立状態時におい
て、位相比較用分周クロック及び電圧制御型発振器出力
の同期クロックから、位相比較用分周クロックに周波数
並びに位相が限りなく近いクロックを生成し、セレクタ
回路に送出する。

【００１８】そして、セレクタ回路は、入力クロック断
検出信号を受信した場合に、位相比較クロックを、前記
位相比較用分周クロックに限りなく近いクロックを生成
する手段にて生成した位相保持クロックに切り替える。

【００１９】このような動作によって、本発明のＰＬＬ
回路は、外部からの入力クロックが断しても、電圧制御
型発振器に対するフィードバック電圧の変動を最小限に
抑えることができる。その結果、同期確立時に限りなく
近い周波数と位相を保持してクロック発振を続行するこ
とができる。

【００２０】具体的には、本発明は以下の手段を採用し
ている。請求項１記載の位相保持型ＰＬＬ回路は、制御
電圧によって発振周波数が制御される電圧制御型発振器
と、この電圧制御型発振器の出力信号と前記入力クロッ
クとを比較する位相比較回路と、を備え、前記入力クロ
ックに同期した信号を発振するＰＬＬ回路において、前
記入力クロックの断状態を検出し、入力クロック断検出
信号を出力する入力クロック断検出回路と、前記入力ク
ロックと周波数及び位相が近似した位相保持クロックを
生成する位相保持クロック生成回路と、前記入力クロッ
クと、前記位相保持クロックとのいずれか一方を選択
し、選択したクロックを前記位相比較回路に供給するセ
レクタ回路と、を含み、前記セレクタ回路は、前記入力
クロック断検出信号が前記入力クロックの断状態を意味
する場合に、前記位相保持クロックを選択し、前記位相
保持クロックを前記位相比較回路に供給する構成として
ある。

【００２１】このような構成によれば、入力クロック断
時に、入力クロック信号と周波数及び位相が近似した位
相保持クロックを用いてＰＬＬ回路の動作が続行するの
で、入力クロック断時にＰＬＬ回路が出力する信号の周
波数や位相の変動を低減することが可能である。

【００２２】請求項２記載の位相保持型ＰＬＬ回路は、
前記入力クロックを所定の分周比で分周し、分周した位
相比較用分周クロックを前記セレクタ回路に供給する分
周回路を備え、前記位相保持クロック生成回路は、前記
位相比較用分周クロックと周波数及び位相が近似した位
相保持クロックを生成し、前記セレクタ回路は、前記位
相比較用分周クロックと、前記位相保持クロックとのい
ずれか一方を選択し、選択したクロックを前記位相比較
回路に供給する構成としてある。

【００２３】このような構成によれば、ＰＬＬ回路の位
相比較に用いられる信号よりも高い周波数の入力クロッ
クを採用することができ、入力クロック断の判断を迅速
に行うことができる。その結果として、入力クロック断
の判断が行われるまでのＰＬＬ回路の出力信号の乱れを
極力防止することができる。

【００２４】請求項３記載の位相保持型ＰＬＬ回路は、
前記入力クロック断検出回路は、前記入力クロックが所
定時間断状態である場合に、前記入力クロックが断状態
であることを意味する前記入力クロック断検出信号を出
力する構成としてある。

【００２５】このような構成によれば、入力クロックが
所定時間消失していることを以て、入力クロック断を判
断しているので、正確に入力クロックの断状態を検出す
ることができる。

【００２６】請求項４記載の位相保持型ＰＬＬ回路は、
前記位相保持クロック生成回路は、前記入力クロックと
周波数が近似した位相保持クロックを生成するクロック
生成回路と、前記入力クロックの立ち上がりエッジを検
出するエッジ検出回路と、を備え、前記クロック生成回
路は、前記エッジ検出回路がエッジを検出したタイミン
グに同期して立ち上がる前記位相保持クロックを生成す
る構成としてある。

【００２７】エッジ検出回路が入力クロックの立ち上が
りを検出し、クロック生成回路がそれに同期して位相保
持クロックを生成するので、入力クロックと周波数及び
位相が近似した位相保持クロックを生成可能である。

【００２８】請求項５記載の位相保持型ＰＬＬ回路は、
前記クロック生成回路は、所定のクロック信号を所定の
分周比で分周し、前記入力クロックと周波数が近似した
クロックを生成する位相保持クロック生成分周回路、を
備え、前記位相保持クロック生成分周回路は、前記エッ
ジ検出回路がエッジを検出したタイミングに同期して立
ち上がる位相保持クロックを生成する構成としてある。

【００２９】このような構成によれば、位相保持クロッ
クを、所定のクロック信号を分周して作成しており、こ
の分周動作がエッジ検出回路がエッジを検出したタイミ
ングに同期しているため、入力クロックと周波数及び位
相が近似した位相保持クロックを生成可能である。

【００３０】請求項６記載の位相保持型ＰＬＬ回路は、
前記入力クロックを所定の分周比で分周し、分周した位
相比較用分周クロックを前記セレクタ回路に供給する分
周回路を備え、前記位相保持クロック生成回路は、前記
位相比較用分周クロックと周波数及び位相が近似した位
相保持クロックを生成し、前記セレクタ回路は、前記位
相比較用分周クロックと、前記位相保持クロックとのい
ずれか一方を選択し、選択したクロックを前記位相比較
回路に供給し、前記クロック生成回路は、前記位相比較
用分周クロックと周波数が近似したクロックを生成し、
前記エッジ検出回路は、前記位相比較用分周クロックの
立ち上がりエッジを検出する構成としてある。

【００３１】このような構成によれば、ＰＬＬ回路の位
相比較に用いられる信号よりも高い周波数の入力クロッ
クを採用することができ、入力クロック断の判断を迅速
に行うことができる。その結果として、入力クロック断
の判断が行われるまでのＰＬＬ回路の出力信号の乱れを
極力防止することができる。

【００３２】さらに、それに併せて、この位相比較に用
いられる信号と周波数及び位相が近似した位相保持クロ
ックを生成可能である。

【００３３】

【発明の実施の形態】以下、本発明の好適な実施の形態
を図面に基づいて説明する。 （位相保持型ＰＬＬ回路の構成）図１には、本実施の形
態にかかる位相保持型ＰＬＬ回路の構成を表すブロック
図が示されている。

【００３４】図１に示されているように、位相保持型Ｐ
ＬＬ回路には、入力クロックＳ０を分周する分周回路１
と、入力クロックＳ０の断を検出する入力クロック断検
出回路２とが備えられている。

【００３５】また、この位相保持型ＰＬＬ回路には、分
周回路１が分周したクロックと位相保持クロックのいず
れかを選択するセレクタ回路３と、この選択信号と、分
周回路７の分周信号とを比較する位相比較回路４と、が
備えられている。

【００３６】また、この位相保持型ＰＬＬ回路には、位
相比較回路４の比較結果をフィルタリングするフィルタ
回路５と、フィルタ回路５の出力信号に基づき所定周波
数の信号を発振する電圧制御型発振器６とが備えられて
いる。

【００３７】また、この位相保持型ＰＬＬ回路には、電
圧制御型発振器６の発振信号を分周する分周回路７と、
分周回路１の出力信号の立ち上がりエッジを検出するエ
ッジ検出回路８と、が備えられている。

【００３８】さらに、この位相保持型ＰＬＬ回路には、
エッジ検出回路８のエッジ検出信号Ｓ７と電圧制御型発
振器６の発振信号ＣＫＯＵＴに基づき、位相保持クロッ
クを生成する位相保持クロック生成分周回路９が備えら
れている。

【００３９】図１に示されているように、まず、外部か
ら入力される入力クロックＳ０は、分周回路１並びに入
力クロック断検出回路２に供給される。分周回路１は、
この入力クロックＳ０を分周して、位相比較用分周クロ
ックＳ１を出力する。

【００４０】入力クロック断検出回路２は、入力クロッ
クＳ０が所定時間以上断したことを検出し、入力クロッ
ク断検出信号Ｓ８を出力する。もちろん、ＰＬＬ回路の
動作としては、最初から位相比較用分周クロックＳ１を
供給する構成を採用し、分周回路１を省略することも可
能である。

【００４１】しかし、本実施の形態では、入力クロック
の消失状態（断状態）を迅速に検出すべく、実際に位相
の比較に供される信号よりも高い周波数の信号について
入力クロック断の検出を行っている。そして、実際の位
相比較に供される信号は、この高い周波数の信号を分周
することによって得ているのである。

【００４２】セレクタ回路３は、位相比較用分周クロッ
クＳ１と位相保持クロックＳ５を受信し、いずれかの信
号を選択して出力する。選択動作は、入力クロック断検
出信号Ｓ８によって制御される。すなわち、セレクタ回
路３は、位相比較用分周クロックＳ１と位相保持クロッ
クＳ５のどちらか一方を選択し、位相比較クロックＳ２
として出力する。

【００４３】位相比較回路４は、位相比較クロックＳ２
とループクロックＳ６との位相差分を位相差分パルスＳ
３として出力する。フィルタ回路５は、この位相差分パ
ルスＳ３を平滑化し、フィードバック電圧信号Ｓ４とし
て出力する。電圧制御型発振器６は、このフィードバッ
ク電圧信号Ｓ４の出力レベルに応じて発振周波数を決定
し、出力クロックＣＫＯＵＴを送出する。

【００４４】分周回路７は、出力クロックＣＫＯＵＴを
受信し、所定の分周比で分周する。すなわち、分周回路
７は、出力クロックＣＫＯＵＴを、位相比較周波数と同
程度の周波数にまで分周するのである。分周した信号
は、ループクロックＳ６として位相比較回路４へ供給さ
れる。

【００４５】エッジ検出回路８は、位相比較用分周クロ
ックＳ１の立ち上がりエッジを監視し、立ち上がりエッ
ジを検出した場合、エッジ検出パルスＳ７を出力する。
なお、エッジ検出回路８のより詳細な構成・動作は後に
説明する。

【００４６】位相保持クロック生成分周回路９は、エッ
ジ検出パルスＳ７を基準タイミングとして出力クロック
ＣＫＯＵＴの分周を行い、位相比較用分周クロックＳ１
と周波数及び位相が限りなく近い位相保持クロックＳ５
を生成する。生成した位相保持クロックＳ５は、セレク
タ回路３へ供給される。位相保持クロック生成分周回路
９の分周比は、出力クロックＣＫＯＵＴの周期と位相比
較用分周クロックＳ１の周期の比率に合わせてあらかじ
め決定しておく。

【００４７】このように、本実施の形態では、位相保持
クロック生成分周回路９が、位相比較用分周クロックＳ
１と同様の近似した周波数及び位相を有する位相保持ク
ロックＳ５を生成しているため、外部入力クロックＳ０
が消失した場合（それに伴って位相比較用分周クロック
Ｓ１も消失）でも、位相保持クロックＳ５を利用するこ
とによって、出力クロックＣＫＯＵＴを安定して出力す
ることが可能である。なお、位相保持クロック生成分周
回路９のより詳細な構成・動作はあとで説明する。

【００４８】次に、エッジ検出回路８の詳細な構成につ
いて説明する。図２には、図１におけるエッジ検出回路
８の構成の一例を示すブロック図が示されている。ま
た、図３には、エッジ検出回路８の動作例を示すタイム
チャートが示されている。図２に示されているように、
エッジ検出回路８は、Ｆ／Ｆ回路１０、Ｆ／Ｆ回路１１
及びＮＡＮＤ回路１２から構成されている。

【００４９】Ｆ／Ｆ回路１０は、位相比較用分周クロッ
クＳ１を出力クロックＣＫＯＵＴの立ち下がりでラッチ
し、信号Ｕ０を出力する。Ｆ／Ｆ回路１１は、Ｆ／Ｆ回
路１０出力の信号Ｕ０を出力クロックＣＫＯＵＴの立ち
下がりでラッチし、信号Ｕ１を出力する。ＮＡＮＤ回路
１２は、Ｆ／Ｆ回路１０出力の信号Ｕ０とＦ／Ｆ回路１
１出力の信号Ｕ１の論理積の否定値をエッジ検出信号Ｓ
７として出力する。

【００５０】次に、図３を参照しながら、エッジ検出回
路８の動作の例を説明する。位相比較用分周パルスＳ１
がタイミングｔ０で立ち上がった場合、Ｆ／Ｆ回路１０
はタイミングｔ１で出力信号Ｕ０を、ＬレベルからＨレ
ベルに変化させる。エッジ検出信号Ｓ７は、Ｆ／Ｆ回路
１０の出力信号Ｕ０と、Ｆ／Ｆ回路１１の出力信号Ｕ１
との論理積の否定であるから、この時点（タイミングｔ
１）で、エッジ検出信号Ｓ７は、ＨレベルからＬレベル
へ変化する。

【００５１】次にタイミングｔ２で、Ｆ／Ｆ回路１１
は、Ｌレベルへ変化したＦ／Ｆ回路１０の出力Ｕ０をラ
ッチし、その結果、Ｆ／Ｆ回路１１の出力信号Ｕ１はＨ
レベルからＬレベルに変化する。エッジ検出信号Ｓ７
は、Ｆ／Ｆ回路１０の出力信号Ｕ０と、Ｆ／Ｆ回路１１
の出力信号Ｕ１との論理積の否定であるから、この時点
（タイミングｔ２）において、エッジ検出信号Ｓ７は、
ＬレベルからＨレベルに変化する。以上のような動作に
よって、エッジ検出回路８は、図３に示す様なパルス信
号をエッジ検出信号Ｓ７として出力する。

【００５２】次に、位相保持クロック生成分周回路９の
詳細な構成について説明する。図４には、図１における
位相保持クロック生成分周回路９の構成を表すブロック
図が示されている。また、図５には、位相保持クロック
生成分周回路９の動作例を示すタイムチャートが示され
ている。

【００５３】図４に示されているように、位相保持クロ
ック生成分周回路９は、ＡＮＤ回路２０と、カウンタ回
路２１と、位相保持クロック生成回路２２と、ロードパ
ルス生成回路２３と、から構成されている。ＡＮＤ回路
２０は、前述したエッジ検出回路８の出力であるエッジ
検出信号Ｓ７と、ロードパルス生成回路２３の出力信号
であるロードパルス信号Ｖ２との論理積値をカウンタロ
ードパルスＶ０として出力する。

【００５４】カウンタ回路２１は、前述した図１におけ
る電圧制御型発振器６の出力クロックＣＫＯＵＴをクロ
ックとして用いる。また、カウンタ回路２１は、カウン
タロードパルスＶ０に同期して、カウンタロードデー
タ”Ｄ”をロードする。このカウンタロードデータ”
Ｄ”はカウンタ回路２１の初期値となる。カウンタ回路
２１は、このカウンタロードデータ’Ｄ’を初期値とし
てカウントアップ動作を行い、出力データＶ１を出力す
る。

【００５５】位相保持クロック生成回路２２は、カウン
タ回路２１の出力データＶ１のデータ値に基づき、位相
保持クロックＳ５を生成して出力する。位相保持クロッ
ク生成回路２２の詳細な動作についてはあとで説明す
る。ロードパルス生成回路２３は、カウンタ回路２１の
出力データＶ１のデータ値に基づき、エッジ検出信号Ｓ
７と等しいタイミングのロードパルスＶ２を生成して出
力する。ロードパルス生成回路２３の詳細な動作につい
ては後に説明する。

【００５６】次に、図５のタイムチャートを用いて位相
保持クロック生成分周回路９の動作例を説明する。エッ
ジ検出信号Ｓ７が時刻Ｌ０のタイミングで入力された場
合（「Ｌ」になった場合）、カウンタ回路２１は時刻Ｌ
１におけるタイミングで、ある定められたカウンタロー
ドデータ’Ｄ’をロードし、ロードデータと同じデータ
をＶ１として出力する。このカウンタロードデータ’
Ｄ’は上述したように、カウンタ回路２１の初期値であ
る。

【００５７】なお、このカウンタ回路２１は８ビットの
カウンタであり、その出力信号Ｖ１はＱ０、Ｑ１、Ｑ
２、〜、Ｑ７の８ビットから構成されている。同様に、
カウンタロードデータ’Ｄ’も８ビットの値である。

【００５８】位相保持クロック生成回路２２は、この値
が’Ｄ’であるカウンタデータＶ１（８ビット）を受信
すると、位相保持クロックＳ５の出力を、Ｌレベルから
Ｈレベルに変化させる（時刻Ｌ１のタイミング）。

【００５９】この後カウンタ回路２１はカウントアップ
動作を行っていき、カウンタ回路２１出力データＶ１の
データ値がある定められた値’Ｄ１’になった時点で、
位相保持クロック生成回路２２は、位相保持クロックＳ
５の出力をＨレベルからＬレベルに変化させる。（時刻
Ｌ２のタイミング）換言すれば、カウンタ回路２１のカ
ウント動作が進み、時刻Ｌ２のタイミングにおいてカウ
ンタ回路２１の出力信号Ｖ１の値が’Ｄ１’になった場
合に、位相保持クロック生成回路２２は、位相保持クロ
ックＳ５の出力をＨレベルからＬレベルに変化させるの
である。

【００６０】すなわち、位相保持クロック生成回路２２
は、カウンタ回路２１の出力信号Ｖ１の値に基づき、位
相保持クロックＳ５の値を決定する回路である。具体的
には、カウンタ回路２１の出力信号Ｖ１の値が’Ｄ’以
上’Ｄ１’以下である場合には位相保持クロックＳ５の
値を「Ｈ」に設定し、カウンタ回路２１の出力信号Ｖ１
の値がそれ以外の場合には位相保持クロックＳ５の値を
「Ｌ」に設定する回路である。

【００６１】さらに、カウンタ回路２１のカウント動作
が進み、時刻Ｌ４のタイミングでその出力信号Ｖ１の値
が’Ｄ２’となる。すると、ロードパルス生成回路２３
は、カウンタ回路２１の出力データＶ１のデータ値に基
づき、エッジ検出信号Ｓ７の入力と同タイミングのロー
ドパルス信号Ｖ２を生成し出力する（時刻Ｌ４のタイミ
ング）。

【００６２】ロードパルス生成回路２３は、カウンタ回
路２１の出力データＶ１の値が’Ｄ２’の場合にのみロ
ードパルス信号Ｖ２を「Ｌ」に設定し、それ以外の場合
はロードパルス信号Ｖ２を「Ｈ」に設定するのである。
ロードパルス信号Ｖ２が時刻Ｌ４のタイミングで生成さ
れ出力されること（「Ｌ」に設定されること）によっ
て、カウンタロードデータ’Ｄ’が新たにカウンタ回路
２１にロードされ、再びこの値’Ｄ’からカウント動作
が進行する。

【００６３】換言すれば、ロードパルス信号Ｖ２のタイ
ミングが、エッジ検出信号Ｓ７の入力と同タイミングと
なるように、’Ｄ２’等の値があらかじめ定められてい
るのである。具体的には、エッジ検出信号Ｓ７の周期を
クロックパルスＣＫＯＵＴの周期で除算した値と、’Ｄ
２’−’Ｄ’＋１が等しくなるように、’Ｄ’や’Ｄ
２’の値が定められているのである。

【００６４】例えば、エッジ検出信号Ｓ７の周期がクロ
ックパルスＣＫＯＵＴの１０倍であるときには、カウン
タ回路２１は１０倍の分周器として動作すればよい。し
たがって、’Ｄ’を「１」に設定し、’Ｄ２’を「１
０」に設定すれば、カウンタ回路２１は、「１」を初期
値として「１０」に達するまでカウント動作を行う。カ
ウンタ回路２１の値が「１０」になった場合に、上述し
たように、ロードパルス信号Ｖ２が生成され（「Ｌ」に
設定され）、再び「１」が初期値としてロードされる。
このようにしてカウント動作が繰り返される。

【００６５】このような動作によって、位相保持クロッ
ク生成分周回路９は、位相比較用分周クロックＳ１に限
りなく近い周波数及び位相で位相保持クロックＳ５を出
力する。ここでもし、外部入力クロックＳ０が断し、エ
ッジ検出回路８からエッジ検出信号Ｓ７が来なかった場
合には、カウンタ回路２１はロードパルス信号Ｖ２のタ
イミングに従い動作を続行する。

【００６６】このような動作によって、外部入力クロッ
クＳ０が断し、エッジ検出回路８からのエッジ検出信号
Ｓ７が断しても、位相保持クロックＳ５は正常時の状態
を保持し出力される。

【００６７】（位相保持型ＰＬＬ回路の動作例）次に、
図１の回路の動作の一例を図面に基づき説明する。図６
には、図１における同期用入力クロックＳ０の断状態が
発生したときにおける内部動作を示すタイムチャートが
示されている。入力クロックＳ０が断する前は、セレク
タ回路３は位相比較用分周クロックＳ１を選択し、この
位相比較用分周クロックＳ１を位相比較クロックＳ２と
して位相比較回路４へ送出している。なお、位相比較用
分周クロックＳ１は、入力クロックＳ０を、分周回路１
で分周した信号である。この分周は、力クロックＳ０
を、位相比較回路４における比較の対象とするために、
周波数を落す目的で行われる。

【００６８】この状態における動作は、上述した従来の
技術で述べた動作と同様の動作原理による。その結果、
入力クロックＳ０に同期した位相ロックループが確立さ
れている。

【００６９】次に、入力クロックＳ０が断した場合にお
ける動作の一例について説明する。同期用入力クロック
Ｓ０が断した場合、入力クロック断検出回路２は所定時
間以上断したことを検出し、入力クロック断検出信号Ｓ
８をＬレベルからＨレベルに変化させる（図６における
時刻Ｗ０のタイミング）。

【００７０】セレクタ回路３は、入力クロック断検出信
号Ｓ８がＬレベルからＨレベルに変化したことにより、
分周回路１の出力信号である位相比較用分周クロックＳ
１から、位相保持クロック生成分周回路９の出力信号で
ある位相保持クロックＳ５に選択を切り替える。この結
果、セレクタ回路３が出力する位相比較クロックＳ２
は、位相比較用分周クロックＳ１から、位相保持クロッ
クＳ５に切り替わる。

【００７１】位相保持クロックＳ５は、位相比較用分周
クロックＳ１に周波数並びに位相が限りなく近い。その
ため、切り替えが行われた後も、セレクタ３に接続する
位相比較回路４出力の位相差分パルスＳ３並びにフィル
タ回路５出力のフィードバック電圧信号Ｓ４に対して、
大きな変動を与えることがない。

【００７２】これによって、本実施の形態にかかる位相
保持型ＰＬＬ回路は、入力クロックが断する前の周波数
並びに位相に限りなく近い状態を保持して位相ロックル
ープを確立することができる。

【００７３】

【発明の効果】以上述べたように、本発明によれば、位
相同期状態時に入力クロックが断した場合、ＰＬＬ回路
出力の同期クロックの周波数並びに位相が急激に変動
し、その同期クロックを使用して動作している回路又は
システムに悪影響を及ぼすことを防止することが可能で
ある。

【００７４】このような効果が得られる理由は、入力ク
ロック断時における電圧制御型発振器へのフィードバッ
ク電圧の変動を、最小限に抑える手段を設けたためであ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる位相保持型ＰＬＬ
回路の構成を表すブロック図である。

【図２】本発明の実施の形態におけるエッジ検出回路の
構成を表すブロック図である。

【図３】本発明の実施の形態におけるエッジ検出回路の
動作の一例を示すタイムチャートである。

【図４】本発明の実施の形態における位相保持クロック
生成分周回路の構成を表すブロック図である。

【図５】本発明の実施の形態における位相保持クロック
生成分周回路の動作の一例を示すタイムチャートであ
る。

【図６】本発明の実施の形態にかかる位相保持型ＰＬＬ
回路の動作の一例を示すタイムチャートである。

【図７】従来の技術にかかるＰＬＬ回路の構成を表すブ
ロック図である。

【符号の説明】

１ 分周回路 ２ 入力クロック断検出回路 ３ セレクタ回路 ４ 位相比較回路 ５ フィルタ回路 ６ 電圧制御型発振器 ７ 分周回路 ８ エッジ検出回路 ９ 位相保持クロック生成分周回路 １０ Ｆ／Ｆ回路（フリップフロップ） １１ Ｆ／Ｆ回路（フリップフロップ） １２ ＮＡＮＤ回路 ２０ ＡＮＤ回路 ２１ カウンタ回路 ２２ 位相保持クロック生成回路 ２３ ロードパルス生成回路 １０１ 基本水晶発振回路 １０２ 位相比較器 １０３ ローパスフィルタ １０４ ＶＣＯ １０５ プログラマブル分周器 ＣＫＯＵＴ 出力クロック Ｓ０ 外部入力クロック Ｓ１ 位相比較用分周クロック Ｓ２ 位相比較クロック Ｓ３ 位相差分パルス Ｓ４ フィードバック電圧信号 Ｓ５ 位相保持クロック Ｓ６ ループクロック Ｓ７ エッジ検出信号 Ｓ８ 入力クロック断検出信号 Ｕ０ Ｆ／Ｆ回路１０の出力信号 Ｕ１ Ｆ／Ｆ回路１１の出力信号 Ｖ０ カウンタロードパルス Ｖ１ カウンタ回路２１の出力データ Ｖ２ ロードパルス信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 制御電圧によって発振周波数が制御され
   る電圧制御型発振器と、この電圧制御型発振器の出力信
   号と前記入力クロックとを比較する位相比較回路と、を
   備え、 前記入力クロックに同期した信号を発振するＰＬＬ回路
   において、 前記入力クロックの断状態を検出し、入力クロック断検
   出信号を出力する入力クロック断検出回路と、 前記入力クロックと周波数及び位相が近似した位相保持
   クロックを生成する位相保持クロック生成回路と、 前記入力クロックと、前記位相保持クロックとのいずれ
   か一方を選択し、選択したクロックを前記位相比較回路
   に供給するセレクタ回路と、を含み、 前記セレクタ回路は、前記入力クロック断検出信号が前
   記入力クロックの断状態を意味する場合に、前記位相保
   持クロックを選択し、前記位相保持クロックを前記位相
   比較回路に供給することを特徴とする位相保持型ＰＬＬ
   回路。
2. 【請求項２】 前記入力クロックを所定の分周比で分周
   し、分周した位相比較用分周クロックを前記セレクタ回
   路に供給する分周回路を備え、 前記位相保持クロック生成回路は、前記位相比較用分周
   クロックと周波数及び位相が近似した位相保持クロック
   を生成し、 前記セレクタ回路は、前記位相比較用分周クロックと、
   前記位相保持クロックとのいずれか一方を選択し、選択
   したクロックを前記位相比較回路に供給することを特徴
   とする請求項１記載の位相保持型ＰＬＬ回路。
3. 【請求項３】 前記入力クロック断検出回路は、 前記入力クロックが所定時間断状態である場合に、前記
   入力クロックが断状態であることを意味する前記入力ク
   ロック断検出信号を出力することを特徴とする請求項１
   記載の位相保持型ＰＬＬ回路。
4. 【請求項４】 前記位相保持クロック生成回路は、 前記入力クロックと周波数が近似した位相保持クロック
   を生成するクロック生成回路と、前記入力クロックの立
   ち上がりエッジを検出するエッジ検出回路と、を備え、 前記クロック生成回路は、 前記エッジ検出回路がエッジを検出したタイミングに同
   期して立ち上がる前記位相保持クロックを生成すること
   を特徴とする請求項１記載の位相保持型ＰＬＬ回路。
5. 【請求項５】 前記クロック生成回路は、 所定のクロック信号を所定の分周比で分周し、前記入力
   クロックと周波数が近似したクロックを生成する位相保
   持クロック生成分周回路、を備え、 前記位相保持クロック生成分周回路は、 前記エッジ検出回路がエッジを検出したタイミングに同
   期して立ち上がる位相保持クロックを生成することを特
   徴とする請求項４記載の位相保持型ＰＬＬ回路。
6. 【請求項６】 前記入力クロックを所定の分周比で分周
   し、分周した位相比較用分周クロックを前記セレクタ回
   路に供給する分周回路を備え、 前記位相保持クロック生成回路は、前記位相比較用分周
   クロックと周波数及び位相が近似した位相保持クロック
   を生成し、 前記セレクタ回路は、前記位相比較用分周クロックと、
   前記位相保持クロックとのいずれか一方を選択し、選択
   したクロックを前記位相比較回路に供給し、 前記クロック生成回路は、前記位相比較用分周クロック
   と周波数が近似したクロックを生成し、 前記エッジ検出回路は、前記位相比較用分周クロックの
   立ち上がりエッジを検出することを特徴とする請求項４
   又は５記載の位相保持型ＰＬＬ回路。