JPH04273618A

JPH04273618A - Ｐｌｌ回路

Info

Publication number: JPH04273618A
Application number: JP3034241A
Authority: JP
Inventors: Takemi Endo; 遠藤　竹美; Sadao Ifukuro; 貞雄衣袋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-02-28
Filing date: 1991-02-28
Publication date: 1992-09-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、基準信号に同期した
発振信号を得るフェーズロックドループ回路（以下、Ｐ
ＬＬ回路という）に関する。

【０００２】近年、多重変換装置を用いて複数の入力デ
ータを多重して伝送する通信装置においては、多重変換
装置として同期系多重変換装置を用いることが多い。

【０００３】ここで、同期系多重変換装置とは、クロッ
ク供給装置（以下、ＤＣＳという）から供給されるクロ
ックに同期して多重用のクロックを生成する多重変換装
置である。

【０００４】このような同期系多重変換装置においては
、複数のＰＬＬ回路を多段接続することにより、ＤＣＳ
から供給される例えば６４ＫＨｚのクロックを、６２０
ＭＨｚや２．４ＧＨｚといった高い周波数を有する多重
用クロックに変換している。

【０００５】同期系多重変換装置に用いられるＰＬＬ回
路は、この装置に必要な特性との関係から、次のような
特性を要求される。（１）　　入出力位相差変動がある一定の許容範囲内（
例えば、１００ｎｓｅｃ以下）にあること。（２）　　出力ジッタがある一定の許容範囲内（例えば
、多重用クロックの０．０１ＵＩＰ−Ｐ　以下）にある
こと。

【０００６】ここで、入出力位相差変動とは、例えば、
日単位といった比較的長い時間単位の位相差変動である
。

【０００７】これに対し、出力ジッタとは、例えば、ミ
リ秒単位といった短い時間単位の位相差変動である。

【０００８】

【従来の技術】図１２は、同期系多重変換装置で用いら
れる従来のＰＬＬ回路の構成を示すブロック図である。

【０００９】図示のＰＬＬ回路は、進遅検出回路１１と
位相差検出回路１２を用いて、電圧制御発振回路（以下
、ＶＣＯという）１６の発振周波数を制御するようにな
っている。

【００１０】ここで、進遅判定回路１１とは、ＶＣＯ１
６の発振出力Ｓ２の位相が基準信号Ｓ１の位相より進ん
でいるか否かを検出する回路である。

【００１１】これに対し、位相差検出回路１２とは、発
振出力Ｓ２と基準信号Ｓ１との位相差を検出する回路で
ある。

【００１２】進遅検出回路１１の検出出力Ｓ４と位相差
検出回路１２の検出出力Ｓ６は、それぞれローパスフィ
ルタ（以下、「ＬＰＦ」という）１３，１４により直流
信号Ｓ７，Ｓ８に変換された後、加算回路１５で加算さ
れる。

【００１３】この加算出力は、ＶＣＯ１６に制御電圧Ｓ
９として供給される。これにより、発振出力Ｓ２の位相
が基準信号Ｓ１に同期させられる。

【００１４】図１３、図１４は、図１２の動作を示すタ
イミングチャートである。

【００１５】ここで、図１３は、発振出力Ｓ２（分周出
力Ｓ３）の位相が基準信号Ｓ１の位相より進んでいる場
合を示し、図１４は、逆に、遅れている場合を示す。

【００１６】上記進遅検出回路１１は、Ｄフリップフロ
ップ回路１１１により構成され、基準信号Ｓ１（図１３
（ｂ）参照）の立上がりタイミングで、分周回路１７の
分周出力Ｓ３（図１３（ａ）参照）を取り込む。

【００１７】これにより、分周出力Ｓ３の位相が基準信
号Ｓ１の位相より進んでいる場合は、図１３（ｄ）に示
すように、進遅検出回路１１の検出出力Ｓ４は、ハイレ
ベル「Ｈ」となる。

【００１８】一方、分周出力Ｓ３の位相が基準信号Ｓ１
の位相より遅れている場合は、図１４（ｄ）に示すよう
に、進遅検出回路１１の検出出力Ｓ４は、ローレベル「
Ｌ」となる。

【００１９】なお、上記分周回路１７は、発振出力Ｓ２
を分周して基準信号Ｓ１と同じ周波数を有する信号を得
る回路である。

【００２０】上記位相差検出回路１２は、チョッパ回路
１２１とＤフリップフロップ回路１２２とにより構成さ
れる。

【００２１】ここで、Ｄフリップフロップ回路１２２は
、分周出力Ｓ３の立上がりタイミングで、その反転出力
端子Ｃの出力信号を取り込み、チョッパ回路１２１から
出力されるパルス信号Ｓ５の立下がりタイミングでリセ
ットされる。

【００２２】このパルス信号Ｓ５は、図１３（ｃ）に示
すように、基準信号Ｓ１に立下がりタイミングに同期し
て出力される。

【００２３】したがって、位相差検出回路１２から出力
されるパルス信号Ｓ６は、図１３（ｅ），図１４（ｅ）
に示すように、分周出力Ｓ３と基準信号Ｓ１との位相差
ＰＤに応じたパルス幅を有するパルス信号となる。

【００２４】以上から、進遅検出回路１１の進遅検出特
性としては、図１５に示すように、位相差ＰＤが零の点
（中心点）を境に電圧が階段的に変化するような特性と
なる。

【００２５】これに対し、位相差検出回路１２の位相差
検出特性としては、図１６に示すように、−πからπの
範囲で電圧が除々に変化するような特性となる。

【００２６】なお、この位相差検出特性の利得は、実際
は、図１６に示すものよりかなり小さいものであるが、
図１６には、便宜上、大きく示している。

【００２７】この２つの特性が加算回路１５によって合
成されることにより、図１７に示すように、中心点でオ
フセットを持つような位相差検出特性が得られる。

【００２８】このような位相差検出特性によりＶＣＯ３
４の発振周波数を制御する構成によれば、発振出力Ｓ２
の位相を中心点に引き込むことができる。

【００２９】この後、発振出力Ｓ２の位相が何らかの原
因で中心点からずれようとすると、中心点から少しずれ
た点で、ＶＣＯ３４にステップ状の制御電圧Ｓ９がかか
るので、入出力位相差変動をその許容範囲ＣＰＤ内に抑
えることができる。

【００３０】しかし、このように中心点から少しずれる
と直ぐに大きな制御電圧Ｓ９がかかる構成では、位相が
中心点で安定することができず、図１７の点Ｐ１と点Ｐ
２の間で変化してしまう。

【００３１】これにより、出力ジッタがその許容範囲か
ら外れてしまう。

【００３２】

【発明が解決しようとする課題】以上述べたように、従
来のＰＬＬ回路においては、中心点でオフセットを有す
るような位相差検出特性に基づいて、発振出力の位相を
制御するようになっていた。

【００３３】このため、従来のＰＬＬ回路では、入出力
位相差変動をその許容範囲内に抑えることはできるもの
の、出力ジッタをその許容範囲内に抑えることができな
いという問題があった。

【００３４】そこで、この発明は、入出力位相差変動を
その許容範囲内に抑えることができることは勿論、出力
ジッタもその許容範囲内に抑えることができるＰＬＬ回
路を提供することを目的する。

【００３５】

【課題を解決するための手段】図１は、この発明の原理
構成を示すブロック図である。

【００３６】図において、２１は、制御電圧に基づいて
発振周波数が制御される電圧制御発振手段である。

【００３７】２２は、電圧制御発振手段２１の発振出力
と基準信号との位相差を検出し、この検出出力に基づい
て前記制御電圧を生成する制御電圧生成手段である。

【００３８】この制御電圧生成手段２２は、前記位相差
の許容範囲内では、大きな利得を有し、許容範囲外では
、小さな利得を有するような位相差検出特性を有する。

【００３９】

【作用】上記構成によれば、電圧制御発振手段２１の発
振周波数の位相を入出力位相差変動の許容範囲内に引き
込んだ後も、電圧制御発振手段２１には、大きな制御電
圧がかかるので、発振出力の位相が何らかの原因で引込
み点からずれようとして、このずれを抑制することがで
きる。

【００４０】これにより、入出力位相差変動をその許容
範囲内に抑えることができる。

【００４１】位相差比較特性は、入出力位相差変動の許
容範囲内でも、一定の利得を有するので、ジッタ発生要
因を持たない。

【００４２】これにより、出力ジッタをその許容範囲内
に抑えることができる。

【００４３】

【実施例】以下、図面を参照しながらこの発明の実施例
を詳細に説明する。

【００４４】図２は、この発明の第１の実施例の構成を
示すブロック図である。

【００４５】まず、図２の全体的な構成を説明する。

【００４６】図において、３１は、基準信号Ｓ１１が供
給される入力端子である。

【００４７】この入力端子３１に供給された基準信号Ｓ
１１は、第１，第２の位相差検出回路３２，３３に供給
される。

【００４８】３４は、制御電圧Ｓ２２により発振周波数
が制御されるＶＣＯである。

【００４９】このＶＣＯの発振出力Ｓ１２は、出力端子
３５に供給されるとともに、分周回路３６に供給される
。

【００５０】この分周回路３６は、発振出力Ｓ１２を分
周することにより、基準信号Ｓ１１と同じ周波数を有す
る分周出力Ｓ１３を得る。

【００５１】この分周出力Ｓ１３は、上記第１，第２の
位相差検出回路３２，３３に供給される。

【００５２】第１の位相差検出回路３２は、基準信号Ｓ
１１と分周出力Ｓ１３との位相差ＰＤを検出し、この位
相差ＰＤに応じたパルス振幅Ａを有するパルス信号Ｓ１
８を出力する。

【００５３】第２の位相差検出回路３３は、上記位相差
ＰＤを検出し、位相差ＰＤに応じたパルス幅Ｗ１を有す
るパルス信号Ｓ２０を出力する。

【００５４】第１の位相差検出回路３２から出力される
パルス信号Ｓ１８は、加算回路３７に供給される。

【００５５】第２の位相差検出回路３３から出力される
パルス信号Ｓ２０は、ＬＰＦ３８で直流信号Ｓ２１に変
換された後、加算回路３７に供給される。

【００５６】加算回路３７は、両入力信号を加算し、Ｌ
ＰＦ３９に供給する。

【００５７】ＬＰＦ３９は、入力信号を直流信号化し、
ＶＣＯ３４の制御電圧Ｓ２２を得る。

【００５８】次に、第１，第２の位相差検出回路３２，
３３の具体的構成について、図３を参照しながら説明す
る。

【００５９】ここで、図３は、図２の各部の信号を示す
タイミングチャートで、分周出力Ｓ１３の位相が基準信
号Ｓ１１の位相より進んでいる場合を示す。

【００６０】第１の位相差検出回路３２は、チョッパ回
路３２１、Ｄフリップフロップ回路３２２、積分回路３
２３、チョッパ回路３２４、リミッタ３２５により構成
されている。

【００６１】ここで、チョッパ回路３２１とＤフリップ
フロップ回路３２２は、分周出力ＳＳ１３と基準信号Ｓ
１１との位相差ＰＤに応じたパルス幅Ｗ２を有するパル
ス信号Ｓ１５を出力する機能を有する。

【００６２】積分回路３２３とチョッパ回路３２４は、
パルス信号Ｓ１５を、位相差ＰＤに応じたパルス振幅Ａ
を有するパルス信号Ｓ１７に変換する機能を有する。

【００６３】リミッタ３２５は、パルス信号Ｓ１７のパ
ルス振幅Ａを、入出力位相差変動の許容範囲ＣＰＤに応
じた振幅レベルＬで制限する機能を有する。

【００６４】これにより、許容範囲ＣＰＤ内では、位相
差ＰＤに応じたパルス振幅Ａを有し、許容範囲ＣＰＤ外
では、Ｌに固定されたパルス振幅Ａを有するパルス信号
Ｓ１８が得られる。

【００６５】上述したような機能を得るための構成を具
体的に説明すると、まずチョッパ回路３２１は、図３（
ｄ）に示す如く、基準信号Ｓ１１（図３（ｂ）参照）の
立上がりタイミングに同期した負極性のパルス信号Ｓ１
４を出力する。

【００６６】このパルス信号Ｓ１４は、Ｄフリップフロ
ップ回路３２２のリセット端子Ｒに供給される。

【００６７】Ｄフリップフロップ回路３２２のデータ入
力端子Ｄには、その反転出力端子Ｃの出力信号が供給さ
れ、クロック入力端子ＣＫには、図３（ａ）に示す分周
出力Ｓ１３が供給される。

【００６８】これにより、Ｄフリップフロップ回路３２
２は、パルス信号Ｓ１４の立下がりタイミングでリセッ
トされ、分周出力Ｓ１３の立上がりタイミングで、デー
タ入力を取り込む。

【００６９】その結果、このＤフリップフロップ回路３
２２の通常出力端子Ｎには、図３（ｆ）に示すように、
分周出力Ｓ１３の立上がりタイミングでハイレベル「Ｈ
」となり、パルス信号Ｓ１４の立下がりタイミングでロ
ーレベル「Ｌ」となるパルス信号Ｓ１５が得られる。

【００７０】このパルス信号Ｓ１５は、積分回路３２３
で積分される。

【００７１】この積分回路３２３の積分電圧は、チョッ
パ回路３２４から出力されるパルス信号Ｓ１６により放
電される。

【００７２】このパルス信号Ｓ１６は、図３（ｅ）に示
すように、分周出力Ｓ１３に同期して、この分周出力Ｓ
１３の立上がりタイミングよりＴだけ早いタイミングで
出力される正極性のパルス信号となっている。

【００７３】このパルス信号Ｓ１６の立上がりタイミン
グで、上記積分電圧の放電が開始される。

【００７４】したがって、パルス信号Ｓ１５は、位相差
ＰＤに応じたパルス振幅Ａを有するパルス信号Ｓ１７（
図３（ｈ）参照）に変換される。

【００７５】なお、Ｔは、積分電荷を完全に放電するの
に必要な時間に設定されている。

【００７６】パルス信号Ｓ１７は、リミッタ３２５によ
り振幅制限される。

【００７７】この場合の振幅制限レベルＬは、入出力位
相差変動の許容範囲ＣＰＤに基づいて設定されている。

【００７８】これにより、リミッタ３２５から出力され
るパルス信号Ｓ１８のパルス振幅Ａは、位相差ＰＤが許
容範囲ＣＰＤ内であれば、その位相差ＰＤに応じて決ま
る。

【００７９】これに対し、位相差ＰＤが許容範囲ＣＰＤ
外であれば、Ｌに固定される。

【００８０】上記第２の位相差検出回路３３は、チョッ
パ回路３３１とＤフリップフロップ回路３３２により構
成されている。

【００８１】ここで、チョッパ回路３３１とＤフリップ
フロップ回路３３２は、第１の位相差検出回路３２のチ
ョッパ回路３２１とＤフリップフロップ回路３２２と同
様に、位相差ＰＤに応じたパルス幅Ｗ１を有するパルス
信号Ｓ２０を出力する機能を有する。

【００８２】但し、チョッパ回路３２１から出力される
パルス信号Ｓ１４が、図３（ｄ）に示すように、基準信
号Ｓ１１の立上がりタイミングに同期して出力されるの
に対し、チョッパ回路３３１から出力されるパルス信号
Ｓ１９は、図３（ｃ）に示すように、基準信号Ｓ１１の
立下がりタイミングに同期して出力される。

【００８３】上記構成において、動作を説明する。

【００８４】第１の位相差検出回路３２のＤフリップフ
ロップ回路３２２から出力されるパルス信号Ｓ１５のパ
ルス幅Ｗ２は、分周出力Ｓ１３と基準信号１１との位相
差ＰＤが大きくなるに従って大きくなる。

【００８５】この様子を図４に示す。ここで、図４は、
基準信号Ｓ１１に対する分周出力Ｓ１３の位相が、図３
の場合よりも進んでいる場合を示す。

【００８６】これにより、積分回路３２３から出力され
るパルス信号Ｓ１７のパルス振幅Ａも、位相差ＰＤが大
きくなるに従って大きくなる（図３（ｈ）と図４（ｈ）
参照）。

【００８７】位相差ＰＤが許容範囲ＣＰＤを越えると、
パルス信号Ｓ１７は、リミッタ３２５により振幅制限さ
れる。

【００８８】これにより、図５に示すように、許容範囲
ＣＰＤ内では、位相差ＰＤに応じてパルス振幅Ａが除々
に変化し、許容範囲ＣＰＤ外では、パルス振幅Ａが振幅
制限レベルＬに固定されるパルス信号Ｓ１８が得られる
。

【００８９】これにより、第１の位相差検出回路３２の
位相差検出特性は、図６に示すように、許容範囲ＣＰＤ
内では、一定の利得（傾き）を有し、許容範囲ＣＰＤ外
では、利得が零（傾きが零）となるような特性となる。

【００９０】第２の位相差検出回路３３のＤフリップフ
ロップ回路３３２から出力されるパルス信号Ｓ２０のパ
ルス幅Ｗ１も、第１の位相差検出回路Ｄフリップフロッ
プ回路３２２から出力されるパルス信号Ｓ１５と同様、
位相差ＰＤが大きくなるに従って大きくなる（図３（ｇ
）と図４（ｇ）参照）。

【００９１】これにより、第２の位相差検出回路３３の
位相差検出特性は、図７に示すように、−πからπに渡
って一定の利得を有する特性となる。

【００９２】なお、この位相差検出特性の利得は、実際
は、図７に示すものよりかなり小さいものであるが、図
７には、便宜上、大きく示している。

【００９３】以上から、第１，第２の位相差検出回路３
２，３３の位相差検出特性を加算回路３７で合成するこ
とにより得られる位相差検出特性は、図８に示すように
、許容範囲ＣＰＤ内では、利得が大きく、許容範囲ＣＰ
Ｄ外では、利得が小さくなるような特性となる。

【００９４】このように、２段構成の位相差検出特性に
より、ＶＣＯ３４の発振周波数を制御する構成によれば
、発振出力Ｓ２２の位相を入出力変動の許容範囲ＣＰＤ
内に引き込むことができる。

【００９５】この後、発振出力Ｓ２２の位相が何らかの
原因で引込み点からずれようとしても、ＶＣＯ３４には
、大きな制御電圧Ｓ２２がかかっているので、そのずれ
が抑制される。

【００９６】これにより、入出力位相差変動をその許容
範囲ＣＰＤ内に抑えることができる。

【００９７】また、位相差検出特性が入出力位相差変動
の許容範囲ＣＰＤ内でも一定の利得を有するので、ジッ
タ発生要因がない。

【００９８】これにより、出力ジッタをその許容範囲内
に抑えることができる。

【００９９】以上詳述したようにこの実施例によれば、
入出力位相差変動の許容範囲ＣＰＤ内では、大きな利得
を有し、許容範囲ＣＰＤ外では、小さな利得を有するよ
うな位相差検出特性によりＶＣＯ３４の発振周波数を制
御するようにしたので、入出力位相差変動をその許容範
囲ＣＰＤ内に抑えることができることは勿論、出力ジッ
タもその許容範囲内に抑えることができる。

【０１００】また、この実施例によれば、第１の位相差
検出回路３２の設計が容易となる。

【０１０１】これは、第１の位相比較回路３２がその目
的に合わせた構成を有するからである。

【０１０２】すなわち、第１の位相差検出回路３２は、
ＰＬＬ回路の位相引込みがほぼ終了し、発振出力Ｓ１２
の位相が位相差ＰＤの許容範囲ＣＰＤ内に入った時に位
相誤差を少なくするように、位相差ＰＤに対する比較利
得を大きくした構成を有するからである。

【０１０３】また、この実施例によれば、第２の位相差
検出回路３３の設計が容易となる。

【０１０４】これは、第２の位相差検出回路３３がその
目的に合わせた構成を有するからである。

【０１０５】すなわち、第２の位相差検出回路３３は、
ＰＬＬ回路の位相引込み開始時に、発振出力Ｓ１２と基
準信号Ｓ１１との位相関係がいかなる位相関係にあって
も、利得があるように、位相差ＰＤに対する比較利得を
小さくした構成を有するからである。

【０１０６】図９は、この発明の第２の実施例の構成を
示すブロック図である。

【０１０７】先の実施例では、位相差ＰＤが入出力位相
差変動の許容範囲ＣＰＤを越えると、リミッタ３２５に
より、パルス信号Ｓ１８のパルス振幅ＡをＬに制限する
場合を説明した。

【０１０８】これに対し、この実施例は、サンプル・ホ
ールド回路３２６とチョッパ回路３２７により、パルス
信号Ｓ１８のパルス振幅ＡをＬに制限するようにしたも
のである。

【０１０９】すなわち、サンプル・ホールド回路３２６
は、チョッパ回路３２７から出力されるパルス信号Ｓ２
３の立上がりタイミングで、積分回路３２３から出力さ
れるパルス信号Ｓ１７をサンプリングし、このサンプリ
ングデータを保持する。

【０１１０】パルス信号Ｓ２３は、図１０（ｉ）に示す
ように、分周出力Ｓ１３の立上がりタイミング（積分回
路３２３の積分開始タイミング）からＣＰＤだけ遅れて
立ち上がるようなパルス信号である。

【０１１１】このパルス信号Ｓ２３の立上がりタイミン
グによって積分回路３２３から出力されるパルス信号Ｓ
１７が、サンプル・ホールド回路３２６によりサンプリ
ングされる。

【０１１２】これにより、パルス信号Ｓ１８のパルス振
幅Ａは、位相差ＰＤが許容範囲ＣＰＤを越える場合であ
っても、Ｌに制限される。

【０１１３】したがって、このサンプリングホールド処
理によっても、リミッタ３２５による振幅制限処理と同
じ機能を得ることができる。

【０１１４】なお、サンプル・ホールド回路３２６の保
持データは、チョッパ回路３２４から出力される放電用
のパルス信号Ｓ１６によりリセットされる。

【０１１５】このような構成においても、先の実施例と
同様の効果を得ることができることは勿論である。

【０１１６】以上この発明の２つの実施例を説明したが
、この発明は、このような実施例に限定されるものでは
ない。

【０１１７】例えば、先の実施例では、信号Ｓ１８，Ｓ
２１をそれぞれ独立に生成する場合を説明した。

【０１１８】しかし、この発明では、信号Ｓ２１を信号
Ｓ１８から生成するようにしてもよい。

【０１１９】例えば、第１の位相差検出回路３２を削除
し、第２の位相差検出回路３３とＬＰＦ３８との間に非
線形利得回路を入れ、この非線形利得回路の出力を信号
Ｓ１８とし、この信号Ｓ１８をＬＰＦ３８に通すことに
より、信号Ｓ２１を得るようにしてもよい。

【０１２０】また、先の実施例では、直流信号化用のＬ
ＰＦを、第２の位相差検出回路３３の出力段と加算回路
３７の出力段に設ける場合を説明した。

【０１２１】しかし、この発明は、例えば、加算回路３
７の出力段に設けられたＬＰＦ３９を削除し、これを第
１の位相差検出回路３２の出力段に設けるようにしても
よい。

【０１２２】このほかにも、この発明は、その要旨を逸
脱しない範囲で種々様々変形実施可能なことは勿論であ
る。

【０１２３】

【発明の効果】以上詳述したこの発明によれば、入出力
位相差変動をその許容範囲内に抑えることができること
は勿論、出力ジッタもその許容範囲内に抑えることがで
きるＰＬＬ回路を提供することができる。

【図面の簡単な説明】

【図１】本発明に係るＰＬＬ回路の原理構成を示すブロ
ック図である。

【図２】本発明の第１の実施例の構成を示すブロック図
である。

【図３】図２の動作を説明するためのタイミングチャー
トである。

【図４】図２の動作を説明するためのタイミングチャー
トである。

【図５】図２のリミッタの振幅制限動作を説明するため
の信号波形図である。

【図６】図２の第１の位相差検出回路の位相差検出特性
を示す特性図である。

【図７】図２の第２の位相差検出回路の位相差検出特性
を示す特性図である。

【図８】図２の第１，第２の位相差検出回路の合成位相
差検出特性を示す特性図である。

【図９】本発明の第２の実施例の構成を示すブロック図
である。

【図１０】図９の動作を説明するためのタイミングチャ
ートである。

【図１１】図９のサンプル・ホールド回路のサンプリン
グホールド動作を説明するための信号波形図である。

【図１２】従来のＰＬＬ回路の構成を示すブロック図で
ある。

【図１３】図１２の動作を説明するためのタイミングチ
ャートである。

【図１４】図１２の動作を説明するためのタイミングチ
ャートである。

【図１５】図１２の進遅検出回路の進遅検出特性を示す
特性図である。

【図１６】図１２の位相差検出回路の位相差検出特性を
示す特性図である。

【図１７】図１２の進遅検出回路と位相差検出回路の合
成位相差検出特性を示す特性図である。

【符号の説明】

２１　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　電圧制御発振手段２２　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　制御電
圧生成手段３１　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　入力端子３２　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　第１
の位相差検出回路３３　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　第２の位相差検出回路３４　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　ＶＣ０３５　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　出力端子３６　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　分周回路３７　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　加算回路３８，３９　　
　　　　　　　　　　　　　　　　　　　　　　ＬＰＦ
３２１，３３１　　３２４　　３２７　　　　チョッパ
回路３２２，３３２　　　　　　　　　　　　　　　　
　　　　Ｄフリップフロップ回路３２３　　　　　　　　　　　　　　　　　　　　　　
　　　　　　積分回路３２５　　　　　　　　　　　　
　　　　　　　　　　　　　　　　リミッタ３２６　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　サンプル・ホールド回路

Claims

【特許請求の範囲】

【請求項１】　　制御電圧に基づいて発振周波数が制御
される電圧制御発振手段（２１）と、この電圧制御発振
手段（２１）の発振出力と基準信号との位相差を検出し
、この検出出力に基づいて前記制御電圧を生成するもの
であって、入出力位相差変動の許容範囲内では、大きな
利得を有し、この許容範囲外では、小さな利得を有する
ような位相差検出特性を有する制御電圧生成手段（２２
）とを具備したことを特徴とするＰＬＬ回路。
【請求項２】　　前記制御電圧生成手段（２２）は、前
記発振出力と前記基準信号との位相差を検出するもので
あって、前記許容範囲内では、一定の利得を有し、前記
許容範囲外では、零の利得を有するような位相差検出特
性を有する第１の位相差検出手段（３２）と、前記発振
出力と前記基準信号との位相差を検出するものであって
、前記位相差の変化範囲全体に渡って一定の利得を有す
るような位相差検出特性を有する第２の位相差検出手段
（３３）と、前記第１，第２の位相差検出手段（３２）
，（３３）　の検出出力を合成し、この合成出力に基づ
いて前記制御電圧を生成する合成手段（３７，３８，３
９）とを具備したことを特徴とする請求項１記載のＰＬ
Ｌ回路。
【請求項３】　　前記第１の位相差検出手段（３２）は
、前記許容範囲内では、前記位相差に応じたパルス振幅
を有し、前記許容範囲外では、一定のパルス振幅を有す
るようなパルス信号を出力するように構成され、前記第
２の位相差検出手段（３３）は、前記位相差に応じたパ
ルス幅を有するパルス信号を出力するように構成されて
いることを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】　　前記第１の位相差検出手段（３２）は
、前記位相差に応じたパルス幅を有するパルス信号を出
力するパルス信号出力手段（３２１，３２２）　と、こ
のパルス信号出力手段（３２１，３２２）　から出力さ
れるパルス信号を前記発振出力に同期して積分する積分
手段（３２３，３２４）　と、前記位相差が前記許容範
囲を越えると、前記積分手段（３２３，３２４）の積分
出力を一定振幅に制限する振幅制限手段（３２５）　と
を具備するように構成されていることを特徴とする請求
項３記載のＰＬＬ回路。
【請求項５】　　前記第１の位相差検出手段（３２）は
、前記位相差に応じたパルス幅を有するパルス信号を出
力するパルス信号出力手段（３２１，３２２）と、この
パルス信号出力手段（３２１，３２２）の出力パルスを
前記発振出力に同期して積分する積分手段（３２３，３
２４）と、この積分手段（３２３，３２４）が積分を開
始するたびに、この開始時点から前記許容範囲に対応す
る時間が経過した時点で、前記積分手段の積分出力（３
２３，３２４）をサンプリングして保持するサンプル・
ホールド手段（３２４，３２６，３２７）とを具備する
ように構成されていることを特徴とする請求項３記載の
ＰＬＬ回路。
【請求項６】　　前記合成手段（３７，３８，３９）は
、前記第２の位相差検出手段（３３）の検出出力を直流
信号化する第１の直流化手段（３８）と、この第１の直
流化手段（３８）の直流信号化出力と前記第１の位相差
検出手段の検出出力とを加算する加算手段（３７）と、
この加算手段（３７）の加算出力を直流信号化する第２
の直流化手段（３９）とを具備するように構成されてい
ることを特徴とする請求項２記載のＰＬＬ回路。