JPS6397016A - 位相同期発振回路 - Google Patents
位相同期発振回路Info
- Publication number
- JPS6397016A JPS6397016A JP61243392A JP24339286A JPS6397016A JP S6397016 A JPS6397016 A JP S6397016A JP 61243392 A JP61243392 A JP 61243392A JP 24339286 A JP24339286 A JP 24339286A JP S6397016 A JPS6397016 A JP S6397016A
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- Japan
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- circuit
- phase
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- time constant
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- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims description 24
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 238000001914 filtration Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、位相同期発振回路に関する。
（従来の技術）
第２図に従来の位相同期発振回路のブロック図を示す。
１は位相比較検出回路、２は電圧制御発振回路、３は低
減濾波回路、４は分周回路、１１は入力クロック端子、
１２は出力クロック端子である。
減濾波回路、４は分周回路、１１は入力クロック端子、
１２は出力クロック端子である。
第２図において、アナログ制御電圧に応じて発振周波数
が変化する電圧制御発振回路２の発振信号２ａを分周回
路４に入力すると、該分周回路４は、所定の分局比に分
周して入力クロックｆ１と同一周波数の出力クロックｆ
、を出力する。前記出力り四ツクｆ、は、外部からの入
力クロックｆ。
が変化する電圧制御発振回路２の発振信号２ａを分周回
路４に入力すると、該分周回路４は、所定の分局比に分
周して入力クロックｆ１と同一周波数の出力クロックｆ
、を出力する。前記出力り四ツクｆ、は、外部からの入
力クロックｆ。
と共忙位相比較検出回路ｌに入力される。位相比較検出
回路１は、出力クロックｆ、が入力クロックｆ１ より
遅れているか進んでいるかを識別し、遅れている場合に
は電圧制御発振回路２の発振周波数１こ正の修正を、逆
に進んでいる場合には負の修正を行うことにより出力ク
ロツクｆ、の位相を入力クロックｆ、の位相に合わせる
。
回路１は、出力クロックｆ、が入力クロックｆ１ より
遅れているか進んでいるかを識別し、遅れている場合に
は電圧制御発振回路２の発振周波数１こ正の修正を、逆
に進んでいる場合には負の修正を行うことにより出力ク
ロツクｆ、の位相を入力クロックｆ、の位相に合わせる
。
（発明が解決しようとする問題点）
上述した従来の位相同期発振回路では位相比較検出回路
１の出力、即ち、入力クロックｆ、と出力クロックｆ、
との位相差に応じてアナログの電圧に変換した信号を通
過する低減１波回路３を有しておシ、この低域濾波回路
の出力によりミ圧制御発振回路２の出力２ａの周波数を
制御している。
１の出力、即ち、入力クロックｆ、と出力クロックｆ、
との位相差に応じてアナログの電圧に変換した信号を通
過する低減１波回路３を有しておシ、この低域濾波回路
の出力によりミ圧制御発振回路２の出力２ａの周波数を
制御している。
低域濾波回路３は、比較的長い時定数「、に設定されて
いるため、入力クロックｆ１ と出力クロックｆｔとの
進み又は遅れの位相量が大きい場合には位相同期時間が
増大する欠点があった。
いるため、入力クロックｆ１ と出力クロックｆｔとの
進み又は遅れの位相量が大きい場合には位相同期時間が
増大する欠点があった。
本発明は、上記問題点に鑑みてなされたもので位相同期
時間を短縮することのできる位相同期発振回路を提供す
ることを目的とする。
時間を短縮することのできる位相同期発振回路を提供す
ることを目的とする。
（問題点を解決するための手段）
前述の問題点を解決し、上記目的を達成するために本発
明が提供する位相同期発振回路は入力電圧に応じて発振
周波数を制御する電圧制御発振回路と、該電圧制御発振
回路の出力を所定の分局比に分周する分周回路と、該分
周回路の出力と外部より入力する信号との位相を比較し
双方の位相差に応じた電圧を出力する位相比較検出回路
と、所定の時定数に設定した第１の濾波回路と、該第１
の濾波回路の時定数より小さい値の時定数に設定した第
２の濾波回路と、前記位相比較検出回路の出力電圧の値
が所定の閾値以上であるときだけ前記第２の濾波回路を
選択し前記位相比較検出回路の出力を該第２の濾波回路
を介して前記電圧制御発振回路に送出するとともに、前
記位相比較検出回路の出力電圧の値が前記閾値を下回っ
ている場合に前記第１の濾波回路を選択し前記位相比較
検出回路の出力を該５ＩＥＩＯＰ波回路を介して前記電
圧制御発振回路に送出する選択回路を設けたことを特徴
とする。
明が提供する位相同期発振回路は入力電圧に応じて発振
周波数を制御する電圧制御発振回路と、該電圧制御発振
回路の出力を所定の分局比に分周する分周回路と、該分
周回路の出力と外部より入力する信号との位相を比較し
双方の位相差に応じた電圧を出力する位相比較検出回路
と、所定の時定数に設定した第１の濾波回路と、該第１
の濾波回路の時定数より小さい値の時定数に設定した第
２の濾波回路と、前記位相比較検出回路の出力電圧の値
が所定の閾値以上であるときだけ前記第２の濾波回路を
選択し前記位相比較検出回路の出力を該第２の濾波回路
を介して前記電圧制御発振回路に送出するとともに、前
記位相比較検出回路の出力電圧の値が前記閾値を下回っ
ている場合に前記第１の濾波回路を選択し前記位相比較
検出回路の出力を該５ＩＥＩＯＰ波回路を介して前記電
圧制御発振回路に送出する選択回路を設けたことを特徴
とする。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示したブロック図である
。尚第１図、第２図を通じて同一符号は同一対象物を示
す。
。尚第１図、第２図を通じて同一符号は同一対象物を示
す。
第１図において、ｆｌは外部から入力クロックであり、
入力クロックｆ＋の所定倍数の周波数で発振する電圧制
御発振回路２から出力される発振信号２ａを分周回路４
に入力すると、この分周回路４は、所定の分周比に分周
して入力クロックｆ１と同一周波数の出力クロックｆ、
を出力する。この出力クロックｆ、は、入力クロックｆ
、と共に位相比較検出回路ｌに入力される。位相比較検
出回路１は、入力クロックｆ、 Ｋ対する出力クロック
ｆ、の遅れ又は進みの位相量ｐを検出し、予め設定した
閾値の位相量ｐｍとの比較を行う。位相ｍｐが閾値の位
相量ｐｍに比較して大きい場合、選択回路６に制御信号
を出力する。選択回路６は、位相比較検出回路１から前
述の制御信号を入力すると、時定数ｒ、に設定された濾
波回路５を選択し、該濾波回路５を介して得られる位相
比較器１の出力を電圧制御発振回路２に送出する。
入力クロックｆ＋の所定倍数の周波数で発振する電圧制
御発振回路２から出力される発振信号２ａを分周回路４
に入力すると、この分周回路４は、所定の分周比に分周
して入力クロックｆ１と同一周波数の出力クロックｆ、
を出力する。この出力クロックｆ、は、入力クロックｆ
、と共に位相比較検出回路ｌに入力される。位相比較検
出回路１は、入力クロックｆ、 Ｋ対する出力クロック
ｆ、の遅れ又は進みの位相量ｐを検出し、予め設定した
閾値の位相量ｐｍとの比較を行う。位相ｍｐが閾値の位
相量ｐｍに比較して大きい場合、選択回路６に制御信号
を出力する。選択回路６は、位相比較検出回路１から前
述の制御信号を入力すると、時定数ｒ、に設定された濾
波回路５を選択し、該濾波回路５を介して得られる位相
比較器１の出力を電圧制御発振回路２に送出する。
ここで濾波回路３０時定数ｒ、と濾波回路５０時定数「
、は以下のように設定される。
、は以下のように設定される。
’ｓ ＜ ’を
従って、入力クロックｆ１ と出力クロックｆ。
との位相量が所定の閾値以上である場合には、時定数の
短かい濾波回路５が選択され、位相同期に要する時間を
短縮することができる。
短かい濾波回路５が選択され、位相同期に要する時間を
短縮することができる。
次に人力クロックｆ１ と出力クロックｆ鵞 との位相
調整が進行して、双方の位相量が閾値の位相量ｐｍを下
回ったとすると、位相比較検出回路１は選択回路６に対
して、入力クロックｆ１ と出力クロックとの位相量が
閾値の位相量ｐｍを下回った旨の信号を出力する。選択
回路６は、該信号を入力すると、濾波回路３を選択し、
該濾波回路３を介して得られる位相比較器１の出力を電
圧制御発振回路２に送出する。
調整が進行して、双方の位相量が閾値の位相量ｐｍを下
回ったとすると、位相比較検出回路１は選択回路６に対
して、入力クロックｆ１ と出力クロックとの位相量が
閾値の位相量ｐｍを下回った旨の信号を出力する。選択
回路６は、該信号を入力すると、濾波回路３を選択し、
該濾波回路３を介して得られる位相比較器１の出力を電
圧制御発振回路２に送出する。
即ち、入力クロックｆ１ と出力クロックｆ、との位相
差が少ない定常状態においては、長い時定数の濾波回路
３が選択され、ジッタ等を防止して安定な動作を確保す
る。
差が少ない定常状態においては、長い時定数の濾波回路
３が選択され、ジッタ等を防止して安定な動作を確保す
る。
（発明の効果）
以上説明したように本発明は、出力クロックの位相修正
は入力クロックに対する遅れ、又は進み位相が大きい場
合には、時定数の小さい低域濾波回路が選択されること
により位相同期に要する時間を短縮できる効果がある。
は入力クロックに対する遅れ、又は進み位相が大きい場
合には、時定数の小さい低域濾波回路が選択されること
により位相同期に要する時間を短縮できる効果がある。
第１図は本発明の一実施例を示した位相同期発振回路を
示す回路ブロック図、第２図は従来の位相同期発振回路
を示す回路ブロック図である。 １・・・位相比較検出回路、２・・・電圧制御発振回路
、３．５・・・低域濾波回路、４・・・分周回路、６・
・・選択回路、１１・・・入力クロック端子、１２・・
・出力り四ツク端子、’ｌｅ’ｔ・・・時定数、ｆｌ・
・・入力クロック、ｆ、・・・出力クロック。 第１図 第２図
示す回路ブロック図、第２図は従来の位相同期発振回路
を示す回路ブロック図である。 １・・・位相比較検出回路、２・・・電圧制御発振回路
、３．５・・・低域濾波回路、４・・・分周回路、６・
・・選択回路、１１・・・入力クロック端子、１２・・
・出力り四ツク端子、’ｌｅ’ｔ・・・時定数、ｆｌ・
・・入力クロック、ｆ、・・・出力クロック。 第１図 第２図
Claims (1)
- 入力電圧に応じて発振周波数を制御する電圧制御発振回
路と、該電圧制御発振回路の出力を所定の分周比に分周
する分周回路と、該分周回路の出力と外部より入力する
信号との位相を比較し双方の位相差に応じた電圧を出力
する位相比較検出回路と、所定の時定数に設定した第１
の濾波回路と、該第１の濾波回路の時定数より小さい値
の時定数に設定した第２の濾波回路と、前記位相比較検
出回路の出力電圧の値が所定の閾値以上であるときだけ
前記第２の濾波回路を選択し前記位相比較検出回路の出
力を該第２の濾波回路を介して前記電圧制御発振回路に
送出するとともに、前記位相比較検出回路の出力電圧の
値が前記閾値を下回つている場合に前記第１の濾波回路
を選択し前記位相比較検出回路の出力を該第１の濾波回
路を介して前記電圧制御発振回路に送出する選択回路と
を設けたことを特徴とする位相同期発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243392A JPS6397016A (ja) | 1986-10-14 | 1986-10-14 | 位相同期発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61243392A JPS6397016A (ja) | 1986-10-14 | 1986-10-14 | 位相同期発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6397016A true JPS6397016A (ja) | 1988-04-27 |
Family
ID=17103177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61243392A Pending JPS6397016A (ja) | 1986-10-14 | 1986-10-14 | 位相同期発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6397016A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246045A (ja) * | 1988-08-08 | 1990-02-15 | Toshiba Corp | 位相同期回路 |
| JPH0265525A (ja) * | 1988-08-31 | 1990-03-06 | Nec Eng Ltd | 位相同期回路 |
-
1986
- 1986-10-14 JP JP61243392A patent/JPS6397016A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246045A (ja) * | 1988-08-08 | 1990-02-15 | Toshiba Corp | 位相同期回路 |
| JPH0265525A (ja) * | 1988-08-31 | 1990-03-06 | Nec Eng Ltd | 位相同期回路 |
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