JPH03284083A - サンプリングクロック発生回路 - Google Patents

サンプリングクロック発生回路

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JPH03284083A
JPH03284083A JP2086274A JP8627490A JPH03284083A JP H03284083 A JPH03284083 A JP H03284083A JP 2086274 A JP2086274 A JP 2086274A JP 8627490 A JP8627490 A JP 8627490A JP H03284083 A JPH03284083 A JP H03284083A
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一也 前嶋
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Television Systems (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、様々な種類の映像信号をアナログ／ディジ
タル変換するためのサンプリングクロック発生回路に関
するものである。
〔従来の技術〕
第２−は、従来のサンプリングクロック発生回路のブロ
ック図であり、図において、（４）はサンプリングクロ
ックを分周した信号と水平同期信号の位相を比較して誤
差信号を出力する位相比較器、（５）は誤差信号を時定
数をもって平滑化するローパスフィルタ、（６）は制御
電圧レベルにより発振周波数が変化する電圧制御発振器
、（７）はサンプリングクロックを設定された分周比に
分周するプログラマブル分周器である。
次に動作について説明する。
サンプリングクロックは、プログラマブル分周器（７）
により設定された分周比（Ｎ）に分周され、外部入力の
水平同期信号と位相比較器（４）で位相比較され、両信
号の位相関係及び位相差に応じた誤差信号が出力される
。この誤差信号は、ローパスフィルタ（５）にて平滑さ
れ、電圧制御発振器（６）の制御電圧となる。電圧制御
発振器（６）は、この制御電圧により発振周波数が変化
する。このようにしてフェイズロックドループ（Ｐ　Ｌ
　Ｌ）を構成するこにより、外部入力の水平同期信と位
相が合い、水平同期信号の周波数のＮ倍のサンプリング
クロッりが得られる。
また、サンプリングクロックの可変範囲が広い場合は、
広範囲に安定な電圧制御発振器を作るのが困難であるた
め、多種の電圧制御発振器を切換えたり、プログラマブ
ルカウンタの途中からサンプリングクロックを取り出し
たりするなどの工夫がされている。
〔発明が解決しようとする課題〕
従来の回路は以上のように構成されているので、サンプ
リングクロックの安定性が外部入力水平同期信号の安定
性に大きく依存する。そのため、水平同期信号が安定し
た映像信号しか正常にサンプリングできないという課題
があった。
また、水ＩＰ周波数が異なると比較周波数も異なってし
まうため安定したＰＬＬの構成がさらに困難になるとい
う課題があった。
この発明は、上記のような課題を解消するためになされ
たもので、外部入力の水平同期信号の水平周波数が異な
っていたり、安定性が低い場合でも安定した可変のサン
プリングクロックを発生できるサンプリングクロック発
生回路を得ることをＨ的とする。
〔課題を解決するための手段〕
この発明に係るサンプリングクロック発生回路は、安定
した比較規準周波数の整数倍で発振周波数が設定可能な
ＰＬＬシンセサイザー方式のマスタークロック発振部を
持ち、ここで、発生したマスタークロックを外部水平同
期信号でリセットされる可変プログラマブル分周器にて
分周されることにより、サンプリングクロックを発生す
るようにしたものである。
〔作　用〕
この発明におけるサンプリングクロック発生回路は、プ
ログラマブル分周カウンタが外部入力水平同期信号でリ
セットされ、マスタークロック発振部で生成されたマス
タークロックを分周し、外部入力水平同期信号とマスタ
ークロックの１クロック分のみの誤差で位相があった様
々な周波数のサンプリングクロックを発生する。
［実施例」 以下、この発明の一実施例を図について説明する。
第１図において、（１）はＰＬＬシンセサイザー方式に
より、比較規準周波数の整数倍にて発振周波数を制御で
きる可変マスタークロック発振部、（２）は外部入力の
水平同期信号でリセットされ、マスタークロックを外か
ら設定されるサンプリングクロック分周比に分周してサ
ンプリングクロックを発生するリセット式（可変）プロ
グラマブル分周器である。可変マスタークロック発振部
（１）を構成する（３）は比較規準クロック発振器、（
４）はマスタークロックを分周した信号と比較規準クロ
ックの位相を比較して誤差信号を出力する位相比較器、
、　（５１は誤差信号を時定数をもって平滑化するロー
パスフィルタ、（６）は制御電圧レベルにより発振周波
数が変化する電圧制御発振器、（７）はマスタークロッ
クを外から設定されるマスタークロック分周比に分周す
るプログラマブル分周器である。
次に動作について説明する。
可変マスタークロック発振部（１）では、外部から比較
規準周波数の整数倍にマスタークロックと制御できるよ
うにフェイズ・ロックド・ループ（ＰＬＬ）が構成され
ている。比較規準クロック発振器（３）は安定した比較
規Ｉ′ＩＩハタロックを発生する。位相比較器（４）は
、この比較基準クロックとマスタークロックをプログラ
マブル分周器（７）で設定された分周比に分周した信号
とを位相比較し両信号の位相関係及び位相差に応じた誤
差信号を出力する。
この誤差信号はローパスフィルタ（５）により時定数を
もって平滑され、電圧制御発振器（６）の制御電圧とな
る。この制御電圧により電圧制御発振器（６）の発振周
波数か変化する。このようにしてマスタークロック周波
数は比較規準周波数のマスタークロック分周比（ＮＭ　
）倍に制御される。プログラマブル分周器（２）は外部
入力の水平同期信号でリセットされ、マスタークロック
を設定されたサンプリングクロック分周比（Ｎ、）に分
周し、サンプリングクロックを発生する。
このようして、水平同期信号にマスタークロック周波数
の１クロック分の誤差で位相が合い、比較規準周波数の
Ｎ、／Ｎ、倍のサンプリングクロックをつくることがで
きる。
〔発明の効果〕
以上のように、この発明によれば、安定した比較規準周
波数の整数倍で発振周波数が設定可能なＰＬＬシンセサ
イザー方式の可変マスタークロック発振部でつくられた
マスタークロックを外部入力の水平同期信号でリセット
されるプログラマブル分周器で分周してサンプリングク
ロックを発生するようにしたので、外部入力の水平同期
信号の安定度に関係なく安定してしかも様々な周波数の
サンプリングクロックが得られる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるサンプリングクロッ
ク発生回路を示すブロック図、第２図は従来のサンプリ
ングクロック発生回路のブロック図である。 図中、（１）は可変マスタークロック発振部、（２）は
リセット式プログラマブル分周器、（３）は比較規準周
波数発振器、（４）は位相比較器、（５）はローパスフ
ィルタ、（６）は電圧制御発振器、（７）はプログラマ
ブル分周器である。 なお、同一符号は同一、又は、相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 映像信号をアナログ／ディジタル変換するためのサンプ
    リングクロック発生回路において、比較規準周波数の整
    数倍で発振周波数が設定可能なＰＬＬシンセサイザー方
    式の可変マスタークロック発振部と、外部入力水平同期
    信号でリセットされ、前記可変マスタークロック発振部
    からのマスタークロックを分周してサンプリングクロッ
    クをつくるプログラマブル分周器とを備えたことを特徴
    とするサンプリングクロック発生回路。
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