JPH07336211A - クロック信号生成回路 - Google Patents
クロック信号生成回路Info
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- JPH07336211A JPH07336211A JP6129174A JP12917494A JPH07336211A JP H07336211 A JPH07336211 A JP H07336211A JP 6129174 A JP6129174 A JP 6129174A JP 12917494 A JP12917494 A JP 12917494A JP H07336211 A JPH07336211 A JP H07336211A
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- signal
- frequency
- clock
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- multiplier
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- Television Signal Processing For Recording (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 クロック周波数の可変範囲を広げ、ＰＬＬの
ロックレンジを拡大し、広い周波数範囲の入力に対応で
きるようにする。 【構成】 位相比較器11で基準信号と比較信号の位
相を比較し、差の信号をＬＰＦ12で積分し、この電圧で
ＶＣＯ１で発振するクロック周波数を制御する。ＶＣＯ
１のクロック出力をＭ／Ｎ21でＭ／Ｎに逓倍／分周し、
システムクロックを出力する。このシステムクロック
を分周カウンタ13で分周し、前記比較信号にする。
Ｍ／Ｎ21の逓倍比Ｍ、分周比Ｎは、所要の逓倍比／分周
比可変の信号にて可変される。また、周波数比較器22
で、システムクロックを被処理信号に基づく制御部23
よりのサンプルコントロール信号の１Ｈのサンプル数
分カウントし、この値を基準信号と比較し、差の信号
に基づいてＭ／Ｎ21を制御し、基準信号に同期した
システムクロックを出力するようにする。
ロックレンジを拡大し、広い周波数範囲の入力に対応で
きるようにする。 【構成】 位相比較器11で基準信号と比較信号の位
相を比較し、差の信号をＬＰＦ12で積分し、この電圧で
ＶＣＯ１で発振するクロック周波数を制御する。ＶＣＯ
１のクロック出力をＭ／Ｎ21でＭ／Ｎに逓倍／分周し、
システムクロックを出力する。このシステムクロック
を分周カウンタ13で分周し、前記比較信号にする。
Ｍ／Ｎ21の逓倍比Ｍ、分周比Ｎは、所要の逓倍比／分周
比可変の信号にて可変される。また、周波数比較器22
で、システムクロックを被処理信号に基づく制御部23
よりのサンプルコントロール信号の１Ｈのサンプル数
分カウントし、この値を基準信号と比較し、差の信号
に基づいてＭ／Ｎ21を制御し、基準信号に同期した
システムクロックを出力するようにする。
Description
【０００１】
【産業上の利用分野】本発明は映像信号のディジタル処
理に使用するクロック信号生成回路に係り、クロック周
波数の可変範囲を拡大し、ＰＬＬ（phase locked loop
＝位相同期）回路等のロックレンジを拡大するものに関
する。
理に使用するクロック信号生成回路に係り、クロック周
波数の可変範囲を拡大し、ＰＬＬ（phase locked loop
＝位相同期）回路等のロックレンジを拡大するものに関
する。
【０００２】
【従来の技術】映像信号をディジタル処理する場合、映
像信号に同期したクロック信号が必要である。クロック
信号の生成回路には、例えば、図４に示すＰＬＬ回路等
がある。このＰＬＬ回路では、映像信号より分離された
基準信号、例えば、水平同期信号（H-sync）を位相比
較器11に入力し、比較信号と位相を比較し、位相差の
出力信号をＬＰＦ（low pass filter ＝積分回路）12で
積分して位相差に応じた電圧にし、この電圧でＶＣＯ
（voltage controlled oscillator ＝電圧制御発振回
路）１を制御するようにし、このＶＣＯ１の出力を分
周カウンタ13で分周し、前記位相比較器11に比較信号
として帰還することにより、基準信号に同期し、安定
でかつ正確なシステムクロック信号を出力するように
している。
像信号に同期したクロック信号が必要である。クロック
信号の生成回路には、例えば、図４に示すＰＬＬ回路等
がある。このＰＬＬ回路では、映像信号より分離された
基準信号、例えば、水平同期信号（H-sync）を位相比
較器11に入力し、比較信号と位相を比較し、位相差の
出力信号をＬＰＦ（low pass filter ＝積分回路）12で
積分して位相差に応じた電圧にし、この電圧でＶＣＯ
（voltage controlled oscillator ＝電圧制御発振回
路）１を制御するようにし、このＶＣＯ１の出力を分
周カウンタ13で分周し、前記位相比較器11に比較信号
として帰還することにより、基準信号に同期し、安定
でかつ正確なシステムクロック信号を出力するように
している。
【０００３】ところで、ＰＬＬ回路のロックレンジはＶ
ＣＯ１の性能によって決まるもので、ＶＣＯ１の周波数
可変範囲を越えた周波数を引き込むことができない。こ
のロックレンジを広くする方法として、例えば、ＶＣＯ
１をＬ（コイル）とＣ（コンデンサ）等を用いてコルピ
ッツ型発振回路等で構成し、ＣあるいはＬを可変して周
波数を変化させる方法があり、周波数の可変範囲を広く
することが可能であるが、周波数の可変範囲を広くする
ことは制御電圧に対するＶＣＯ１の利得を大きくとるこ
とであり、周波数の安定性が得られにくく、高い安定度
が要求されるディジタル処理回路には不向きである。ま
た、波形に歪が生じ易い等の問題もある。周波数の安定
性を高くするには発振回路に水晶を用いる方法がある
が、周波数可変範囲を広くすることが難しい。
ＣＯ１の性能によって決まるもので、ＶＣＯ１の周波数
可変範囲を越えた周波数を引き込むことができない。こ
のロックレンジを広くする方法として、例えば、ＶＣＯ
１をＬ（コイル）とＣ（コンデンサ）等を用いてコルピ
ッツ型発振回路等で構成し、ＣあるいはＬを可変して周
波数を変化させる方法があり、周波数の可変範囲を広く
することが可能であるが、周波数の可変範囲を広くする
ことは制御電圧に対するＶＣＯ１の利得を大きくとるこ
とであり、周波数の安定性が得られにくく、高い安定度
が要求されるディジタル処理回路には不向きである。ま
た、波形に歪が生じ易い等の問題もある。周波数の安定
性を高くするには発振回路に水晶を用いる方法がある
が、周波数可変範囲を広くすることが難しい。
【０００４】
【発明が解決しようとする課題】本発明はこれらの点を
勘案し、ＶＣＯの周波数可変範囲を広くし、これによ
り、例えば、ＰＬＬ回路のロックレンジの拡大を可能に
し、広い周波数範囲の入力信号に対して周波数安定度の
高いシステムクロック信号を供給できるようにすること
にある。
勘案し、ＶＣＯの周波数可変範囲を広くし、これによ
り、例えば、ＰＬＬ回路のロックレンジの拡大を可能に
し、広い周波数範囲の入力信号に対して周波数安定度の
高いシステムクロック信号を供給できるようにすること
にある。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するため、クロックを出力する発振回路と、発振回路
よりのクロックを逓倍する逓倍器と、逓倍器よりの信号
を分周する第１分周器と、前記逓倍器の逓倍比または第
１分周器の分周比の可変を入力する入力部と、前記逓倍
器および第１分周器を制御する第１制御部とでなり、前
記入力部よりの信号に基づいて逓倍器の逓倍比または第
１分周器の分周比を可変し、第１分周器よりの信号を出
力するようにしたクロック信号生成回路、あるいは、入
力される基準信号および比較信号の位相を比較する位相
比較器と、位相比較器よりの信号を積分する積分回路
と、積分回路よりの信号に対応する周波数のクロックを
発振し、逓倍または分周するクロック発生器と、クロッ
ク発生器よりの信号を分周し前記位相比較器に入力する
第３分周器と、前記クロック発生器よりの信号および前
記基準信号の周波数を比較する周波数比較器と、周波数
比較器よりの信号に基づいて前記クロック発生器の逓倍
比または分周比を可変する第２制御部とでなり、前記ク
ロック発生器よりの信号を出力するようにしたクロック
信号生成回路を提供するものである。
決するため、クロックを出力する発振回路と、発振回路
よりのクロックを逓倍する逓倍器と、逓倍器よりの信号
を分周する第１分周器と、前記逓倍器の逓倍比または第
１分周器の分周比の可変を入力する入力部と、前記逓倍
器および第１分周器を制御する第１制御部とでなり、前
記入力部よりの信号に基づいて逓倍器の逓倍比または第
１分周器の分周比を可変し、第１分周器よりの信号を出
力するようにしたクロック信号生成回路、あるいは、入
力される基準信号および比較信号の位相を比較する位相
比較器と、位相比較器よりの信号を積分する積分回路
と、積分回路よりの信号に対応する周波数のクロックを
発振し、逓倍または分周するクロック発生器と、クロッ
ク発生器よりの信号を分周し前記位相比較器に入力する
第３分周器と、前記クロック発生器よりの信号および前
記基準信号の周波数を比較する周波数比較器と、周波数
比較器よりの信号に基づいて前記クロック発生器の逓倍
比または分周比を可変する第２制御部とでなり、前記ク
ロック発生器よりの信号を出力するようにしたクロック
信号生成回路を提供するものである。
【０００６】
【作用】以上のように構成したので、本発明によるクロ
ック信号生成回路においては、ＶＣＯのクロック出力
は、逓倍器にて、所要の逓倍比可変の信号で逓倍比を可
変して逓倍され、所要の分周比可変の信号で分周比を可
変して分周され出力する。この回路でＰＬＬ回路を構成
することにより、広い周波数範囲の入力にても安定した
システムクロックを出力可能になる。また、このシステ
ムクロック出力を映像信号の１水平走査のサンプル数分
をカウントした値とH-syncとを比較し、差に応じて逓倍
器の逓倍比あるいは分周器の分周比を可変することによ
り、ロックレンジを大幅に拡大できる。
ック信号生成回路においては、ＶＣＯのクロック出力
は、逓倍器にて、所要の逓倍比可変の信号で逓倍比を可
変して逓倍され、所要の分周比可変の信号で分周比を可
変して分周され出力する。この回路でＰＬＬ回路を構成
することにより、広い周波数範囲の入力にても安定した
システムクロックを出力可能になる。また、このシステ
ムクロック出力を映像信号の１水平走査のサンプル数分
をカウントした値とH-syncとを比較し、差に応じて逓倍
器の逓倍比あるいは分周器の分周比を可変することによ
り、ロックレンジを大幅に拡大できる。
【０００７】
【実施例】以下、図面に基づいて本発明によるクロック
信号生成回路の実施例を詳細に説明する。図１、図２お
よび図３はそれぞれ本発明によるクロック信号生成回路
の実施例の要部ブロック図である。
信号生成回路の実施例を詳細に説明する。図１、図２お
よび図３はそれぞれ本発明によるクロック信号生成回路
の実施例の要部ブロック図である。
【０００８】図１において、１はＶＣＯで、制御電圧
に応じた周波数の信号を発振する。２は逓倍器で、ＶＣ
Ｏ１よりの信号をＭ倍に逓倍する。３は分周器で、逓倍
器２よりの信号をＮ分の１に分周し、クロックを出力
する。４は入力部で、逓倍器２の逓倍比の可変、または
分周器３の分周比の可変を入力し、制御部５を介して逓
倍器２の逓倍比、または分周器３の分周比を可変し、ク
ロックの周波数をプログラマブルに制御する。
に応じた周波数の信号を発振する。２は逓倍器で、ＶＣ
Ｏ１よりの信号をＭ倍に逓倍する。３は分周器で、逓倍
器２よりの信号をＮ分の１に分周し、クロックを出力
する。４は入力部で、逓倍器２の逓倍比の可変、または
分周器３の分周比の可変を入力し、制御部５を介して逓
倍器２の逓倍比、または分周器３の分周比を可変し、ク
ロックの周波数をプログラマブルに制御する。
【０００９】図２において、11は位相比較器で、基準信
号、例えば、映像信号より分離されたH-sync（水平同
期信号）と、分周カウンタ13よりの比較信号の位相を
比較する。12はＬＰＦで、位相比較器11よりの信号を積
分し、ＶＣＯ１に印加し、発振周波数を制御する。分周
カウンタ13は、分周器３の出力するシステムクロック
を前記基準信号の周波数に分周して比較信号とし、
前記位相比較器11に入力する。その他の符号は図１と同
じであるので説明を省く。
号、例えば、映像信号より分離されたH-sync（水平同
期信号）と、分周カウンタ13よりの比較信号の位相を
比較する。12はＬＰＦで、位相比較器11よりの信号を積
分し、ＶＣＯ１に印加し、発振周波数を制御する。分周
カウンタ13は、分周器３の出力するシステムクロック
を前記基準信号の周波数に分周して比較信号とし、
前記位相比較器11に入力する。その他の符号は図１と同
じであるので説明を省く。
【００１０】図３において、21は逓倍・分周器で、ＶＣ
Ｏ１の出力する信号をＭ倍に逓倍しＮ分の１に分周する
もので、前記逓倍器２および分周器３に該当する。22は
周波数比較器で、逓倍・分周器21よりのシステムクロッ
クを、被処理映像信号に応じて入力される制御部23よ
りのサンプルコントロール信号の１Ｈのサンプル数分
カウントし、この値を基準信号と比較し、周波数の差
に応じて出力される信号を制御部23を介して前記逓倍
・分周器21に印加し、逓倍比Ｍあるいは分周比Ｎを制御
し、基準信号（H-sync等）に同期したシステムクロッ
クを出力するようにする。
Ｏ１の出力する信号をＭ倍に逓倍しＮ分の１に分周する
もので、前記逓倍器２および分周器３に該当する。22は
周波数比較器で、逓倍・分周器21よりのシステムクロッ
クを、被処理映像信号に応じて入力される制御部23よ
りのサンプルコントロール信号の１Ｈのサンプル数分
カウントし、この値を基準信号と比較し、周波数の差
に応じて出力される信号を制御部23を介して前記逓倍
・分周器21に印加し、逓倍比Ｍあるいは分周比Ｎを制御
し、基準信号（H-sync等）に同期したシステムクロッ
クを出力するようにする。
【００１１】次に、本発明によるクロック信号生成回路
の動作を説明する。図１の場合、ＶＣＯ１は、制御端子
に印加される制御電圧に応じた周波数の信号を発振す
る。この信号は逓倍器２に入力し、Ｍ倍に逓倍された
後、分周器３でＮ分の１に分周、すなわちＭ／Ｎ倍され
るもので、逓倍器２の逓倍比Ｍおよび分周器３の分周比
Ｎは入力部４よりの逓倍比可変信号または分周比可変信
号によってプログラマブルに可変可能である。これによ
り、例えば、ＶＣＯ１の中心周波数がfoの場合、クロッ
ク出力の周波数はfo×Ｍ／Ｎ となり、クロック出力
の周波数は最小１／Ｎのステップで切換え可能にな
る。従って、ＶＣＯ１に、周波数可変範囲が中心周波数
の１／Ｎ以上のものを用意するか、若しくは、ＶＣＯ１
の周波数可変範囲よりも小さいステップでＮを切換える
ようにすることにより、入力部４より逓倍比Ｍと分周比
Ｎとを適宜に入力することにより、周波数可変範囲がfo
／Ｎ〜fo×Ｍのクロック信号生成回路が構成されるもの
となる。なお、上記では、逓倍器２と分周器３とを縦続
的に配設した例で説明したが、逓倍器２のみ、あるいは
分周器３のみを設け、ＶＣＯ１よりの信号を入力部４よ
りの信号に基づいて逓倍器２で逓倍、若しくは分周器３
で分周するようにしてもよい。
の動作を説明する。図１の場合、ＶＣＯ１は、制御端子
に印加される制御電圧に応じた周波数の信号を発振す
る。この信号は逓倍器２に入力し、Ｍ倍に逓倍された
後、分周器３でＮ分の１に分周、すなわちＭ／Ｎ倍され
るもので、逓倍器２の逓倍比Ｍおよび分周器３の分周比
Ｎは入力部４よりの逓倍比可変信号または分周比可変信
号によってプログラマブルに可変可能である。これによ
り、例えば、ＶＣＯ１の中心周波数がfoの場合、クロッ
ク出力の周波数はfo×Ｍ／Ｎ となり、クロック出力
の周波数は最小１／Ｎのステップで切換え可能にな
る。従って、ＶＣＯ１に、周波数可変範囲が中心周波数
の１／Ｎ以上のものを用意するか、若しくは、ＶＣＯ１
の周波数可変範囲よりも小さいステップでＮを切換える
ようにすることにより、入力部４より逓倍比Ｍと分周比
Ｎとを適宜に入力することにより、周波数可変範囲がfo
／Ｎ〜fo×Ｍのクロック信号生成回路が構成されるもの
となる。なお、上記では、逓倍器２と分周器３とを縦続
的に配設した例で説明したが、逓倍器２のみ、あるいは
分周器３のみを設け、ＶＣＯ１よりの信号を入力部４よ
りの信号に基づいて逓倍器２で逓倍、若しくは分周器３
で分周するようにしてもよい。
【００１２】図２は、上述のクロック信号生成回路を映
像信号のディジタル処理等に使用するＰＬＬ回路に用い
た例である。すなわち、前記分周器３よりのクロック出
力を、基準信号（H-sync等）の周波数になるように
分周カウンタ13で分周し、比較信号とし、映像信号よ
り分離された基準信号と共に位相比較器11に入力し、
位相の比較を行う。位相比較器11より位相差に応じて出
力される信号を、ＬＰＦ12で積分して直流電圧にし、Ｖ
ＣＯ１の制御端子に印加する。ＶＣＯ１、逓倍器２およ
び分周器３は、前述の如く、入力部４よりの逓倍比Ｍま
たは分周比Ｎに応じてfo／Ｎ〜fo×Ｍの周波数範囲を可
変可能なものであるから、基準信号に同期した安定度
の高いシステムクロックを生成できる。
像信号のディジタル処理等に使用するＰＬＬ回路に用い
た例である。すなわち、前記分周器３よりのクロック出
力を、基準信号（H-sync等）の周波数になるように
分周カウンタ13で分周し、比較信号とし、映像信号よ
り分離された基準信号と共に位相比較器11に入力し、
位相の比較を行う。位相比較器11より位相差に応じて出
力される信号を、ＬＰＦ12で積分して直流電圧にし、Ｖ
ＣＯ１の制御端子に印加する。ＶＣＯ１、逓倍器２およ
び分周器３は、前述の如く、入力部４よりの逓倍比Ｍま
たは分周比Ｎに応じてfo／Ｎ〜fo×Ｍの周波数範囲を可
変可能なものであるから、基準信号に同期した安定度
の高いシステムクロックを生成できる。
【００１３】図３は、上記ＰＬＬ回路に周波数比較によ
る逓倍比・分周比制御を加えることにより、ＰＬＬのロ
ックレンジを大幅に拡大し、広い周波数範囲に対応可能
にするものである。すなわち、周波数比較器22にて、逓
倍・分周器21よりのシステムクロックを被処理映像信
号に応じて入力される制御部23よりのサンプルコントロ
ール信号の１Ｈのサンプル数分をカウントし、この値
を基準信号（H-sync等）と比較する。そして、この周
波数の差に応じて出力される信号を制御部23を介して
前記逓倍・分周器（Ｍ／Ｎ）21に印加し、逓倍比Ｍまた
は分周比Ｎを制御し、基準信号に同期したシステムク
ロックを出力するようにする。
る逓倍比・分周比制御を加えることにより、ＰＬＬのロ
ックレンジを大幅に拡大し、広い周波数範囲に対応可能
にするものである。すなわち、周波数比較器22にて、逓
倍・分周器21よりのシステムクロックを被処理映像信
号に応じて入力される制御部23よりのサンプルコントロ
ール信号の１Ｈのサンプル数分をカウントし、この値
を基準信号（H-sync等）と比較する。そして、この周
波数の差に応じて出力される信号を制御部23を介して
前記逓倍・分周器（Ｍ／Ｎ）21に印加し、逓倍比Ｍまた
は分周比Ｎを制御し、基準信号に同期したシステムク
ロックを出力するようにする。
【００１４】この回路の動作を、１Ｈのドット数が800
で、ドットクロックが25.175MHz （H-sync≒31.47KH
z）の例で説明する。ＶＣＯ１の中心周波数が14.318MHz
、周波数可変範囲が±0.2 ％で、Ｍ／Ｎ21の逓倍／分
周係数が 108／62であった場合、システムクロックの
中心周波数は、14.318MHz × 108／62＝24.941MHz とな
り、＋0.2 ％可変（24.99MHz）してもＰＬＬはロックし
ない。このときの周波数比較器22の出力信号は、24.99M
Hz÷ 800＝31.238KHz で、H-syncの31.47KHzよりも低
いことを示す信号であり、この信号に基づいて、制御部
23はＭ／Ｎ21にＭ／Ｎ係数を増加させる信号を出力す
る。これにより、例えば、逓倍／分周係数が 109／62に
なったとき、システムクロックの中心周波数は、14.3
18MHz × 109／62＝25.172MHz で、ＶＣＯ１の周波数可
変範囲±0.2 ％（25.222MHz 〜25.121MHz ）以内に25.1
75MHz があり、ＰＬＬ回路はロックする。
で、ドットクロックが25.175MHz （H-sync≒31.47KH
z）の例で説明する。ＶＣＯ１の中心周波数が14.318MHz
、周波数可変範囲が±0.2 ％で、Ｍ／Ｎ21の逓倍／分
周係数が 108／62であった場合、システムクロックの
中心周波数は、14.318MHz × 108／62＝24.941MHz とな
り、＋0.2 ％可変（24.99MHz）してもＰＬＬはロックし
ない。このときの周波数比較器22の出力信号は、24.99M
Hz÷ 800＝31.238KHz で、H-syncの31.47KHzよりも低
いことを示す信号であり、この信号に基づいて、制御部
23はＭ／Ｎ21にＭ／Ｎ係数を増加させる信号を出力す
る。これにより、例えば、逓倍／分周係数が 109／62に
なったとき、システムクロックの中心周波数は、14.3
18MHz × 109／62＝25.172MHz で、ＶＣＯ１の周波数可
変範囲±0.2 ％（25.222MHz 〜25.121MHz ）以内に25.1
75MHz があり、ＰＬＬ回路はロックする。
【００１５】
【発明の効果】以上に説明したように、本発明によるク
ロック信号生成回路によれば、ＶＣＯの周波数可変範囲
が大幅に拡大され、かつ安定度の高いクロックを出力す
るものであり、また、ＶＣＯ１個で多種のドットクロッ
クに対応することができるので、映像信号のディジタル
処理機能および処理性能の向上に寄与できる。
ロック信号生成回路によれば、ＶＣＯの周波数可変範囲
が大幅に拡大され、かつ安定度の高いクロックを出力す
るものであり、また、ＶＣＯ１個で多種のドットクロッ
クに対応することができるので、映像信号のディジタル
処理機能および処理性能の向上に寄与できる。
【図１】本発明によるクロック信号生成回路の一実施例
の要部ブロック図である。
の要部ブロック図である。
【図２】本発明によるクロック信号生成回路の他の実施
例の要部ブロック図である。
例の要部ブロック図である。
【図３】本発明によるクロック信号生成回路の他の実施
例の要部ブロック図である。
例の要部ブロック図である。
【図４】従来のクロック信号生成回路の一例の要部ブロ
ック図である。
ック図である。
１ ＶＣＯ（電圧制御発振回路） ２ 逓倍器 ３ 分周器 ４ 入力部 ５ 制御部 11 位相比較器 12 ＬＰＦ（積分回路） 13 分周カウンタ 21 逓倍・分周器 22 周波数比較器 23 制御部 制御電圧 クロック出力 基準信号（H-sync等） システムクロック 比較信号
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/06 Ｚ 5/95 Ｈ０４Ｎ 5/95 Ｚ
Claims (7)
- 【請求項１】 クロックを出力する発振回路と、発振回
路よりのクロックを逓倍する逓倍器と、逓倍器の逓倍比
可変を入力する入力部と、前記逓倍器を制御する第１制
御部とでなり、前記入力部よりの信号に基づいて逓倍器
の逓倍比を可変し、逓倍された信号を出力するようにし
たクロック信号生成回路。 - 【請求項２】 クロックを出力する発振回路と、発振回
路よりのクロックを分周する第１分周器と、第１分周器
の分周比可変を入力する入力部と、前記第１分周器を制
御する第２制御部とでなり、前記入力部よりの信号に基
づいて第１分周器の分周比を可変し、分周された信号を
出力するようにしたクロック信号生成回路。 - 【請求項３】 クロックを出力する発振回路と、発振回
路よりのクロックを逓倍する逓倍器と、逓倍器よりの信
号を分周する第１分周器と、前記逓倍器の逓倍比または
第１分周器の分周比の可変を入力する入力部と、前記逓
倍器および第１分周器を制御する第１制御部とでなり、
前記入力部よりの信号に基づいて逓倍器の逓倍比または
第１分周器の分周比を可変し、第１分周器よりの信号を
出力するようにしたクロック信号生成回路。 - 【請求項４】 入力される基準信号および比較信号の位
相を比較する位相比較器と、位相比較器よりの信号を積
分する積分回路と、クロックを分周する第２分周器とを
設け、前記発振回路を電圧制御発振回路で構成し、前記
積分回路よりの信号を前記発振回路に印加し、発振回路
よりの信号を前記第２分周器で分周し、前記位相比較器
に入力するようにした請求項１、請求項２または請求項
３記載のクロック信号生成回路。 - 【請求項５】 入力される基準信号および比較信号の位
相を比較する位相比較器と、位相比較器よりの信号を積
分する積分回路と、積分回路よりの信号に対応する周波
数のクロックを発振し、逓倍または分周するクロック発
生器と、クロック発生器よりの信号を分周し前記位相比
較器に入力する第３分周器と、前記クロック発生器より
の信号および前記基準信号の周波数を比較する周波数比
較器と、周波数比較器よりの信号に基づいて前記クロッ
ク発生器の逓倍比または分周比を可変する第２制御部と
でなり、前記クロック発生器よりの信号を出力するよう
にしたクロック信号生成回路。 - 【請求項６】 前記周波数比較器は、前記クロック発生
器よりの信号、および映像信号の１水平走査のサンプル
数分をカウントした値を比較し、周波数の差に応じた信
号を出力し、前記第２制御部を介して前記クロック発生
器の逓倍比または分周比を可変するようにして構成した
請求項５記載のクロック信号生成回路。 - 【請求項７】 前記クロック発生器は、前記積分回路よ
りの信号に対応する周波数で発振する発振回路と、所要
の逓倍比可変の信号にて逓倍比を可変し前記発振回路よ
りの信号を逓倍する逓倍器と、所要の分周比可変の信号
にて分周比を可変し前記逓倍器よりの信号を分周する第
１分周器とで構成してなる請求項５または請求項６記載
のクロック信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129174A JPH07336211A (ja) | 1994-06-10 | 1994-06-10 | クロック信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129174A JPH07336211A (ja) | 1994-06-10 | 1994-06-10 | クロック信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336211A true JPH07336211A (ja) | 1995-12-22 |
Family
ID=15002983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6129174A Pending JPH07336211A (ja) | 1994-06-10 | 1994-06-10 | クロック信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07336211A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356801A (ja) * | 2003-05-28 | 2004-12-16 | Mitsubishi Electric Corp | マルチバンド発振器 |
| JP2008098790A (ja) * | 2006-10-10 | 2008-04-24 | Hitachi Ltd | 発振装置および周波数検出装置 |
| CN113806276A (zh) * | 2021-08-31 | 2021-12-17 | 上海美仁半导体有限公司 | 时钟生成方法、装置、芯片及电子设备 |
-
1994
- 1994-06-10 JP JP6129174A patent/JPH07336211A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356801A (ja) * | 2003-05-28 | 2004-12-16 | Mitsubishi Electric Corp | マルチバンド発振器 |
| JP2008098790A (ja) * | 2006-10-10 | 2008-04-24 | Hitachi Ltd | 発振装置および周波数検出装置 |
| CN113806276A (zh) * | 2021-08-31 | 2021-12-17 | 上海美仁半导体有限公司 | 时钟生成方法、装置、芯片及电子设备 |
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