JPH03250814A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH03250814A JPH03250814A JP2045555A JP4555590A JPH03250814A JP H03250814 A JPH03250814 A JP H03250814A JP 2045555 A JP2045555 A JP 2045555A JP 4555590 A JP4555590 A JP 4555590A JP H03250814 A JPH03250814 A JP H03250814A
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- frequency
- direct digital
- synthesizer
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- digital synthesizer
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- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、ディジタルフエーズロッグドループを用いた
周波数シンセサイザに関する。
周波数シンセサイザに関する。
［従来の技術］
従来のこの種の周波数シンセサイザの構成部を第３図に
示す。
示す。
第３図において、基準周波数発生部１より出力される固
定周波数の信号ｆｒは、ディジタル位相比較器２の一方
の入力端子に供給されている。このディジタル位相比較
器２の出力は、ローパスフィルタ３に供給されている。
定周波数の信号ｆｒは、ディジタル位相比較器２の一方
の入力端子に供給されている。このディジタル位相比較
器２の出力は、ローパスフィルタ３に供給されている。
ローパスフィルタ３の出力は、電圧制御発振器４の制御
入力端子に供給される。電圧制御発振器４の出力ｆ ｏ
ｕｔは、周波数シンセサイザの出力として出力端子２０
から外部に出力されると共に、分岐されて可変分周器５
に供給される。可変分周器５は、電圧制御発振器４の出
力ｆ ｏｕｔを分周して、ディジタル位相比較器２の他
方の入力端子に供給する。
入力端子に供給される。電圧制御発振器４の出力ｆ ｏ
ｕｔは、周波数シンセサイザの出力として出力端子２０
から外部に出力されると共に、分岐されて可変分周器５
に供給される。可変分周器５は、電圧制御発振器４の出
力ｆ ｏｕｔを分周して、ディジタル位相比較器２の他
方の入力端子に供給する。
このような回路構成において、ディジタル位相比較器２
は、基準周波数発生部１からの入力信号の周波数および
位相と、電圧制御発振器４の発振周波数および位相とを
比較し、その誤差に比例した平均直流電圧を出力する。
は、基準周波数発生部１からの入力信号の周波数および
位相と、電圧制御発振器４の発振周波数および位相とを
比較し、その誤差に比例した平均直流電圧を出力する。
この誤差電圧はローパスフィルタ３を介して電圧制御発
振器４の制御入力端子に帰還されることでＰ Ｌ Ｌ
（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が形成されて
位相同期状態となる。
振器４の制御入力端子に帰還されることでＰ Ｌ Ｌ
（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が形成されて
位相同期状態となる。
位相同期状態においては、可変分周器５の分周数をＮｖ
、基準周波数発生部１からディジタル位相比較器２への
入力周波数をｆｒ、シンセサイザの出力周波数をｆ ｏ
ｕｔとすると、 ｆ ｏｎｔ＝ ｆ ｒ−Ｎ ｖ ＝（１）とな
る。
、基準周波数発生部１からディジタル位相比較器２への
入力周波数をｆｒ、シンセサイザの出力周波数をｆ ｏ
ｕｔとすると、 ｆ ｏｎｔ＝ ｆ ｒ−Ｎ ｖ ＝（１）とな
る。
このとき、基準周波数ｆｒのチャンネル間隔（チャンネ
ルスペーシング）で、出力信号の周波数を設定できる。
ルスペーシング）で、出力信号の周波数を設定できる。
［発明が解決しようとする課題］
上述した従来の周波数シンセサイザにおいては、所望の
チャンネル間隔が基準周波数ｆｒと等しい。
チャンネル間隔が基準周波数ｆｒと等しい。
従って、チャンネル間隔がシンセサイザの出力周波数に
比べて非常に小さい場合は、可変分周器５の分周数Ｎｖ
を大きくしなければならない。
比べて非常に小さい場合は、可変分周器５の分周数Ｎｖ
を大きくしなければならない。
しかしながら、分周数Ｎｖを大きくすると次のような問
題点が生じる。すなわち、ディジタルＰＬＬの周波数シ
ンセサイザの開ループゲインは、分周数Ｎｖに反比例す
るため、ループゲインが低くなり、周波数の引き込み範
囲が挟まり、その結果としてループ応答速度が低下する
。
題点が生じる。すなわち、ディジタルＰＬＬの周波数シ
ンセサイザの開ループゲインは、分周数Ｎｖに反比例す
るため、ループゲインが低くなり、周波数の引き込み範
囲が挟まり、その結果としてループ応答速度が低下する
。
さらに、ディジタル的に位相を比較する場合、基準周波
数ををｆｒ［Ｈｚ］とすると、１ ／ ｆ ｒ［Ｓコご
とに位相比較を行うため、ｆｒが小さい場合にはサンプ
ルの粗い制御となり、やはり応答速度の低下をもたらす
。従って、従来回路においては、比較的小さいチャンネ
ル間隔で高い周波数を出力する場合に、周波数切換え時
間が長くかかってしまうという欠点がある。
数ををｆｒ［Ｈｚ］とすると、１ ／ ｆ ｒ［Ｓコご
とに位相比較を行うため、ｆｒが小さい場合にはサンプ
ルの粗い制御となり、やはり応答速度の低下をもたらす
。従って、従来回路においては、比較的小さいチャンネ
ル間隔で高い周波数を出力する場合に、周波数切換え時
間が長くかかってしまうという欠点がある。
［課題を解決するための手段］
本発明は、チャンネル間隔が出力周波数に比べて非常に
小さい場合においても、周波数の切替えを非常に短時間
行うことを目的とし、この目的を達成するために、基準
周波数発生部と、ディジタル位相比較器と、ローパスフ
ィルタと、可変分周器と、電圧制御発振器とにより構成
される位相同期をの周波数シンセサイザにおいて、基準
周波数発生部にダイレクトディジタルシンセサイザを用
いるように構成されている。
小さい場合においても、周波数の切替えを非常に短時間
行うことを目的とし、この目的を達成するために、基準
周波数発生部と、ディジタル位相比較器と、ローパスフ
ィルタと、可変分周器と、電圧制御発振器とにより構成
される位相同期をの周波数シンセサイザにおいて、基準
周波数発生部にダイレクトディジタルシンセサイザを用
いるように構成されている。
また、好ましくは、ダイレクトディジタルシンセサイザ
は、クロックごとに位相の累加算を行う累加算器と、位
相情報を振幅情報に変換するサインテーブルを有するサ
インテーブルＲＯＭと、振幅情報をアナログ変換するＤ
／Ａコンバータと、目的とする出力周波数以外の高調波
成分を除去するローパスフィルタとで構成される。
は、クロックごとに位相の累加算を行う累加算器と、位
相情報を振幅情報に変換するサインテーブルを有するサ
インテーブルＲＯＭと、振幅情報をアナログ変換するＤ
／Ａコンバータと、目的とする出力周波数以外の高調波
成分を除去するローパスフィルタとで構成される。
更に、好ましくは、ダイレクトディジタルシンセサイザ
は、ローパスフィルタの出力を矩形波に変える矩形波発
生回路を具備するように構成される。
は、ローパスフィルタの出力を矩形波に変える矩形波発
生回路を具備するように構成される。
［作用］
上記構成の周波数シンセサイザにおいては、基準周波数
発生部に、ダイレクトディジタルシンセサイザを用い、
ダイレクトディジタルシンセサイザの出力周波数を切換
えてシンセサイザの出力周波数の切替えを行うことによ
り、チャンネル間隔が出力周波数に比べて非常に小さい
場合においても、周波数の切替えを非常に短時間行うこ
とができる。
発生部に、ダイレクトディジタルシンセサイザを用い、
ダイレクトディジタルシンセサイザの出力周波数を切換
えてシンセサイザの出力周波数の切替えを行うことによ
り、チャンネル間隔が出力周波数に比べて非常に小さい
場合においても、周波数の切替えを非常に短時間行うこ
とができる。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は、本発明による周波数シンセサイザのブロック
構成図である。
構成図である。
ダイレクトディジタルシンセサイザ１０の出力周波数ｆ
Ｄは、ディジタル位相比較器２に入力される。一方、電
圧制御発振器４の分岐された出力周波数ｆ ｏｕｔの信
号は可変分周器５に入力される。
Ｄは、ディジタル位相比較器２に入力される。一方、電
圧制御発振器４の分岐された出力周波数ｆ ｏｕｔの信
号は可変分周器５に入力される。
今、この可変分周器５の分周数をＮＶＤに固定し、ダイ
レクトディジタルシンセサイザ１０の出力をｆＤとする
と、 位相同期状態では次式が成り立つ。
レクトディジタルシンセサイザ１０の出力をｆＤとする
と、 位相同期状態では次式が成り立つ。
ここで、
ダイレクトディジタルシンセサイザ１０の出力周波数が
△ｆＤ間隔で変る、 すなわち、 ｆ ＤＬ＝ ｆ Ｄｏ＋Δｆ Ｄ ４ ・・・・（３） （１＝０．１．２．・・・・、ｎ） とすると、 そのときの出力信号の周波数ｆ ｏｕｔｊは、（２） 式 （３） 式より ｆ ｏｕｔｌ＝ ＮＶＤ − ｆＤｔ ＝ＮＶＤ （ｆＤｏ＋ΔｆＤυ ＝ＮＶＤ・ ｆＤＯ＋ＮＶＤ ΔｆＤ−Ｊ！− ・・・・（４） ここで、 ＮＶＤ・ ｆ ＤＯ＝ ｆ ｏｎｔｏであり、 また、 ＮＶＤ ・△ｆＤは一定値をとるため ＮｖＤ・△ｆＤ＝△ｆ ｏｕｔ とおくことができ、 これより、 ｆ ｏｎｔ（＝ ｆ ｏｕｔｏ ＋△ｆ ｏｕｔ ４（
１＝０．１．２．・・・ｏｎ） ・・・・（５） △ｆＤ＝△ｆ ｏｕｔｊ ＮＶＤ ＝（６
）となる。従って、チャンネル間隔を△ｆ ｏｕｔにし
たい場合には、ダイレクトディジタルシンセサイザ１０
の出力周波数を△ｆ ｏｕｔｊ Ｎ ＶＤ間隔で変化さ
せればよいことがわかる。
△ｆＤ間隔で変る、 すなわち、 ｆ ＤＬ＝ ｆ Ｄｏ＋Δｆ Ｄ ４ ・・・・（３） （１＝０．１．２．・・・・、ｎ） とすると、 そのときの出力信号の周波数ｆ ｏｕｔｊは、（２） 式 （３） 式より ｆ ｏｕｔｌ＝ ＮＶＤ − ｆＤｔ ＝ＮＶＤ （ｆＤｏ＋ΔｆＤυ ＝ＮＶＤ・ ｆＤＯ＋ＮＶＤ ΔｆＤ−Ｊ！− ・・・・（４） ここで、 ＮＶＤ・ ｆ ＤＯ＝ ｆ ｏｎｔｏであり、 また、 ＮＶＤ ・△ｆＤは一定値をとるため ＮｖＤ・△ｆＤ＝△ｆ ｏｕｔ とおくことができ、 これより、 ｆ ｏｎｔ（＝ ｆ ｏｕｔｏ ＋△ｆ ｏｕｔ ４（
１＝０．１．２．・・・ｏｎ） ・・・・（５） △ｆＤ＝△ｆ ｏｕｔｊ ＮＶＤ ＝（６
）となる。従って、チャンネル間隔を△ｆ ｏｕｔにし
たい場合には、ダイレクトディジタルシンセサイザ１０
の出力周波数を△ｆ ｏｕｔｊ Ｎ ＶＤ間隔で変化さ
せればよいことがわかる。
以上より、ダイレクトディジタルシンセサイザ１０の出
力周波数ｆＤｌを にすれば、（５）式で表わされる所望の周波数の出力信
号が得られる。
力周波数ｆＤｌを にすれば、（５）式で表わされる所望の周波数の出力信
号が得られる。
第２図に一般的なダイレクトディジタルシンセサイザ１
０の構成図を示す。
０の構成図を示す。
第２図において、ダイレクトディジタルシンセサイザ１
０は、クロックごとに位相の累加算を行う累加算器１１
と、位相情報を振幅情報に変換するサインテーブルを有
するサインテーブルＲＯＭＩ２と、振幅情報をアナログ
変換するＤ／Ａコンバータ１３と、目的とする出力周波
数以外の高調波成分を除去するローパスフィルタ１４と
で構成されている。クロッグ信号は、クロック入力端子
１６から累加算器１１、サインテーブルＲＯＭ１２、お
よびＤ／Ａコンバータ１３に供給される。
０は、クロックごとに位相の累加算を行う累加算器１１
と、位相情報を振幅情報に変換するサインテーブルを有
するサインテーブルＲＯＭＩ２と、振幅情報をアナログ
変換するＤ／Ａコンバータ１３と、目的とする出力周波
数以外の高調波成分を除去するローパスフィルタ１４と
で構成されている。クロッグ信号は、クロック入力端子
１６から累加算器１１、サインテーブルＲＯＭ１２、お
よびＤ／Ａコンバータ１３に供給される。
出力を矩形波にしたい場合には、ローパスフィルタ１４
の出力を矩形波発生回路１５に通すことで実現される。
の出力を矩形波発生回路１５に通すことで実現される。
ダイレクトディジタルシンセサイザ１０は、周波数の発
生原理が直接法なので、周波数の切換え時間は一般に数
ｎｓと非常に速く、分解能も位相累加算器のビット数を
増やすことにより容易に向上できる。しかし、デバイス
の制約により、発生できる最高周波数はある程度の制約
を受ける。
生原理が直接法なので、周波数の切換え時間は一般に数
ｎｓと非常に速く、分解能も位相累加算器のビット数を
増やすことにより容易に向上できる。しかし、デバイス
の制約により、発生できる最高周波数はある程度の制約
を受ける。
いま、ダイレクトディジタルシンセサイザ１０の発生す
る周波数ｆＤｔが△ｆ ｏｕｔよりも大きい、すなわち
、 △ｆｏｎｔ＜ｆＤｔ （Ｌ＝０，１，２．・・・、
ｎ） ・−−−（ｓ）とすると、（１）式と（２）式
より、 ＮＶＤ＜ＮＶ ・・・・（９）となる。
る周波数ｆＤｔが△ｆ ｏｕｔよりも大きい、すなわち
、 △ｆｏｎｔ＜ｆＤｔ （Ｌ＝０，１，２．・・・、
ｎ） ・−−−（ｓ）とすると、（１）式と（２）式
より、 ＮＶＤ＜ＮＶ ・・・・（９）となる。
従って、チャンネル間隔が出力周波数に比べて非常に小
さい場合においても分周数は大きくならず、また、チャ
ンネル間隔よりも高い周波数で位相比較ができる。
さい場合においても分周数は大きくならず、また、チャ
ンネル間隔よりも高い周波数で位相比較ができる。
次に、本発明による周波数シンセサイザの数値例を示す
。
。
第１図において、
ｏｕｔを
シンセサイザの出力周波数ｆ
ｆｏｎｔ＝９００＋０．２×１
（ｌ１＝０．１．２．・・・、 １２４）［ＭＨｚ］
とする。
ＮＶＤ＝４
ダイレフ
しては、
このとき、可変分周器５の分周数ＮＶＤを００に固定し
たとすると、 トディジタルシンセサイザ１０の出力と（７）式より ｆ Ｄ＝２．２５ ［ＭＨｚ ］ ＋５００ ［ＭＨｚ
］ Ｘｊ（／＝０．１，２．・・・、１２５） の周波数が供給できればよく、これは容易に実現できる
。
たとすると、 トディジタルシンセサイザ１０の出力と（７）式より ｆ Ｄ＝２．２５ ［ＭＨｚ ］ ＋５００ ［ＭＨｚ
］ Ｘｊ（／＝０．１，２．・・・、１２５） の周波数が供給できればよく、これは容易に実現できる
。
［発明の効果］
以上で説明したように、本発明は、チャンネル間隔が出
力周波数に比べて非常に小さい場合においても、周波数
の切替えを非常に短時間行うことを目的とし、この目的
を達成するために、基準周波数発生部と、ディジタル位
相比較器と、ローパスフィルタと、可変分周器と、電圧
制御発振器とにより構成される位相同期型の周波数シン
セサイザにおいて、基準周波数発生部にダイレクトディ
ジタルシンセサイザを用いるように構成されている。
力周波数に比べて非常に小さい場合においても、周波数
の切替えを非常に短時間行うことを目的とし、この目的
を達成するために、基準周波数発生部と、ディジタル位
相比較器と、ローパスフィルタと、可変分周器と、電圧
制御発振器とにより構成される位相同期型の周波数シン
セサイザにおいて、基準周波数発生部にダイレクトディ
ジタルシンセサイザを用いるように構成されている。
このように基準周波数発生部に、ダイレクトディジタル
シンセサイザを用い、ダイレクトディジタルシンセサイ
ザの出力周波数を切換えてシンセサイザの出力周波数の
切替えを行うことにより、チャンネル間隔が出力周波数
に比べて非常に小さい場合においても、周波数の切替え
を非常に短時間行うことが可能となる。
シンセサイザを用い、ダイレクトディジタルシンセサイ
ザの出力周波数を切換えてシンセサイザの出力周波数の
切替えを行うことにより、チャンネル間隔が出力周波数
に比べて非常に小さい場合においても、周波数の切替え
を非常に短時間行うことが可能となる。
第１図は、本発明による周波数シンセサイザのブロック
構成図、 第２図は、一般的なダイレクトディジタルシンセサイザ
のブロック構成図、 第３図は、従来の周波数シンセサイザのブロック構成図
である。 ０ １ ２ ３ ４ ５ ６ ０ 基準周波数発生部 ディジタル位相比較器 ローパスフィルタ 電圧制御発振器 可変分周器 ダイレクトディジタルシンセサイザ 累加算器 サインテーブルＲＯＭ Ｄ／Ａコンバータ ローパスフィルタ 矩形波発生回路 クロック入力端子 出力端子
構成図、 第２図は、一般的なダイレクトディジタルシンセサイザ
のブロック構成図、 第３図は、従来の周波数シンセサイザのブロック構成図
である。 ０ １ ２ ３ ４ ５ ６ ０ 基準周波数発生部 ディジタル位相比較器 ローパスフィルタ 電圧制御発振器 可変分周器 ダイレクトディジタルシンセサイザ 累加算器 サインテーブルＲＯＭ Ｄ／Ａコンバータ ローパスフィルタ 矩形波発生回路 クロック入力端子 出力端子
Claims (3)
- （１）基準周波数発生部と、ディジタル位相比較器と、
ローパスフィルタと、可変分周器と、電圧制御発振器と
により構成される位相同期型の周波数シンセサイザにお
いて、前記基準周波数発生部にダイレクトディジタルシ
ンセサイザを用いることを特徴とする周波数シンセサイ
ザ。 - （２）前記ダイレクトディジタルシンセサイザは、クロ
ックごとに位相の累加算を行う累加算器と、位相情報を
振幅情報に変換するサインテーブルを有するサインテー
ブルＲＯＭと、振幅情報をアナログ変換するＤ／Ａコン
バータと、目的とする出力周波数以外の高調波成分を除
去するローパスフィルタとで構成されることを特徴とす
る請求項１記載の周波数シンセサイザ。 - （３）前記ダイレクトディジタルシンセサイザは、前記
ローパスフィルタの出力を矩形波に変える矩形波発生回
路を具備することを特徴とする請求項２記載の周波数シ
ンセサイザ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045555A JPH03250814A (ja) | 1990-02-28 | 1990-02-28 | 周波数シンセサイザ |
| CA 2037159 CA2037159C (en) | 1990-02-28 | 1991-02-27 | Phase-locked loop type frequency synthesizer having improved loop response |
| EP19910102959 EP0444650A3 (en) | 1990-02-28 | 1991-02-27 | Phase-locked loop type frequency synthesizer having improved loop response |
| AU71991/91A AU631300B2 (en) | 1990-02-28 | 1991-02-28 | Phase-locked loop type frequency synthesizer having improved loop response |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045555A JPH03250814A (ja) | 1990-02-28 | 1990-02-28 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250814A true JPH03250814A (ja) | 1991-11-08 |
Family
ID=12722608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2045555A Pending JPH03250814A (ja) | 1990-02-28 | 1990-02-28 | 周波数シンセサイザ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0444650A3 (ja) |
| JP (1) | JPH03250814A (ja) |
| AU (1) | AU631300B2 (ja) |
| CA (1) | CA2037159C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057715A (en) * | 1995-09-13 | 2000-05-02 | Fujitsu Limited | Clock signal generating circuit for generating a clock signal having an arbitrary frequency |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484296A (en) * | 1982-07-19 | 1984-11-20 | Rockwell International Corporation | Phase programmable signal generator means |
| US4516084A (en) * | 1983-02-18 | 1985-05-07 | Rca Corporation | Frequency synthesizer using an arithmetic frequency synthesizer and plural phase locked loops |
| US4965533A (en) * | 1989-08-31 | 1990-10-23 | Qualcomm, Inc. | Direct digital synthesizer driven phase lock loop frequency synthesizer |
-
1990
- 1990-02-28 JP JP2045555A patent/JPH03250814A/ja active Pending
-
1991
- 1991-02-27 CA CA 2037159 patent/CA2037159C/en not_active Expired - Fee Related
- 1991-02-27 EP EP19910102959 patent/EP0444650A3/en not_active Withdrawn
- 1991-02-28 AU AU71991/91A patent/AU631300B2/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057715A (en) * | 1995-09-13 | 2000-05-02 | Fujitsu Limited | Clock signal generating circuit for generating a clock signal having an arbitrary frequency |
Also Published As
| Publication number | Publication date |
|---|---|
| AU7199191A (en) | 1991-08-29 |
| CA2037159C (en) | 1996-05-07 |
| CA2037159A1 (en) | 1991-08-29 |
| EP0444650A3 (en) | 1991-11-21 |
| EP0444650A2 (en) | 1991-09-04 |
| AU631300B2 (en) | 1992-11-19 |
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