JPH03228473A - 同期信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は水平および垂直走査系の同期信号、帰線消去
信号等の同期信号を発生する回路に係り、特にデジタル
ＩＣ化に通した同期信号発生回路に関する。

（従来の技術） 第３図は、従来の同期信号発生回路のブロック構成図で
ある。

この同期信号発生回路１００は、水晶発振子１０１を用
いた水晶発振回路１０２で発生させた基準りロック１０
３を水平系カウンタ１０４で水平走査周波数（ｆＨ）が
得られるよう分周するとともに、この水平系カウンタ１
０４のカウント値に基づいて水平走査周波数（ｆＨ）の
２倍の周波数（２ｆＨ）のクロックおよび各種水平系パ
ルス（同期信号、帰線消去信号、バーストフラグパルス
）を発生する水平系パルス生成回路１０５を備えている
。

また、水平走査周波数の２倍の周波数のクロック（２ｆ
Ｈ）を垂直系カウンタ１０６および１／Ｎカウンタ１０
７でさらに分周して、垂直系パルス生成回路８から各種
垂直系パルスを、１７Ｎカウンタからはフレームパルス
をそれぞれ取り出している。

ＮＴＳＣ方式の場合、基準クロック１０３の周波数を副
搬送波周波数の４倍、水平系カウンタの分局数を９１０
、垂直系カウンタの分局数を５２５．１７Ｎカウンタの
分局数を２とすることにより所定の周波数の各種信号を
得ることができる。

このように第３図に示した同期信号発生回路１００は構
成が簡単であるが、分局数がすべて固定されているため
、他のテレビジョン方式や外部同期信号に同期した信号
を発生させることはできない。

そこで、本出願人は電圧制御発振器（以下ＶＣＯと記す
）を設ける構成を提案した。第４図は特開昭６１−５０
４７３号公報で開示された同期信号発生回路のブロック
構成図である。

この同期信号発生回路１１０は、水晶発振回路１１１の
他に、これと同期するＶＣＯ１１２を備えている。水晶
発振回路１１１の出力１１３は、４分周回路１１４で分
周され、副搬送波周波数の信号１１５を発生するととも
に、この信号１１５を１６１分周回路１１６で分周した
信号１１７と、ＶＣＯ１１２ノ出力を１８４分周回路１
１８で分周した信号１１９とを位相比較器１２０で位相
比較を行ないＶＣＯ１１２を制御する位相同期ループ（
以下ＰＬＬと記す）を構成している。このＶＣＯ１１２
の周波数を分局数２６０の水平系カウンタ１２１で分周
し、そのカウント値に基づいて水平系パルス生成回路１
２２により各種水平系パルスを発生させている。

第４図に示す同期信号発生回路１１０は、副搬送波周波
数の整数倍の発振周波数を直接分周して得ることのでき
ない水平周波数を発生することができ、例えばＰＡＬ方
式等にも適用することができる。

′！Ｊ５図は外部同期入力端子を備えた従来の同期信号
発生回路のブロック構成図である。

この同期信号発生回路１３０は、第４図に示した同期信
号発生回路１１０に、同期モード切替スイッチ１３１１
および、外部水平パルス入力端子１３２から印加される
外部水平パルスと水平系パルス生成回路１２２で発生し
た水平パルス１３３どの位相を比較する外部位相比較器
１３４とを設けたものである。　ＶＣｏ　１１Ｂの入力
を外部位相比較器１３４側に切替えることにより、外部
水平パルスと同期をとることができる。

なお、ＰＬＬの構成において、位相比較器１２０゜１３
４　とＶＣＯ１１２の間に設けるローパスフィルタは、
図示を省略している。

（発明が解決しようとする課題） 第３図に示した同期信号発生回路１００を外部信号と同
期できるようにするには、次の２つの構成が考えられる
。

まず、第１の構成は、水晶発振回路１０２をＶＣＯに変
更し、その発振周波数の９１０分周出力と外部水平パル
スを位相比較することによりＰＬＬを構成するものであ
る。この場合、ｖＣＯを水晶発振器で構成するｖｃｘｏ
　（電圧制御水晶発振回路）とすると、位相比較する周
波数が１７９１０であるため周波数の差が大きく、発振
周波数が位相比較器の出力電圧で急激に変化するよう特
性を高利得に設定しなければならず、温度特性や水晶発
振子のバラツキを考慮すると実用的ではない。一方、自
励式ＶＣＯやＬＣ発振回路等の周波数可変範囲の広い発
振器で構成すると、安定した副搬送波周波数が得られな
い。

そこで、第２の構成として、水平系カウンタ１０４を外
部水平パルスでリセットする構成が考えられるが、この
場合、外部水平パルスがＮＴＳＣ方式本来の周期でない
場合やジッターを伴なう場合には、水平系カウンタ１０
４が固定分周の構成であるため正常な動作を行なうこと
はできず、外部水平パルスと同期をとることはできない
。

一方第４図および第５図に示した同期信号発生回路１１
０．１３０は、ＶＣＯ１１２ニよルＰＬＬ回路が必要で
あるため、これをデジタルＬＳＩ化しても外付の部品点
数が多いため組立工数が大となる。また、ＰＬＬ回路の
調整が必要となり、さらに、部品の温度特性を考慮した
設計が必要であって、望ましくない。

この発明はこのような課題を解決するためなされたもの
で、この目的はＰＬＬ回路等のアナログ回路部を設ける
ことなく外部同期入力との同期がとれ、デジタルＬＳＩ
化に適した同期信号発生回路を提供することにある。

（課題を解決するための手段） 前記課題を解決するためこの発明に係る同期信号発生回
路は、所定の周波数のクロックを分周して水平周波数の
クロックを得る水平系分周回路をリセットまたはプリセ
ット機能を備えたカウンタを用いて構成するとともに、
このカウンタの値が予め設定した値になった時にこのカ
ウンタをリセットまたはプリセットしてそのカウント値
を初期値に戻す内部同期モードと、外部同期入力端子に
印加される外部同期信号に基づいて前記カウンタをリセ
ットまたはプリセットしてそのカウント値を初期値に戻
す外部同期モードとを切替える同期モード切替回路を備
え、さらに、外部同期信号に基いて前記カウンタのリセ
ットまたはプリセットを行なう前のカウント値を記憶す
る記憶回路を備え、外部同期モードでは記憶回路に記録
されたカウント値と前記カウンタの初期値との差から求
まる外部同期信号の略２倍の周波数のクロックを発生さ
せて、このクロックを前記垂直系分周回路へ供給するよ
う構成したことを特徴とする。

（作用） 内部同期モードでは、水平系分周回路は固定分周回路と
して動作する。

外部同期モードでは、水平系分周回路を構成するカウン
タは、外部同期信号に基づいてリセットまたはプリセッ
トされるとともにその時のカウンタ値を記憶回路に記憶
する。そして、記憶されたカウンタ値とリセットまたは
プリセットされた初期値との差から外部同期信号の周期
を求め、その周期の２倍の周波数のクロックを発生する
。

（実施例） 以下、この発明の実施例を添付図面に基づいて説明する
。

第１図はこの発明に係る同期信号発生回路のブロック構
成図である。

同期信号発生回路１は、水晶発振子２を用いた水晶発振
回路３で発生した基準クロック４を水平系カウンタ５、
垂直系カウンタ６、およびｌ／Ｎカウンタ７で分周し、
各パルス生成回路８，９゜１０で水平・垂直系の各種パ
ルスを発生するよう構成されている。この同期信号発生
回路１は、内部同期モードと外部同期モードを切替える
ためのモード切替入力端子１１、および、外部同期信号
入力端子１２を備えている。そして、内部同期モードで
は、水平系カウンタ５と第１の水平系パルス生成回路８
とで水平系分周回路を構成している。

水晶発振回路３は、副搬送波周波数の４倍の周波数の基
準クロック４を発生するよう構成されており、この基準
クロック４は分周回路１３で４分周されて副搬送波周波
数信号が出力される。

同期信号発生回路１は、モード切替え入力端子１１にＬ
レベルの信号が印加されている時は、内部同期モードで
動作し、Ｈレベルの時は外部同期モードで動作するよう
構成している。モード切替入力端子１１に印加されたモ
ード切替信号ＭＳは、第１および第２の切替回路１３．
１４の切替制御端子１３ａ、１４ａへ入力されている。

本実施例の水平系カウンタ５は、リセット機能を備えた
１０ビツトの２進カウンタで構成している。水平カウン
タ５のクロック入力端子５ａには基準クロック４を印加
している。水平カウンタ５のカウント出力５ｂは、第１
の水平系パルス生成回路８、第２の水平系パルス生成回
路９および記憶回路１５へ接続している。水平系カウン
タ５のリセ゛ット入力端子５ｃは、第１の切替回路１３
の出力端子１３ｂへ接続しており、内部同期モードでは
第１の水平系パルス生成回路８からカウントアツプ信号
８ａが、外部同期モードでは、後述するパルス整形回路
１６から出力される外部同期パルス信号１６ａが印加さ
れる構成としている。

第１の水平系パルス生成回路８は、水平系カウンタ５の
カウント出力５ｂに基づいて、水平同期信号、水平帰線
消去信号等各種水平系パルス等を発生するためのデコー
ド回路等を備えており、カウント出力５ｂが予め設定し
た値（本実施例では９１０）になった時にカウントアツ
プ信号８ａを出力するとともに、予め設定した値の略１
／２の値となった時および水平系カウンタ５のカウント
値が“Ｏ”になった時等のタイミングで水平走査周波数
の２倍の周波数のクロック２ｆＨを発生するよう構成さ
れている。

波形整形回路１６は、外部同期信号入力端子１２に印加
される外部同期信号ＥＸを基準クロック４に同期したパ
ルス信号に変換するものである。本実施例のパルス整形
回路１６は、２段のＤ型フリップフロップ（以下Ｄ　Ｆ
／Ｆと記す）１６ｂ、１６ｃと３人力アンド回路ｌａｄ
から構成している。各ＤＦ／Ｆ　１６ｂ、１６ｃのクロ
ック入力端子には、基準クロック４を供給しており、外
部同期信号ＥＸを初段ＤＦ／Ｆ１６ｂのＤ入力端子へ、
初段ＤＦ／Ｆ１６ｂのＱ出力を後段Ｄ　Ｆ／Ｆ１６ｃの
Ｄ入力端子へそれぞれ接続するとともに、初段ＤＦ／Ｆ
１６ｂのＱ出力と後段Ｄ　Ｆ／ＦのＮＱ比出力よび基準
クロック４との論理積出力を外部同期パルス信号１６ａ
として出力するよう構成している。そして、この外部同
期信号１６ａを、記憶回路１５のクロック入力端子ＣＫ
へ印加するとともに、外部同期そ−ドでは第１の切替回
路１３を介して水平系カウンタ５のリセット入力端子５
ｃへ印加するよう：構成している。

記憶回路１５は、水平系カウンタ５と同じビット数のラ
ッチ回路で構成しており、この記憶回路１５ｔｔ、クロ
ック入力端子ＣＫに印加される外部同期信号１６ａの立
上りで水平系カウンタ５のカウント出力５ｂをラッチす
るよう構成している。

記憶回路１５の記憶出力は、第２の水平系パルス生成回
路９内の１／２演算回路９ａへ入力され、１／２演算回
路９ａの出力は比較器９ｂの一方の入力端子へ接続され
ている。比較器９ｂの他方の入力端子には、水平系カウ
ンタ５のカウント出力５ｂが入力されている。この比較
器９ｂは、各入力端子から与えられるデータが一致した
時にＨレベルの信号を出力するよう構成されている。

１／２演算回路９ａは、デジタル乗算回路やシフトレジ
スタ等を用いて構成してもよいが、本実施例では記憶回
路１５の出力のうち最下位ビットを除いた他の上位ビッ
トのデータを比較器９ｂへ入力し、比較器９ｂの最上位
ビットはＬレベルに固定する構成としている。

また、第２の水平系パルス生成回路９は、水平系カウン
タ５のカウント出力５ｂが初期値（本実施例では“Ｏ“
）となった時にＨレベルの信号を出力する初期値検出回
路９Ｃを備えている。そして、比較器９ｂおよび初期値
検出回路９Ｃの出力を２人力オア回路９ｄを介して第２
の切替回路１４の端子１４ｂへ出力するよう構成してい
る。

なお、初期値検出回路９Ｃを設けないで、水平カウンタ
５のリセット入力端子５Ｃへ印加する信号をオア回路９
ｄを介して出力する構成としてもよい。また、第２の切
替回路１４の他方の入力端子１４ｃには、第１の水平系
パルス生成回路８で発生したクロック２１Ｈが印加され
ており、内部同期モードではこのクロック２ｆＨが垂直
系カウンタ６へ、外部同期モードでは第２の水平系パル
ス生成回路９の出力信号９ｅが垂直系カウンタ６へ供給
される。

本実施例の垂直系カウンタ６は５２５分周回路構成であ
り、垂直系パルス生成回路１０は垂直系カウンタ６のカ
ウント出力に基づいて垂直同期信号、垂直帰線信号等の
各種垂直系パルスを発生するよう構成されている。さら
に、垂直系カウンタ６の分周出力は１／Ｎカウンタ７へ
人力される。本実施例の１７Ｎカウンタ７は分周数２の
構成であり、この１／Ｎカウンタ７によってフレームパ
ルスを生成する構成としている。

なお、本実施例では水平系カウンタ５にリセット機能付
のカウンタを用いているが、プリセット機能付のカウン
タを用いて、′ｓ１の切替回路１３を介して与えられる
信号に基づいて、カウンタの初期値を設定する構成とし
てもよい。この場合、第２の水平系パルス生成回路９は
、記憶回路１５に記憶したカウント値５ｂと初期値との
略１／２のカウント値の時と、初期値検出の時に出力信
号９ｅを発生するよう構成する。

また、水平系カウンタはアップカウンタ以外のダウンカ
ウンタ等で構成してもよい。

次に本実施例の動作を第２図のタイムチャートを参照に
説明する。

まず、内部動作モードでは、水平系カウンタ５および第
１の水平系パルス生成回路８とで構成された９１０分周
回路で、水晶発振回路３から供給される基準クロック４
を分周して、各種水平系パルスを発生させるとともに、
水平走査周波数の２倍の周波数のクロック２ｆＨが垂直
系カウンタ６へ供給され、垂直系パルス生成回路１０か
ら各種垂直系パルスが、１７Ｎカウンタからフレームパ
ルスが出力される。

外部同期モードでは、外部同期信号入力端子１２に、第
２図（ａ）に示す外部同期信号ＥＸが入力されると、第
２図（ｂ）に示す基準クロック４の立上りに基づいて外
部同期信号ＥＸがパルス整形され、第２゛図（Ｃ）に示
す外部同期パルス信号１６ａがパルス整形回路１６から
出力される。

外部同期パルス信号１６ａの立上りで水平系カウンタ５
のカウント値が記憶回路１５に記憶され、ついで、外部
同期パルス信号１６ａのＨレベルのときに水平系カウン
タ５がリセットされ、水平系カウンタ５のカウント値は
初期値に戻される。そして水平系カウンタ５は再度カウ
ントを開始する。したがって、記憶回路１５には１つ前
の外部同期信号ＥＸで水平系のカウンタ５がリセットさ
れてから、次の外部同期信号ＥＸまでのカウント値が保
持される。このカウント値は外部同期信号ＥＸの周期に
対応する。第２の水平パルス生成回路９は、水平カウン
タ５のカウント出力５ｂが、初期値に戻った時、および
、記憶回路１５で記憶されたカウント値の略１／２とな
った時に出力信号９ｅを出力するので、第２図（ｄ）に
示すように外部同期信号ＥＸに同期し、かつ、外部同期
信号ＥＸの２倍の周波数の信号が得られる。

よって、同期信号発生回路１は、外部同期モードでは外
部同期信号ＥＸに同期した各種水平系パルス、垂直系パ
ルスおよびフレームパルス等を発生することができる。

（発明の効果） 以上説明したように本発明に係る同期信号発生回路は、
リセットまたはプリセット機能を備えたカウントを用い
て、外部同期信号の周期を測定して外部同期信号の２倍
の周波数の信号を発生させる外部同期モードと、固定分
周形の内部同期モードとを切替える構成であるから、外
部同期のためにＰＬＬ回路等のアナログ回路部を設けな
くてよく、デジタルＬＳＩ化を極めて容易に行なうこと
ができる。

【図面の簡単な説明】

第１図は本発明に係る同期信号発生回路のブロック構成
図、第２図は外部同期モードの動作を示すタイムチャー
ト、′ｓ３図は従来の同期信号発生回路のブロック構成
図、第４図は電圧制御発振器を用いた従来の同期信号発
生回路のブロック構成図、第５図は外部同期動作を可能
にした従来の同期信号発生回路のブロック構成図である
。 １・・・同期信号発生回路、３・・・水晶発振回路、４
・・・基準クロック、５・・・水平系カウンタ、６・・
・垂直系カウンタ、７・・・第１の水平系パルス生成回
路、９・・・第２の水平系パルス生成回路、１０・・・
垂直系パルス生成回路、１１・・・モード切替入力端子
、１２・・・外部同期信号入力端子、１５・・・記憶回
路。

Claims (1)

【特許請求の範囲】
1. リセットまたはプリセット機能を備えたカウンタを用い
   た水平系分周回路で、所定の周波数のクロックを分周し
   て水平走査周波数のクロックを得るとともに、この水平
   系分周回路で発生させた水平走査周波数の２倍の周波数
   のクロックを垂直系分周回路へ供給して、垂直走査周波
   数またはその数分の１の周波数のクロックが得られるよ
   う分周をして、水平系パルス、垂直系パルス、フレーム
   パルス等の同期信号を発生する回路において、前記水平
   系分周回路は、前記カウンタの値が予め設定した値にな
   った時に前記カウンタをリセットまたはプリセットとし
   てそのカウント値を初期値に戻す内部同期モードと、外
   部同期信号入力端子に印加される外部同期信号に基づい
   て前記カウンタをリセットまたはプリセットしてそのカ
   ウント値を初期値に戻す外部同期モードとを切替える同
   期モード切替回路を備えるとともに、外部同期信号に基
   いて前記カウンタのリセットまたはプリセットを行なう
   前のカウント値を記憶する記憶回路を備え、外部同期モ
   ードでは前記記憶回路に記憶されたカウント値と前記カ
   ウンタの初期値との差から求まる外部同期信号の略２倍
   の周波数のクロックを発生させて、このクロックを前記
   垂直系分周回路へ供給するよう構成したことを特徴とす
   る同期信号発生回路。