KR0139197B1

KR0139197B1 - 디지탈 위상 고정 루프 회로

Info

Publication number: KR0139197B1
Application number: KR1019910010871A
Authority: KR
Inventors: 한스-유겐데조르; 플라암 페테어; 윈테레어 마르틴
Original assignee: 존케 메르 가르테, 볼프강 자우어; 도이치 아이티티 인더스트리스 게엠 베하
Priority date: 1990-06-30
Filing date: 1991-06-28
Publication date: 1998-06-15
Also published as: EP0464230A1; DE59010510D1; US5181115A; EP0464230B1; KR920001935A; JPH04270570A

Abstract

디지탈 위상고정루프회로(1)는 모듈로 가산기(11,12) 및 동기화 펄스를 주기적으로 발생함으로 결정된 공칭주기로 디지탈 발진기(10)의 주기 T를 조절하고, 디지탈 발진기(10)의 실제위상을 주기 동기화 펄스의 제어 클럭 속도에서 설정위상으로 비교하는 프로세서 장치(100)로 실행되는 주기적으로 오버플로우하는 디지탈 발진기(10)를 구비하고 있다. 본 발명에 따라, 디지탈 발진기(10)가 공칭주기로 고정된 후, 프로세서장치(100)는 정정회로(110)에 공급되는 디지탈 발진기 출력신호에서 유도된 하프라인 주기의 이중-주파수 신호 시퀀스로 위상비교를 행한다.

Description

디지탈 위상고정루프 회로

제1도는 디지탈 위상고정루프 회로의 실시예를 나타내는 도면,

제2a-2e도는 디지탈 위상고정루프회로에서 발생하는 휘도신호 및 신호 시퀀스간의 시간 상관 관계도.

*도면의 주요부분에 대한 부호의 설명

1:디지탈 위상고정루프회로2:동기분리기

10:디지탈 발진기12:가산기

13:클럭 발생기100:프로세서 장치

본 발명은 디지탈 위상고정루프회로에 관한 것으로서, 이 디지탈 위상고정루프회로는 그 입력단에 인가되는 제어워어드에 의해 소정의 클럭 속도를 갖는 클럭 발생기에서 연속적으로 레지스터 위어드의 길이N을 증가시켜 그 자신의 실제 위상을 나타내는 주기가 T인 출력신호를 발생시키며 주기적으로 오버플로우하는 디지탈 발진기와, 상기 디진탈 발진기 출력 신호와 함께 제공되어 디지탈 발진기의 주기T를 주기적으로 발생하는 동기 펄스들에 의해 결정된 공칭주기로 조절하고, 디지탈 발진기의 실제 위상 및 기준위상간의 위상비교를 행하는 프로세서 장치를 구비하는데, 상기 프로세서 장치는 주기적으로 발생하는 동기와 펄스에 의해 결정된 제1제어 클럭속도에서 위상차 신호를 디지탈 발진기의 실제 위상 및 기준 위상으로부터 형성하며, 상기 위상차 신호는 프로세서 장치의 투프필터유닛에서 여과되고, 여과된 위상차 신호는 주파수 워어드에 가산되는데, 그 수값은 디지탈 발진기의 길이가 N인 레지스터 워어드의 함수와 같은 공정 주기 및 클럭발생기의 소정클럭 속도를 나타내며, 주파수 워어드에 의해 레지스터 워어드를 연속적으로 누산하는 동안 상기 디지탈 발진기는 공칭주기에서 오버플로우되며, 상기 제어 워어드는 주파수 워어드로부터 형성되고 위상차 신호는 디지탈 발진기의 입력단에 인가된다. 상기와 같은 디지탈 위상고정루프(DPLL)회로는 공지된 기술이다. 특히 이 회로는 텔레비젼 수상기의 수평편향회로에서 수평주파수를 발생시키는데 사용된다. 이러한 것에 사용하기 위하여, 디지탈 발진기의 주파수나 주기는 각기 공칭주파수나 공칭주기로 조절되어야만 하며, 텔레비젼 화상의 각 라인의 시작위치를 식별하는 라인-주기 동기화 펄스들에 의해 결정된다. 이들 마인 주기 동기화 펄스들은 디지탈 위상고정루프회로 앞에 접속된 동기 분리기에서 합성색 신호중 휘도신호로부터 분리되고, 동기 분리기내의 비교기에서 통과된다. 상기 비교기는 동기화 펄스들의 트레일링 에지상의 디지탈 위상고정루프회로의 프로세서 장치를 트리거 한다. 트리거 순간에서 디지탈 발진기의 레지스터 워어드 내용은 디지탈 발진기의 실제위상차럼 기억된다. 디지탈 발진기의 트렉킹 주기뿐만 아니라 디지탈 발진기의 실제위상 및 기준위상 사이의 비교는 상기에서 설명한 바와같이 수행된다. 그러므로 프로세서 장치는 라인-주기 동기화 펄스들의 타임 시퀀스에 의해 결정된 제어클럭 속도에서 디지탈 발진기의 주기T의 조절을 라인 주기 동기화 펄스의 공칭주기로 실행하고 :

단 한번의 조절은 라인-주기 동기화 펄스(텔레비젼 화상의 라인)로써 실행된다.

라인-주기 동기화 설프들의 타임 시퀀스가 추가로 인터럽트되고, 비-라인 주기 동기화 펄스들은 하프라인, 즉 160°에 의해 라인-주기 동기화 펄스에 대대 시프트 되는 경우 종래의 디지탈 위상고정루프회로는 불안정하게 된다는 단점을 가지고 있다. 이것은 교착된 텔레비젼 화상의 제1피일드 전체 회종라인 및 제2 피일드의 전체 제1라인의 재생동안 기준 전-후 등화펄스에 의해 발생된다. 동일한 방법으로, 동기화 펄스의 하프-라인 치환은 비디오레코더의 모드, 예를 들면 서어치모드에서 발생한다. 상기 비-라인 주기 동기화 펄스들은 디지탈 발진기의 록킹을 수평 주파수로 불안정하게 되므로 종래의 디지탈위상고정루프에 있어서 전체 동기화 펄스들은 후자에 인가되고, 즉 비-라인 주기 동기화 펄스들은 위상조절을 초기화한다. 라인-주기 클럭 신호로 동작하도록 설계된 프로세서 장치는 라인 주기 동기화 펄스들로부터 비-라인 주기 동기화 펄스를 구별하는데 사용할수 없고, 디지탈 발진기를 재조절해야 한다. 이것은 공칭주기가 디지탈 발진기의 록킹 안정성에 영향을 미치므로 디지탈위상고정루프는 각각의 비-라인-주기 동기화 펄스가 위상제를 받은 후 디지탈 발진기를 공치주기로 조절해야만 한다.

비-라인 주기 동기화 펄스들은 텔레비젼 수상기의 수평편향 유닛뿐만 아니라 수평속도에서 일어나는 비디오 신호처리 동작에도 영향을 주기 때문에, 디지탈 발진기의 위상은 이들 동작의 타임 시퀀스를 제어하기 위해 어드레스 위상처럼 사용한다. 상기 어드레스 위상은 이 동작이 텔레비젼 수상기의 각 라인내에 실행되는 순간을 결정하는 특정 비디오-신호처리 동작으로 지정된다. 비디오 신호로 이들 타이밍 마크의 정확한 동기화를 이루기 위해, 라인-주기 동기화 펄스들로 고정되는 디지탈 발진기 위상은 이들 동작을 어드레스와 하는데 사용된다. 그렇지만, 비-라인 주기 동기화 펄스는 선행라인에 대해 180°로 스프트 되는 라인의 그 이후 비디오 신호(휘도신호 및 색도신호)가 된다. 수평주파수 비디오-신호 처리 동작의 정정 어드레스화는 대응하는 어드레스 위상의 정정을 필요로 한다. 즉, 후자는디지탈 발진기의 위상에 대해 180°로 시프트 되어야만 한다.

그러므로, 종래의 위상고정루프에 있어서, 상기와 같은 문제는, 한편으로는 180°로 시프트된 비-라인 주기동기화 펄스들이 디지탈 발진기의 위상에 영향을 미치지 않을때 발생하고, 다른 한편으로는 어드레스를 정정하는 수평-주파수 비디오-신호 처리동작이 비-라인 주기 동기화 펄스의 발생을 필요로 할때 생기며, 상기 디지탈 발진기 위상은 어드레스 위상과 같은 이 위상을 계속해 사용하도록 함으로써 정정되는 어드레스 위상처럼 제공된다.

따라서, 본 발명의 목적은 비-라인 주기 동기와 펄스들의 발생과 대등하게 안정성을 확실케 하기 위해 상기와 같은 방법으로 디지탈 위상고정루프를 개선하는 것이다. 더우기 본 발명에 따른 디지탈 위상고정루프는 디지탈 발진기의 위상을 통해 수평 주파수 비디오-신호-처리 동작의 어드레스화를 바르게 한다.

본 발명은 프로세서 장치가 디지탈 발진기 출력신호에 고정되는 하프라인 주기의 신호 시퀀스를 발생시키고 그것의 주기 TD는 디지탈 발진기 출력신호의 주기T의 절반과 동일하며, 디지탈 발진기가 공칭주기로 고정된후 프로세서 장치는 라인-주기 동기화 펄스들 및 비-라인 주기 동기화 펄스에 의해 결정된 제어클럭 속도에서 하프-라인 주기의 신호 시퀀스로써 실제위상 및 기준위상간의 위상 비교를 행하며, 디지탈 발진기 출력신호는 디지탈 발진기 출력신호로 고정된 어드레스-위상 신호를 발생시키는 정정회로에 인가되며, 동기화 펄스가 비주기로 존재함에 있어서, 어드레스 위상 신호의 어드레스 위상은 디지탈 발진기 출력신호의 위상에 대해 하프라인 주기의 신호 시퀀스의 주기 TD로 시프트 된다.

본 발명에 따른 디지탈위상고정루프의 한 장점은 주기동기화펄스의 타임 시퀀스가(라인-) 주기 동기화 펄스에 대해 하프 주기T로 시프트된 비-(라인-)주기 동기화 펄스들에 의해 인터럽트 된다 할지라도 바르게 동작한다는 것이다. 위상 비교는 제2클럭 속도에서 행해질 뿐만 아니라 비-주기 동기화 펄스가 디지탈위상 고정루프의 동작에 장해를 주지 않는다. 또한 본 발명에 따른 측정은 비-주기 동기화 펄스들을 위상제어 처리내에 활성적으로 포함되도록 하며, 본 발명에 따른 디지탈위상고정루프에 응답하는 고속천이가 이루어진다. 본 발명에 따라, 2개의 위상비교가 공칭주기(즉, 라인)에 의해 행해진다. 디지탈위상-고정루프는 전체 360°의 범위에 걸쳐 기준위상 및 실제위상 사이의 선형관계로 특징지어지기 때문에 이들 2개의 위상간의 차는 제어클럭 속도에 의해 결정된 전체 주기 상에서 선형적으로 계산된다. 더우기, 임의의 공칭 주파수 근체에서 디지탈 발진기를 조절하기 위해 본 발명의 위상고정루프를 사용할수 있다. 디지탈위상고정루프의 정정되로로써, 디지탈 발진기의 위상에 고정된 어드레스위상 신호는 특히 바람직한 방식에서 발생될 수 있고, 비-주기 동기화 펄스가 있는 경우 시프트된 비디오 신호에 적용된다. 이것은 기초가 되는 비디오 신호와 동기되어 수평-주파수 비디오 신호처리 동작을 유지한다. 그러므로 본 발명에 따라 발생된 어드레스위상 신호는 위상위치, 즉 텔레비젼 각 라인내의 어느 한순간에서 실행되는 광범위한 비디오-신호처리 동작을 허용한다. 또한 이것은 특징제어, 즉 저속-동작 및 고속-동작 재생, 정지화상, 또는 런백 동안의 재싱과 같은 기능을 실행하기 위해 비디오 레코더에서 수평-동기화 펄스 처리를 행한다. 이하, 도면을 참조하여 본 발명에 대해 상세히 설명하겠다.

제1도에 나타낸 디지탈위상고정루프(1)는 동기분리기(2) 앞에 놓인 디지탈 발진기(10) 및 프로세서 장치(100)를 구성하며, 합성화산신호 BAS(제2b 도 참조)내에 포함된 동기화 펄스들을 분리시켜 조절하기 위해 제공된다. 제1도에 상세하게 나타내진 않았지만 공지된 동기 분리기(2)는 합성화상신호 BAS로 제공되며, 약 2MHZ로 제한된다. 동기분리기(2)에 있어서, MTA저대역필터(MTA=Moving Time Average)는 상기 신호를 잡음으로부터 제외시키며, 비교기는 동기화 펄스 S1-S6의 트레일링 에지상의 플립-플롭을 트리거한다. 플립플롭의 출력은 디지탈 위상고정루프(1)의 프로세서장치(100)의 제1입력단(100')에 인가된다.

또한 동기 분리기는 합성화상신호 BAS의 동기화 최소값을 기억하는 측정-최소메모리를 포함하고 있다. 합성화상신호BAS의 백포치(Back porch)는 키회로로 측정된다. 동기분리기(2) 내의 마이크로 프로세서는 동기분리레벨 및 가변용 자동블렉-레벨 제어를 이들 2개의 값으로 계산한다. 더우기, 클럭주기(=스큐 데이타)의 정확비를 갖는 위상값은 적절한 기술(예로, 선형보간기술이나 오버샘플링 기술)에 의해 분리순간의 근체에서 계산된다. 마이크로 프로세서의 출력은 프로세서장치(100)의 제2입력단(100'')에 공급된다.

합성화상신호 BAS로부터 동기화 펄스 S1-S6의 분리에 따라, 플립플롭 및 마이크로 프로세서의 출력신호로 조건화되고, 스플리트되며, 동기분리기(2)의 2개의 출력신호들은 프로세서장치(100)에 인가되며, 다른 시간 분해능을 갖는다.

플립플롭의 출력은 입력단(100')에 인가되며, 동기분리기(2)및 디지탈위상고정루프(1)를 제어하는 클럭발생기의 1클럭주기의 타임정확도를 갖는다. 따라서, 이 신호는 위상조절을 트리거하고 디지탈 발진기의 조악제어(coarse contre)를 하기 위해 제공된다. 위도신호 BAS의 동기화 펄스의 에지로부터 동기분리기(2)의 마이크로 프로세서에서 계산된 디지탈 출력신호는 클럭주기(스큐데이타)의 정확비를갖는 위상정보를 포함하여 DPLL을 제어하는데 사용된다. 기술적으로 숙련된 자들에게는 통상어인 동기화 펄스에 대해 언급할 필요가 없으며, 동기 분리기(2)의 두 출력신호를 나타낸다.

제1도의 실시예에 있어서, 디지탈 위상고정루프(1)의 디지탈발진기(DCO)(Ð)(10)는 주기적으로 오버프로우하는 누산기(모듈로 가산기)(10)처림 설계된다. 상기와 같은 산술 유닛은 누산기레지스터(11) 및 가산기(12)를 구성하고 있다. 누산기 레지스터(11)는 길이 N인 2진 레지스터 워어드를 기억하며 그 현재의 값은 2진 2-보수 또는 10진수의 사인크기표시로 간주되며: 레지스터 워어드의 최좌측비트(MSB)인 비트 N은 사인을 나타내는데 사용되고, 나머지 비트인 N-1, N-2, ···, 1은 누산기 레지스터(11)에서 2진 형태로 포함된 십진수의 크기를 나타내는데 사용된다. 가산기(12)는 누산기(10)의 입력단(10')에 인가되는 제어 워어드에 의해 클러발생기(13)의 클럭속도에서 차례로 누산기 레지스터(11)의 레지스터 워어드를 누산한다. 연속적으로 가산을 행하는 동안, 가산기(12)에서의 캐리는 고려하지 않는다. 누산기 레지스터(11)에서 연속적인 제어된 클럭누산에 대한 결과로서, 레지스터 워어드의 이진값의 최대범위를 초과한 경우 후자는 제로값에다 오버플로우된 (로우-오디-디지트)값을 더한 것으로 간주한다. 따라서, 디지탈 발진기(10)의 출력(10'')은 제2a도의 라인4로 나타낸 데이타 신호로써 디지탈 발진기 출력신호(DCO출력신호)를 제공하고, 톱니파형을 갖는 DCO출력신호를 나타낸다. 입력단(10')에 인가된 제어워어드 st에 의해 누산기 레지스터 워어드의 연속 누산은, 디지탈 발진기 제1하프주기 T 동안 DCO출력신호의 값을 제로로부터 10진값 범위의 플러스 최대값까지 차례로 증가시키고,E디지탈 발진기의 제2하프 주기의 제1클럭주기동안 십진플러스 최대값으로부터 십진 마이너스 최대값의 범위까지 점프하며, 디지탈 발진기의 제2하프주기T의 추가 클럭 주기동안 차례로 초기값을 어프로치하게 한다. 디지탈 발진기(10)의 이 톱니형 DOC 출력신호는 누산기 레지스터(11)의 레지스터 워어드의 각값에 할당된 하난의 위상값으로, 디지탈 발진기의 위상응답을 나타낸다. 주기적으로 오버플로우 하는 누산기처럼 디지탈 발진기(10)의 실행을 통해, DCO 출력신호의 진폭 및 디지탈-발진기 위상간의 선형관계는 360°의 각범위에서 이루어진다.

DCO출력신호는 이하에서 설명될 기능유닛을 포함하는 프로세서장치(100)의 제3입력단(100' )에 인가된다. 바람직하게, 독립적기능 유닛에서 실행되어지는 프로세싱 동작은 프로그램 제어된 마이크로컴퓨터에 의해 실행된다. 그러므로, 기능유닛은 대응하는 컴퓨터프로그램의 플로우챠트에서 각각의 스텝을 나타낸다. 또한 이것은 집적회로의 하드웨어조직이나 분리형 소자로써 이들 기능유닛을 실행할수 있다.

프로세서장치(100)의 제어유닛(20)은 디지탈 발진기의 주기T 조절을 2개의 라인-주기 동기화 펄스 S1 및 S2사이의 경과시간에 의해 결정되는 공칭주기로 제어한다. 상기 위상조절은 동기화펄스 S1에 의해 초기화되고, 동기 분리기(2)에 의해 합성화상신호 BAS로부터 분리되어 프로세서장치(100)의 제1입력단(100')을 거쳐 제어유닛(20)에 인가된다. 동기화펄스 S1은 제어유닛(20)을 트리거 한후 DCO출력신호의 순치값을 기억한다. 이값은 트리거링 순간에서 디지탈 발진기(100)의 실제위상을 나타낸다. DCO 출력신호의 이 실제위상의 위상비교기 유닛(30)으로 통과되고, 이 순간에 대해 디지탈 발진기(10)의 기주누이상을 나타내는 위상워어드 p와 비교된다. 위상비교기 유닛(30)은 실제위상 및 기준위상 사이의 차이를 제1가산기 유닛(40)에 인가되는 위상차 신호로부터 누산한다. 또한 가산기 유닛(40)은 동기 분리기(2)내의 마이크로프로세서로부터 출력신호롤 제공된다. 1클럭 주기의 타임정확도를 갖는 위상차 신호는 제1가산기 유닛(40)에서 동기 분리기(2)로부터 출력신호에 가산되고, 클럭주기의 정확비를 갖는다. 따라서, 그 결과의 위상차 신호는 클럭주기의 정확비를 갖는 디지탈 발진기(10)의 위상편차 시간분해능을 이룬다.

그러므로 위상차 신호는 루프필터유닛(50)에 인기되어 수정된다. 이 루프필터유닛(50)의 함수는 공지된 방식으로 위상고정루프의 동적특성에 영향을 미친다. 여과된 위상차 신호는 인가되는 주파수 워어드 f에 대해 제2가신기 유닛(60)에 공급된다. 이 주파수 워어드 f의 값은 주파수 워어드 f에 의해 누산기 레지스터(11)의 레지스터 워어드의 클럭제어된 연속누산동안 클럭 발생기(13)의 클럭속도 및 누산에 레지스터(11)의 길이 N인 제리스터 워어드에 따라 결정되고, 디지탈 발진기(10)는 공칭주기에서 어버플로우 한다.

제2 가산기 유닛(60)은 주파수 워으드 f및 여과된 위상차 신호를 가산함으로써 디지탈 발진기(10)의 제어워어드st를 형성한다. 그위 프로세서장치(100)내에 형셩된 현행 제어워어드 st는 디지탈 발진기(10)의 입력단(10')에 인가된다. 후자에 있어서, 누산기 레지스터(11)의 레지스터 워어드는 라인 z1(제2b도 참조)에 의해 결정된 시간 동안 현행 제어 워어드에 의해 클럭 발생기(13)의 클럭 속도에서 연속적으로 증가됨으로써, 동기화 펄스 S1-S6에 의해 결정된 공칭주파수 또는 공칭 주기에 대해 디지탈 발진기(10)의 주파수 또는 주기 T의 근사치가 얻어진다.

기준위상에 대한 디지탈 발진기(10)의 실제위상의 그 다음 조절은 디지탈 위상고정루프(10)가 동기화 펄스 S2에 의해 트리거 될때까지 발생하지 않고, 라인 Z2의 시작부에서 발생한다. 이 다음의 위상조절은 상기에서 설명한 바와 같이 실행된다. 이와 유사하게, 다른 위상조절은 라인 Z3의 사작부에서 라인-주기 동기화 펄스 S3의 발생기 실행된다. 따라서 디지탈위상고정루프(1)는 라인-주기 동기화 펄스 S1, S2 및 S3에 의해 결정된 제1제어클럭 속도에서 위상조절을 실행한다. 디지탈 발진기(10)의 주기 T로 귀결되는 상기와 같은 위상조절은 제1 제어클럭의 수사이클 후 이미 공칭 주파수로 록킹한다.

제2b도에 나타낸 바와 같이, 라인-주기 동기화 펄스S3는 180°즉, 하프라인에 의해 시프트되는 비-라인 주기 동기화 펄스 S4에 뒤따른다. 종래의 디지탈 위상고정루프에 있어서, 이 비-라인 주기 동기화 펄스 S4는 공칭주기에 대해 디지탈 발진기(10)의 록킹과 간섭을 일으키므로, 위상 조절은 디지탈위상 고정 루프에 인가되는 전체 동기화 펄스들, 즉 비-라인 주기 동기화 펄스에 의해 이것들이 초기화 된다.

그러므로, 본 발명에 따른 디지탈위상고정루프(1)가 공칭주기로 고정되어진 후, 기준위상에 대한 실제위상의 조절은 위상-제어-처리내에 포함되는 비-선형 주기 동기화 펄스 S4를 허용하는제2제어클럭 속도에서 실행되고 공칭주기에 대한 디지탈 발진기(10)의 록킹이 방해를 받지 않는다. 본 발명의 개요에 따라 프로세서 장치(100)는 하프라인 주기의 신호 시퀀스를 DCO 출력신호로 유도하고 그 주기 TD는 DCO출력신호의 주T의 정확히 절반인다. 따라서 하프라인의 이 신호 시퀀스는 위상차를 결정하는데 사용된다. 그러므로, 디지탈위상고정루프(1)가 라인-주기 동기화 펄스 S1-S3의 타임 시퀀스에 의해 결정된 공칭주기로 고정되어진 후, 라인 주기 동기화 펄스 S1-S3 및 비-라인 주기 동기화 펄스 S4에 의해 결정된 제2제어클럭 속도에서 변화가 발생한다. 바람직하게, 위상 워어드 p에 의해 결정된 기준위상으로, 트리거링 순간에서, 즉 동기화 펄스들 S1-S3 또는 S4중의 하나가 발생할때 디지탈 발진기의 위상편차를 결정하귀 위해, 즉 위상차 신호를 계산하기 위해 하프라인 주기의 신호 시퀀스를 사용한다. 상기 위상조절은 제2제어클럭 속도에서 실행될 뿐만 아나라 라인-주기 동기화 펄스 S1-S3에 대해 비-라인 주기 동기화 펄스 S4의 하프라인 변위가 디지탈위상고정루프(1)의 동작으로 불안정하게 되지 않도록 한다. 이 동작모드에 있어서, 비-라인 주기 동기화 펄스 S4는 디지탈 발진기(10)의 위상측정회로로 검출된다. 디지탈위상고정루프(1)의

또 다른 장점은 위상조절이 라인당 2번 발생할수 있다는 것이다. 이 방법에 있어서, 디지탈위상고정루프(1)의 특정고속 과동 응답이 이루어진다. 실제위상 및 기준위상간의 차이는 전체라인(360°에 대응하는)이라기 보다 하프라인(180°에 대응하는)으로 간주되어, 디지탈위상고정루프(1)(=DPLL)로써 선형값(제2a도, 라인8 참조)처럼 측정되고, 위상측정은 두번 위상주파수에서 실행된다. 디지탈 발진기(10)의 위상편차는 하프라인 주기로 수치가 구해짐으로 디지탈 위상고정루프(1)의 동작은 2개의 다른 위상 (0° 및 180°)에서 안정하게 된다.

제어유닛(20)은 DCO출력신호의 최상위비트(=MSB)N를 무시함으로써 디지탈 발진기(10)의 DCO 출력신호로부터 하프라인 주기의 신호 시퀀스를 발생시키며, DCO 출력신호를 사인처럼 제공한다. DCO출력신호의 나머지 비트들 N-1, N-2, ···, 1은 하프라인 주기의 신호 시퀀스를 형성한다. 이 신호시퀀스의 N-1개의 비트들은 십진수의 사인크기 표시로서, 이것으로부터 제2a도내에 라인8에서 나타낸 하프라인 주기의 신호시퀀스의 톱니파형에 뒤따른다. 중요한 것은 이 방법에 의해 하프라인 주기의 신호시퀀스를 발생시킨다는 것이고, 이 신호시퀀스는 DCO출력신호로 고정된다.

DCO출력신호의 비트 N은 DPLL 출력신호로서 디지탈위상고정루프(1)의 출력단에 전송된다. DPLL출력신호 파형은 제2a도의 라인5에 예시되어 있다. 이 경우에 있어서 DPLL 출력신호는 라인-주파수 방형파 신호의 파형을 갖는 것처럼 보일수 있으며, 또한 전술한 신호가 DCO 출력신호의 비트 N에 의해서만 표시되는 것보다 더 높은 정확도를 갖는 DPLL 출력신호를 발생시킬수 있다. 이 경우에 있어서, DCO 출력신호의 비트 N뿐만 아니라 소정 정확도에 좌우되는 비트 N-1도 디지탈위상고정루프(1)의 출력단(1')로 전송된다.

합성컬러 신호 FBAS의 파형과 동기화되는 어드레스-위상 신호를 발생시키기 위해, DCO 출력신호는 정정회로(110)로 공급된다. 라인-주기 동기화 펄스들 S1-S3 및 S5, S6은 비-선형-주기 동기화 펄스 S4에 의해 라인을 절반으로 인터럽트되거나 시프트된다 하더라도 이 정정회로(110)는 수평-주파수 비디오-신호프러세싱 동작을 제어하는데 사용될수 있는 어드레스위상 신호를 DCO 출력신호로 유도한다.

상기에서 언급한 바와같은 공지된 수평-주파수 동작은, 예로 동기화 펄스 정상 DC 전압의 측정, 후방-포치 DC 레벨의 측정, 컬러 비스트용 회로를 게이팅, 비디오 신호용 회로를 게이팅, 동기화 펄스용 회로를 게이통하는 등과 같은 수평 주파수 합성 컬러 신호의 프로세싱 동안 실행된다. 각각의 이들 동작은적절한 키잉신호 Ki(=1비트 제어신호)에 의해 콜잎되거나 초기화되고, 이 신호 Ki는 한정된 순간 ti 또는 타임 윈도우 W1, W2 ···로 할당되고, 이것의 발생이나 시작 및 종료부는 타이밍 마크 t1, t2, t3, ···에 의해 표시되고, 상기의 후자는 각 라인의 위상에 고정된다. 이 로킹은 디지탈 발진기(10)에 의해 이루어지고, 그것의 N-비트 출력신호는 라인의 각 타이밍 마크 의 2진 표시로 대응수값에 의해 정의될수 있다. 그러므로 수값 N1은 타이밍마크 t1에 대응하고 수값 N2에 대응한다.

제2d도 및 제2e도에 있어서, 키잉신호 Ki의 발생은 3개의 중첩타임 윈도우 W1, W2 및 W3의 타임위치를 각각 나타낸다. 제5라인은 키잉신호 K4의 타임위치를 나타낸다. 경사라인(6)은 제2c도를 보면 알수 있듯이 라인주기 DCO 출력신호를 나타내는 키잉신호 K4밑에 나타냈다.

제2d도에서 파선으로 나타낸 각 시간표시 t1내지 t7은 대응하는 고정수값 N1 내지 N7이다. 이들 수값은 제2e도에서 나타낸것 같은 ROM의 형태인 어드레스가능 메모리(제1도를 보라)의 어드레스가능 셀 내에 연속적으로 기억된다.

수값Ni에 대하여, 가 메모리 셀은 키잉신호 KI 내지 K4의 가가 가변 엔트리들을 포함하고 있다. 프로그램된 수값 Ni는 키잉신호 KI내지 K4의 조합이 변화되는 그 다음 어드레스 워어드 NA를 나타낸다. 비교기(180)에서 그 다음 독출어드레스 워어드 NA와 디지탈 DCO 출력신호(6)의 A개 최상위 비트들을 비교함으로써, 시프트 클럭g는 사이클럭 시프트 레지스터(190)용으로 발생되고 그것의 순환수 1은 제1도에서 나타낸 바와같이 메모리(200)의 연속 어드레스에 대한 포인터로써 제공한다. 독출 키잉엔트리 K1 내지 K3 및 메로리(210, 211 및 212)에 의해, 3개의 타임윈도우(W1, W2 및 W3)가 형성된다. 키잉신호 K4는 제어신호로써 직접 제공한다. 키잉신호 K1 내지 K4만 단일 샘플링 주기 시간을 가지기 때문에 3개의 타임 윈도우 신호를 형성하기 위해 3개의 메모리가 필요하다. 비교기(180)에는 정정회로(110)에서 디지탈발진기(10)의 DCO 출력신호로부터 유도된 어드레스 위상 신호로 제공된다. 제2a도(라인4)의 DCO 출력신호 및 제2c도 (라인6)의 어드레스 위상 신호간의 비교로 나타나는 바와같이, 어드레스 위상 신호 라인 Z1 및 Z2에 의해 결정된 주기 동안의 DCO 출력신호와 일치한다. DCO 출력신호 및 어드레스 위상 신호의 위상값이 동일함으로, 비디오 신호 프로세싱 및 합성화상신호 BAS의 파형간의 동기화가 안정된다.

비-라인 주기 동기화 펄스 S4의 발생시, 어드레스-위상 신호의 어드레스 위상은 수평-주파수 비디오-신호-프로세싱 동작 및 합성화상 신호 BAS간의 동기화를 안정시키기 위해 정정되어야만 한다. 제2c도에 나타난 바와 같이, 정정회로(110)는 180°, 즉 하프라인 주기의 신호 시퀀스의 한 주기 td에 의해 어드레스 위상 신호의 어드레스 위상을 시프트 해야만 한다.

이 정정을 실행할수 있기 위해, 정정회로(110)는 2개의 xor 게이트(150 및 160)를 포함하고 있다. 제1XOR 게이트(150)의 제1입력단(151)은 DCO 출력신호의 최상위 비트N로 공급된다. 제1XOR게이트(150)의 제2입력단(152)는 DCO출력신호의 그다음 최하위 비트 N-1로 공급된다. 제1XOR 게이트(150)의 출력단(153)은 제2XOR 게이트(160)의 제1입력단(161)에 결합된다. 제2XOR 게이트(160)의 제2입력단(162)은 디지탈 DCO출력신호의 최상위 비트N으로 공급된다.

정정회로(110)의 동작은 다음과 같다. 제2a도에 나타낸 바와같이 비-라인 주기 동기화 펄스 S4의 발생시, DCO출력신호 및 하프라인 주기의 신호 시퀀스는다른 위상값들을 가진다. 하프라인 주기의 신호 시퀀스가 DCO출력신호로 고정되기 때문에, 이차는 항시 180°이다. 이것은 비-라인 주기 동기화 펄스 S4의 발생시 DCO 출력신호의 비트 N및 비트N-1이 다르다는 것을 뜻하므로, 하프라인 주기의 신호 시퀀스는 비트들 N, N-1, ···, 1에 의해 결정된 DCO출력 신호의 비트들 N-1, N-2, ···, 1에 의해 결정된다. 그러나, 이 경우에 다른 이진 신호들이 제1XOR게이트(150)의 2개의 입력단에 인가된다. 결과적으로, 제1XOR 게이트(150)의 출력(153)은 논리값 1이다. 제2XOR 게이트(160)에 있어서, 다른 신호가 입력단(161 및 162)에 인가되기 때문에 제2출력단(162)에 인가되는 DCO 출력신호의 비트 N의 반전이 일어난다. 상기 신호는 DCO 출력신호의 비트N이 있는 출력단(163)에 나타난다. 따라서, 어드레스 위상신호는 DCO출력신호의 비트들 N-1, N-2,···, N-A 및 최상위 비트 및 최상위 비트에 대해 제2XOR게이트(160)으로부터 출력신호를 구성한다. DCO출력신호의 비트 N의 반전은 180°로 어드레스 위상 신호의 어드레스 위상의 시프트를 일으킨다.

정정회로(110)는 DCO 출력신호의 비트 N및 비트 N-1의 다른값에 의해 비-라인 주기 동기화 펄스 S4를 검출한 후 비트 N을 반전시켜 어드레스 위상 신호의 정정을 실행하는 단순한 방법으로 구성할수 있다. 이들 수단은 수평-주파수 비디오 신호-처리 동작을 제어하는 어드레스 위상 신호 및 휘도 신호 BAS간의 동기화가 항상 언정된다는 장점을 가지므로, 어드레스 위상 신호는 DCO 출력신호로 사전에 정의된 명확한 방식으로 관련지어지며, 바꾸어 말하면 합성화상신호 BAS로 동기화 된다는 것이다.

Claims

그 입력단(10')에 인가되는 제어워어드(st)에 의해 소정의 클럭속도를 갖는 클럭 발생기(13)에서 연속적으로 레지스터 워어드의 길이 N을 증가시켜 그 실제위상을 나타내는 주기 T인 출력신호를 발생시키는 주기적으로 오버플로우하는 디지탈 발진기(10)와, 상기 디지탈발진기의 출력신호와 함께 제공되어 디지탈 발진기(10)의 주기 T를 주기적으로 발생하는 동기화 펄스들(S1-S3, S5, S6)에 의해 결정된 공칭주기로 조절하고, 디지탈 발진기(10)의 실제위상 및 기준위상간의 위상비교를 행하는 프로세서장치(100)를 구비하는데, 상기 프로세서장치(100)는 주기적으로 발생하는 동기화 펄스들(S1-S3, S5, S6)에 의해 결정된 제1제어클럭 속도에서 위상차 신호를 디지탈 발진기(10)의 실제위상 및 기준위상에서 형성하며, 상기 위상차 신호는 프로세서 장치(100)에서 여과되고, 여과된 위상차 신호는 주파수 워어드(f)에 가산되는데, 그 수값은 디지탈 발진기(10)의 레지스터 워어드의 길이 N의 함수와 같은 공칭주기 및 클럭 발생기 (13)의 소정클럭 속도를 나타내며, 주파수 워어드(f)에 의해 레지스터 워어드를 연속적으로 누산하는 동안 디지탈 발진기(10)는 공칭주기에서 오버플로우 되며, 상기 제어 워어드(st)는 주파수 워어드(f)에서 형성되고 위상차 신호가 디지탈 발진기(10)의 입력단(10')에 인가되는 디지탈위상고정루프회로에 있어서, 상기 프로세서장치(100)는 디지탈 발진기 출력신호의 주기 T의 1/2/과 동일한 디지탈 발진기 출력 신호의 주기TD에 고정되며, 디지탈 발진기(1)가 공칭주기로 고정된 후, 상기 프로세서 장치는 라인-주기 동기화 펄스(S1, ···, S5, S6) 및 비-라인 주기 동기화 펄스(S4)에 의해 결정된 제2 클럭 속도에서 하프라인 주기의 신호시퀀스로써 실제 위상 및 기준위상간의 위상비교를 행하고, 상기 디지탈 발진기 출력신호는 이 신호에 고정된 어드레스 위상 신호를 발생시키는 정정회로(110)에 인기되며, 비-라인 주기 동기화 펄스가 존재하는 경우에, 어드레스 위상 신호의 어드레스 위상이 디지탈 발진기 출력신호의 위상에 대해 하프라인 주기인 신호시퀀스의 주기 TD에 의해 시프트 되는 것을 특징으로 하는 디지탈 위상고정루프회로.
제1항에 있어서, 상기 디지탈 발진기는 누산기 레지스터(11) 및 가산기(12)를 포함하는 모듈로 가산기(10)로써 설계되고, 상기 누산기 레지스터(11)는 레지스터 워어드를 기억하는 것을 특징으로 하는 디지탈위상고정루프회로.
제1항에 있어서, 프로세서장치(100)는 그 제1입력단(100')에 인가되는 동기화 펄스(S1-S6)에 의해 트리거 된후 디지탈 발진기(10)의 실제위상과 같은 디지탈 발진기출력신호의 순치값을 기억하는 제어유닛(20)을 포함하며, 상기 실제 위상은 트리거 순간에서 디지탈 발진기(10)의 기준위상을 나타내는 실제위상 및 위상워어드(P)로부터 위상차 신호를 형성하는 위상비교기유닛(30)에 인가되는 것을 특징으로 하는 디지탈위상고정루프회로.
제3항에 있어서, 프로세서장치(100)는 위상비교기유닛(30)에서 형성된 위상차 신호를 디지탈 위상-고정루프회로(1를 제어하는 프로세서장치(100)의 제2입력단(100)에 인가되는 신호와 가산하는 디지탈 위상-고정 루프회로(1)를 제어하는 제1가산기 유닛(40)을 포함하는 것을 특징으로 하는 디지탈위상고정루프회로.
제4항에 있어서, 상기 위상차 신호는, 루프 필터 유닛(50)에서 여과된 후, 제2가산기 유닛(60)에 인가되는데 상기 디지탈 발진기(10)의 제어 워어드(st)는 여과된 위상차 신호 및 주파수 워어드(f) 가산하여 형성되는 것을 특징으로 하는 디지탈 위상고정루프회로.
제1항에 있어서, 프로세서장차(100)의 독립기능유닛(30, 40, 50, 60)에서 디지탈발진기 출력 신호로 실행되는 프로세싱 동작이 프로그램 제어된 마이크로컴퓨터에 의해 실행되는 것을 특징으로 하는 디지탈 위상고정루프회로.
제6항에 있어서, 프로세서 장치(100)의 기능유닛들(30,40,50,60)이 직접회로의 하드웨어로직으로 실행되는 것을 특징으로 하는 디지탈위상고정루프회로.
제6항에 있어서, 프로세서장치(100)의 기능유닛들(30,40,50,60)이 분리형 소자처럼 실행되는 것을 특징으로 하는디지탈위상고정루프회로.
제1항에 있어서, 정정회로(110)는 제1XOR게이트(150)를 포함하는데 이제1XOR게이트(150)의 제1입력단(151)은 디지탈발진기 출력신호의 최상위 비트 N으로 제공되고, 그 제 2입력단(152)은 디지탈발진기 출력신호의 그 다음 최하위 비트 N-1로 제공되며, 제1XOR게이트(150)의 출력단(153)은 제제2XOR게이트(160)의 제1입력단(161)에 결합되며, 제2XOR게이트(160)의 제2입력단(162)은 디지탈발진기 출력신호의 최상위 비트 N으로 제공되는 것을 특징으로 하는 디지탈위상고정루프회로.
제1항에 있어서, 정정회로(110)에서 형성된 어드레스-위상출력신호는 기억된 어드레스 워어드 NA를 갖는 어드레스 위상 신호의 현재 어드레스 위상을 메모리(200)의 어드레스와 비교하는 비교기(180)에 공급되고, 비교기(180)는 사이클릭 시프트 레지스터(190)를 구동하는데 그 시프트 클럭(g)는 어드레스-위상 신호의 현재 어드레스 위상이 메모리(200)내에 기억된 어드레스 워어드 NA와 일치할때 발생되는 것을 특징으로 하는 디지탈위상 고정루프회로.
제1항에 있어서, 플레이백 동작 동안 특정 제어를 행하기 위해 텔레비젼 수상기의 수평편향회로 및 비디오 레코더의 수평 동기 회로로 사용되는 것을 특징으로 하는 디지탈 위상고정루프회로.