JPH02271794A - クロック信号再発生回路網 - Google Patents
クロック信号再発生回路網Info
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- JPH02271794A JPH02271794A JP1327493A JP32749389A JPH02271794A JP H02271794 A JPH02271794 A JP H02271794A JP 1327493 A JP1327493 A JP 1327493A JP 32749389 A JP32749389 A JP 32749389A JP H02271794 A JPH02271794 A JP H02271794A
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- 230000008929 regeneration Effects 0.000 claims description 14
- 238000011069 regeneration method Methods 0.000 claims description 14
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- 238000001514 detection method Methods 0.000 abstract 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/932—Regeneration of analogue synchronisation signals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- Processing Of Color Television Signals (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、クロック信号をデータ信号及び同期信号とな
る第２の信号に位相ロックするデジタル位相ロックルー
プを用いるクロック信号再発生回路網に関するものであ
る。
る第２の信号に位相ロックするデジタル位相ロックルー
プを用いるクロック信号再発生回路網に関するものであ
る。
薄膜エレクトロルミネッセンス（ＴＦＢＬ）表示装置に
おいて、光は予め定めた走査順序に従って画素点から放
出される。これらの画素点から適当な時間で光を発生す
るためには、ビデオデータ信号の両方に同期する必要が
ある。この表示装置において、水平同期信号及びビデオ
入力源からのデータパルスの両方の端縁に同期したクロ
ックパルスを発生させる必要がある。クロック信号の第
１の目的は、ビデオデータを正しい画素位置と対応させ
ることである。データ信号と内部クロック信号との間で
位相が整合しないと、表示装置にノイズが発生してしま
う。けだし、各画素が正しい時刻にターンオンしないた
めである。
おいて、光は予め定めた走査順序に従って画素点から放
出される。これらの画素点から適当な時間で光を発生す
るためには、ビデオデータ信号の両方に同期する必要が
ある。この表示装置において、水平同期信号及びビデオ
入力源からのデータパルスの両方の端縁に同期したクロ
ックパルスを発生させる必要がある。クロック信号の第
１の目的は、ビデオデータを正しい画素位置と対応させ
ることである。データ信号と内部クロック信号との間で
位相が整合しないと、表示装置にノイズが発生してしま
う。けだし、各画素が正しい時刻にターンオンしないた
めである。
一般的には、位相ロックループを用いて内部クロック信
号を水平及び垂直同期パルスに同期させている。しかし
ながら、この技術はデータパルスを内部クロック信号に
位相ロックすることを含んでいなかった。また、通常の
アナログ型位相ロックループはノイズが強く、しかも特
別な部品を必要とする。通常の表示システム用の位相ロ
ックループの多くは、最終的に製造時に発生する偏差を
正しくするように調整する必要があった。アナログ位相
ロックループは温度変化に対して敏感に応答するため、
高電圧を必要とし熱が発生するＴＦＥＬパネルのような
表示装置においては温度感受性は大きな問題となってし
まう。さらに、精度レベルを４分割画素のように低くす
るためには、高いループ利得が必要になり、高ループ利
得にすると位相ロックループが不安定になるおそれがあ
る。
号を水平及び垂直同期パルスに同期させている。しかし
ながら、この技術はデータパルスを内部クロック信号に
位相ロックすることを含んでいなかった。また、通常の
アナログ型位相ロックループはノイズが強く、しかも特
別な部品を必要とする。通常の表示システム用の位相ロ
ックループの多くは、最終的に製造時に発生する偏差を
正しくするように調整する必要があった。アナログ位相
ロックループは温度変化に対して敏感に応答するため、
高電圧を必要とし熱が発生するＴＦＥＬパネルのような
表示装置においては温度感受性は大きな問題となってし
まう。さらに、精度レベルを４分割画素のように低くす
るためには、高いループ利得が必要になり、高ループ利
得にすると位相ロックループが不安定になるおそれがあ
る。
本発明の目的は、内部クロック信号を到来ビデオパルス
並びに水平及び垂直同期パルスの両方に位相ロックする
クロック信号再発生回路網を提供するものである。位相
ロックは標準のアナログ位相ロックループ回路に対して
５Ｑｄｂ改善される程度のノイズの余裕度をもって達成
される。
並びに水平及び垂直同期パルスの両方に位相ロックする
クロック信号再発生回路網を提供するものである。位相
ロックは標準のアナログ位相ロックループ回路に対して
５Ｑｄｂ改善される程度のノイズの余裕度をもって達成
される。
本発明では、発振器から基本クロック信号を発生し、こ
のクロック信号を位相偏移させて多重位相クロック信号
を形成する。これらの位相が偏移してクロック信号のう
ち選択したクロック信号を２個のラッチ回路でラッチし
、一方のラッチ回路が到来データパルスに応答し他方の
ラッチ回路は位相補正された水平同期パルスに応答する
。各ラッチされた多重クロック信号は比較器で比較され
、この比較器から同期パルスの位相を順次調整するエラ
ー信号が発生する。この結果、閉ループが形成され、水
平同期パルス及びクロック信号が位相ロックされる。水
平同期ラッチ回路の出力は、適切な多重位相クロックパ
ルスを選択する。位相調整によりデータと垂直同期パル
スとの間の位相変化が検出されるので、水平同期パルス
の位相を偏移させることにより同期パルスとデータパル
スとの間の時間的整合が確実に行われる。この結果クロ
ック信号、データパルス及び同期パルスの全てが位相ロ
ックされることになる。
のクロック信号を位相偏移させて多重位相クロック信号
を形成する。これらの位相が偏移してクロック信号のう
ち選択したクロック信号を２個のラッチ回路でラッチし
、一方のラッチ回路が到来データパルスに応答し他方の
ラッチ回路は位相補正された水平同期パルスに応答する
。各ラッチされた多重クロック信号は比較器で比較され
、この比較器から同期パルスの位相を順次調整するエラ
ー信号が発生する。この結果、閉ループが形成され、水
平同期パルス及びクロック信号が位相ロックされる。水
平同期ラッチ回路の出力は、適切な多重位相クロックパ
ルスを選択する。位相調整によりデータと垂直同期パル
スとの間の位相変化が検出されるので、水平同期パルス
の位相を偏移させることにより同期パルスとデータパル
スとの間の時間的整合が確実に行われる。この結果クロ
ック信号、データパルス及び同期パルスの全てが位相ロ
ックされることになる。
本発明の目的は、内部クロック信号、データパルス流及
び同期パルスのような補助パルスを位相ロックするクロ
ック信号再発生回路網を提供するものである。
び同期パルスのような補助パルスを位相ロックするクロ
ック信号再発生回路網を提供するものである。
本発明の別の目的は、水平同期パルス、クロックパルス
及びデータパルス間の高精度の時間整合を高い安定性及
び低ノズルで達成することにある。
及びデータパルス間の高精度の時間整合を高い安定性及
び低ノズルで達成することにある。
さらに、本発明の別の目的は、ビデオデータ、水平同期
パルス及び内部クロックパルス用の低コストデジタル位
相ロックループ回路網を提供するものである。
パルス及び内部クロックパルス用の低コストデジタル位
相ロックループ回路網を提供するものである。
以下図面に基づき本発明の詳細な説明する。
第１図を参照する。発振器１０から、クロック位相発生
器１２への入力信号を形成する基本クロック信号を発生
する。このクロック位相発生器１２から、それぞれ全ク
ロック周期の１７８の周期だけ遅延した多重位相クロッ
ク信号を発生する。尚、このクロック位相発生器１２の
出力信号は第４図に示す。
器１２への入力信号を形成する基本クロック信号を発生
する。このクロック位相発生器１２から、それぞれ全ク
ロック周期の１７８の周期だけ遅延した多重位相クロッ
ク信号を発生する。尚、このクロック位相発生器１２の
出力信号は第４図に示す。
クロック位相回路１２として、１７８Ｔづつ遅延量が増
加する４個のタップを有するデジタル遅延線を用いるこ
とができる。ここで、Ｔは発振器１０からの基本クロッ
クパルスの周期である。
加する４個のタップを有するデジタル遅延線を用いるこ
とができる。ここで、Ｔは発振器１０からの基本クロッ
クパルスの周期である。
クロック位相発生器１２の出力部をクロック選択回路１
４、水平同期クロック回路１６、及びデータクロックラ
ッチ回路１８に接続する。データクロックラッチ回路１
８の他方の入力信号は到来ビデオデータ信号とする。例
えば水平同期信号のような補助信号を位相調整回路２０
に供給する。この位相調整回路は電子的には選択可能な
出力タップを有するデジタル遅延線とすることができる
。位相調整回路（Ｈ３ＹＮＣ位相シフタ）２０の出力信
号は、同期クロックラッチ回路１６の他方の人力信号を
形成する。
４、水平同期クロック回路１６、及びデータクロックラ
ッチ回路１８に接続する。データクロックラッチ回路１
８の他方の入力信号は到来ビデオデータ信号とする。例
えば水平同期信号のような補助信号を位相調整回路２０
に供給する。この位相調整回路は電子的には選択可能な
出力タップを有するデジタル遅延線とすることができる
。位相調整回路（Ｈ３ＹＮＣ位相シフタ）２０の出力信
号は、同期クロックラッチ回路１６の他方の人力信号を
形成する。
ラッチ回路１６及び１８の各出力信号は位ト目検出器２
２の人力信号を形成し、この位相検出器の出力信号はＨ
３ＹＮＣ位相調整回路２０の位相調整を制御するエラー
信号を構成する。
２の人力信号を形成し、この位相検出器の出力信号はＨ
３ＹＮＣ位相調整回路２０の位相調整を制御するエラー
信号を構成する。
クロック位相発生器１２から出力される多重位相クロっ
り信号は、位相調整回路２０からの出力信号の選択され
た端縁により（位相クロックラッチ回路１６の場合）及
びビデオデータ信号の選択された端縁により（データク
ロックラッチ回路の場合）各ラッチ回路１６及び１８に
それぞれラッチされる。
り信号は、位相調整回路２０からの出力信号の選択され
た端縁により（位相クロックラッチ回路１６の場合）及
びビデオデータ信号の選択された端縁により（データク
ロックラッチ回路の場合）各ラッチ回路１６及び１８に
それぞれラッチされる。
それぞれの場合において、選択されたクロック信号は、
発振器１０からの基本クロック佳号に対する位相遅延量
の関数であるコード信号を発生する。
発振器１０からの基本クロック佳号に対する位相遅延量
の関数であるコード信号を発生する。
ラッチコードは第２図に示され、クロック信号を８個の
等しい増分に分割する演算コードに対応する。２個のラ
ッチ回路１６及び１８からのコードを位相検出器２２で
比較する。生じたエラー信号は、以下に示す表１に従っ
て位相調整回路２０を増分させる。表１は水平同期クロ
ック位相コードと位相検出器２２で比較した対応するデ
ータクロック位相コードの可能性との関係を示す。
等しい増分に分割する演算コードに対応する。２個のラ
ッチ回路１６及び１８からのコードを位相検出器２２で
比較する。生じたエラー信号は、以下に示す表１に従っ
て位相調整回路２０を増分させる。表１は水平同期クロ
ック位相コードと位相検出器２２で比較した対応するデ
ータクロック位相コードの可能性との関係を示す。
表１
８．０．１
３．７．Ｆ
７、Ｆ、Ｂ
Ｆ、Ｂ
＋１
表１に示すように、エラー信号は、位相クロックラッチ
回路１６で選択したクロックパルスが遅延しているか又
はデータクロックラッチ回路１８で選択したクロックパ
ルスと時間的に一致しているかに依存する。位相検出器
２２から位相調整回路２０に致る閉ループの効果により
ラッチ回路１６及び１８で選択した２個のクロックパル
スはそれぞれ位相整列することになる。同時に、表１に
示すコード化された信号である位相クロックラッチ回路
１６の出力信号により多重位相クロックパルスのうちク
ロック選択回路において特別なコードに対応する特別な
りロックパルスを選択する。
回路１６で選択したクロックパルスが遅延しているか又
はデータクロックラッチ回路１８で選択したクロックパ
ルスと時間的に一致しているかに依存する。位相検出器
２２から位相調整回路２０に致る閉ループの効果により
ラッチ回路１６及び１８で選択した２個のクロックパル
スはそれぞれ位相整列することになる。同時に、表１に
示すコード化された信号である位相クロックラッチ回路
１６の出力信号により多重位相クロックパルスのうちク
ロック選択回路において特別なコードに対応する特別な
りロックパルスを選択する。
第３図に示すように、位相ロックは１次りロック信号の
１／４周期に正確に一致する。例えば、データパルスは
位置０と位相２との間で変化して、０の演算コードを有
する水平同期パルスに対応する遅延したクロックパルス
信号を適切に選択する。
１／４周期に正確に一致する。例えば、データパルスは
位置０と位相２との間で変化して、０の演算コードを有
する水平同期パルスに対応する遅延したクロックパルス
信号を適切に選択する。
同様に、位置２と４との間において、演算コード位置１
における同期パルスに対応するクロック信号が選択され
る。データパルスが演算コード位置４と６との間に入る
と、位置２の同期パルスが選択され、データパルスが位
置６と０との間に入ると位置３の同期パルスが選択され
る。このように構成することによりシステムの精度がク
ロックパルスの周期の１７４に維持され、この結果各画
素を照明するために用いられる時間の１／４に変形され
る。
における同期パルスに対応するクロック信号が選択され
る。データパルスが演算コード位置４と６との間に入る
と、位置２の同期パルスが選択され、データパルスが位
置６と０との間に入ると位置３の同期パルスが選択され
る。このように構成することによりシステムの精度がク
ロックパルスの周期の１７４に維持され、この結果各画
素を照明するために用いられる時間の１／４に変形され
る。
上述した実施例で用いた文言及び表現は説明のためのも
のであり、これに限定されるものではない。また、本発
明は上述した実施例に限定されず種々の変形や変更が可
能である。
のであり、これに限定されるものではない。また、本発
明は上述した実施例に限定されず種々の変形や変更が可
能である。
第１図はデジタル位相ロックループを具えるデジタルク
ロック再発生回路網の構成を示すブロック線図、 第２図は多重位相クロック信号及びクロック信号を等し
い位相期間に分割するラッチコードを示す波形図、 第３図はデータパルスの位置に応じていかにして水平同
期パルスの位相を偏移させるかを示す波形図、 第４図は多重位相クロック信号と第１図のラッチコード
との間の対応関係を示す波形図である。 １０・・・発振器 １２・・・クロック位相発生器 １６・・・同期クロックラッチ回路 １８・・・データクロックラッチ回路 ２０・・・位相調整回路 ２２・・・位相検出器
ロック再発生回路網の構成を示すブロック線図、 第２図は多重位相クロック信号及びクロック信号を等し
い位相期間に分割するラッチコードを示す波形図、 第３図はデータパルスの位置に応じていかにして水平同
期パルスの位相を偏移させるかを示す波形図、 第４図は多重位相クロック信号と第１図のラッチコード
との間の対応関係を示す波形図である。 １０・・・発振器 １２・・・クロック位相発生器 １６・・・同期クロックラッチ回路 １８・・・データクロックラッチ回路 ２０・・・位相調整回路 ２２・・・位相検出器
Claims (1)
- 【特許請求の範囲】 １、データ信号を補助信号及びクロック信号に位相ロッ
クするクロック信号再発生回路網であって、 （ａ）各位相がオリジナルのクロック信号の位相から予
め定めた位相量だけ変化する多重位相クロック信号を発
生するクロック発振器手段と、 （ｂ）前記クロック発振器手段に接続され、データ信号
に応じて前記多重位相クロック信号のうち前記データ信
号と同相の信号を選択するクロックラッチ手段と、 （ｃ）エラー信号に応じて補助信号の位相を偏移させる
補助信号位相偏移回路と、 （ｄ）前記多重位相クロック信号のうち、前記補助信号
位相偏移回路の出力信号と同相の信号を選択するクロッ
ク信号選択手段と、 （ｅ）前記クロック信号選択手段の出力信号の位相をク
ロックラッチ手段の出力信号の位相と比較して前記エラ
ー信号を発生する位相検出器手段とを具えることを特徴
とするクロック信号再発生回路網。 ２、前記クロック発生器手段が、発振器と、前記各多重
位相クロック信号用の多重出力タップを有するデジタル
遅延線とを具えることを特徴とする請求項１に記載のク
ロック信号再発生回路網。 ３、前記クロック選択手段が、前記多重位相クロック信
号のうち前記位相偏移回路の出力信号と同相の信号をラ
ッチして選択信号を発生するラッチ手段と、前記選択信
号に応答して多重位相クロック信号をクロック出力信号
として選択するデジタル選択手段とを含むことを特徴と
する請求項１に記載のクロック信号再発生回路網。 ４、前記クロックラッチ手段が、多重位相クロック信号
のうち第１の選択クロック信号を表示する第１の位相コ
ードを発生する第１のエンコーダ手段を含み、前記クロ
ック手段選択手段が、多重位相クロック信号のうち第２
の選択クロック信号の位相を表示する第２の位相コード
を発生する第２のエンコーダ手段を含み、前記位相検出
器手段が、第１の位相コードと第２の位相コードとを比
較すると共に、第１の選択クロック信号が第２の選択ク
ロック信号に対して遅延しているか又は時間的に一致し
ているを表示するデジタル信号で構成されるエラー信号
を発生する手段を含むことを特徴とする請求項１に記載
のクロック信号再発生回路網。 ５、前記補助信号を水平同期信号としたことを特徴とす
る請求項１に記載のクロック信号再発生回路網。 ６、データ信号を同期信号及びクロック信号の両方に位
相ロックするクロック信号再発生回路網であって、多重
位相クロック信号を発生する発振器手段と、多重位相ク
ロック信号のうち所望のクロック信号を選択する同期ラ
ッチ回路及びデータラッチ回路と、これらラッチ回路の
各出力信号を比較すると共にエラー信号を発生させ、同
期信号の位相を調整して同期信号を入力データ信号と一
致させると共に前記クロック信号のうち位相が一致した
クロック信号をクロックパルスとして選択する位相比較
器とを具え、前記クロックパルスがデータ信号及び同期
信号の両方に対して同相となるように構成したことを特
徴とするクロック信号再発生回路網。 ７、前記同期ラッチ回路が、同期位相偏移回路の出力信
号に応じて、前記多重位相クロック信号のうちの前記出
力信号と同相のクロック信号を選択するように構成した
ことを特徴とする請求項６に記載のクロック信号再発生
回路網。 ８、前記同期位相偏移回路が前記エラー信号に応答する
ことを特徴とする請求項７に記載のクロック信号再発生
回路網。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/286,288 US4893319A (en) | 1988-12-19 | 1988-12-19 | Clock regeneration circuit employing digital phase locked loop |
| US286288 | 1988-12-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271794A true JPH02271794A (ja) | 1990-11-06 |
Family
ID=23097918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1327493A Pending JPH02271794A (ja) | 1988-12-19 | 1989-12-19 | クロック信号再発生回路網 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4893319A (ja) |
| JP (1) | JPH02271794A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8125410B2 (en) | 2003-08-07 | 2012-02-28 | Panasonic Corporation | Plasma display having latch failure detecting function |
| KR20150027359A (ko) * | 2013-08-30 | 2015-03-12 | 삼성전자주식회사 | 픽셀 클럭 발생기, 이를 포함하는 디지털 티브이, 및 픽셀 클럭 발생 방법 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2667412B1 (fr) * | 1990-09-28 | 1994-07-22 | Alsthom Gec | Dispositif d'exploitation de donnees issues d'un systeme de traitement de donnees protege contre les erreurs. |
| US5228138A (en) * | 1991-01-23 | 1993-07-13 | Massachusetts Institute Of Technology | Synchronization of hardware oscillators in a mesh-connected parallel processor |
| US5260812A (en) * | 1991-11-26 | 1993-11-09 | Eastman Kodak Company | Clock recovery circuit |
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