KR100215889B1 - 클럭 동기 회로 - Google Patents

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Abstract

본 발명은 소비 전력을 감소시킬 수 있도록한 클럭 동기 회로에 관한 것으로, 소정시간 지연된 외부 클럭과 피드백된 클럭 신호의 위상오차를 검출하는 제 1 위상 비교부와, 외부 클럭 신호와 소정시간 지연된 피드백 클럭 신호의 위상오차를 검출하는 제 2 위상 비교부와, 상기 제 1,2 위상 비교부의 위상오차 검출 신호에 의해 차지량을 변화시켜 출력하는 차지 펌프와, 상기 차지 펌프에서 출력되는 차지량에 따라 외부 클럭의 위상을 보정하여 출력하는 위상 보정부와, 상기의 위상 보정부에 의해 외부 클럭의 위상이 피드백 클럭의 위상과 동기되면 시스템의 일부 또는 전체가 파워 세이브 모드로 전환되도록하는 제어부를 포함하여 구성된다.

Description

클럭 동기 회로
본 발명은 클럭 동기 회로에 관한 것으로, 특히 소비 전력을 감소시킬 수 있도록한 클럭 동기 회로에 관한 것이다.
이하, 첨부된 도면을 참고하여 본 발명의 클럭 위상 비교기에 관하여 설명하면 다음과 같다.
도 1은 일반적인 클럭 동기 회로의 구성 블록도이고, 도 2는 종래 기술의 위상 비교기의 동작 파형도이다.
클럭 동기 회로는 도 1에서와 같이, 먼저, 입력되는 외부 클럭과 위상 보정되어 출력되는 내부 클럭을 비교하여 위상 오차 검출 신호(fast 또는 slow)를 출력하는 위상 비교기(5)와, 상기의 위상 비교기(5)의 위상 오차 검출 신호에 의해 충방전을 선택적으로 하여 위상 오차 보정을 위한 차지를 출력하는 차지 펌프(6)와, 상기의 차지 펌프(6)의 차지 신호에 의해 입력 버퍼(1)를 통하여 입력되는 클럭 신호의 위상 오차를 보정하여 출력 버퍼(3)로 출력하는 위상 보정부(2)와, 상기의 각 블록들을 제어하는 제어부(4)를 포함하여 구성된다.
상기와 같이 구성된 클럭 동기 회로의 위상 비교기는 외부 클럭과 피드백되는 클럭이 입력되어 이 두 클럭의 위상을 비교하여 기준이되는 피드백 클럭보다 외부 클럭의 위상이 빠를때는 High신호를 출력한다. 그리고 두 클럭의 위상을 비교하여 기준이되는 피드백 클럭보다 외부 클럭의 위상을 비교하여 기준이되는 느릴때는 Low신호를 출력한다.
도 2는 종래 기술의 클럭 동기 비교기의 동작 파형을 나타낸 것으로, 피드백 클럭의 RE(Rising Edge)에서 입력되는 외부 클럭이 Low일때는 클럭 위상 비교기의 출력이 Low가되어 입력되는 외부 클럭의 위상이 느림을 나타내고, 피드백 클럭의 RE에서 입력되는 외부 클럭이 High일때는 클럭 위상 비교기의 출력이 High로되어 입력되는 외부 클럭의 위상이 빠름을 나타낸다.
이와 같은 종래 기술의 클럭 동기 회로에서 위상 비교기는 비교하는 클럭이 기준 클럭에 비해 빠른지 느린지만을 비교하므로 위상이 맞추어졌을 때(Locking) 위상을 조절하는 시스템은 위상을 느리게 하는 모드와 위상을 빠르게하는 모드 사이를 계속적으로 반복하게 되어 불필요하게 전력을 소비하게 된다.
이는 실제 위상 조절 상황이 아닌 스텐바이 상태에서 소비 전력 증가의 원인이 된다.
본 발명은 이와 같은 종래 기술의 클럭 동기 회로의 클럭 위상 비교기의 문제점을 해결하기 위하여 안출한 것으로, 소비 전력을 감소시킬 수 있도록한 클럭 동기 회로를 제공하는데 그 목적이 있다.
도 1은 일반적인 클럭 동기 회로의 구성 블록도
도 2는 종래 기술의 위상 비교기의 동작 파형도
도 3은 본 발명에 따른 클럭 동기 회로의 구성 블록도
도 4a와 도 4b는 본 발명에 따른 위상 비교기의 동작 파형도 및 동작 테이블
도면의 주요 부분에 대한 부호의 설명
30. 입력 버퍼31. 위상 보정부
32. 제어부33. 제 1 위상 비교부
34. 제 2 위상 비교부35. 차지 펌프
36. 출력 버퍼37. 제 1 슈미트 트리거부
38. 제 2 슈미트 트리거부39. 제 1 인버터
40. 제 2 인버터
소비 전력을 효율적으로 줄일 수 있도록한 본 발명의 클럭 동기 회로는 소정시간 지연된 외부 클럭과 피드백된 클럭 신호의 위상오차를 검출하는 제 1 위상 비교부와, 외부 클럭 신호와 소정시간 지연된 피드백 클럭 신호의 위상오차를 검출하는 제 2 위상 비교부와, 상기 제 1,2 위상 비교부의 위상오차 검출 신호에 의해 차지량을 변화시켜 출력하는 차지 펌프와, 상기 차지 펌프에서 출력되는 차지량에 따라 외부 클럭의 위상을 보정하여 출력하는 위상 보정부와, 상기의 위상 보정부에 의해 외부 클럭의 위상이 피드백 클럭의 위상과 동기되면 시스템의 일부 또는 전체가 파워 세이브 모드로 전환되도록하는 제어부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 클럭 동기 회로에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 클럭 동기 회로의 구성 블록도이고, 도 4a와 도 4b는 본 발명에 따른 위상 비교기의 동작 파형도 및 동작 테이블이다.
본 발명의 클럭 동기 회로는 클럭 동기 회로는 도 3에서와 같이, 먼저, 입력되는 외부 클럭(clkin)을 슈미트 트리거 반전하여 출력하는 제 1 슈미트 트리거부(37)와, 위상 보정되어 피드백되는 클럭 신호(clkfbk)를 슈미트 트리거 반전하여 출력하는 제 2 슈미트 트리거부(38)와, 입력되는 외부 클럭(clkin)을 반전하여 출력하는 제 1 인버터(39)와, 위상 보정되어 피드백되는 클럭 신호(clkfbk)를 반전하여 출력하는 제 2 인버터(40)와, 상기의 제 1 슈미트 트리거부(37)와 제 1 인버터(39)에서 출력되는 각각의 클럭 신호를 받아 두 클럭 신호를 비교하여 위상 오차 검출 신호(fast 또는 slow)를 출력하는 제 1 위상 비교부(33)와, 상기의 제 2 슈미트 트리거부(38)와 제 2 인버터(40)에서 출력되는 각각의 클럭 신호를 받아 두 클럭 신호를 비교하여 위상 오차 검출 신호를 출력하는 제 2 위상 비교부(34)와, 상기의 제 1,2 위상 비교부(33)(34)의 위상 오차 검출 신호에 의해 충방전을 선택적으로 하여 위상 오차 보정을 위한 차지를 출력하는 차지 펌프(35)와, 상기의 차지 펌프(35)의 차지 신호에 의해 입력 버퍼(30)를 통하여 입력되는 클럭 신호의 위상 오차를 보정하여 출력 버퍼(36)로 출력하는 위상 보정부(31)와, 상기의 각 블록들을 제어하는 제어부(32)를 포함하여 구성된다.
상기의 제 1,2 슈미트 트리거부(37)(38)를 거친 클럭은 제 1,2 인버터(39)(40)를 거친 클럭에 비해 클럭 지터 허용 한계의 1/2만큼 지연된값을 갖는다.
그리고 제 1 위상 비교부(33)는 외부 클럭(clkin)을 제 1 슈미트 트리거부(37)를 통해 받고 피드백 클럭(clkfbk)을 제 1 인버터를 거쳐 받고, 제 2 위상 비교부(34)는 외부 클럭(clkin)을 제 2 인버터(40)를 거쳐 받고 피드백 클럭(clkfbk)을 제 2 슈미트 트리거부(38)를 거쳐 받기 때문에 서로 대칭되는 출력 구조를 갖는다.
상기와 같이 구성된 본 발명의 클럭 동기 회로의 동작은 다음과 같다.
먼저, 도 4a의 ⓐ는 입력되는 외부 클럭이 피드백 클럭보다 위상이 늦은 경우를 나타낸 것으로, 제 2 슈미트 트리거부(38)이 지연시간을 t2라 하면 제 2 위상 비교부(34)는 입력되는 외부 클럭과 t2만큼 지연시간을 갖는 노드 4의 클럭과 서로 위상을 비교하게 된다. 이때, 입력되는 외부 클럭(clkin)이 노드 4의 클럭보다 위상이 느리면 제 2 위상 비교부(34)의 출력값은 Low가 된다. 이 경우 제 1 위상 비교부(33)의 출력값 역시 Low가 된다.
그리고 ⓑ는 외부 클럭과 피드백 클럭이 -t1 ∼ +t2의 시간을 두고 동기된 경우(Locking)를 나타낸 것이다.
이때, 제 2 위상 비교부(34)는 상대적으로 외부 클럭(clkin)의 위상이 빠르므로 출력값은 High가 된다.
그리고 ⓒ의 경우에는 입력되는 외부 클럭이 피드백 클럭보다 위상이 빠른 경우를 나타낸 것이다. 이때, 제 1 위상 비교부(33)는 제 1 슈미트 트리거부(37)에 의해 외부 클럭(clkin)을 지연한 노드 3의 클럭과 피드백 클럭을 위상 비교하게 된다. 만약, 외부 클럭의 위상이 피드백 클럭보다 t1이상의 시간만큼 빠르다면 제 1 위상 비교부(33)의 출력값은 High가 되며 제 2 위상 비교부(34)의 출력값 또한 High가 된다.
그리고 상기의 세가지 경우 이외에 두 위상이 180°의 위상 차이를 갖고 있을 경우가 있는데, 이 경우에는 제 1 위상 비교부(33)의 출력값은 High가 되고, 제 2 위상 비교부(34)의 출력값은 Low가 나타나게 되어 이전 상태(fast 또는 slow)를 유지하게 된다.
상기와 같은 제 1,2 위상 비교부(33)(34)의 출력 신호들은 도 4b에서와 같이, 차지 펌프(35)로 입력되고 차지 펌프(35)에서는 충방전을 선택적으로 하여 출력되는 차지량을 변화시키게 된다.
즉, 제 1,2 위상 비교부(33)(34)의 출력 신호가 High,High일 경우에는 fast가 되어 외부 클럭의 위상을 늦추는 동작을 하게 되고, Low,Low일때는 외부 클럭의 위상을 앞당기게 된다. 그리고 Low,High일 경우에는 두 클럭이 Locking되었음을 나타내는 것이다.
본 발명의 클럭 동기 회로는 위상 비교를 서로 반대의 출력 구조를갖는 두 개의 루트로 하여 위상이 동기되었을때는 시스템의 일부 또는 전체를 디저블(Disable)시키는 파워 세이브 모드로 전환하게 된다.
이와 같은 본 발명의 클럭 동기 회로는 위상 비교기의 출력 결과를 fast,slow,locking의 세가지의 경우로 나누어 위상이 동기되었을때는 시스템의 일부 또는 전체를 디저블시켜 시스템의 소비 전력을 효율적으로 감소시키는 효과가 있다.

Claims (5)

  1. 소정시간 지연된 외부 클럭과 피드백된 클럭 신호의 위상오차를 검출하는 제 1 위상 비교부와,
    외부 클럭 신호와 소정시간 지연된 피드백 클럭 신호의 위상오차를 검출하는 제 2 위상 비교부와,
    상기 제 1,2 위상 비교부의 위상오차 검출 신호에 의해 차지량을 변화시켜 출력하는 차지 펌프와,
    상기 차지 펌프에서 출력되는 차지량에 따라 외부 클럭의 위상을 보정하여 출력하는 위상 보정부와,
    상기의 위상 보정부에 의해 외부 클럭의 위상이 피드백 클럭의 위상과 동기되면 시스템의 일부 또는 전체가 파워 세이브 모드로 전환되도록하는 제어부를 포함하여 구성되는 것을 특징으로 하는 클럭 동기 회로.
  2. 제 1 항에 있어서, 제 1 위상 비교부의 입력단에는 입력되는 외부 클럭을 슈미트 트리거 반전하여 출력하는 제 1 슈미트 트리거부와, 입력되는 외부 클럭을 반전하여 출력하는 제 1 인버터가 구성되고, 제 2 위상 비교부의 입력단에는 위상 보정되어 피드백되는 클럭 신호를 슈미트 트리거 반전하여 출력하는 제 2 슈미트 트리거부와, 입력되는 외부 클럭을 반전하여 출력하는 제 2 인버터가 구성되는 것을 특징으로 하는 클럭 동기 회로.
  3. 제 1 항에 있어서, 제 1 위상 비교부는 슈미트 트리거 반전된 외부 클럭과 반전된 피드백 클럭의 위상차를 비교하여 외부 클럭의 위상이 빠를 경우에는 High 의 위상 오차 검출 신호를 출력하고 그 반대의 경우에는 Low의 위상 오차 검출 신호를 출력하는 것을 특징으로 하는 클럭 동기 회로.
  4. 제 1 항에 있어서, 제 2 위상 비교부는 슈미트 트리거 반전된 피드백 클럭과 반전된 외부 클럭의 위상차를 비교하여 외부 클럭의 위상이 빠를 경우에는 High의 위상 오차 검출 신호를 출력하고 그반대의 경우에는 Low의 위상 오차 검출 신호를 출력하는 것을 특징으로 하는 클럭 동기 회로.
  5. 제 1 항에 있어서, 제 1 위상 비교부에서 출력되는 위상 오차 검출 신호가 Low이고 제 2 위상 비교부에서 출력되는 위상 오차 검출 신호가 High일때는 입력되는 외부 클럭(clkin)의 위상을 변화시키지 않고 시스템의 일부 또는 전체를 디저블상태로 전환하는 것을 특징으로 하는 클럭 동기 회로.
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