JP3542574B2 - システムクロック同期化回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はシステムクロック同期化回路に関し、特に入力したクロック信号にノイズが重畳した場合においても、ディジタル放送受信装置を構成するシステムクロック同期化回路以降の回路に供給するシステムクロックに同期した正常な入力データと入力イネーブル信号とを出力することが可能なシステムクロック同期化回路に関する。
【０００２】
【従来の技術】
ディジタル放送受信装置は、図１２に示すように、放送信号を受けてチャネルを選局するチューナ１２１と、チューナ１２１からの出力信号をディジタル信号に変換するＡ／Ｄ変換器１２２Ａと、Ａ／Ｄ変換器１２２Ａからのディジタル信号を復調する復調回路１２２Ｂと、伝送経路で発生した誤りデータを補正するための誤り訂正回路１２２Ｃと、バッファ１２３Ａ〜１２３Ｃと、システムクロック同期化回路１２４と、ストリーム分離回路１２５と、ＭＰＥＧデコーダ１２６とを備えている。
【０００３】
ここで、Ａ／Ｄ変換器１２２Ａと、復調回路１２２Ｂと、誤り訂正回路１２２Ｃとは受信信号前処理回路１２２を構成しており、この受信信号前処理回路１２２から受信データＳｄａｔａ’と、受信イネーブル信号Ｓｅｎ’と、受信クロックＣＬＫ’とを出力する。
【０００４】
受信データＳｄａｔａ’と、受信イネーブル信号Ｓｅｎ’と、受信クロックＣＬＫ’は、立ち上がり時および立ち下がり時に瞬時的に高インピーダンスとなるバッファ１２３Ａ〜１２３Ｃにより駆動され、それぞれ入力データＳｄａｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣＬＫとしてシステムクロック同期化回路１２４に入力する。
【０００５】
システムクロック同期化回路１２４は、入力データＳｄａｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣＬＫと、システムクロックＳＣＬＫとを入力し、システムクロックＳＣＬＫに同期した入力データである出力データＶｄａｔａと、システムクロックＳＣＬＫに同期した入力イネーブル信号Ｓｅｎである出力イネーブル信号Ｖｅｎとを出力する。
【０００６】
ストリーム分離回路１２５は、出力データＶｄａｔａと出力イネーブル信号Ｖｅｎとを入力し、多重化されたストリームデータを各ストリームデータに分離し、ＭＰＥＧデコーダ１２６は、分離された各ストリームデータをＭＰＥＧフォーマットに従ってデコードする。
【０００７】
次に図１２に示すシステムクロック同期化回路１２４の動作について、図１３に示すタイミングチャートを参照してより具体的に説明する。
【０００８】
図１３の受信データＳｄａｔａ’と、受信イネーブル信号Ｓｅｎ’とは、受信クロックＣＬＫ’に同期し、かつ受信クロックＣＬＫ’の立ち下がり時に変化するように受信信号前処理回路１２２から出力される。すなわち、受信データＳｄａｔａ’と、受信イネーブル信号Ｓｅｎ’は、１受信クロックＣＬＫ’単位のデータとなっている。
【０００９】
また受信データＳｄａｔａ’には、ＭＰＥＧデコーダ１２６においてデコードする際に用いられる有効データと、廃棄される無効データとがあり、図１３では無効データを左下下がりの斜線部で示している。受信イネーブル信号Ｓｅｎ’が活性化された場合、すなわち図１３の場合は受信イネーブル信号Ｓｅｎ’が“１”に設定された場合、有効データが受信信号前処理回路１２２から出力され、受信イネーブル信号Ｓｅｎ’が非活性化された場合、すなわち図１３の場合は受信イネーブル信号Ｓｅｎ’が“０”に設定された場合は、無効データが受信信号前処理回路１２２から出力される。入力データＳｄａｔａと出力データＶｄａｔａの左下下がりの斜線部も同様に、無効データを表す。
【００１０】
図１３において、時刻ｔ２で受信クロックＣＬＫ’の立ち下がりに同期して受信イネーブル信号Ｓｅｎ’が“１”になると、受信データＳｄａｔａ’は無効データから有効データ１に変化し、この有効データ１はバッファ１２３Ａで駆動され、入力データＳｄａｔａとしてシステムクロック同期化回路１２４に入力する。また同様に、時刻ｔ２で“１”となった受信イネーブル信号Ｓｅｎ’はバッファ１２３Ｂで駆動され、バッファ１２３Ｂによる遅延だけ遅れて入力イネーブル信号Ｓｅｎとしてシステムクロック同期化回路１２４に入力する。
【００１１】
次に時刻ｔ３で、入力クロックＣＬＫの立ち上がり時に同期してシステムクロック同期化回路１２４は有効データ１を取り込み、時刻ｔ４でシステムクロック同期化回路１２４は、システムクロックＳＣＬＫに同期してこのデータを出力データＶｄａｔａとしてストリーム分離回路１２５に出力する。
【００１２】
時刻ｔ４で“１”に立ち上がった出力イネーブル信号Ｖｅｎは、１システムクロックＳＣＬＫの期間“１”を保つパルス信号としてシステムクロック同期化回路１２４において生成され、システムクロックＳＣＬＫに同期してストリームデータ分離回路１２５に出力される。
【００１３】
同様に時刻ｔ６で、入力クロックＣＬＫの立ち上がり時に同期してシステムクロック同期化回路１２４は有効データ２を取り込み、時刻ｔ７で、システムクロックＳＣＬＫに同期してこのデータを出力データＶｄａｔａとしてストリーム分離回路１２５に出力する。
【００１４】
時刻ｔ７で“１”に立ち上がった出力イネーブル信号Ｖｅｎは、１システムクロックＳＣＬＫの期間“１”を保つパルス信号としてシステムクロック同期化回路１２４において生成され、システムクロックＳＣＬＫに同期してストリームデータ分離回路１２５に出力される。
【００１５】
このようにして入力した入力データＳｄａｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣＬＫは、それぞれシステムクロックＳＣＬＫにより同期化され、システムクロックＳＣＬＫと同期化した出力データＶｄａｔａと出力イネーブル信号Ｖｅｎとして、システムクロック同期化回路１２４からストリーム分離回路１２５に出力される。
【００１６】
次に図１４を参照して、システムクロック同期化回路１２４の詳細回路について説明する。
【００１７】
図１４に示すシステムクロック同期化回路１２４は、入力イネーブル信号Ｓｅｎを入力とし入力クロックＣＬＫに同期して動作するフリップフロップ回路１４１と、入力データＳｄａｔａを入力とし入力クロックＣＬＫに同期して動作するフリップフロップ回路１４２と、リセット信号を一方の入力とするＯＲゲート１４３と、フリップフロップ回路１４１から出力された信号Ｓ１をシステムクロックＳＣＬＫで同期化した信号Ｓ２を生成する同期化回路１４４と、信号Ｓ２を入力して、システムクロックＳＣＬＫ１周期分のパルス幅を有するマスク信号Ｓ５を生成するマスク信号生成回路１４５と、マスク信号Ｓ５を入力としシステムクロックＳＣＬＫに同期して出力イネーブル信号Ｖｅｎを出力するフリップフロップ回路１４６と、マスク信号Ｓ５をライトイネーブル端子ｗｅに入力し、フリップフロップ回路１４２からの出力信号Ｓ６を入力とし、システムクロックＳＣＬＫに同期して出力データＶｄａｔａを出力するライトイネーブル付きフリップフロップ回路１４７とを備えている。マスク信号生成回路１４５は、ＯＲゲート１４３にマスク信号Ｓ５を出力し、マスク信号Ｓ５が“１”となるとＯＲゲート１４３を介してフリップフロップ回路１４１をリセットする。
【００１８】
ここで、ライトイネーブル付きフリップフロップ回路１４７は、マスク信号Ｓ５が“１”のときは通常のフリップフロップ回路の動作を行い、“０”のときは入力データをラッチせず前のデータを保持する動作を行う。またリセット信号Ｒｓｅｔは、ディジタル放送受信装置で受信開始する際に活性化してシステム全体をリセットし、その後リセット信号を解除する。
【００１９】
次に図１５を参照して、マスク信号生成回路１４５の実施例について説明する。なお図１４の同期化回路１４４を図１５に示すフリップフロップ回路１４４１で構成している。
【００２０】
図１５に示すマスク信号生成回路１４５は、フリップフロップ回路１４４１からの信号Ｓ２をシステムクロックＳＣＬＫで同期化した信号Ｓ３を出力するフリップフロップ回路１４５１と、フリップフロップ回路１４５１からの信号Ｓ３をシステムクロックＳＣＬＫで同期化した信号Ｓ４を出力するフリップフロップ回路１４５２と、インバータ１４５３と、ＡＮＤゲート１４５４とを備えている。
【００２１】
ここで、フリップフロップ回路１４５２と、インバータ１４５３と、ＡＮＤゲート１４５４とで信号Ｓ３の立ち上がりに同期し、システムクロックＳＣＬＫの１周期分のパルス幅を有するマスク信号Ｓ５を生成する。
【００２２】
次に図１６に示すタイミングチャートを参照して、図１４及び図１５に示すシステムクロック同期化回路１２４の正常動作時の動作について説明する。
【００２３】
図１６において、入力データＳｄａｔａは時刻ｔ１０で無効データから有効データ１となって、システムクロック同期化回路１２４に入力し、時刻ｔ１３で有効データ１から有効データ２に変化してシステムクロック同期化回路１２４に入力する。
【００２４】
ところが、図１２に示すように、入力データＳｄａｔａ及び入力イネーブル信号Ｓｅｎは、入力クロックＣＬＫの立ち下がり時に高インピーダンスとなるバッファ１２３Ａ、１２３Ｂによって駆動されて生成される信号のため、入力クロックＣＬＫの立ち下がり時に不定データとなる。
【００２５】
図１６において、不定データは右下下がりの鎖線部により示している。すなわち入力データＳｄａｔａは、実際は有効データ１からいったん不定データとなった後有効データ２となってシステムクロック同期化回路１２４に入力する。
【００２６】
同様に入力データＳｄａｔａは、有効データ２から不定データとなった後有効データ３となって、入力クロックＣＬＫに同期してシステムクロック同期化回路１２４に入力する。同様に入力イネーブル信号Ｓｅｎは、時刻ｔ１０，ｔ１３で右下下がりの斜線部で示すように、入力クロックＣＬＫの立ち下がり時において不定となる。
【００２７】
次に時刻ｔ１１で、入力クロックＣＬＫの立ち上がりに同期してフリップフロップ回路１４２は有効データ１を取り込み、信号Ｓ６としてライトイネーブル付きフリップフロップ回路１４７に出力する。またフリップフロップ回路１４１は、入力イネーブル信号Ｓｅｎが“１”のデータを取り込み信号Ｓ１としてフリップフロップ回路１４４１に出力する。
【００２８】
次に時刻ｔ１２でフリップフロップ回路１４５１は“１”をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ１３で“１”に立ち上がる信号Ｓ３を出力する。フリップフロップ回路１４５２とインバータ１４５３とＡＮＤゲート１４５４とで構成する回路は、信号Ｓ３の立ち上がりに同期して立ち上がり、１システムクロックＳＣＬＫ分のパルス幅を有するマスク信号Ｓ５をフリップフロップ回路１４６と、ライトイネーブル付きフリップフロップ回路１４７のライトイネーブル端子ｗｅと、ＯＲゲート１４３とに出力する。そしてマスク信号Ｓ５が“１”となると、フリップフロップ回路１４１はＯＲゲート１４３を介してリセットされるため“０”に立ち下がる。
【００２９】
また時刻ｔ１４において、フリップフロップ回路１４６はマスク信号Ｓ５の“１”レベルを入力し、１システムクロックＳＣＬＫ後にマスク信号Ｓ５の“０”レベルを出力する。すなわちフリップフロップ回路１４６は、マスク信号Ｓ５を１システムクロックＳＣＬＫ遅らせた出力イネーブル信号Ｖｅｎを出力する。
【００３０】
このようにして入力した入力データＳｄａｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣＬＫは、それぞれシステムクロックＳＣＬＫにより同期化され、システムクロックＳＣＬＫと同期化した出力データＶｄａｔａと出力イネーブル信号Ｖｅｎとして、システムクロック同期化回路１２４からストリーム分離回路１２５に出力される。
【００３１】
次に図１７を参照して、入力クロックＣＬＫの立ち下がり時に入力クロックＣＬＫにノイズが重畳した場合の図１４，１５に示すシステムクロック同期化回路の動作について説明する。
【００３２】
最初に、入力クロックの立ち下がり時に入力クロックＣＬＫにノイズが重畳する理由について説明する。入力データＳｄａｔａと入力イネーブル信号Ｓｅｎは、入力クロックＣＬＫの立ち下がりに同期して変化するデータであるため、バッファ１２３Ａ，１２３Ｂは、入力クロックＣＬＫの立ち下がり時に瞬時的に大電流を流す。この大電流によって発生したパルス性のノイズは、入力データＳｄａｔａが伝達する伝送路と入力クロックＣＬＫが伝達する伝送路間のクロストーク容量、および入力イネーブル信号Ｓｅｎが伝達する伝送路と入力クロックＣＬＫが伝達する伝送路間のクロストーク容量を介して、入力クロックＣＬＫの立ち下がり時に入力クロックＣＬＫに重畳する。
【００３３】
このとき、入力クロックＣＬＫを駆動するバッファ１２３Ｃは高インピーダンスとなっているためノイズに対する感度が高く、ノイズを拾いやすい状態であり、入力クロックＣＬＫはノイズにより、図１７のＡ，Ｂに示すように立ち下がり時に“０”となった後、瞬時的に“１”となるパルス波形となる。
【００３４】
図１４，１５に示すシステムクロック同期化回路は、入力クロックＣＬＫを直接フリップフロップ回路１４１，１４２に入力していた為、入力クロックＣＬＫの立ち下がり時にシステムクロックＳＣＬＫの周期より幅が小さいノイズが重畳すると、フリップフロップ回路１４１，１４２は入力クロックＣＬＫの立ち上がり変化点と誤判断し、入力データＳｄａｔａと入力イネーブル信号Ｓｅｎを誤ったタイミングでラッチしてしまい、システムクロック同期化回路が誤動作していた。
【００３５】
次にノイズによるシステムクロック同期化回路の誤動作について、図１５及び図１７を参照してより具体的に説明する。
【００３６】
時刻ｔ２１での入力クロックＣＬＫに同期して、フリップフロップ回路１４１は不定となった入力イネーブル信号Ｓｅｎをラッチし、信号Ｓ１としてフリップフロップ回路１４４１に出力し、フリップフロップ回路１４２は不定データとなった入力データＳｄａｔａを取り込み、信号Ｓ６としてライトイネーブル付きフリップフロップ回路１４７に出力する。
【００３７】
次にフリップフロップ回路１４５１は、時刻ｔ２２でシステムクロックＳＣＬＫの立ち上がりに同期して信号Ｓ１の不定データをラッチし、１システムクロックＳＣＬＫ後のｔ２３に出力信号Ｓ３としてフリップフロップ回路１４５２に出力する。
【００３８】
フリップフロップ回路１４５２とインバータ１４５３とＡＮＤゲート１４５４とで構成する回路は、信号Ｓ３をラッチし１システムクロックＳＣＬＫ分のパルス幅を有する不定データのマスク信号Ｓ５をフリップフロップ回路１４６に出力する。そしてマスク信号Ｓ５が“１”となると、フリップフロップ回路１４１はＯＲゲート１４３を介してリセットされるため“０”に立ち下がる。
【００３９】
次に時刻ｔ２４において、ライトイネーブル付きフリップフロップ回路１４７は、不定データである信号Ｓ６をシステムクロックＳＣＬＫの立ち上がりに同期してラッチし、出力データＶｄａｔａとして出力する。またフリップフロップ回路１４６は、不定データであるマスク信号Ｓ５をシステムクロックＳＣＬＫの立ち上がりに同期してラッチし、出力イネーブル信号Ｖｅｎとして出力する。この出力イネーブル信号Ｖｅｎは、時刻ｔ２５においてフリップフロップ回路１４６で、システムクロックＳＣＬＫの立ち上がりに同期して“０”レベルのマスク信号Ｓ５をラッチした“０”に推移する。
【００４０】
このようにして、入力クロックＣＬＫの立ち下がり時にシステムクロックＳＣＬＫの周期より幅が小さいノイズが重畳すると、フリップフロップ回路１４１，１４２は入力クロックＣＬＫの立ち上がり変化点と誤判断し、不定データをラッチして次の回路に出力するため、この不定データが順次伝搬し最終的に不定データとなった出力データＶｄａｔａと出力イネーブル信号Ｖｅｎとがストリーム分離回路１２５に出力される。
【００４１】
このため、従来のディジタル放送受信装置を構成するストリーム分離回路１２５及びＭＰＥＧデコーダ１２６では、正常なデータと不定データとを区別して処理することが出来ず誤った動作を行う。
【００４２】
【発明が解決しようとする課題】
上述した従来のシステムクロック同期化回路は、ボード上に搭載されたバッファからのノイズに対して、ボード上にノイズフィルタを挿入することで対策していたが、どのようなノイズフィルタをどの位置に設けるかを決めるためのノイズシミュレーションと、実際のノイズとの差が大きく、試行錯誤的にボード設計を行わなければならないのが実状である。
【００４３】
このため、満足するノイズレベルまでにノイズを低減するのに、長期の期間がかかるとともに、ノイズ対策の部品をボード上に追加しなければならないなどコストアップの要因となっていた。
【００４４】
このため本発明の目的は、入力クロックＣＬＫにノイズが重畳した場合においても、誤った出力データと出力イネーブル信号を出力せず、システムクロックに同期した正常な出力データと出力イネーブル信号とを出力することが可能なシステムクロック同期化回路を提供することである。
【００４５】
【課題を解決するための手段】
そのため、本発明によるシステムクロック同期化回路は、入力クロックをシステムクロックで同期化し、同期化した信号を第１の遅延量だけ遅延させた第１の信号を出力する第１の同期化およびタイミングディレイ回路と、
前記入力クロックの第１の変化点でデータが変化する入力データを、前記入力クロックの第２の変化点に同期してラッチする入力データラッチ手段と、
前記入力データが有効のとき活性化し無効のとき非活性化する入力イネーブル信号を、前記入力クロックに同期してラッチする入力イネーブル信号ラッチ手段と、
前記第１の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
前記入力データラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第２の遅延量だけ遅延させた第２の信号を出力する第２の同期化およびタイミングディレイ回路と、
前記入力イネーブル信号ラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第３の遅延量だけ遅延させた第３の信号を出力する第３の同期化およびタイミングディレイ回路と、
前記マスク信号と前記第３の信号とを入力し、前記マスク信号が活性化されたときは前記第３の信号を出力し、前記マスク信号が非活性化されたときは前記第３の信号をマスクするマスク手段と、
前記マスク手段からの第４の信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第１の出力ラッチ手段と、
前記第４の信号をライトイネーブル端子に、前記第２の信号をデータ入力端子にそれぞれ入力し、前記第４の信号が活性化されたときは前記第２の信号をシステムクロックに同期してラッチし、前記第４の信号が非活性化されたときは直前に入力した前記第２の信号を保持して、出力データとして出力する第２の出力ラッチ手段と、を備えている。
【００４６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００４７】
図１は、本発明のシステムクロック同期化回路の第１の実施の形態を示すブロック図であり、図１４と共通の構成要素には共通の参照文字／数字を付してある。なお、本発明によるシステムクロック同期化回路を搭載したディジタル放送受信装置の回路構成は、図１２と同様である。
【００４８】
図１に示すシステムクロック同期化回路は、入力イネーブル信号Ｓｅｎを入力とし入力クロックＣＬＫに同期して動作するフリップフロップ回路１４１と、入力データＳｄａｔａを入力とし入力クロックＣＬＫに同期して動作するフリップフロップ回路１４２とを備えている。
【００４９】
また図１に示すシステムクロック同期化回路は、入力クロックＣＬＫをシステムクロックＳＣＬＫで同期化し、この同期化した信号をシステムクロックＳＣＬＫに同期した第１の遅延量だけ遅延させた信号Ｓ７を生成する同期化およびタイミングディレイ回路１１と、フリップフロップ回路１４１から出力された信号Ｓ１をシステムクロックＳＣＬＫで同期化し、この同期化した信号をシステムクロックＳＣＬＫに同期した第２の遅延量だけ遅延させた信号Ｓ９を生成する同期化およびタイミングディレイ回路１２と、フリップフロップ回路１４２から出力された信号Ｓ６をシステムクロックＳＣＬＫで同期化し、この同期化した信号をシステムクロックＳＣＬＫに同期した第３の遅延量だけ遅延させた信号Ｓ１０を生成する同期化およびタイミングディレイ回路１３とを備えている。
【００５０】
さらに図１に示すシステムクロック同期化回路は、信号Ｓ７を入力して、システムクロックＳＣＬＫ１周期分のパルス幅を有するマスク信号Ｓ８を生成するマスク信号生成回路１４と、マスク信号Ｓ８と信号Ｓ９とを入力とするＡＮＤゲート１５と、ＡＮＤゲート１５の出力信号Ｓ１１を入力としシステムクロックＳＣＬＫに同期して出力イネーブル信号Ｖｅｎを出力するフリップフロップ回路１４６と、信号Ｓ１１をライトイネーブル端子ｗｅに入力し、信号Ｓ１０を入力とし、システムクロックＳＣＬＫに同期して出力データＶｄａｔａを出力するライトイネーブル付きフリップフロップ回路１４７とを備えている。
【００５１】
次に図２を参照して、図１に示す同期化およびタイミングディレイ回路１１，１２，１３とマスク信号生成回路１４の実施例について説明する。図２に示す同期化およびタイミングディレイ回路１１は、入力クロックＣＬＫをシステムクロックＳＣＬＫで同期化した信号Ｓ１１１を出力するフリップフロップ回路１１１と、フリップフロップ回路１１１からの信号Ｓ１１１をシステムクロックＳＣＬＫで同期化した信号Ｓ１１２を出力するフリップフロップ回路１１２と、信号Ｓ１１２をシステムクロックＳＣＬＫで同期化した信号Ｓ７を出力するフリップフロップ回路１１３とを備えている。
【００５２】
また同期化およびタイミングディレイ回路１２は、フリップフロップ回路１４１からの出力信号Ｓ１をシステムクロックＳＣＬＫで同期化した信号Ｓ１２１を出力するフリップフロップ回路１２１と、フリップフロップ回路１２１からの信号Ｓ１２１をシステムクロックＳＣＬＫで同期化した信号Ｓ９を出力するフリップフロップ回路１２２とを備えている。
【００５３】
また同期化およびタイミングディレイ回路１３は、同期化およびタイミングディレイ回路１２と同様な回路構成であり、フリップフロップ回路１４２からの出力信号Ｓ６をシステムクロックＳＣＬＫで同期化した信号Ｓ１３１を出力するフリップフロップ回路１３１と、フリップフロップ回路１３１からの信号Ｓ１３１をシステムクロックＳＣＬＫで同期化した信号Ｓ１０を出力するフリップフロップ回路１３２とを備えている。
【００５４】
またマスク信号生成回路１４は、フリップフロップ回路１１３からの信号Ｓ７をシステムクロックＳＣＬＫで同期化した信号Ｓ１４１を出力するフリップフロップ回路１４１’と、インバータ１４２’と、ＡＮＤゲート１４３’とを備えている。ここで、フリップフロップ回路１４１’と、インバータ１４２’と、ＡＮＤゲート１４３’とで信号Ｓ７の立ち上がりに同期し、システムクロックＳＣＬＫの１周期分のパルス幅を有するマスク信号Ｓ８を生成する。
【００５５】
次に図１および図３に示すタイミングチャートを参照して、図１に示すシステムクロック同期化回路の動作について説明する。図３において、図１３，１６，１７と同様に左下下がり斜線部は無効データを表し、右下下がり斜線は不定データを表す。
【００５６】
フリップフロップ回路１４２は、時刻ｔ３１で入力クロックＣＬＫの立ち上がりに同期して無効データ（このとき入力イネーブル信号Ｓｅｎは、“０”となっている）をラッチし、信号Ｓ６として出力する。また、フリップフロップ回路１４１は、同様に入力クロックＣＬＫの立ち上がりに同期して“０”レベルの入力イネーブル信号Ｓｅｎをラッチし、信号Ｓ１として出力する。
【００５７】
次に時刻ｔ３２で、同期化およびタイミングディレイ回路１１は、システムクロックＳＣＬＫの立ち上がりに同期して入力クロックＣＬＫをラッチし、２システムクロックＳＣＬＫ後の時刻ｔ３４に“１”レベルの信号Ｓ７として出力する。同様に、同期化およびタイミングディレイ回路１２は、システムクロックＳＣＬＫの立ち上がりに同期して“０”レベルの信号Ｓ１をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ３３に“０”レベルの信号Ｓ９として出力する。
【００５８】
次に時刻ｔ３３で、同期化およびタイミングディレイ回路１１は、システムクロックＳＣＬＫの立ち上がりに同期して入力クロックＣＬＫをラッチし、２システムクロックＳＣＬＫ後の時刻ｔ３５に“１”レベルの信号Ｓ７を出力する。
【００５９】
そして時刻ｔ３４において、マスク信号生成回路１４は、信号Ｓ７の立ち上がりに同期し、１システムクロックＳＣＬＫのパルス幅を有するマスク信号Ｓ８をＡＮＤゲート１５に出力する。この信号Ｓ８と“０”レベルの信号Ｓ９を入力し、ＡＮＤゲート１５は“０”レベルを出力する。
【００６０】
次に時刻ｔ３５で、同期化およびタイミングディレイ回路１１は、システムクロックＳＣＬＫの立ち上がりに同期して“０”レベルの入力クロックＣＬＫをラッチし、２システムクロックＳＣＬＫ後の時刻ｔ３８に“０”レベルの信号Ｓ７として出力する。
【００６１】
次に時刻ｔ３６において、フリップフロップ回路１４２は、入力クロックＣＬＫの立ち上がりに同期して有効データ１をラッチし、信号Ｓ６として出力する。これにより、信号Ｓ６は無効データから有効データ１に変化する。また、フリップフロップ回路１４１は、同様に入力クロックＣＬＫの立ち上がりに同期して“１”レベルの入力イネーブル信号Ｓｅｎをラッチし、有効データであることを示す“１”レベルの信号Ｓ１を同期化およびタイミングディレイ回路１２に出力する。
【００６２】
また時刻ｔ３７で、同期化およびタイミングディレイ回路１２は、システムクロックＳＣＬＫの立ち上がりに同期して“１”レベルの信号Ｓ１をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ３８に“１”レベルの信号Ｓ９として出力する。同様に、同期化およびタイミングディレイ回路１３は、システムクロックＳＣＬＫの立ち上がりに同期して有効データ１をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ３８に有効データ１として出力する。
【００６３】
次に時刻ｔ３９において、ＡＮＤゲート１５は“１”レベルに立ち上がったマスク信号Ｓ８と、“１”レベルの信号Ｓ９とを入力し、入力信号と同時に立ち上がり１システムクロックＳＣＬＫ分だけ“１”レベルを保持した後時刻ｔ４０で“０”レベルとなる信号Ｓ１１を、フリップフロップ回路１４６と、ライトイネーブル付きフリップフロップ回路１４７とに出力する。
【００６４】
次に時刻ｔ４０において、ライトイネーブル付きフリップフロップ回路１４７は、“１”レベルの信号Ｓ１１をライトイネーブル端子ｗｅに入力し、システムクロックＳＣＬＫの立ち上がりに同期して、有効データ１をラッチする。ラッチした有効データ１は出力データＶｄａｔａとして出力する。
【００６５】
同時に、フリップフロップ回路１４６は、システムクロックＳＣＬＫの立ち上がりに同期して“１”レベルの信号Ｓ１１をラッチし、“１”レベルの出力イネーブル信号Ｖｅｎとして出力する。
【００６６】
そして“１”レベルに立ち上がった出力イネーブル信号Ｖｅｎは、時刻ｔ４１においてシステムクロックＳＣＬＫの立ち上がりと同時に“０”レベルとなり、時刻ｔ４０〜時刻ｔ４１間で“１”レベル、すなわち１システムクロックのパルス幅を有する信号として出力される。
【００６７】
以上が本発明によるシステムクロック同期化回路の基本動作であり、入力クロックＣＬＫがシステムクロックＳＣＬＫで同期化され、さらに同期化された信号がシステムクロックＳＣＬＫに同期した第１の遅延量だけ遅延した信号Ｓ７が生成され、信号Ｓ７に同期したマスク信号Ｓ８が生成される。
【００６８】
一方、入力イネーブル信号Ｓｅｎが入力クロックＣＬＫにより同期化され、この同期化された信号Ｓ１がシステムクロックＳＣＬＫで同期化される。そして、この同期化された信号をシステムクロックＳＣＬＫに同期した第２の遅延量だけ遅延させた信号Ｓ９が生成され、信号Ｓ９が無効データあるいは不定データとなる場合は、マスク信号Ｓ８が“０”となることにより、無効データあるいは不定データとなった信号Ｓ９がフリップフロップ回路１４６に入力しないような回路構成となっている。
【００６９】
同様に入力データＳｄａｔａがクロックＣＬＫにより同期化され、この同期化された信号Ｓ６がシステムクロックＳＣＬＫで同期化される。そして、この同期化された信号をシステムクロックＳＣＬＫに同期した第３の遅延量だけ遅延させた信号Ｓ１０が生成され、信号Ｓ１０が無効データあるいは不定データとなる場合は、信号Ｓ１１が“０”となることにより、ライトイネーブル付きフリップフロップ回路１４７が、無効データあるいは不定データをラッチしないようにしている。
【００７０】
また無効データまたは不定データとなる信号Ｓ９が、ＡＮＤゲート１５に入力するより以前に“０”レベルのマスク信号Ｓ８がＡＮＤゲート１５に入力するように、かつ無効データまたは不定データとなる信号Ｓ１０が、ライトイネーブル付きフリップフロップ回路１４７に入力するより以前に“０”レベルの信号Ｓ１１がライトイネーブル付きフリップフロップ回路１４７のライトイネーブル端子ｗｅに入力するように、同期化およびタイミングディレイ回路１１〜１３の第１の遅延量〜第３の遅延量が決定される。
【００７１】
次に図４を参照して、入力クロックＣＬＫの立ち下がり時に入力クロックにノイズが重畳した場合の図１に示すシステムクロック同期化回路の動作について説明する。
【００７２】
フリップフロップ回路１４１は、時刻ｔ４１で入力クロックＣＬＫの立ち上がりに同期して、不定となった入力イネーブル信号Ｓｅｎをラッチし、信号Ｓ１として同期化およびタイミングディレイ回路１２に出力する。同期化およびタイミングディレイ回路１２は、時刻ｔ４２におけるシステムクロックＳＣＬＫの立ち上がりに同期して、不定データとなった信号Ｓ１をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ４３において信号Ｓ９としてＡＮＤゲート１５に出力する。
【００７３】
同様にフリップフロップ回路１４２は、時刻ｔ４１で入力クロックＣＬＫの立ち上がりに同期して、不定となった入力データＳｄａｔａをラッチし、信号Ｓ６として同期化およびタイミングディレイ回路１３に出力する。同期化およびタイミングディレイ回路１３は、時刻ｔ４２におけるシステムクロックＳＣＬＫの立ち上がりに同期して、不定データとなった信号Ｓ６をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ４３において信号Ｓ１０としてライトイネーブル付きフリップフロップ回路１４７に出力する。
【００７４】
また時刻ｔ４２において、フリップフロップ回路１４６は信号Ｓ１１の“１”レベルをラッチし、１システムクロックＳＣＬＫ後の時刻ｔ４３で“０”レベルをラッチするため、出力イネーブル信号Ｖｅｎとして示すような時刻ｔ４２で立ち上がり１システムクロックＳＣＬＫのパルス幅を有する信号を出力する。
【００７５】
また時刻ｔ４２において信号Ｓ１１が“１”レベルであるため、ライトイネーブル付きフリップフロップ回路１４７は、システムクロックＳＣＬＫの立ち上がりに同期して、信号Ｓ１０（有効データ２）をラッチする。
【００７６】
次に時刻ｔ４５で入力クロックＣＬＫの立ち上がりに同期して、フリップフロップ回路１４１は“１”レベルの入力イネーブル信号Ｓｅｎをラッチする。これにより、信号Ｓ１は不定データから“１”レベルのデータに推移する。
【００７７】
同様に、時刻ｔ４５で入力クロックＣＬＫの立ち上がりに同期して、フリップフロップ回路１４２は有効データ３をラッチする。これにより、信号Ｓ６は不定データから有効データ３に推移する。
【００７８】
次に時刻ｔ４６において、同期化およびタイミングディレイ回路１３は、システムクロックＳＣＬＫの立ち上がりに同期して有効データ３をラッチする。これにより、信号１０は不定データから有効データ３に推移する。
【００７９】
続いて時刻ｔ４７において、信号Ｓ７の立ち上がりに同期してマスク信号Ｓ８が立ち上がり、これとともに信号Ｓ１１も立ち上がり１システムクロックＳＣＬＫ分のパルス幅を有するパルス信号が生成される。
【００８０】
またフリップフロップ回路１４６は、“１”レベルの信号Ｓ１１をシステムクロックＳＣＬＫの立ち上がりに同期してラッチし、１システムクロックＳＣＬＫ分のパルス幅を有するパルス信号である出力イネーブル信号Ｖｅｎを出力する。一方、ライトイネーブル付きフリップフロップ回路１４７は、信号Ｓ１１が“１”レベルであるため、システムクロックＳＣＬＫの立ち上がりに同期して信号Ｓ１０（有効データ３）をラッチする。これにより、出力データＶｄａｔａは、有効データ２から有効データ３に推移する。
【００８１】
次に上述したシステムクロック同期化回路の動作について要約する。
【００８２】
１）時刻ｔ４１で入力クロックの立ち下がりに重畳したノイズによる立ち上がりエッジに同期して、不定信号である信号Ｓ１がフリップフロップ回路１４１から出力される。この不定データは、入力クロックＣＬＫの次の立ち上がりである時刻ｔ４５まで継続する。
【００８３】
２）同期化およびタイミングディレイ回路１２は、時刻ｔ４２のシステムクロックＳＣＬＫの立ち上がりに同期して１）の不定データをラッチする。ラッチした不定データは、信号Ｓ１が“１”レベルに推移した時刻の約１システムクロックＳＣＬＫ後の時刻ｔ４６に、“１”レベルに推移する。
【００８４】
３）マスク信号Ｓ８は、時刻ｔ４６の１システムクロックＳＣＬＫ後まで“０”レベルを継続する。従って、不定データである信号Ｓ９はマスク信号Ｓ８によりマスクされ、ＡＮＤゲート１５から不定データは出力されない。
【００８５】
４）時刻ｔ４７でシステムクロックＳＣＬＫの立ち上がりに同期して立ち上がり、有効データであることを示す信号Ｓ１１はＡＮＤゲート１５から出力され、最終的に時刻ｔ４８で立ち上がる出力イネーブル信号Ｖｅｎとして出力される。
【００８６】
１１）時刻ｔ４１で入力クロックの立ち下がりに重畳したノイズによる立ち上がりエッジに同期して、不定信号である信号Ｓ６がフリップフロップ回路１４２から出力される。この不定データは、入力クロックＣＬＫの次の立ち上がりである時刻ｔ４５まで継続する。
【００８７】
１２）同期化およびタイミングディレイ回路１３は、時刻ｔ４２のシステムクロックＳＣＬＫの立ち上がりに同期して１１）の不定データをラッチする。この不定データは、信号Ｓ６が有効データ３に推移した時刻の約１システムクロックＳＣＬＫ後の時刻ｔ４６に、有効データ３に推移する。
【００８８】
１３）信号Ｓ１１は、時刻ｔ４６の１システムクロックＳＣＬＫ後まで“０”レベルを継続する。従って、不定データである信号Ｓ１０は信号Ｓ１１により実質的にマスクされる。すなわちライトイネーブル付きフリップフロップ回路１４７にラッチされない。
【００８９】
１４）時刻ｔ４８でシステムクロックＳＣＬＫの立ち上がりに同期して、ライトイネーブル付きフリップフロップ回路１４７は有効データ３である信号Ｓ１０をラッチして、出力データＶｄａｔａとして出力する。
【００９０】
上記の説明からわかるように、入力クロックの立ち下がりに重畳したノイズによる立ち上がりエッジに同期して、不定信号がフリップフロップ回路１４１，１４２から発生しても、マスク信号Ｓ８および信号Ｓ１１により、不定データがフリップフロップ回路１４６およびライトイネーブル付きフリップフロップ回路１４７に入力されない。
【００９１】
マスク信号Ｓ８および信号Ｓ１１は、信号Ｓ９および信号Ｓ１０がそれぞれ不定データである間“０”レベルとなる必要があるが、同期化およびタイミングディレイ回路１１〜１３の第１の遅延量〜第３の遅延量を調整して、上記のタイミング条件を満足するようにしている。
【００９２】
次に図５を参照して、システムクロックＳＣＬＫ’が図４に示すシステムクロックＳＣＬよりもクロック周波数が低くなった場合について説明する。図５のタイミングチャートで、システムクロックＳＣＬＫ’がシステムクロックＳＣＬよりもクロック周波数が低くなったこと以外は、図１に示すシステムクロック同期化回路、入力クロックＣＬＫ、入力データＳｄａｔａ、入力イネーブル信号Ｓｅｎ、入力クロックＣＬＫの立ち下がりに重畳するノイズについては、図４の場合と全く同一である。
【００９３】
図５の場合の回路動作については、図４で示した回路動作と殆ど同様な回路動作を行うが、システムクロックＳＣＬＫ’のクロック周波数を入力クロックＣＬＫのクロック周波数に比して一定比率よりも小さくすると、マスク信号Ｓ８によって、不定データとなった信号Ｓ９をマスクすることが出来なくなるという現象が生じる。
【００９４】
次に上記の現象について説明する。
【００９５】
信号Ｓ９が不定データから“１”レベルに推移する時刻ｔ５６は、時刻ｔ５４から図５の場合約１．５システムクロックＳＣＬＫ後の立ち上がり時であるが、システムクロックＳＣＬＫのクロック周波数が小さくなると、時刻ｔ５６は大きくなる方向、すなわち遅くなる方向に変化する。
【００９６】
信号Ｓ９の不定データをマスク信号Ｓ８でマスクするためには、時刻ｔ５６と時刻ｔ５８間の間隔が、少なくとも１システムクロックの周期よりも大きくなければならないが、システムクロックＳＣＬＫのクロック周波数が小さくなると、時刻ｔ５６と時刻ｔ５８間に、１システムクロックＳＣＬＫ分のマスク信号を生成することができなくなる。
【００９７】
一般的なタイミング条件について推考すると、入力クロックＣＬＫの“１”レベルの期間（入力クロック信号の半周期）を、システムクロックＳＣＬＫの立ち上がりエッジで２回以上ラッチすることが必要であることがわかる。すなわち、システムクロックＳＣＬＫのクロック周波数は、入力クロックＣＬＫのクロック周波数の４倍以上必要である。図１および図２のシステムクロック同期化回路においては、入力クロックＣＬＫのクロック周波数を１２．５ＭＨｚとし、システムクロックＳＣＬＫのクロック周波数を６６〜１００ＭＨｚとして設計した。
【００９８】
さらに上記の第１の制約条件に加えて、前にも説明したように、同期化およびタイミングディレイ回路１１の第１の遅延量が、同期化およびタイミングディレイ回路１２，１３の第２の遅延量および第３の遅延量よりも大きいという第２の制約条件が必要である。この第２の制約条件は、同期化およびタイミングディレイ回路１１において、入力クロックＣＬＫがシステムクロックＳＣＬＫに同期化されて信号Ｓ７として出力されるまでのフリップフロップ回路などによるラッチ段数が、同期化およびタイミングディレイ回路１２において、入力クロック信号ＣＬＫで同期化された入力イネーブル信号Ｓｅｎが、システムクロックＳＣＬＫに同期化されて信号Ｓ９として出力されるまでのフリップフロップ回路などによるラッチ段数、および同期化およびタイミングディレイ回路１３において、入力クロック信号ＣＬＫで同期化された入力データＳｄａｔａが、システムクロックＳＣＬＫに同期化されて信号Ｓ１０として出力されるまでのフリップフロップ回路などによるラッチ段数よりも大きいということを意味している。
【００９９】
図２の例では、同期化およびタイミングディレイ回路１１は、システムクロックＳＣＬＫにより同期化されるフリップフロップ回路が３段に縦続接続され、同期化およびタイミングディレイ回路１２，１３は、システムクロックＳＣＬＫにより同期化されるフリップフロップ回路が２段に縦続接続されていて、上記の第２の制約条件を満たしている。
【０１００】
このようにして、同期化およびタイミングディレイ回路を構成するフリップフロップ回路の縦続接続段数を調整して、第１の遅延量〜第３の遅延量を調整する。
【０１０１】
入力イネーブル信号Ｓｅｎは、フリップフロップ回路１４１において、入力クロックＣＬＫに同期してラッチされ、信号Ｓ１は同期化およびタイミングディレイ回路１２でシステムクロックＳＣＬＫにより同期化してラッチされるが、入力クロックＣＬＫとシステムクロックＳＣＬＫは非同期なので、図６のＣ１，Ｃ２および図７のＥ１，Ｅ２に示すように、フリップフロップ回路１４１から出力された信号Ｓ１が同期化およびタイミングディレイ回路１２でラッチされるまでに若干の遅延が存在する。
【０１０２】
Ｃ１，Ｃ２の場合は、ノイズの立ち上がり直後におけるシステムクロックの立ち上がりでフリップフロップ回路１２１が、不定の信号Ｓ１をラッチするが、Ｅ１，Ｅ２の場合は、ノイズの立ち上がった後の１システムクロック後におけるシステムクロックの立ち上がりでフリップフロップ回路１２１は、不定の信号Ｓ１をラッチする。このように、ノイズの立ち上がりとシステムクロックの立ち上がりの微妙なズレによって、フリップフロップ回路１２１によりラッチされる信号Ｓ１のタイミングは大きく変化する。
【０１０３】
同様に、入力データＳｄａｔａは、フリップフロップ回路１４２において、入力クロックＣＬＫに同期してラッチされ、信号Ｓ６は同期化およびタイミングディレイ回路１３でシステムクロックＳＣＬＫにより同期化してラッチされるが、図６のＤ１，Ｄ２および図７のＦ１，Ｆ２に示すように、ノイズの立ち上がりとシステムクロックの立ち上がりの微妙なズレによって、フリップフロップ回路１３１によりラッチされる信号Ｓ６のタイミングは大きく変化する。
【０１０４】
しかしながらこのような場合においても、第１の制約条件および第２の制約条件を設けることにより、入力クロックＣＬＫとシステムクロックＳＣＬＫが非同期であることにより生じるラッチタイミングのズレを吸収し、正常な入力データＳｄａｔａと正常な入力イネーブル信号Ｓｅｎのみを、それぞれ出力データＶｄａｔａおよび出力イネーブル信号Ｖｅｎとして出力することができる。
【０１０５】
次に本発明によるシステムクロック同期化回路の第２の実施の形態について、図１および図８を参照して説明する。
【０１０６】
図８は、本発明によるシステムクロック同期化回路の第２の実施の形態を示すブロック図であり、図１で入力イネーブル信号Ｓｅｎが常時“１”である場合の回路構成に適している。
【０１０７】
すなわち、入力イネーブル信号Ｓｅｎが常時“１”とすると、同期化およびタイミングディレイ回路１２は常時“１”を出力するのでＡＮＤゲート１５は不要となる。従って、図１のフリップフロップ回路１４１，同期化およびタイミングディレイ回路１２、ＡＮＤゲート１５を削除した回路が図８の回路に相当する。図１で、フリップフロップ回路１４１の入力端子を“１”にプルアップしておくよりも、図８の回路構成が回路素子数が少なくなるという特徴がある。
【０１０８】
次に本発明によるシステムクロック同期化回路の第３の実施の形態について、図１および図９を参照して説明する。
【０１０９】
図９は、本発明によるシステムクロック同期化回路の第３の実施の形態を示すブロック図である。
【０１１０】
図１では、マスク信号生成回路１４で生成されるマスク信号Ｓ８をＡＮＤゲート１５の一方に入力することにより、信号Ｓ９の不定データをマスクしていたが、図９のように、最初に入力クロックＣＬＫとフリップフロップ回路１４１からの出力信号Ｓ１とをＡＮＤゲート９１に入力し、このＡＮＤゲート９１の出力信号を同期化およびタイミングディレイ回路１１に入力し、さらに同期化およびタイミングディレイ回路１１の出力信号からマスク信号生成回路１４でマスク信号を生成し、このマスク信号をフリップフロップ回路１４６の入力端子とライトイネーブル付きフリップフロップ回路１４７のライトイネーブル端子ｗｅに入力する回路構成とすることにより、図１に示すシステムクロック同期化回路と同様の回路動作を行うことができる。
【０１１１】
すなわち、図１で信号Ｓ９とマスク信号Ｓ８との論理積をとる代わりに、図９では最初に入力クロックＣＬＫと信号Ｓ１との論理積をとり、この論理積信号を同期化およびタイミングディレイ回路１１以降の回路で処理するようにしている。
【０１１２】
次に本発明によるシステムクロック同期化回路の第４の実施の形態について、図１および図１０を参照して説明する。
【０１１３】
図１０は、本発明によるシステムクロック同期化回路の第４の実施の形態を示すブロック図である。図１の同期化およびタイミングディレイ回路１１，１２，１３は、それぞれ入力した信号をシステムクロックＳＣＬＫで同期化し、同期化した信号をそれぞれ第１の遅延量〜第３の遅延量だけ遅延させて相互のタイミング調整を行っていたが、本実施の形態によるシステムクロック同期化回路を構成する同期化回路１０１，１０２，１０３は、入力クロックＣＬＫ、入力クロックＣＬＫで同期した入力イネーブル信号Ｓｅｎ、入力クロックＣＬＫで同期した入力データＳｄａｔａをそれぞれシステムクロックＳＣＬＫで同期化し、同期化した信号を出力するが同期化した信号の遅延は行わない。
【０１１４】
システムクロック同期化回路全体のタイミング調整は、タイミングディレイ回路１０４で行う。このタイミングディレイ回路１０４で、同期化回路１０１の入力からマスク信号生成回路１４を介してタイミングディレイ回路１４の出力に至る遅延が、同期化回路１０２の入力から出力までの遅延および同期化回路１０３の入力から出力までの遅延よりも大きくなるように設定する。このように設定することで、上記に説明した第２の制約条件を満たすことが出来る。
【０１１５】
本実施の形態によるシステムクロック同期化回路は、入力イネーブル信号Ｓｅｎおよび入力データＳｄａｔａが伝搬する信号経路に遅延回路が入っていないため、入力イネーブル信号Ｓｅｎおよび入力データＳｄａｔａを高速に伝達することが出来る。このため、システムクロック同期化回路を高速化することが可能となり、ディジタル放送受信装置全体を高速で処理することが出来る。
【０１１６】
次に本発明によるシステムクロック同期化回路の第５の実施の形態について、図１および図１１を参照して説明する。
【０１１７】
図１１は、本発明によるシステムクロック同期化回路の第５の実施の形態を示すブロック図である。上述したシステムクロック同期化回路は、全て入力クロックＣＬＫの立ち下がりに同期して入力データＳｄａｔａと入力イネーブル信号Ｓｅｎが変化し、入力クロックＣＬＫの立ち上がりに同期して入力データＳｄａｔａと入力イネーブル信号Ｓｅｎをラッチする場合であったが、本実施の形態によるシステムクロック同期化回路は、入力クロックＣＬＫの立ち上がりに同期して入力データＳｄａｔａと入力イネーブル信号Ｓｅｎが変化し、入力クロックＣＬＫの立ち下がりに同期して入力データＳｄａｔａと入力イネーブル信号Ｓｅｎをラッチする場合に適用する回路である。
【０１１８】
本実施の形態によるシステムクロック同期化回路は、図１に示すシステムクロック同期化回路に入力クロックＣＬＫを反転するための入力クロック反転回路１６を設け、この入力クロック反転回路１６で入力クロックＣＬＫを反転させた反転入力クロックＣＬＫバーをフリップフロップ回路１４１，１４２および同期化およびタイミングディレイ回路１１に入力することが特徴である。
【０１１９】
図１の入力クロックＣＬＫが、反転入力クロックＣＬＫバーになっている以外の回路動作は、図１のシステムクロック同期化回路と同様である。
【０１２０】
【発明の効果】
以上説明したように本発明のシステムクロック同期化回路は、入力クロックにノイズが重畳した場合においても、誤った出力データと出力イネーブル信号を出力せず、システムクロックに同期した正常な出力データと出力イネーブル信号とを出力することが可能である。
【０１２１】
また、入力データと入力イネーブル信号をラッチする際に、入力クロックとシステムクロックが非同期であることにより生じるラッチタイミングの大幅なズレを吸収し、正常な入力データと正常な入力イネーブル信号のみを、それぞれ出力データおよび出力イネーブル信号として出力することができる。
【０１２２】
さらに、入力クロックのクロック周波数に応じて、システムクロックのクロック周波数を入力クロック周波数に対する一定比率以上の範囲で設定することにより、入力クロック周波数の広い範囲で、ノイズが重畳した入力クロックによる誤動作がなく、システムクロックに同期した正常な出力データと出力イネーブル信号とを出力することが可能である。
【図面の簡単な説明】
【図１】本発明のシステムクロック同期化回路の第１の実施の実施の形態を示すブロック図である。
【図２】本発明のシステムクロック同期化回路の第１の実施の実施の形態を示す詳細回路図である。
【図３】入力クロックＣＬＫにノイズが重畳しない場合の図１に示すシステムクロック同期化回路のタイミングチャートである。
【図４】入力クロックＣＬＫにノイズが重畳した場合の図１に示すシステムクロック同期化回路のタイミングチャートである。
【図５】システムクロックＳＣＬＫ’が図４に示すシステムクロックＳＣＬＫより遅く、かつ入力クロックＣＬＫにノイズが重畳した場合の図１に示すシステムクロック同期化回路のタイミングチャートである。
【図６】入力クロックＣＬＫに重畳したノイズによる立ち上がりエッジと、システムクロックの立ち上がりの時間差が小さく、かつ入力クロックＣＬＫにノイズが重畳した場合の図２に示すシステムクロック同期化回路のタイミングチャートである。
【図７】入力クロックＣＬＫに重畳したノイズによる立ち上がりエッジと、システムクロックの立ち上がりの時間差が大きく、かつ入力クロックＣＬＫにノイズが重畳した場合の図２に示すシステムクロック同期化回路のタイミングチャートである。
【図８】本発明のシステムクロック同期化回路の第２の実施の実施の形態を示すブロック図である。
【図９】本発明のシステムクロック同期化回路の第３の実施の実施の形態を示すブロック図である。
【図１０】本発明のシステムクロック同期化回路の第４の実施の実施の形態を示すブロック図である。
【図１１】本発明のシステムクロック同期化回路の第５の実施の実施の形態を示すブロック図である。
【図１２】従来および本発明のディジタル放送受信装置を示すブロック図である。
【図１３】従来例による図１２に示すシステムクロック同期化回路１２４のタイミングチャートである。
【図１４】図１２に示す従来のシステムクロック同期化回路１２４のブロック図である。
【図１５】図１２に示す従来のシステムクロック同期化回路１２４の詳細回路図である。
【図１６】入力クロックＣＬＫにノイズが重畳しない場合の図１５に示すシステムクロック同期化回路１２４のタイミングチャートである。
【図１７】入力クロックＣＬＫにノイズが重畳した場合の図１５に示すシステムクロック同期化回路１２４のタイミングチャートである。
【符号の説明】
１１〜１３ 同期化およびタイミングディレイ回路
１４，１４５ マスク信号生成回路
１５，９１，１４３’，１４５４ ＡＮＤゲート
１６ 入力クロック反転回路
１０１〜１０３、１４４ 同期化回路
１０４ タイミングディレイ回路
１１１〜１１３，１２１，１２２，１３１，１３２，１４１，１４１’，１４２，１４４１，１４５１，１４５２，１４６ フリップフロップ回路
１２１ チューナ
１２２ 受信信号前処理回路
１２２Ａ Ａ／Ｄ変換器
１２２Ｂ 復調回路
１２２Ｃ 誤り訂正回路
１２３Ａ〜１２３Ｃ バッファ
１２４ システムクロック同期化回路
１２５ ストリームデータ分離回路
１２６ ＭＰＥＧデコーダ
１４３ ＯＲゲート
１４２’，１４５３ インバータ
１４７ ライトイネーブル付きフリップフロップ回路
【発明の属する技術分野】
本発明はシステムクロック同期化回路に関し、特に入力したクロック信号にノイズが重畳した場合においても、ディジタル放送受信装置を構成するシステムクロック同期化回路以降の回路に供給するシステムクロックに同期した正常な入力データと入力イネーブル信号とを出力することが可能なシステムクロック同期化回路に関する。
【０００２】
【従来の技術】
ディジタル放送受信装置は、図１２に示すように、放送信号を受けてチャネルを選局するチューナ１２１と、チューナ１２１からの出力信号をディジタル信号に変換するＡ／Ｄ変換器１２２Ａと、Ａ／Ｄ変換器１２２Ａからのディジタル信号を復調する復調回路１２２Ｂと、伝送経路で発生した誤りデータを補正するための誤り訂正回路１２２Ｃと、バッファ１２３Ａ〜１２３Ｃと、システムクロック同期化回路１２４と、ストリーム分離回路１２５と、ＭＰＥＧデコーダ１２６とを備えている。
【０００３】
ここで、Ａ／Ｄ変換器１２２Ａと、復調回路１２２Ｂと、誤り訂正回路１２２Ｃとは受信信号前処理回路１２２を構成しており、この受信信号前処理回路１２２から受信データＳｄａｔａ’と、受信イネーブル信号Ｓｅｎ’と、受信クロックＣＬＫ’とを出力する。
【０００４】
受信データＳｄａｔａ’と、受信イネーブル信号Ｓｅｎ’と、受信クロックＣＬＫ’は、立ち上がり時および立ち下がり時に瞬時的に高インピーダンスとなるバッファ１２３Ａ〜１２３Ｃにより駆動され、それぞれ入力データＳｄａｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣＬＫとしてシステムクロック同期化回路１２４に入力する。
【０００５】
システムクロック同期化回路１２４は、入力データＳｄａｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣＬＫと、システムクロックＳＣＬＫとを入力し、システムクロックＳＣＬＫに同期した入力データである出力データＶｄａｔａと、システムクロックＳＣＬＫに同期した入力イネーブル信号Ｓｅｎである出力イネーブル信号Ｖｅｎとを出力する。
【０００６】
ストリーム分離回路１２５は、出力データＶｄａｔａと出力イネーブル信号Ｖｅｎとを入力し、多重化されたストリームデータを各ストリームデータに分離し、ＭＰＥＧデコーダ１２６は、分離された各ストリームデータをＭＰＥＧフォーマットに従ってデコードする。
【０００７】
次に図１２に示すシステムクロック同期化回路１２４の動作について、図１３に示すタイミングチャートを参照してより具体的に説明する。
【０００８】
図１３の受信データＳｄａｔａ’と、受信イネーブル信号Ｓｅｎ’とは、受信クロックＣＬＫ’に同期し、かつ受信クロックＣＬＫ’の立ち下がり時に変化するように受信信号前処理回路１２２から出力される。すなわち、受信データＳｄａｔａ’と、受信イネーブル信号Ｓｅｎ’は、１受信クロックＣＬＫ’単位のデータとなっている。
【０００９】
また受信データＳｄａｔａ’には、ＭＰＥＧデコーダ１２６においてデコードする際に用いられる有効データと、廃棄される無効データとがあり、図１３では無効データを左下下がりの斜線部で示している。受信イネーブル信号Ｓｅｎ’が活性化された場合、すなわち図１３の場合は受信イネーブル信号Ｓｅｎ’が“１”に設定された場合、有効データが受信信号前処理回路１２２から出力され、受信イネーブル信号Ｓｅｎ’が非活性化された場合、すなわち図１３の場合は受信イネーブル信号Ｓｅｎ’が“０”に設定された場合は、無効データが受信信号前処理回路１２２から出力される。入力データＳｄａｔａと出力データＶｄａｔａの左下下がりの斜線部も同様に、無効データを表す。
【００１０】
図１３において、時刻ｔ２で受信クロックＣＬＫ’の立ち下がりに同期して受信イネーブル信号Ｓｅｎ’が“１”になると、受信データＳｄａｔａ’は無効データから有効データ１に変化し、この有効データ１はバッファ１２３Ａで駆動され、入力データＳｄａｔａとしてシステムクロック同期化回路１２４に入力する。また同様に、時刻ｔ２で“１”となった受信イネーブル信号Ｓｅｎ’はバッファ１２３Ｂで駆動され、バッファ１２３Ｂによる遅延だけ遅れて入力イネーブル信号Ｓｅｎとしてシステムクロック同期化回路１２４に入力する。
【００１１】
次に時刻ｔ３で、入力クロックＣＬＫの立ち上がり時に同期してシステムクロック同期化回路１２４は有効データ１を取り込み、時刻ｔ４でシステムクロック同期化回路１２４は、システムクロックＳＣＬＫに同期してこのデータを出力データＶｄａｔａとしてストリーム分離回路１２５に出力する。
【００１２】
時刻ｔ４で“１”に立ち上がった出力イネーブル信号Ｖｅｎは、１システムクロックＳＣＬＫの期間“１”を保つパルス信号としてシステムクロック同期化回路１２４において生成され、システムクロックＳＣＬＫに同期してストリームデータ分離回路１２５に出力される。
【００１３】
同様に時刻ｔ６で、入力クロックＣＬＫの立ち上がり時に同期してシステムクロック同期化回路１２４は有効データ２を取り込み、時刻ｔ７で、システムクロックＳＣＬＫに同期してこのデータを出力データＶｄａｔａとしてストリーム分離回路１２５に出力する。
【００１４】
時刻ｔ７で“１”に立ち上がった出力イネーブル信号Ｖｅｎは、１システムクロックＳＣＬＫの期間“１”を保つパルス信号としてシステムクロック同期化回路１２４において生成され、システムクロックＳＣＬＫに同期してストリームデータ分離回路１２５に出力される。
【００１５】
このようにして入力した入力データＳｄａｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣＬＫは、それぞれシステムクロックＳＣＬＫにより同期化され、システムクロックＳＣＬＫと同期化した出力データＶｄａｔａと出力イネーブル信号Ｖｅｎとして、システムクロック同期化回路１２４からストリーム分離回路１２５に出力される。
【００１６】
次に図１４を参照して、システムクロック同期化回路１２４の詳細回路について説明する。
【００１７】
図１４に示すシステムクロック同期化回路１２４は、入力イネーブル信号Ｓｅｎを入力とし入力クロックＣＬＫに同期して動作するフリップフロップ回路１４１と、入力データＳｄａｔａを入力とし入力クロックＣＬＫに同期して動作するフリップフロップ回路１４２と、リセット信号を一方の入力とするＯＲゲート１４３と、フリップフロップ回路１４１から出力された信号Ｓ１をシステムクロックＳＣＬＫで同期化した信号Ｓ２を生成する同期化回路１４４と、信号Ｓ２を入力して、システムクロックＳＣＬＫ１周期分のパルス幅を有するマスク信号Ｓ５を生成するマスク信号生成回路１４５と、マスク信号Ｓ５を入力としシステムクロックＳＣＬＫに同期して出力イネーブル信号Ｖｅｎを出力するフリップフロップ回路１４６と、マスク信号Ｓ５をライトイネーブル端子ｗｅに入力し、フリップフロップ回路１４２からの出力信号Ｓ６を入力とし、システムクロックＳＣＬＫに同期して出力データＶｄａｔａを出力するライトイネーブル付きフリップフロップ回路１４７とを備えている。マスク信号生成回路１４５は、ＯＲゲート１４３にマスク信号Ｓ５を出力し、マスク信号Ｓ５が“１”となるとＯＲゲート１４３を介してフリップフロップ回路１４１をリセットする。
【００１８】
ここで、ライトイネーブル付きフリップフロップ回路１４７は、マスク信号Ｓ５が“１”のときは通常のフリップフロップ回路の動作を行い、“０”のときは入力データをラッチせず前のデータを保持する動作を行う。またリセット信号Ｒｓｅｔは、ディジタル放送受信装置で受信開始する際に活性化してシステム全体をリセットし、その後リセット信号を解除する。
【００１９】
次に図１５を参照して、マスク信号生成回路１４５の実施例について説明する。なお図１４の同期化回路１４４を図１５に示すフリップフロップ回路１４４１で構成している。
【００２０】
図１５に示すマスク信号生成回路１４５は、フリップフロップ回路１４４１からの信号Ｓ２をシステムクロックＳＣＬＫで同期化した信号Ｓ３を出力するフリップフロップ回路１４５１と、フリップフロップ回路１４５１からの信号Ｓ３をシステムクロックＳＣＬＫで同期化した信号Ｓ４を出力するフリップフロップ回路１４５２と、インバータ１４５３と、ＡＮＤゲート１４５４とを備えている。
【００２１】
ここで、フリップフロップ回路１４５２と、インバータ１４５３と、ＡＮＤゲート１４５４とで信号Ｓ３の立ち上がりに同期し、システムクロックＳＣＬＫの１周期分のパルス幅を有するマスク信号Ｓ５を生成する。
【００２２】
次に図１６に示すタイミングチャートを参照して、図１４及び図１５に示すシステムクロック同期化回路１２４の正常動作時の動作について説明する。
【００２３】
図１６において、入力データＳｄａｔａは時刻ｔ１０で無効データから有効データ１となって、システムクロック同期化回路１２４に入力し、時刻ｔ１３で有効データ１から有効データ２に変化してシステムクロック同期化回路１２４に入力する。
【００２４】
ところが、図１２に示すように、入力データＳｄａｔａ及び入力イネーブル信号Ｓｅｎは、入力クロックＣＬＫの立ち下がり時に高インピーダンスとなるバッファ１２３Ａ、１２３Ｂによって駆動されて生成される信号のため、入力クロックＣＬＫの立ち下がり時に不定データとなる。
【００２５】
図１６において、不定データは右下下がりの鎖線部により示している。すなわち入力データＳｄａｔａは、実際は有効データ１からいったん不定データとなった後有効データ２となってシステムクロック同期化回路１２４に入力する。
【００２６】
同様に入力データＳｄａｔａは、有効データ２から不定データとなった後有効データ３となって、入力クロックＣＬＫに同期してシステムクロック同期化回路１２４に入力する。同様に入力イネーブル信号Ｓｅｎは、時刻ｔ１０，ｔ１３で右下下がりの斜線部で示すように、入力クロックＣＬＫの立ち下がり時において不定となる。
【００２７】
次に時刻ｔ１１で、入力クロックＣＬＫの立ち上がりに同期してフリップフロップ回路１４２は有効データ１を取り込み、信号Ｓ６としてライトイネーブル付きフリップフロップ回路１４７に出力する。またフリップフロップ回路１４１は、入力イネーブル信号Ｓｅｎが“１”のデータを取り込み信号Ｓ１としてフリップフロップ回路１４４１に出力する。
【００２８】
次に時刻ｔ１２でフリップフロップ回路１４５１は“１”をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ１３で“１”に立ち上がる信号Ｓ３を出力する。フリップフロップ回路１４５２とインバータ１４５３とＡＮＤゲート１４５４とで構成する回路は、信号Ｓ３の立ち上がりに同期して立ち上がり、１システムクロックＳＣＬＫ分のパルス幅を有するマスク信号Ｓ５をフリップフロップ回路１４６と、ライトイネーブル付きフリップフロップ回路１４７のライトイネーブル端子ｗｅと、ＯＲゲート１４３とに出力する。そしてマスク信号Ｓ５が“１”となると、フリップフロップ回路１４１はＯＲゲート１４３を介してリセットされるため“０”に立ち下がる。
【００２９】
また時刻ｔ１４において、フリップフロップ回路１４６はマスク信号Ｓ５の“１”レベルを入力し、１システムクロックＳＣＬＫ後にマスク信号Ｓ５の“０”レベルを出力する。すなわちフリップフロップ回路１４６は、マスク信号Ｓ５を１システムクロックＳＣＬＫ遅らせた出力イネーブル信号Ｖｅｎを出力する。
【００３０】
このようにして入力した入力データＳｄａｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣＬＫは、それぞれシステムクロックＳＣＬＫにより同期化され、システムクロックＳＣＬＫと同期化した出力データＶｄａｔａと出力イネーブル信号Ｖｅｎとして、システムクロック同期化回路１２４からストリーム分離回路１２５に出力される。
【００３１】
次に図１７を参照して、入力クロックＣＬＫの立ち下がり時に入力クロックＣＬＫにノイズが重畳した場合の図１４，１５に示すシステムクロック同期化回路の動作について説明する。
【００３２】
最初に、入力クロックの立ち下がり時に入力クロックＣＬＫにノイズが重畳する理由について説明する。入力データＳｄａｔａと入力イネーブル信号Ｓｅｎは、入力クロックＣＬＫの立ち下がりに同期して変化するデータであるため、バッファ１２３Ａ，１２３Ｂは、入力クロックＣＬＫの立ち下がり時に瞬時的に大電流を流す。この大電流によって発生したパルス性のノイズは、入力データＳｄａｔａが伝達する伝送路と入力クロックＣＬＫが伝達する伝送路間のクロストーク容量、および入力イネーブル信号Ｓｅｎが伝達する伝送路と入力クロックＣＬＫが伝達する伝送路間のクロストーク容量を介して、入力クロックＣＬＫの立ち下がり時に入力クロックＣＬＫに重畳する。
【００３３】
このとき、入力クロックＣＬＫを駆動するバッファ１２３Ｃは高インピーダンスとなっているためノイズに対する感度が高く、ノイズを拾いやすい状態であり、入力クロックＣＬＫはノイズにより、図１７のＡ，Ｂに示すように立ち下がり時に“０”となった後、瞬時的に“１”となるパルス波形となる。
【００３４】
図１４，１５に示すシステムクロック同期化回路は、入力クロックＣＬＫを直接フリップフロップ回路１４１，１４２に入力していた為、入力クロックＣＬＫの立ち下がり時にシステムクロックＳＣＬＫの周期より幅が小さいノイズが重畳すると、フリップフロップ回路１４１，１４２は入力クロックＣＬＫの立ち上がり変化点と誤判断し、入力データＳｄａｔａと入力イネーブル信号Ｓｅｎを誤ったタイミングでラッチしてしまい、システムクロック同期化回路が誤動作していた。
【００３５】
次にノイズによるシステムクロック同期化回路の誤動作について、図１５及び図１７を参照してより具体的に説明する。
【００３６】
時刻ｔ２１での入力クロックＣＬＫに同期して、フリップフロップ回路１４１は不定となった入力イネーブル信号Ｓｅｎをラッチし、信号Ｓ１としてフリップフロップ回路１４４１に出力し、フリップフロップ回路１４２は不定データとなった入力データＳｄａｔａを取り込み、信号Ｓ６としてライトイネーブル付きフリップフロップ回路１４７に出力する。
【００３７】
次にフリップフロップ回路１４５１は、時刻ｔ２２でシステムクロックＳＣＬＫの立ち上がりに同期して信号Ｓ１の不定データをラッチし、１システムクロックＳＣＬＫ後のｔ２３に出力信号Ｓ３としてフリップフロップ回路１４５２に出力する。
【００３８】
フリップフロップ回路１４５２とインバータ１４５３とＡＮＤゲート１４５４とで構成する回路は、信号Ｓ３をラッチし１システムクロックＳＣＬＫ分のパルス幅を有する不定データのマスク信号Ｓ５をフリップフロップ回路１４６に出力する。そしてマスク信号Ｓ５が“１”となると、フリップフロップ回路１４１はＯＲゲート１４３を介してリセットされるため“０”に立ち下がる。
【００３９】
次に時刻ｔ２４において、ライトイネーブル付きフリップフロップ回路１４７は、不定データである信号Ｓ６をシステムクロックＳＣＬＫの立ち上がりに同期してラッチし、出力データＶｄａｔａとして出力する。またフリップフロップ回路１４６は、不定データであるマスク信号Ｓ５をシステムクロックＳＣＬＫの立ち上がりに同期してラッチし、出力イネーブル信号Ｖｅｎとして出力する。この出力イネーブル信号Ｖｅｎは、時刻ｔ２５においてフリップフロップ回路１４６で、システムクロックＳＣＬＫの立ち上がりに同期して“０”レベルのマスク信号Ｓ５をラッチした“０”に推移する。
【００４０】
このようにして、入力クロックＣＬＫの立ち下がり時にシステムクロックＳＣＬＫの周期より幅が小さいノイズが重畳すると、フリップフロップ回路１４１，１４２は入力クロックＣＬＫの立ち上がり変化点と誤判断し、不定データをラッチして次の回路に出力するため、この不定データが順次伝搬し最終的に不定データとなった出力データＶｄａｔａと出力イネーブル信号Ｖｅｎとがストリーム分離回路１２５に出力される。
【００４１】
このため、従来のディジタル放送受信装置を構成するストリーム分離回路１２５及びＭＰＥＧデコーダ１２６では、正常なデータと不定データとを区別して処理することが出来ず誤った動作を行う。
【００４２】
【発明が解決しようとする課題】
上述した従来のシステムクロック同期化回路は、ボード上に搭載されたバッファからのノイズに対して、ボード上にノイズフィルタを挿入することで対策していたが、どのようなノイズフィルタをどの位置に設けるかを決めるためのノイズシミュレーションと、実際のノイズとの差が大きく、試行錯誤的にボード設計を行わなければならないのが実状である。
【００４３】
このため、満足するノイズレベルまでにノイズを低減するのに、長期の期間がかかるとともに、ノイズ対策の部品をボード上に追加しなければならないなどコストアップの要因となっていた。
【００４４】
このため本発明の目的は、入力クロックＣＬＫにノイズが重畳した場合においても、誤った出力データと出力イネーブル信号を出力せず、システムクロックに同期した正常な出力データと出力イネーブル信号とを出力することが可能なシステムクロック同期化回路を提供することである。
【００４５】
【課題を解決するための手段】
そのため、本発明によるシステムクロック同期化回路は、入力クロックをシステムクロックで同期化し、同期化した信号を第１の遅延量だけ遅延させた第１の信号を出力する第１の同期化およびタイミングディレイ回路と、
前記入力クロックの第１の変化点でデータが変化する入力データを、前記入力クロックの第２の変化点に同期してラッチする入力データラッチ手段と、
前記入力データが有効のとき活性化し無効のとき非活性化する入力イネーブル信号を、前記入力クロックに同期してラッチする入力イネーブル信号ラッチ手段と、
前記第１の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
前記入力データラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第２の遅延量だけ遅延させた第２の信号を出力する第２の同期化およびタイミングディレイ回路と、
前記入力イネーブル信号ラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第３の遅延量だけ遅延させた第３の信号を出力する第３の同期化およびタイミングディレイ回路と、
前記マスク信号と前記第３の信号とを入力し、前記マスク信号が活性化されたときは前記第３の信号を出力し、前記マスク信号が非活性化されたときは前記第３の信号をマスクするマスク手段と、
前記マスク手段からの第４の信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第１の出力ラッチ手段と、
前記第４の信号をライトイネーブル端子に、前記第２の信号をデータ入力端子にそれぞれ入力し、前記第４の信号が活性化されたときは前記第２の信号をシステムクロックに同期してラッチし、前記第４の信号が非活性化されたときは直前に入力した前記第２の信号を保持して、出力データとして出力する第２の出力ラッチ手段と、を備えている。
【００４６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００４７】
図１は、本発明のシステムクロック同期化回路の第１の実施の形態を示すブロック図であり、図１４と共通の構成要素には共通の参照文字／数字を付してある。なお、本発明によるシステムクロック同期化回路を搭載したディジタル放送受信装置の回路構成は、図１２と同様である。
【００４８】
図１に示すシステムクロック同期化回路は、入力イネーブル信号Ｓｅｎを入力とし入力クロックＣＬＫに同期して動作するフリップフロップ回路１４１と、入力データＳｄａｔａを入力とし入力クロックＣＬＫに同期して動作するフリップフロップ回路１４２とを備えている。
【００４９】
また図１に示すシステムクロック同期化回路は、入力クロックＣＬＫをシステムクロックＳＣＬＫで同期化し、この同期化した信号をシステムクロックＳＣＬＫに同期した第１の遅延量だけ遅延させた信号Ｓ７を生成する同期化およびタイミングディレイ回路１１と、フリップフロップ回路１４１から出力された信号Ｓ１をシステムクロックＳＣＬＫで同期化し、この同期化した信号をシステムクロックＳＣＬＫに同期した第２の遅延量だけ遅延させた信号Ｓ９を生成する同期化およびタイミングディレイ回路１２と、フリップフロップ回路１４２から出力された信号Ｓ６をシステムクロックＳＣＬＫで同期化し、この同期化した信号をシステムクロックＳＣＬＫに同期した第３の遅延量だけ遅延させた信号Ｓ１０を生成する同期化およびタイミングディレイ回路１３とを備えている。
【００５０】
さらに図１に示すシステムクロック同期化回路は、信号Ｓ７を入力して、システムクロックＳＣＬＫ１周期分のパルス幅を有するマスク信号Ｓ８を生成するマスク信号生成回路１４と、マスク信号Ｓ８と信号Ｓ９とを入力とするＡＮＤゲート１５と、ＡＮＤゲート１５の出力信号Ｓ１１を入力としシステムクロックＳＣＬＫに同期して出力イネーブル信号Ｖｅｎを出力するフリップフロップ回路１４６と、信号Ｓ１１をライトイネーブル端子ｗｅに入力し、信号Ｓ１０を入力とし、システムクロックＳＣＬＫに同期して出力データＶｄａｔａを出力するライトイネーブル付きフリップフロップ回路１４７とを備えている。
【００５１】
次に図２を参照して、図１に示す同期化およびタイミングディレイ回路１１，１２，１３とマスク信号生成回路１４の実施例について説明する。図２に示す同期化およびタイミングディレイ回路１１は、入力クロックＣＬＫをシステムクロックＳＣＬＫで同期化した信号Ｓ１１１を出力するフリップフロップ回路１１１と、フリップフロップ回路１１１からの信号Ｓ１１１をシステムクロックＳＣＬＫで同期化した信号Ｓ１１２を出力するフリップフロップ回路１１２と、信号Ｓ１１２をシステムクロックＳＣＬＫで同期化した信号Ｓ７を出力するフリップフロップ回路１１３とを備えている。
【００５２】
また同期化およびタイミングディレイ回路１２は、フリップフロップ回路１４１からの出力信号Ｓ１をシステムクロックＳＣＬＫで同期化した信号Ｓ１２１を出力するフリップフロップ回路１２１と、フリップフロップ回路１２１からの信号Ｓ１２１をシステムクロックＳＣＬＫで同期化した信号Ｓ９を出力するフリップフロップ回路１２２とを備えている。
【００５３】
また同期化およびタイミングディレイ回路１３は、同期化およびタイミングディレイ回路１２と同様な回路構成であり、フリップフロップ回路１４２からの出力信号Ｓ６をシステムクロックＳＣＬＫで同期化した信号Ｓ１３１を出力するフリップフロップ回路１３１と、フリップフロップ回路１３１からの信号Ｓ１３１をシステムクロックＳＣＬＫで同期化した信号Ｓ１０を出力するフリップフロップ回路１３２とを備えている。
【００５４】
またマスク信号生成回路１４は、フリップフロップ回路１１３からの信号Ｓ７をシステムクロックＳＣＬＫで同期化した信号Ｓ１４１を出力するフリップフロップ回路１４１’と、インバータ１４２’と、ＡＮＤゲート１４３’とを備えている。ここで、フリップフロップ回路１４１’と、インバータ１４２’と、ＡＮＤゲート１４３’とで信号Ｓ７の立ち上がりに同期し、システムクロックＳＣＬＫの１周期分のパルス幅を有するマスク信号Ｓ８を生成する。
【００５５】
次に図１および図３に示すタイミングチャートを参照して、図１に示すシステムクロック同期化回路の動作について説明する。図３において、図１３，１６，１７と同様に左下下がり斜線部は無効データを表し、右下下がり斜線は不定データを表す。
【００５６】
フリップフロップ回路１４２は、時刻ｔ３１で入力クロックＣＬＫの立ち上がりに同期して無効データ（このとき入力イネーブル信号Ｓｅｎは、“０”となっている）をラッチし、信号Ｓ６として出力する。また、フリップフロップ回路１４１は、同様に入力クロックＣＬＫの立ち上がりに同期して“０”レベルの入力イネーブル信号Ｓｅｎをラッチし、信号Ｓ１として出力する。
【００５７】
次に時刻ｔ３２で、同期化およびタイミングディレイ回路１１は、システムクロックＳＣＬＫの立ち上がりに同期して入力クロックＣＬＫをラッチし、２システムクロックＳＣＬＫ後の時刻ｔ３４に“１”レベルの信号Ｓ７として出力する。同様に、同期化およびタイミングディレイ回路１２は、システムクロックＳＣＬＫの立ち上がりに同期して“０”レベルの信号Ｓ１をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ３３に“０”レベルの信号Ｓ９として出力する。
【００５８】
次に時刻ｔ３３で、同期化およびタイミングディレイ回路１１は、システムクロックＳＣＬＫの立ち上がりに同期して入力クロックＣＬＫをラッチし、２システムクロックＳＣＬＫ後の時刻ｔ３５に“１”レベルの信号Ｓ７を出力する。
【００５９】
そして時刻ｔ３４において、マスク信号生成回路１４は、信号Ｓ７の立ち上がりに同期し、１システムクロックＳＣＬＫのパルス幅を有するマスク信号Ｓ８をＡＮＤゲート１５に出力する。この信号Ｓ８と“０”レベルの信号Ｓ９を入力し、ＡＮＤゲート１５は“０”レベルを出力する。
【００６０】
次に時刻ｔ３５で、同期化およびタイミングディレイ回路１１は、システムクロックＳＣＬＫの立ち上がりに同期して“０”レベルの入力クロックＣＬＫをラッチし、２システムクロックＳＣＬＫ後の時刻ｔ３８に“０”レベルの信号Ｓ７として出力する。
【００６１】
次に時刻ｔ３６において、フリップフロップ回路１４２は、入力クロックＣＬＫの立ち上がりに同期して有効データ１をラッチし、信号Ｓ６として出力する。これにより、信号Ｓ６は無効データから有効データ１に変化する。また、フリップフロップ回路１４１は、同様に入力クロックＣＬＫの立ち上がりに同期して“１”レベルの入力イネーブル信号Ｓｅｎをラッチし、有効データであることを示す“１”レベルの信号Ｓ１を同期化およびタイミングディレイ回路１２に出力する。
【００６２】
また時刻ｔ３７で、同期化およびタイミングディレイ回路１２は、システムクロックＳＣＬＫの立ち上がりに同期して“１”レベルの信号Ｓ１をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ３８に“１”レベルの信号Ｓ９として出力する。同様に、同期化およびタイミングディレイ回路１３は、システムクロックＳＣＬＫの立ち上がりに同期して有効データ１をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ３８に有効データ１として出力する。
【００６３】
次に時刻ｔ３９において、ＡＮＤゲート１５は“１”レベルに立ち上がったマスク信号Ｓ８と、“１”レベルの信号Ｓ９とを入力し、入力信号と同時に立ち上がり１システムクロックＳＣＬＫ分だけ“１”レベルを保持した後時刻ｔ４０で“０”レベルとなる信号Ｓ１１を、フリップフロップ回路１４６と、ライトイネーブル付きフリップフロップ回路１４７とに出力する。
【００６４】
次に時刻ｔ４０において、ライトイネーブル付きフリップフロップ回路１４７は、“１”レベルの信号Ｓ１１をライトイネーブル端子ｗｅに入力し、システムクロックＳＣＬＫの立ち上がりに同期して、有効データ１をラッチする。ラッチした有効データ１は出力データＶｄａｔａとして出力する。
【００６５】
同時に、フリップフロップ回路１４６は、システムクロックＳＣＬＫの立ち上がりに同期して“１”レベルの信号Ｓ１１をラッチし、“１”レベルの出力イネーブル信号Ｖｅｎとして出力する。
【００６６】
そして“１”レベルに立ち上がった出力イネーブル信号Ｖｅｎは、時刻ｔ４１においてシステムクロックＳＣＬＫの立ち上がりと同時に“０”レベルとなり、時刻ｔ４０〜時刻ｔ４１間で“１”レベル、すなわち１システムクロックのパルス幅を有する信号として出力される。
【００６７】
以上が本発明によるシステムクロック同期化回路の基本動作であり、入力クロックＣＬＫがシステムクロックＳＣＬＫで同期化され、さらに同期化された信号がシステムクロックＳＣＬＫに同期した第１の遅延量だけ遅延した信号Ｓ７が生成され、信号Ｓ７に同期したマスク信号Ｓ８が生成される。
【００６８】
一方、入力イネーブル信号Ｓｅｎが入力クロックＣＬＫにより同期化され、この同期化された信号Ｓ１がシステムクロックＳＣＬＫで同期化される。そして、この同期化された信号をシステムクロックＳＣＬＫに同期した第２の遅延量だけ遅延させた信号Ｓ９が生成され、信号Ｓ９が無効データあるいは不定データとなる場合は、マスク信号Ｓ８が“０”となることにより、無効データあるいは不定データとなった信号Ｓ９がフリップフロップ回路１４６に入力しないような回路構成となっている。
【００６９】
同様に入力データＳｄａｔａがクロックＣＬＫにより同期化され、この同期化された信号Ｓ６がシステムクロックＳＣＬＫで同期化される。そして、この同期化された信号をシステムクロックＳＣＬＫに同期した第３の遅延量だけ遅延させた信号Ｓ１０が生成され、信号Ｓ１０が無効データあるいは不定データとなる場合は、信号Ｓ１１が“０”となることにより、ライトイネーブル付きフリップフロップ回路１４７が、無効データあるいは不定データをラッチしないようにしている。
【００７０】
また無効データまたは不定データとなる信号Ｓ９が、ＡＮＤゲート１５に入力するより以前に“０”レベルのマスク信号Ｓ８がＡＮＤゲート１５に入力するように、かつ無効データまたは不定データとなる信号Ｓ１０が、ライトイネーブル付きフリップフロップ回路１４７に入力するより以前に“０”レベルの信号Ｓ１１がライトイネーブル付きフリップフロップ回路１４７のライトイネーブル端子ｗｅに入力するように、同期化およびタイミングディレイ回路１１〜１３の第１の遅延量〜第３の遅延量が決定される。
【００７１】
次に図４を参照して、入力クロックＣＬＫの立ち下がり時に入力クロックにノイズが重畳した場合の図１に示すシステムクロック同期化回路の動作について説明する。
【００７２】
フリップフロップ回路１４１は、時刻ｔ４１で入力クロックＣＬＫの立ち上がりに同期して、不定となった入力イネーブル信号Ｓｅｎをラッチし、信号Ｓ１として同期化およびタイミングディレイ回路１２に出力する。同期化およびタイミングディレイ回路１２は、時刻ｔ４２におけるシステムクロックＳＣＬＫの立ち上がりに同期して、不定データとなった信号Ｓ１をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ４３において信号Ｓ９としてＡＮＤゲート１５に出力する。
【００７３】
同様にフリップフロップ回路１４２は、時刻ｔ４１で入力クロックＣＬＫの立ち上がりに同期して、不定となった入力データＳｄａｔａをラッチし、信号Ｓ６として同期化およびタイミングディレイ回路１３に出力する。同期化およびタイミングディレイ回路１３は、時刻ｔ４２におけるシステムクロックＳＣＬＫの立ち上がりに同期して、不定データとなった信号Ｓ６をラッチし、１システムクロックＳＣＬＫ後の時刻ｔ４３において信号Ｓ１０としてライトイネーブル付きフリップフロップ回路１４７に出力する。
【００７４】
また時刻ｔ４２において、フリップフロップ回路１４６は信号Ｓ１１の“１”レベルをラッチし、１システムクロックＳＣＬＫ後の時刻ｔ４３で“０”レベルをラッチするため、出力イネーブル信号Ｖｅｎとして示すような時刻ｔ４２で立ち上がり１システムクロックＳＣＬＫのパルス幅を有する信号を出力する。
【００７５】
また時刻ｔ４２において信号Ｓ１１が“１”レベルであるため、ライトイネーブル付きフリップフロップ回路１４７は、システムクロックＳＣＬＫの立ち上がりに同期して、信号Ｓ１０（有効データ２）をラッチする。
【００７６】
次に時刻ｔ４５で入力クロックＣＬＫの立ち上がりに同期して、フリップフロップ回路１４１は“１”レベルの入力イネーブル信号Ｓｅｎをラッチする。これにより、信号Ｓ１は不定データから“１”レベルのデータに推移する。
【００７７】
同様に、時刻ｔ４５で入力クロックＣＬＫの立ち上がりに同期して、フリップフロップ回路１４２は有効データ３をラッチする。これにより、信号Ｓ６は不定データから有効データ３に推移する。
【００７８】
次に時刻ｔ４６において、同期化およびタイミングディレイ回路１３は、システムクロックＳＣＬＫの立ち上がりに同期して有効データ３をラッチする。これにより、信号１０は不定データから有効データ３に推移する。
【００７９】
続いて時刻ｔ４７において、信号Ｓ７の立ち上がりに同期してマスク信号Ｓ８が立ち上がり、これとともに信号Ｓ１１も立ち上がり１システムクロックＳＣＬＫ分のパルス幅を有するパルス信号が生成される。
【００８０】
またフリップフロップ回路１４６は、“１”レベルの信号Ｓ１１をシステムクロックＳＣＬＫの立ち上がりに同期してラッチし、１システムクロックＳＣＬＫ分のパルス幅を有するパルス信号である出力イネーブル信号Ｖｅｎを出力する。一方、ライトイネーブル付きフリップフロップ回路１４７は、信号Ｓ１１が“１”レベルであるため、システムクロックＳＣＬＫの立ち上がりに同期して信号Ｓ１０（有効データ３）をラッチする。これにより、出力データＶｄａｔａは、有効データ２から有効データ３に推移する。
【００８１】
次に上述したシステムクロック同期化回路の動作について要約する。
【００８２】
１）時刻ｔ４１で入力クロックの立ち下がりに重畳したノイズによる立ち上がりエッジに同期して、不定信号である信号Ｓ１がフリップフロップ回路１４１から出力される。この不定データは、入力クロックＣＬＫの次の立ち上がりである時刻ｔ４５まで継続する。
【００８３】
２）同期化およびタイミングディレイ回路１２は、時刻ｔ４２のシステムクロックＳＣＬＫの立ち上がりに同期して１）の不定データをラッチする。ラッチした不定データは、信号Ｓ１が“１”レベルに推移した時刻の約１システムクロックＳＣＬＫ後の時刻ｔ４６に、“１”レベルに推移する。
【００８４】
３）マスク信号Ｓ８は、時刻ｔ４６の１システムクロックＳＣＬＫ後まで“０”レベルを継続する。従って、不定データである信号Ｓ９はマスク信号Ｓ８によりマスクされ、ＡＮＤゲート１５から不定データは出力されない。
【００８５】
４）時刻ｔ４７でシステムクロックＳＣＬＫの立ち上がりに同期して立ち上がり、有効データであることを示す信号Ｓ１１はＡＮＤゲート１５から出力され、最終的に時刻ｔ４８で立ち上がる出力イネーブル信号Ｖｅｎとして出力される。
【００８６】
１１）時刻ｔ４１で入力クロックの立ち下がりに重畳したノイズによる立ち上がりエッジに同期して、不定信号である信号Ｓ６がフリップフロップ回路１４２から出力される。この不定データは、入力クロックＣＬＫの次の立ち上がりである時刻ｔ４５まで継続する。
【００８７】
１２）同期化およびタイミングディレイ回路１３は、時刻ｔ４２のシステムクロックＳＣＬＫの立ち上がりに同期して１１）の不定データをラッチする。この不定データは、信号Ｓ６が有効データ３に推移した時刻の約１システムクロックＳＣＬＫ後の時刻ｔ４６に、有効データ３に推移する。
【００８８】
１３）信号Ｓ１１は、時刻ｔ４６の１システムクロックＳＣＬＫ後まで“０”レベルを継続する。従って、不定データである信号Ｓ１０は信号Ｓ１１により実質的にマスクされる。すなわちライトイネーブル付きフリップフロップ回路１４７にラッチされない。
【００８９】
１４）時刻ｔ４８でシステムクロックＳＣＬＫの立ち上がりに同期して、ライトイネーブル付きフリップフロップ回路１４７は有効データ３である信号Ｓ１０をラッチして、出力データＶｄａｔａとして出力する。
【００９０】
上記の説明からわかるように、入力クロックの立ち下がりに重畳したノイズによる立ち上がりエッジに同期して、不定信号がフリップフロップ回路１４１，１４２から発生しても、マスク信号Ｓ８および信号Ｓ１１により、不定データがフリップフロップ回路１４６およびライトイネーブル付きフリップフロップ回路１４７に入力されない。
【００９１】
マスク信号Ｓ８および信号Ｓ１１は、信号Ｓ９および信号Ｓ１０がそれぞれ不定データである間“０”レベルとなる必要があるが、同期化およびタイミングディレイ回路１１〜１３の第１の遅延量〜第３の遅延量を調整して、上記のタイミング条件を満足するようにしている。
【００９２】
次に図５を参照して、システムクロックＳＣＬＫ’が図４に示すシステムクロックＳＣＬよりもクロック周波数が低くなった場合について説明する。図５のタイミングチャートで、システムクロックＳＣＬＫ’がシステムクロックＳＣＬよりもクロック周波数が低くなったこと以外は、図１に示すシステムクロック同期化回路、入力クロックＣＬＫ、入力データＳｄａｔａ、入力イネーブル信号Ｓｅｎ、入力クロックＣＬＫの立ち下がりに重畳するノイズについては、図４の場合と全く同一である。
【００９３】
図５の場合の回路動作については、図４で示した回路動作と殆ど同様な回路動作を行うが、システムクロックＳＣＬＫ’のクロック周波数を入力クロックＣＬＫのクロック周波数に比して一定比率よりも小さくすると、マスク信号Ｓ８によって、不定データとなった信号Ｓ９をマスクすることが出来なくなるという現象が生じる。
【００９４】
次に上記の現象について説明する。
【００９５】
信号Ｓ９が不定データから“１”レベルに推移する時刻ｔ５６は、時刻ｔ５４から図５の場合約１．５システムクロックＳＣＬＫ後の立ち上がり時であるが、システムクロックＳＣＬＫのクロック周波数が小さくなると、時刻ｔ５６は大きくなる方向、すなわち遅くなる方向に変化する。
【００９６】
信号Ｓ９の不定データをマスク信号Ｓ８でマスクするためには、時刻ｔ５６と時刻ｔ５８間の間隔が、少なくとも１システムクロックの周期よりも大きくなければならないが、システムクロックＳＣＬＫのクロック周波数が小さくなると、時刻ｔ５６と時刻ｔ５８間に、１システムクロックＳＣＬＫ分のマスク信号を生成することができなくなる。
【００９７】
一般的なタイミング条件について推考すると、入力クロックＣＬＫの“１”レベルの期間（入力クロック信号の半周期）を、システムクロックＳＣＬＫの立ち上がりエッジで２回以上ラッチすることが必要であることがわかる。すなわち、システムクロックＳＣＬＫのクロック周波数は、入力クロックＣＬＫのクロック周波数の４倍以上必要である。図１および図２のシステムクロック同期化回路においては、入力クロックＣＬＫのクロック周波数を１２．５ＭＨｚとし、システムクロックＳＣＬＫのクロック周波数を６６〜１００ＭＨｚとして設計した。
【００９８】
さらに上記の第１の制約条件に加えて、前にも説明したように、同期化およびタイミングディレイ回路１１の第１の遅延量が、同期化およびタイミングディレイ回路１２，１３の第２の遅延量および第３の遅延量よりも大きいという第２の制約条件が必要である。この第２の制約条件は、同期化およびタイミングディレイ回路１１において、入力クロックＣＬＫがシステムクロックＳＣＬＫに同期化されて信号Ｓ７として出力されるまでのフリップフロップ回路などによるラッチ段数が、同期化およびタイミングディレイ回路１２において、入力クロック信号ＣＬＫで同期化された入力イネーブル信号Ｓｅｎが、システムクロックＳＣＬＫに同期化されて信号Ｓ９として出力されるまでのフリップフロップ回路などによるラッチ段数、および同期化およびタイミングディレイ回路１３において、入力クロック信号ＣＬＫで同期化された入力データＳｄａｔａが、システムクロックＳＣＬＫに同期化されて信号Ｓ１０として出力されるまでのフリップフロップ回路などによるラッチ段数よりも大きいということを意味している。
【００９９】
図２の例では、同期化およびタイミングディレイ回路１１は、システムクロックＳＣＬＫにより同期化されるフリップフロップ回路が３段に縦続接続され、同期化およびタイミングディレイ回路１２，１３は、システムクロックＳＣＬＫにより同期化されるフリップフロップ回路が２段に縦続接続されていて、上記の第２の制約条件を満たしている。
【０１００】
このようにして、同期化およびタイミングディレイ回路を構成するフリップフロップ回路の縦続接続段数を調整して、第１の遅延量〜第３の遅延量を調整する。
【０１０１】
入力イネーブル信号Ｓｅｎは、フリップフロップ回路１４１において、入力クロックＣＬＫに同期してラッチされ、信号Ｓ１は同期化およびタイミングディレイ回路１２でシステムクロックＳＣＬＫにより同期化してラッチされるが、入力クロックＣＬＫとシステムクロックＳＣＬＫは非同期なので、図６のＣ１，Ｃ２および図７のＥ１，Ｅ２に示すように、フリップフロップ回路１４１から出力された信号Ｓ１が同期化およびタイミングディレイ回路１２でラッチされるまでに若干の遅延が存在する。
【０１０２】
Ｃ１，Ｃ２の場合は、ノイズの立ち上がり直後におけるシステムクロックの立ち上がりでフリップフロップ回路１２１が、不定の信号Ｓ１をラッチするが、Ｅ１，Ｅ２の場合は、ノイズの立ち上がった後の１システムクロック後におけるシステムクロックの立ち上がりでフリップフロップ回路１２１は、不定の信号Ｓ１をラッチする。このように、ノイズの立ち上がりとシステムクロックの立ち上がりの微妙なズレによって、フリップフロップ回路１２１によりラッチされる信号Ｓ１のタイミングは大きく変化する。
【０１０３】
同様に、入力データＳｄａｔａは、フリップフロップ回路１４２において、入力クロックＣＬＫに同期してラッチされ、信号Ｓ６は同期化およびタイミングディレイ回路１３でシステムクロックＳＣＬＫにより同期化してラッチされるが、図６のＤ１，Ｄ２および図７のＦ１，Ｆ２に示すように、ノイズの立ち上がりとシステムクロックの立ち上がりの微妙なズレによって、フリップフロップ回路１３１によりラッチされる信号Ｓ６のタイミングは大きく変化する。
【０１０４】
しかしながらこのような場合においても、第１の制約条件および第２の制約条件を設けることにより、入力クロックＣＬＫとシステムクロックＳＣＬＫが非同期であることにより生じるラッチタイミングのズレを吸収し、正常な入力データＳｄａｔａと正常な入力イネーブル信号Ｓｅｎのみを、それぞれ出力データＶｄａｔａおよび出力イネーブル信号Ｖｅｎとして出力することができる。
【０１０５】
次に本発明によるシステムクロック同期化回路の第２の実施の形態について、図１および図８を参照して説明する。
【０１０６】
図８は、本発明によるシステムクロック同期化回路の第２の実施の形態を示すブロック図であり、図１で入力イネーブル信号Ｓｅｎが常時“１”である場合の回路構成に適している。
【０１０７】
すなわち、入力イネーブル信号Ｓｅｎが常時“１”とすると、同期化およびタイミングディレイ回路１２は常時“１”を出力するのでＡＮＤゲート１５は不要となる。従って、図１のフリップフロップ回路１４１，同期化およびタイミングディレイ回路１２、ＡＮＤゲート１５を削除した回路が図８の回路に相当する。図１で、フリップフロップ回路１４１の入力端子を“１”にプルアップしておくよりも、図８の回路構成が回路素子数が少なくなるという特徴がある。
【０１０８】
次に本発明によるシステムクロック同期化回路の第３の実施の形態について、図１および図９を参照して説明する。
【０１０９】
図９は、本発明によるシステムクロック同期化回路の第３の実施の形態を示すブロック図である。
【０１１０】
図１では、マスク信号生成回路１４で生成されるマスク信号Ｓ８をＡＮＤゲート１５の一方に入力することにより、信号Ｓ９の不定データをマスクしていたが、図９のように、最初に入力クロックＣＬＫとフリップフロップ回路１４１からの出力信号Ｓ１とをＡＮＤゲート９１に入力し、このＡＮＤゲート９１の出力信号を同期化およびタイミングディレイ回路１１に入力し、さらに同期化およびタイミングディレイ回路１１の出力信号からマスク信号生成回路１４でマスク信号を生成し、このマスク信号をフリップフロップ回路１４６の入力端子とライトイネーブル付きフリップフロップ回路１４７のライトイネーブル端子ｗｅに入力する回路構成とすることにより、図１に示すシステムクロック同期化回路と同様の回路動作を行うことができる。
【０１１１】
すなわち、図１で信号Ｓ９とマスク信号Ｓ８との論理積をとる代わりに、図９では最初に入力クロックＣＬＫと信号Ｓ１との論理積をとり、この論理積信号を同期化およびタイミングディレイ回路１１以降の回路で処理するようにしている。
【０１１２】
次に本発明によるシステムクロック同期化回路の第４の実施の形態について、図１および図１０を参照して説明する。
【０１１３】
図１０は、本発明によるシステムクロック同期化回路の第４の実施の形態を示すブロック図である。図１の同期化およびタイミングディレイ回路１１，１２，１３は、それぞれ入力した信号をシステムクロックＳＣＬＫで同期化し、同期化した信号をそれぞれ第１の遅延量〜第３の遅延量だけ遅延させて相互のタイミング調整を行っていたが、本実施の形態によるシステムクロック同期化回路を構成する同期化回路１０１，１０２，１０３は、入力クロックＣＬＫ、入力クロックＣＬＫで同期した入力イネーブル信号Ｓｅｎ、入力クロックＣＬＫで同期した入力データＳｄａｔａをそれぞれシステムクロックＳＣＬＫで同期化し、同期化した信号を出力するが同期化した信号の遅延は行わない。
【０１１４】
システムクロック同期化回路全体のタイミング調整は、タイミングディレイ回路１０４で行う。このタイミングディレイ回路１０４で、同期化回路１０１の入力からマスク信号生成回路１４を介してタイミングディレイ回路１４の出力に至る遅延が、同期化回路１０２の入力から出力までの遅延および同期化回路１０３の入力から出力までの遅延よりも大きくなるように設定する。このように設定することで、上記に説明した第２の制約条件を満たすことが出来る。
【０１１５】
本実施の形態によるシステムクロック同期化回路は、入力イネーブル信号Ｓｅｎおよび入力データＳｄａｔａが伝搬する信号経路に遅延回路が入っていないため、入力イネーブル信号Ｓｅｎおよび入力データＳｄａｔａを高速に伝達することが出来る。このため、システムクロック同期化回路を高速化することが可能となり、ディジタル放送受信装置全体を高速で処理することが出来る。
【０１１６】
次に本発明によるシステムクロック同期化回路の第５の実施の形態について、図１および図１１を参照して説明する。
【０１１７】
図１１は、本発明によるシステムクロック同期化回路の第５の実施の形態を示すブロック図である。上述したシステムクロック同期化回路は、全て入力クロックＣＬＫの立ち下がりに同期して入力データＳｄａｔａと入力イネーブル信号Ｓｅｎが変化し、入力クロックＣＬＫの立ち上がりに同期して入力データＳｄａｔａと入力イネーブル信号Ｓｅｎをラッチする場合であったが、本実施の形態によるシステムクロック同期化回路は、入力クロックＣＬＫの立ち上がりに同期して入力データＳｄａｔａと入力イネーブル信号Ｓｅｎが変化し、入力クロックＣＬＫの立ち下がりに同期して入力データＳｄａｔａと入力イネーブル信号Ｓｅｎをラッチする場合に適用する回路である。
【０１１８】
本実施の形態によるシステムクロック同期化回路は、図１に示すシステムクロック同期化回路に入力クロックＣＬＫを反転するための入力クロック反転回路１６を設け、この入力クロック反転回路１６で入力クロックＣＬＫを反転させた反転入力クロックＣＬＫバーをフリップフロップ回路１４１，１４２および同期化およびタイミングディレイ回路１１に入力することが特徴である。
【０１１９】
図１の入力クロックＣＬＫが、反転入力クロックＣＬＫバーになっている以外の回路動作は、図１のシステムクロック同期化回路と同様である。
【０１２０】
【発明の効果】
以上説明したように本発明のシステムクロック同期化回路は、入力クロックにノイズが重畳した場合においても、誤った出力データと出力イネーブル信号を出力せず、システムクロックに同期した正常な出力データと出力イネーブル信号とを出力することが可能である。
【０１２１】
また、入力データと入力イネーブル信号をラッチする際に、入力クロックとシステムクロックが非同期であることにより生じるラッチタイミングの大幅なズレを吸収し、正常な入力データと正常な入力イネーブル信号のみを、それぞれ出力データおよび出力イネーブル信号として出力することができる。
【０１２２】
さらに、入力クロックのクロック周波数に応じて、システムクロックのクロック周波数を入力クロック周波数に対する一定比率以上の範囲で設定することにより、入力クロック周波数の広い範囲で、ノイズが重畳した入力クロックによる誤動作がなく、システムクロックに同期した正常な出力データと出力イネーブル信号とを出力することが可能である。
【図面の簡単な説明】
【図１】本発明のシステムクロック同期化回路の第１の実施の実施の形態を示すブロック図である。
【図２】本発明のシステムクロック同期化回路の第１の実施の実施の形態を示す詳細回路図である。
【図３】入力クロックＣＬＫにノイズが重畳しない場合の図１に示すシステムクロック同期化回路のタイミングチャートである。
【図４】入力クロックＣＬＫにノイズが重畳した場合の図１に示すシステムクロック同期化回路のタイミングチャートである。
【図５】システムクロックＳＣＬＫ’が図４に示すシステムクロックＳＣＬＫより遅く、かつ入力クロックＣＬＫにノイズが重畳した場合の図１に示すシステムクロック同期化回路のタイミングチャートである。
【図６】入力クロックＣＬＫに重畳したノイズによる立ち上がりエッジと、システムクロックの立ち上がりの時間差が小さく、かつ入力クロックＣＬＫにノイズが重畳した場合の図２に示すシステムクロック同期化回路のタイミングチャートである。
【図７】入力クロックＣＬＫに重畳したノイズによる立ち上がりエッジと、システムクロックの立ち上がりの時間差が大きく、かつ入力クロックＣＬＫにノイズが重畳した場合の図２に示すシステムクロック同期化回路のタイミングチャートである。
【図８】本発明のシステムクロック同期化回路の第２の実施の実施の形態を示すブロック図である。
【図９】本発明のシステムクロック同期化回路の第３の実施の実施の形態を示すブロック図である。
【図１０】本発明のシステムクロック同期化回路の第４の実施の実施の形態を示すブロック図である。
【図１１】本発明のシステムクロック同期化回路の第５の実施の実施の形態を示すブロック図である。
【図１２】従来および本発明のディジタル放送受信装置を示すブロック図である。
【図１３】従来例による図１２に示すシステムクロック同期化回路１２４のタイミングチャートである。
【図１４】図１２に示す従来のシステムクロック同期化回路１２４のブロック図である。
【図１５】図１２に示す従来のシステムクロック同期化回路１２４の詳細回路図である。
【図１６】入力クロックＣＬＫにノイズが重畳しない場合の図１５に示すシステムクロック同期化回路１２４のタイミングチャートである。
【図１７】入力クロックＣＬＫにノイズが重畳した場合の図１５に示すシステムクロック同期化回路１２４のタイミングチャートである。
【符号の説明】
１１〜１３ 同期化およびタイミングディレイ回路
１４，１４５ マスク信号生成回路
１５，９１，１４３’，１４５４ ＡＮＤゲート
１６ 入力クロック反転回路
１０１〜１０３、１４４ 同期化回路
１０４ タイミングディレイ回路
１１１〜１１３，１２１，１２２，１３１，１３２，１４１，１４１’，１４２，１４４１，１４５１，１４５２，１４６ フリップフロップ回路
１２１ チューナ
１２２ 受信信号前処理回路
１２２Ａ Ａ／Ｄ変換器
１２２Ｂ 復調回路
１２２Ｃ 誤り訂正回路
１２３Ａ〜１２３Ｃ バッファ
１２４ システムクロック同期化回路
１２５ ストリームデータ分離回路
１２６ ＭＰＥＧデコーダ
１４３ ＯＲゲート
１４２’，１４５３ インバータ
１４７ ライトイネーブル付きフリップフロップ回路
Claims (13)
- 入力クロックをシステムクロックで同期化し、同期化した信号を第１の遅延量だけ遅延させた第１の信号を出力する第１の同期化およびタイミングディレイ回路と、
前記入力クロックの第１の変化点でデータが変化する入力データを、前記入力クロックの第２の変化点に同期してラッチする入力データラッチ手段と、
前記入力データが有効のとき活性化し無効のとき非活性化する入力イネーブル信号を、前記入力クロックに同期してラッチする入力イネーブル信号ラッチ手段と、
前記第１の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
前記入力データラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第２の遅延量だけ遅延させた第２の信号を出力する第２の同期化およびタイミングディレイ回路と、
前記入力イネーブル信号ラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第３の遅延量だけ遅延させた第３の信号を出力する第３の同期化およびタイミングディレイ回路と、
前記マスク信号と前記第３の信号とを入力し、前記マスク信号が活性化されたときは前記第３の信号を出力し、前記マスク信号が非活性化されたときは前記第３の信号をマスクするマスク手段と、
前記マスク手段からの第４の信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第１の出力ラッチ手段と、
前記第４の信号をライトイネーブル端子に、前記第２の信号をデータ入力端子にそれぞれ入力し、前記第４の信号が活性化されたときは前記第２の信号をシステムクロックに同期してラッチし、前記第４の信号が非活性化されたときは直前に入力した前記第２の信号を保持して、出力データとして出力する第２の出力ラッチ手段と、
を備えることを特徴とするシステムクロック同期化回路。 - 前記入力データラッチ手段と、前記入力イネーブル信号ラッチ手段は、前記入力クロックに同期してそれぞれ前記入力データと前記入力イネーブル信号をラッチするフリップフロップ回路であることを特徴とする請求項１記載のシステムクロック同期化回路。
- 前記第２の同期化およびタイミングディレイ回路は、フリップフロップ回路を縦続接続して構成し、第１番目のフリップフロップ回路に前記入力データを入力し、最終段のフリップフロップ回路から前記第２の信号を出力することを特徴とする請求項１記載のシステムクロック同期化回路。
- 前記第３の同期化およびタイミングディレイ回路は、フリップフロップ回路を縦続接続して構成し、第１番目のフリップフロップ回路に前記入力イネーブル信号を入力し、最終段のフリップフロップ回路から前記第３の信号を出力することを特徴とする請求項１記載のシステムクロック同期化回路。
- 前記マスク手段は、ＡＮＤゲートで構成することを特徴とする請求項１記載のシステムクロック同期化回路。
- 前記マスク信号生成回路は、前記第１の信号を前記システムクロックで同期化して出力するフリップフロップ回路と、このフリップフロップ回路の出力を反転するインバータと、前記第１の信号と前記インバータの出力信号とを入力し、前記マスク信号を出力するＡＮＤゲートとを備えることを特徴とする請求項１記載のシステムクロック同期化回路。
- 前記第１の遅延量が前記第２の遅延量および前記第３の遅延量よりも大きいことをことを特徴とする請求項１記載のシステムクロック同期化回路。
- 前記システムクロックの周波数が、前記入力クロックの周波数よりも４倍以上大きいことを特徴とする請求項１記載のシステムクロック同期化回路。
- 前記所定のパルス幅は、前記システムクロックの周期に等しいことを特徴とする請求項１記載のシステムクロック同期化回路。
- 入力クロックをシステムクロックで同期化し、同期化した信号を第１の遅延量だけ遅延させた第１の信号を出力する第１の同期化およびタイミングディレイ回路と、
前記入力クロックの第１の変化点でデータが変化する入力データを、前記入力クロックの第２の変化点に同期してラッチする入力データラッチ手段と、
前記第１の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
前記入力データラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第２の遅延量だけ遅延させた第２の信号を出力する第２の同期化およびタイミングディレイ回路と、
前記マスク信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第１の出力ラッチ手段と、
前記マスク信号をライトイネーブル端子に、前記第２の信号をデータ入力端子にそれぞれ入力し、前記マスク信号が活性化されたときは前記第２の信号をシステムクロックに同期してラッチし、前記マスク信号が非活性化されたときは直前に入力した前記第２の信号を保持して、出力データとして出力する第２の出力ラッチ手段と、
を備えることを特徴とするシステムクロック同期化回路。 - 入力クロックの第１の変化点でデータが変化する入力データを、前記入力クロックの第２の変化点に同期してラッチする入力データラッチ手段と、
前記入力データが有効のとき活性化し無効のとき非活性化する入力イネーブル信号を、前記入力クロックに同期してラッチする入力イネーブル信号ラッチ手段と、
前記入力クロックと前記入力イネーブル信号ラッチ手段からの出力信号とを入力するＡＮＤゲートと、
前記ＡＮＤゲートの出力信号を前記システムクロックで同期化し、同期化した信号を第１の遅延量だけ遅延させた第１の信号を出力する第１の同期化およびタイミングディレイ回路と、
前記第１の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
前記入力データラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第２の遅延量だけ遅延させた第２の信号を出力する第２の同期化およびタイミングディレイ回路と、
前記マスク信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第１の出力ラッチ手段と、
前記マスク信号をライトイネーブル端子に、前記第２の信号をデータ入力端子にそれぞれ入力し、前記マスク信号が活性化されたときは前記第２の信号をシステムクロックに同期してラッチし、前記マスク信号が非活性化されたときは直前に入力した前記第２の信号を保持して、出力データとして出力する第２の出力ラッチ手段と、
を備えることを特徴とするシステムクロック同期化回路。 - 入力クロックをシステムクロックに同期してラッチし、第１の信号として出力する第１の同期化回路と、
前記入力クロックの第１の変化点でデータが変化する入力データを、前記入力クロックの第２の変化点に同期してラッチする入力データラッチ手段と、
前記入力データが有効のとき活性化する入力イネーブル信号を、前記入力クロックに同期してラッチする入力イネーブル信号ラッチ手段と、
前記第１の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
前記マスク信号を所定のタイミングだけ遅延させて遅延マスク信号として出力するタイミングディレイ回路と、
前記入力データラッチ手段からの出力信号を前記システムクロックで同期化した第２の信号を出力する第２の同期化回路と、
前記入力イネーブル信号ラッチ手段からの出力信号を前記システムクロックで同期化した第３の信号を出力する第３の同期化回路と、
前記遅延マスク信号と前記第３の信号とを入力し、前記遅延マスク信号が活性化されたときは前記第３の信号を出力し、前記遅延マスク信号が非活性化されたときは前記第３の信号をマスクするマスク手段と、
前記マスク手段からの第４の信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第１の出力ラッチ手段と、
前記第４の信号をライトイネーブル端子に、前記第２の信号をデータ入力端子にそれぞれ入力し、前記第４の信号が活性化されたときは前記第２の信号をシステムクロックに同期化してラッチし、前記第４の信号が非活性化されたときは直前に入力した前記第２の信号を保持して、出力データとして出力する第２の出力ラッチ手段と、
を備えることを特徴とするシステムクロック同期化回路 - 入力クロックの反転信号である反転入力クロックを生成する入力クロック反転回路と、
前記反転入力クロックをシステムクロックで同期化し、同期化した信号を第１の遅延量だけ遅延させた第１の信号を出力する第１の同期化およびタイミングディレイ回路と、
前記反転入力クロックの第１の変化点でデータが変化する入力データを、前記反転入力クロックの第２の変化点に同期してラッチする入力データラッチ手段と、
前記入力データが有効のとき活性化し無効のとき非活性化する入力イネーブル信号を、前記反転入力クロックに同期してラッチする入力イネーブル信号ラッチ手段と、
前記第１の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
前記入力データラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第２の遅延量だけ遅延させた第２の信号を出力する第２の同期化およびタイミングディレイ回路と、
前記入力イネーブル信号ラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第３の遅延量だけ遅延させた第３の信号を出力する第３の同期化およびタイミングディレイ回路と、
前記マスク信号と前記第３の信号とを入力し、前記マスク信号が活性化されたときは前記第３の信号を出力し、前記マスク信号が非活性化されたときは前記第３の信号をマスクするマスク手段と、
前記マスク手段からの第４の信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第１の出力ラッチ手段と、
前記第４の信号をライトイネーブル端子に、前記第２の信号をデータ入力端子にそれぞれ入力し、前記第４の信号が活性化されたときは前記第２の信号をシステムクロックに同期してラッチし、前記第４の信号が非活性化されたときは直前に入力した前記第２の信号を保持して、出力データとして出力する第２の出力ラッチ手段と、
を備えることを特徴とするシステムクロック同期化回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258188A JP3542574B2 (ja) | 2001-08-28 | 2001-08-28 | システムクロック同期化回路 |
| US10/228,653 US6928570B2 (en) | 2001-08-28 | 2002-08-27 | System clock synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258188A JP3542574B2 (ja) | 2001-08-28 | 2001-08-28 | システムクロック同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003069540A JP2003069540A (ja) | 2003-03-07 |
| JP3542574B2 true JP3542574B2 (ja) | 2004-07-14 |
Family
ID=19085753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001258188A Expired - Fee Related JP3542574B2 (ja) | 2001-08-28 | 2001-08-28 | システムクロック同期化回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6928570B2 (ja) |
| JP (1) | JP3542574B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3674533B2 (ja) * | 2001-04-24 | 2005-07-20 | 日本電気株式会社 | 波長多重システムにおけるｏｓｃ信号のクロック同期監視方法 |
| US7062735B2 (en) * | 2003-01-03 | 2006-06-13 | Sun Microsystems, Inc. | Clock edge value calculation in hardware simulation |
| US7237152B2 (en) * | 2003-10-24 | 2007-06-26 | Honeywell International Inc. | Fail-operational global time reference in a redundant synchronous data bus system |
| DE602005022697D1 (de) * | 2004-05-11 | 2010-09-16 | Advantest Corp | Timing-generator und halbleiterprüfvorrichtung |
| KR101127813B1 (ko) * | 2004-12-29 | 2012-03-26 | 엘지디스플레이 주식회사 | 쉬프트 레지스터와 이를 이용한 액정 표시장치 |
| JP2006333150A (ja) * | 2005-05-27 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| JP2011014963A (ja) * | 2009-06-30 | 2011-01-20 | Renesas Electronics Corp | 半導体装置、半導体装置のノイズ除去方法 |
| KR20180105531A (ko) | 2017-03-15 | 2018-09-28 | 에스케이하이닉스 주식회사 | 반도체장치 |
| CN107359957A (zh) * | 2017-05-18 | 2017-11-17 | 杭州柏乐尼通信设备有限公司 | 手机信号屏蔽器 |
| DE112017008287T5 (de) * | 2017-12-19 | 2020-09-03 | Mitsubishi Electric Corporation | Zeitablaufdiagramm-verifizierungshilfsvorrichtung, zeitablaufdiagramm-verifizierungshilfsverfahren, und zeitablaufdiagramm-verifizierungshilfsprogramm |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0436673A (ja) * | 1990-05-31 | 1992-02-06 | Yokogawa Hewlett Packard Ltd | 電子部品試験装置 |
| JP3194314B2 (ja) * | 1993-04-28 | 2001-07-30 | ソニー株式会社 | 同期型回路 |
| JP3299906B2 (ja) * | 1997-01-14 | 2002-07-08 | シャープ株式会社 | デジタルデータ転送クロック変換回路 |
| KR100215889B1 (ko) * | 1997-05-06 | 1999-08-16 | 구본준 | 클럭 동기 회로 |
| US5969552A (en) * | 1998-01-15 | 1999-10-19 | Silicon Image, Inc. | Dual loop delay-locked loop |
| US5991844A (en) * | 1998-04-17 | 1999-11-23 | Adaptec, Inc. | Redundant bus bridge systems and methods using selectively synchronized clock signals |
| JP3604291B2 (ja) * | 1998-10-08 | 2004-12-22 | 富士通株式会社 | ダブルレートの入出力回路を有するメモリデバイス |
| JP3447586B2 (ja) * | 1998-10-22 | 2003-09-16 | Ｎｅｃエレクトロニクス株式会社 | クロック同期化方法及びその装置 |
| JP3175714B2 (ja) * | 1998-11-18 | 2001-06-11 | 日本電気株式会社 | クロック同期回路 |
| JP3813814B2 (ja) * | 2000-11-24 | 2006-08-23 | 株式会社東芝 | 遅延補償回路 |
| JP3419397B2 (ja) * | 2001-01-18 | 2003-06-23 | 日本電気株式会社 | クロック同期回路及びクロック同期方法 |
| JP2002319929A (ja) * | 2001-04-23 | 2002-10-31 | Mitsubishi Electric Corp | クロック同期回路およびその設計方法 |
| JP2003060627A (ja) * | 2001-08-13 | 2003-02-28 | Oki Electric Ind Co Ltd | クロック乗せ換え回路 |
-
2001
- 2001-08-28 JP JP2001258188A patent/JP3542574B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-27 US US10/228,653 patent/US6928570B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003069540A (ja) | 2003-03-07 |
| US6928570B2 (en) | 2005-08-09 |
| US20030043944A1 (en) | 2003-03-06 |
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| JPH09261029A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040129 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040331 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080409 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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