JP3542574B2 - システムクロック同期化回路 - Google Patents

システムクロック同期化回路 Download PDF

Info

Publication number
JP3542574B2
JP3542574B2 JP2001258188A JP2001258188A JP3542574B2 JP 3542574 B2 JP3542574 B2 JP 3542574B2 JP 2001258188 A JP2001258188 A JP 2001258188A JP 2001258188 A JP2001258188 A JP 2001258188A JP 3542574 B2 JP3542574 B2 JP 3542574B2
Authority
JP
Japan
Prior art keywords
signal
input
synchronization
system clock
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001258188A
Other languages
English (en)
Other versions
JP2003069540A (ja
Inventor
清喜 福田
Original Assignee
Necマイクロシステム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Necマイクロシステム株式会社 filed Critical Necマイクロシステム株式会社
Priority to JP2001258188A priority Critical patent/JP3542574B2/ja
Priority to US10/228,653 priority patent/US6928570B2/en
Publication of JP2003069540A publication Critical patent/JP2003069540A/ja
Application granted granted Critical
Publication of JP3542574B2 publication Critical patent/JP3542574B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0008Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0016Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033Correction by delay
    • H04L7/0041Delay of data signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【0001】
【発明の属する技術分野】
本発明はシステムクロック同期化回路に関し、特に入力したクロック信号にノイズが重畳した場合においても、ディジタル放送受信装置を構成するシステムクロック同期化回路以降の回路に供給するシステムクロックに同期した正常な入力データと入力イネーブル信号とを出力することが可能なシステムクロック同期化回路に関する。
【0002】
【従来の技術】
ディジタル放送受信装置は、図12に示すように、放送信号を受けてチャネルを選局するチューナ121と、チューナ121からの出力信号をディジタル信号に変換するA/D変換器122Aと、A/D変換器122Aからのディジタル信号を復調する復調回路122Bと、伝送経路で発生した誤りデータを補正するための誤り訂正回路122Cと、バッファ123A〜123Cと、システムクロック同期化回路124と、ストリーム分離回路125と、MPEGデコーダ126とを備えている。
【0003】
ここで、A/D変換器122Aと、復調回路122Bと、誤り訂正回路122Cとは受信信号前処理回路122を構成しており、この受信信号前処理回路122から受信データSdata’と、受信イネーブル信号Sen’と、受信クロックCLK’とを出力する。
【0004】
受信データSdata’と、受信イネーブル信号Sen’と、受信クロックCLK’は、立ち上がり時および立ち下がり時に瞬時的に高インピーダンスとなるバッファ123A〜123Cにより駆動され、それぞれ入力データSdataと、入力イネーブル信号Senと、入力クロックCLKとしてシステムクロック同期化回路124に入力する。
【0005】
システムクロック同期化回路124は、入力データSdataと、入力イネーブル信号Senと、入力クロックCLKと、システムクロックSCLKとを入力し、システムクロックSCLKに同期した入力データである出力データVdataと、システムクロックSCLKに同期した入力イネーブル信号Senである出力イネーブル信号Venとを出力する。
【0006】
ストリーム分離回路125は、出力データVdataと出力イネーブル信号Venとを入力し、多重化されたストリームデータを各ストリームデータに分離し、MPEGデコーダ126は、分離された各ストリームデータをMPEGフォーマットに従ってデコードする。
【0007】
次に図12に示すシステムクロック同期化回路124の動作について、図13に示すタイミングチャートを参照してより具体的に説明する。
【0008】
図13の受信データSdata’と、受信イネーブル信号Sen’とは、受信クロックCLK’に同期し、かつ受信クロックCLK’の立ち下がり時に変化するように受信信号前処理回路122から出力される。すなわち、受信データSdata’と、受信イネーブル信号Sen’は、1受信クロックCLK’単位のデータとなっている。
【0009】
また受信データSdata’には、MPEGデコーダ126においてデコードする際に用いられる有効データと、廃棄される無効データとがあり、図13では無効データを左下下がりの斜線部で示している。受信イネーブル信号Sen’が活性化された場合、すなわち図13の場合は受信イネーブル信号Sen’が“1”に設定された場合、有効データが受信信号前処理回路122から出力され、受信イネーブル信号Sen’が非活性化された場合、すなわち図13の場合は受信イネーブル信号Sen’が“0”に設定された場合は、無効データが受信信号前処理回路122から出力される。入力データSdataと出力データVdataの左下下がりの斜線部も同様に、無効データを表す。
【0010】
図13において、時刻t2で受信クロックCLK’の立ち下がりに同期して受信イネーブル信号Sen’が“1”になると、受信データSdata’は無効データから有効データ1に変化し、この有効データ1はバッファ123Aで駆動され、入力データSdataとしてシステムクロック同期化回路124に入力する。また同様に、時刻t2で“1”となった受信イネーブル信号Sen’はバッファ123Bで駆動され、バッファ123Bによる遅延だけ遅れて入力イネーブル信号Senとしてシステムクロック同期化回路124に入力する。
【0011】
次に時刻t3で、入力クロックCLKの立ち上がり時に同期してシステムクロック同期化回路124は有効データ1を取り込み、時刻t4でシステムクロック同期化回路124は、システムクロックSCLKに同期してこのデータを出力データVdataとしてストリーム分離回路125に出力する。
【0012】
時刻t4で“1”に立ち上がった出力イネーブル信号Venは、1システムクロックSCLKの期間“1”を保つパルス信号としてシステムクロック同期化回路124において生成され、システムクロックSCLKに同期してストリームデータ分離回路125に出力される。
【0013】
同様に時刻t6で、入力クロックCLKの立ち上がり時に同期してシステムクロック同期化回路124は有効データ2を取り込み、時刻t7で、システムクロックSCLKに同期してこのデータを出力データVdataとしてストリーム分離回路125に出力する。
【0014】
時刻t7で“1”に立ち上がった出力イネーブル信号Venは、1システムクロックSCLKの期間“1”を保つパルス信号としてシステムクロック同期化回路124において生成され、システムクロックSCLKに同期してストリームデータ分離回路125に出力される。
【0015】
このようにして入力した入力データSdataと、入力イネーブル信号Senと、入力クロックCLKは、それぞれシステムクロックSCLKにより同期化され、システムクロックSCLKと同期化した出力データVdataと出力イネーブル信号Venとして、システムクロック同期化回路124からストリーム分離回路125に出力される。
【0016】
次に図14を参照して、システムクロック同期化回路124の詳細回路について説明する。
【0017】
図14に示すシステムクロック同期化回路124は、入力イネーブル信号Senを入力とし入力クロックCLKに同期して動作するフリップフロップ回路141と、入力データSdataを入力とし入力クロックCLKに同期して動作するフリップフロップ回路142と、リセット信号を一方の入力とするORゲート143と、フリップフロップ回路141から出力された信号S1をシステムクロックSCLKで同期化した信号S2を生成する同期化回路144と、信号S2を入力して、システムクロックSCLK1周期分のパルス幅を有するマスク信号S5を生成するマスク信号生成回路145と、マスク信号S5を入力としシステムクロックSCLKに同期して出力イネーブル信号Venを出力するフリップフロップ回路146と、マスク信号S5をライトイネーブル端子weに入力し、フリップフロップ回路142からの出力信号S6を入力とし、システムクロックSCLKに同期して出力データVdataを出力するライトイネーブル付きフリップフロップ回路147とを備えている。マスク信号生成回路145は、ORゲート143にマスク信号S5を出力し、マスク信号S5が“1”となるとORゲート143を介してフリップフロップ回路141をリセットする。
【0018】
ここで、ライトイネーブル付きフリップフロップ回路147は、マスク信号S5が“1”のときは通常のフリップフロップ回路の動作を行い、“0”のときは入力データをラッチせず前のデータを保持する動作を行う。またリセット信号Rsetは、ディジタル放送受信装置で受信開始する際に活性化してシステム全体をリセットし、その後リセット信号を解除する。
【0019】
次に図15を参照して、マスク信号生成回路145の実施例について説明する。なお図14の同期化回路144を図15に示すフリップフロップ回路1441で構成している。
【0020】
図15に示すマスク信号生成回路145は、フリップフロップ回路1441からの信号S2をシステムクロックSCLKで同期化した信号S3を出力するフリップフロップ回路1451と、フリップフロップ回路1451からの信号S3をシステムクロックSCLKで同期化した信号S4を出力するフリップフロップ回路1452と、インバータ1453と、ANDゲート1454とを備えている。
【0021】
ここで、フリップフロップ回路1452と、インバータ1453と、ANDゲート1454とで信号S3の立ち上がりに同期し、システムクロックSCLKの1周期分のパルス幅を有するマスク信号S5を生成する。
【0022】
次に図16に示すタイミングチャートを参照して、図14及び図15に示すシステムクロック同期化回路124の正常動作時の動作について説明する。
【0023】
図16において、入力データSdataは時刻t10で無効データから有効データ1となって、システムクロック同期化回路124に入力し、時刻t13で有効データ1から有効データ2に変化してシステムクロック同期化回路124に入力する。
【0024】
ところが、図12に示すように、入力データSdata及び入力イネーブル信号Senは、入力クロックCLKの立ち下がり時に高インピーダンスとなるバッファ123A、123Bによって駆動されて生成される信号のため、入力クロックCLKの立ち下がり時に不定データとなる。
【0025】
図16において、不定データは右下下がりの鎖線部により示している。すなわち入力データSdataは、実際は有効データ1からいったん不定データとなった後有効データ2となってシステムクロック同期化回路124に入力する。
【0026】
同様に入力データSdataは、有効データ2から不定データとなった後有効データ3となって、入力クロックCLKに同期してシステムクロック同期化回路124に入力する。同様に入力イネーブル信号Senは、時刻t10,t13で右下下がりの斜線部で示すように、入力クロックCLKの立ち下がり時において不定となる。
【0027】
次に時刻t11で、入力クロックCLKの立ち上がりに同期してフリップフロップ回路142は有効データ1を取り込み、信号S6としてライトイネーブル付きフリップフロップ回路147に出力する。またフリップフロップ回路141は、入力イネーブル信号Senが“1”のデータを取り込み信号S1としてフリップフロップ回路1441に出力する。
【0028】
次に時刻t12でフリップフロップ回路1451は“1”をラッチし、1システムクロックSCLK後の時刻t13で“1”に立ち上がる信号S3を出力する。フリップフロップ回路1452とインバータ1453とANDゲート1454とで構成する回路は、信号S3の立ち上がりに同期して立ち上がり、1システムクロックSCLK分のパルス幅を有するマスク信号S5をフリップフロップ回路146と、ライトイネーブル付きフリップフロップ回路147のライトイネーブル端子weと、ORゲート143とに出力する。そしてマスク信号S5が“1”となると、フリップフロップ回路141はORゲート143を介してリセットされるため“0”に立ち下がる。
【0029】
また時刻t14において、フリップフロップ回路146はマスク信号S5の“1”レベルを入力し、1システムクロックSCLK後にマスク信号S5の“0”レベルを出力する。すなわちフリップフロップ回路146は、マスク信号S5を1システムクロックSCLK遅らせた出力イネーブル信号Venを出力する。
【0030】
このようにして入力した入力データSdataと、入力イネーブル信号Senと、入力クロックCLKは、それぞれシステムクロックSCLKにより同期化され、システムクロックSCLKと同期化した出力データVdataと出力イネーブル信号Venとして、システムクロック同期化回路124からストリーム分離回路125に出力される。
【0031】
次に図17を参照して、入力クロックCLKの立ち下がり時に入力クロックCLKにノイズが重畳した場合の図14,15に示すシステムクロック同期化回路の動作について説明する。
【0032】
最初に、入力クロックの立ち下がり時に入力クロックCLKにノイズが重畳する理由について説明する。入力データSdataと入力イネーブル信号Senは、入力クロックCLKの立ち下がりに同期して変化するデータであるため、バッファ123A,123Bは、入力クロックCLKの立ち下がり時に瞬時的に大電流を流す。この大電流によって発生したパルス性のノイズは、入力データSdataが伝達する伝送路と入力クロックCLKが伝達する伝送路間のクロストーク容量、および入力イネーブル信号Senが伝達する伝送路と入力クロックCLKが伝達する伝送路間のクロストーク容量を介して、入力クロックCLKの立ち下がり時に入力クロックCLKに重畳する。
【0033】
このとき、入力クロックCLKを駆動するバッファ123Cは高インピーダンスとなっているためノイズに対する感度が高く、ノイズを拾いやすい状態であり、入力クロックCLKはノイズにより、図17のA,Bに示すように立ち下がり時に“0”となった後、瞬時的に“1”となるパルス波形となる。
【0034】
図14,15に示すシステムクロック同期化回路は、入力クロックCLKを直接フリップフロップ回路141,142に入力していた為、入力クロックCLKの立ち下がり時にシステムクロックSCLKの周期より幅が小さいノイズが重畳すると、フリップフロップ回路141,142は入力クロックCLKの立ち上がり変化点と誤判断し、入力データSdataと入力イネーブル信号Senを誤ったタイミングでラッチしてしまい、システムクロック同期化回路が誤動作していた。
【0035】
次にノイズによるシステムクロック同期化回路の誤動作について、図15及び図17を参照してより具体的に説明する。
【0036】
時刻t21での入力クロックCLKに同期して、フリップフロップ回路141は不定となった入力イネーブル信号Senをラッチし、信号S1としてフリップフロップ回路1441に出力し、フリップフロップ回路142は不定データとなった入力データSdataを取り込み、信号S6としてライトイネーブル付きフリップフロップ回路147に出力する。
【0037】
次にフリップフロップ回路1451は、時刻t22でシステムクロックSCLKの立ち上がりに同期して信号S1の不定データをラッチし、1システムクロックSCLK後のt23に出力信号S3としてフリップフロップ回路1452に出力する。
【0038】
フリップフロップ回路1452とインバータ1453とANDゲート1454とで構成する回路は、信号S3をラッチし1システムクロックSCLK分のパルス幅を有する不定データのマスク信号S5をフリップフロップ回路146に出力する。そしてマスク信号S5が“1”となると、フリップフロップ回路141はORゲート143を介してリセットされるため“0”に立ち下がる。
【0039】
次に時刻t24において、ライトイネーブル付きフリップフロップ回路147は、不定データである信号S6をシステムクロックSCLKの立ち上がりに同期してラッチし、出力データVdataとして出力する。またフリップフロップ回路146は、不定データであるマスク信号S5をシステムクロックSCLKの立ち上がりに同期してラッチし、出力イネーブル信号Venとして出力する。この出力イネーブル信号Venは、時刻t25においてフリップフロップ回路146で、システムクロックSCLKの立ち上がりに同期して“0”レベルのマスク信号S5をラッチした“0”に推移する。
【0040】
このようにして、入力クロックCLKの立ち下がり時にシステムクロックSCLKの周期より幅が小さいノイズが重畳すると、フリップフロップ回路141,142は入力クロックCLKの立ち上がり変化点と誤判断し、不定データをラッチして次の回路に出力するため、この不定データが順次伝搬し最終的に不定データとなった出力データVdataと出力イネーブル信号Venとがストリーム分離回路125に出力される。
【0041】
このため、従来のディジタル放送受信装置を構成するストリーム分離回路125及びMPEGデコーダ126では、正常なデータと不定データとを区別して処理することが出来ず誤った動作を行う。
【0042】
【発明が解決しようとする課題】
上述した従来のシステムクロック同期化回路は、ボード上に搭載されたバッファからのノイズに対して、ボード上にノイズフィルタを挿入することで対策していたが、どのようなノイズフィルタをどの位置に設けるかを決めるためのノイズシミュレーションと、実際のノイズとの差が大きく、試行錯誤的にボード設計を行わなければならないのが実状である。
【0043】
このため、満足するノイズレベルまでにノイズを低減するのに、長期の期間がかかるとともに、ノイズ対策の部品をボード上に追加しなければならないなどコストアップの要因となっていた。
【0044】
このため本発明の目的は、入力クロックCLKにノイズが重畳した場合においても、誤った出力データと出力イネーブル信号を出力せず、システムクロックに同期した正常な出力データと出力イネーブル信号とを出力することが可能なシステムクロック同期化回路を提供することである。
【0045】
【課題を解決するための手段】
そのため、本発明によるシステムクロック同期化回路は、入力クロックをシステムクロックで同期化し、同期化した信号を第1の遅延量だけ遅延させた第1の信号を出力する第1の同期化およびタイミングディレイ回路と、
前記入力クロックの第1の変化点でデータが変化する入力データを、前記入力クロックの第2の変化点に同期してラッチする入力データラッチ手段と、
前記入力データが有効のとき活性化し無効のとき非活性化する入力イネーブル信号を、前記入力クロックに同期してラッチする入力イネーブル信号ラッチ手段と、
前記第1の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
前記入力データラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第2の遅延量だけ遅延させた第2の信号を出力する第2の同期化およびタイミングディレイ回路と、
前記入力イネーブル信号ラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第3の遅延量だけ遅延させた第3の信号を出力する第3の同期化およびタイミングディレイ回路と、
前記マスク信号と前記第3の信号とを入力し、前記マスク信号が活性化されたときは前記第3の信号を出力し、前記マスク信号が非活性化されたときは前記第3の信号をマスクするマスク手段と、
前記マスク手段からの第4の信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第1の出力ラッチ手段と、
前記第4の信号をライトイネーブル端子に、前記第2の信号をデータ入力端子にそれぞれ入力し、前記第4の信号が活性化されたときは前記第2の信号をシステムクロックに同期してラッチし、前記第4の信号が非活性化されたときは直前に入力した前記第2の信号を保持して、出力データとして出力する第2の出力ラッチ手段と、を備えている。
【0046】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【0047】
図1は、本発明のシステムクロック同期化回路の第1の実施の形態を示すブロック図であり、図14と共通の構成要素には共通の参照文字/数字を付してある。なお、本発明によるシステムクロック同期化回路を搭載したディジタル放送受信装置の回路構成は、図12と同様である。
【0048】
図1に示すシステムクロック同期化回路は、入力イネーブル信号Senを入力とし入力クロックCLKに同期して動作するフリップフロップ回路141と、入力データSdataを入力とし入力クロックCLKに同期して動作するフリップフロップ回路142とを備えている。
【0049】
また図1に示すシステムクロック同期化回路は、入力クロックCLKをシステムクロックSCLKで同期化し、この同期化した信号をシステムクロックSCLKに同期した第1の遅延量だけ遅延させた信号S7を生成する同期化およびタイミングディレイ回路11と、フリップフロップ回路141から出力された信号S1をシステムクロックSCLKで同期化し、この同期化した信号をシステムクロックSCLKに同期した第2の遅延量だけ遅延させた信号S9を生成する同期化およびタイミングディレイ回路12と、フリップフロップ回路142から出力された信号S6をシステムクロックSCLKで同期化し、この同期化した信号をシステムクロックSCLKに同期した第3の遅延量だけ遅延させた信号S10を生成する同期化およびタイミングディレイ回路13とを備えている。
【0050】
さらに図1に示すシステムクロック同期化回路は、信号S7を入力して、システムクロックSCLK1周期分のパルス幅を有するマスク信号S8を生成するマスク信号生成回路14と、マスク信号S8と信号S9とを入力とするANDゲート15と、ANDゲート15の出力信号S11を入力としシステムクロックSCLKに同期して出力イネーブル信号Venを出力するフリップフロップ回路146と、信号S11をライトイネーブル端子weに入力し、信号S10を入力とし、システムクロックSCLKに同期して出力データVdataを出力するライトイネーブル付きフリップフロップ回路147とを備えている。
【0051】
次に図2を参照して、図1に示す同期化およびタイミングディレイ回路11,12,13とマスク信号生成回路14の実施例について説明する。図2に示す同期化およびタイミングディレイ回路11は、入力クロックCLKをシステムクロックSCLKで同期化した信号S111を出力するフリップフロップ回路111と、フリップフロップ回路111からの信号S111をシステムクロックSCLKで同期化した信号S112を出力するフリップフロップ回路112と、信号S112をシステムクロックSCLKで同期化した信号S7を出力するフリップフロップ回路113とを備えている。
【0052】
また同期化およびタイミングディレイ回路12は、フリップフロップ回路141からの出力信号S1をシステムクロックSCLKで同期化した信号S121を出力するフリップフロップ回路121と、フリップフロップ回路121からの信号S121をシステムクロックSCLKで同期化した信号S9を出力するフリップフロップ回路122とを備えている。
【0053】
また同期化およびタイミングディレイ回路13は、同期化およびタイミングディレイ回路12と同様な回路構成であり、フリップフロップ回路142からの出力信号S6をシステムクロックSCLKで同期化した信号S131を出力するフリップフロップ回路131と、フリップフロップ回路131からの信号S131をシステムクロックSCLKで同期化した信号S10を出力するフリップフロップ回路132とを備えている。
【0054】
またマスク信号生成回路14は、フリップフロップ回路113からの信号S7をシステムクロックSCLKで同期化した信号S141を出力するフリップフロップ回路141’と、インバータ142’と、ANDゲート143’とを備えている。ここで、フリップフロップ回路141’と、インバータ142’と、ANDゲート143’とで信号S7の立ち上がりに同期し、システムクロックSCLKの1周期分のパルス幅を有するマスク信号S8を生成する。
【0055】
次に図1および図3に示すタイミングチャートを参照して、図1に示すシステムクロック同期化回路の動作について説明する。図3において、図13,16,17と同様に左下下がり斜線部は無効データを表し、右下下がり斜線は不定データを表す。
【0056】
フリップフロップ回路142は、時刻t31で入力クロックCLKの立ち上がりに同期して無効データ(このとき入力イネーブル信号Senは、“0”となっている)をラッチし、信号S6として出力する。また、フリップフロップ回路141は、同様に入力クロックCLKの立ち上がりに同期して“0”レベルの入力イネーブル信号Senをラッチし、信号S1として出力する。
【0057】
次に時刻t32で、同期化およびタイミングディレイ回路11は、システムクロックSCLKの立ち上がりに同期して入力クロックCLKをラッチし、2システムクロックSCLK後の時刻t34に“1”レベルの信号S7として出力する。同様に、同期化およびタイミングディレイ回路12は、システムクロックSCLKの立ち上がりに同期して“0”レベルの信号S1をラッチし、1システムクロックSCLK後の時刻t33に“0”レベルの信号S9として出力する。
【0058】
次に時刻t33で、同期化およびタイミングディレイ回路11は、システムクロックSCLKの立ち上がりに同期して入力クロックCLKをラッチし、2システムクロックSCLK後の時刻t35に“1”レベルの信号S7を出力する。
【0059】
そして時刻t34において、マスク信号生成回路14は、信号S7の立ち上がりに同期し、1システムクロックSCLKのパルス幅を有するマスク信号S8をANDゲート15に出力する。この信号S8と“0”レベルの信号S9を入力し、ANDゲート15は“0”レベルを出力する。
【0060】
次に時刻t35で、同期化およびタイミングディレイ回路11は、システムクロックSCLKの立ち上がりに同期して“0”レベルの入力クロックCLKをラッチし、2システムクロックSCLK後の時刻t38に“0”レベルの信号S7として出力する。
【0061】
次に時刻t36において、フリップフロップ回路142は、入力クロックCLKの立ち上がりに同期して有効データ1をラッチし、信号S6として出力する。これにより、信号S6は無効データから有効データ1に変化する。また、フリップフロップ回路141は、同様に入力クロックCLKの立ち上がりに同期して“1”レベルの入力イネーブル信号Senをラッチし、有効データであることを示す“1”レベルの信号S1を同期化およびタイミングディレイ回路12に出力する。
【0062】
また時刻t37で、同期化およびタイミングディレイ回路12は、システムクロックSCLKの立ち上がりに同期して“1”レベルの信号S1をラッチし、1システムクロックSCLK後の時刻t38に“1”レベルの信号S9として出力する。同様に、同期化およびタイミングディレイ回路13は、システムクロックSCLKの立ち上がりに同期して有効データ1をラッチし、1システムクロックSCLK後の時刻t38に有効データ1として出力する。
【0063】
次に時刻t39において、ANDゲート15は“1”レベルに立ち上がったマスク信号S8と、“1”レベルの信号S9とを入力し、入力信号と同時に立ち上がり1システムクロックSCLK分だけ“1”レベルを保持した後時刻t40で“0”レベルとなる信号S11を、フリップフロップ回路146と、ライトイネーブル付きフリップフロップ回路147とに出力する。
【0064】
次に時刻t40において、ライトイネーブル付きフリップフロップ回路147は、“1”レベルの信号S11をライトイネーブル端子weに入力し、システムクロックSCLKの立ち上がりに同期して、有効データ1をラッチする。ラッチした有効データ1は出力データVdataとして出力する。
【0065】
同時に、フリップフロップ回路146は、システムクロックSCLKの立ち上がりに同期して“1”レベルの信号S11をラッチし、“1”レベルの出力イネーブル信号Venとして出力する。
【0066】
そして“1”レベルに立ち上がった出力イネーブル信号Venは、時刻t41においてシステムクロックSCLKの立ち上がりと同時に“0”レベルとなり、時刻t40〜時刻t41間で“1”レベル、すなわち1システムクロックのパルス幅を有する信号として出力される。
【0067】
以上が本発明によるシステムクロック同期化回路の基本動作であり、入力クロックCLKがシステムクロックSCLKで同期化され、さらに同期化された信号がシステムクロックSCLKに同期した第1の遅延量だけ遅延した信号S7が生成され、信号S7に同期したマスク信号S8が生成される。
【0068】
一方、入力イネーブル信号Senが入力クロックCLKにより同期化され、この同期化された信号S1がシステムクロックSCLKで同期化される。そして、この同期化された信号をシステムクロックSCLKに同期した第2の遅延量だけ遅延させた信号S9が生成され、信号S9が無効データあるいは不定データとなる場合は、マスク信号S8が“0”となることにより、無効データあるいは不定データとなった信号S9がフリップフロップ回路146に入力しないような回路構成となっている。
【0069】
同様に入力データSdataがクロックCLKにより同期化され、この同期化された信号S6がシステムクロックSCLKで同期化される。そして、この同期化された信号をシステムクロックSCLKに同期した第3の遅延量だけ遅延させた信号S10が生成され、信号S10が無効データあるいは不定データとなる場合は、信号S11が“0”となることにより、ライトイネーブル付きフリップフロップ回路147が、無効データあるいは不定データをラッチしないようにしている。
【0070】
また無効データまたは不定データとなる信号S9が、ANDゲート15に入力するより以前に“0”レベルのマスク信号S8がANDゲート15に入力するように、かつ無効データまたは不定データとなる信号S10が、ライトイネーブル付きフリップフロップ回路147に入力するより以前に“0”レベルの信号S11がライトイネーブル付きフリップフロップ回路147のライトイネーブル端子weに入力するように、同期化およびタイミングディレイ回路11〜13の第1の遅延量〜第3の遅延量が決定される。
【0071】
次に図4を参照して、入力クロックCLKの立ち下がり時に入力クロックにノイズが重畳した場合の図1に示すシステムクロック同期化回路の動作について説明する。
【0072】
フリップフロップ回路141は、時刻t41で入力クロックCLKの立ち上がりに同期して、不定となった入力イネーブル信号Senをラッチし、信号S1として同期化およびタイミングディレイ回路12に出力する。同期化およびタイミングディレイ回路12は、時刻t42におけるシステムクロックSCLKの立ち上がりに同期して、不定データとなった信号S1をラッチし、1システムクロックSCLK後の時刻t43において信号S9としてANDゲート15に出力する。
【0073】
同様にフリップフロップ回路142は、時刻t41で入力クロックCLKの立ち上がりに同期して、不定となった入力データSdataをラッチし、信号S6として同期化およびタイミングディレイ回路13に出力する。同期化およびタイミングディレイ回路13は、時刻t42におけるシステムクロックSCLKの立ち上がりに同期して、不定データとなった信号S6をラッチし、1システムクロックSCLK後の時刻t43において信号S10としてライトイネーブル付きフリップフロップ回路147に出力する。
【0074】
また時刻t42において、フリップフロップ回路146は信号S11の“1”レベルをラッチし、1システムクロックSCLK後の時刻t43で“0”レベルをラッチするため、出力イネーブル信号Venとして示すような時刻t42で立ち上がり1システムクロックSCLKのパルス幅を有する信号を出力する。
【0075】
また時刻t42において信号S11が“1”レベルであるため、ライトイネーブル付きフリップフロップ回路147は、システムクロックSCLKの立ち上がりに同期して、信号S10(有効データ2)をラッチする。
【0076】
次に時刻t45で入力クロックCLKの立ち上がりに同期して、フリップフロップ回路141は“1”レベルの入力イネーブル信号Senをラッチする。これにより、信号S1は不定データから“1”レベルのデータに推移する。
【0077】
同様に、時刻t45で入力クロックCLKの立ち上がりに同期して、フリップフロップ回路142は有効データ3をラッチする。これにより、信号S6は不定データから有効データ3に推移する。
【0078】
次に時刻t46において、同期化およびタイミングディレイ回路13は、システムクロックSCLKの立ち上がりに同期して有効データ3をラッチする。これにより、信号10は不定データから有効データ3に推移する。
【0079】
続いて時刻t47において、信号S7の立ち上がりに同期してマスク信号S8が立ち上がり、これとともに信号S11も立ち上がり1システムクロックSCLK分のパルス幅を有するパルス信号が生成される。
【0080】
またフリップフロップ回路146は、“1”レベルの信号S11をシステムクロックSCLKの立ち上がりに同期してラッチし、1システムクロックSCLK分のパルス幅を有するパルス信号である出力イネーブル信号Venを出力する。一方、ライトイネーブル付きフリップフロップ回路147は、信号S11が“1”レベルであるため、システムクロックSCLKの立ち上がりに同期して信号S10(有効データ3)をラッチする。これにより、出力データVdataは、有効データ2から有効データ3に推移する。
【0081】
次に上述したシステムクロック同期化回路の動作について要約する。
【0082】
1)時刻t41で入力クロックの立ち下がりに重畳したノイズによる立ち上がりエッジに同期して、不定信号である信号S1がフリップフロップ回路141から出力される。この不定データは、入力クロックCLKの次の立ち上がりである時刻t45まで継続する。
【0083】
2)同期化およびタイミングディレイ回路12は、時刻t42のシステムクロックSCLKの立ち上がりに同期して1)の不定データをラッチする。ラッチした不定データは、信号S1が“1”レベルに推移した時刻の約1システムクロックSCLK後の時刻t46に、“1”レベルに推移する。
【0084】
3)マスク信号S8は、時刻t46の1システムクロックSCLK後まで“0”レベルを継続する。従って、不定データである信号S9はマスク信号S8によりマスクされ、ANDゲート15から不定データは出力されない。
【0085】
4)時刻t47でシステムクロックSCLKの立ち上がりに同期して立ち上がり、有効データであることを示す信号S11はANDゲート15から出力され、最終的に時刻t48で立ち上がる出力イネーブル信号Venとして出力される。
【0086】
11)時刻t41で入力クロックの立ち下がりに重畳したノイズによる立ち上がりエッジに同期して、不定信号である信号S6がフリップフロップ回路142から出力される。この不定データは、入力クロックCLKの次の立ち上がりである時刻t45まで継続する。
【0087】
12)同期化およびタイミングディレイ回路13は、時刻t42のシステムクロックSCLKの立ち上がりに同期して11)の不定データをラッチする。この不定データは、信号S6が有効データ3に推移した時刻の約1システムクロックSCLK後の時刻t46に、有効データ3に推移する。
【0088】
13)信号S11は、時刻t46の1システムクロックSCLK後まで“0”レベルを継続する。従って、不定データである信号S10は信号S11により実質的にマスクされる。すなわちライトイネーブル付きフリップフロップ回路147にラッチされない。
【0089】
14)時刻t48でシステムクロックSCLKの立ち上がりに同期して、ライトイネーブル付きフリップフロップ回路147は有効データ3である信号S10をラッチして、出力データVdataとして出力する。
【0090】
上記の説明からわかるように、入力クロックの立ち下がりに重畳したノイズによる立ち上がりエッジに同期して、不定信号がフリップフロップ回路141,142から発生しても、マスク信号S8および信号S11により、不定データがフリップフロップ回路146およびライトイネーブル付きフリップフロップ回路147に入力されない。
【0091】
マスク信号S8および信号S11は、信号S9および信号S10がそれぞれ不定データである間“0”レベルとなる必要があるが、同期化およびタイミングディレイ回路11〜13の第1の遅延量〜第3の遅延量を調整して、上記のタイミング条件を満足するようにしている。
【0092】
次に図5を参照して、システムクロックSCLK’が図4に示すシステムクロックSCLよりもクロック周波数が低くなった場合について説明する。図5のタイミングチャートで、システムクロックSCLK’がシステムクロックSCLよりもクロック周波数が低くなったこと以外は、図1に示すシステムクロック同期化回路、入力クロックCLK、入力データSdata、入力イネーブル信号Sen、入力クロックCLKの立ち下がりに重畳するノイズについては、図4の場合と全く同一である。
【0093】
図5の場合の回路動作については、図4で示した回路動作と殆ど同様な回路動作を行うが、システムクロックSCLK’のクロック周波数を入力クロックCLKのクロック周波数に比して一定比率よりも小さくすると、マスク信号S8によって、不定データとなった信号S9をマスクすることが出来なくなるという現象が生じる。
【0094】
次に上記の現象について説明する。
【0095】
信号S9が不定データから“1”レベルに推移する時刻t56は、時刻t54から図5の場合約1.5システムクロックSCLK後の立ち上がり時であるが、システムクロックSCLKのクロック周波数が小さくなると、時刻t56は大きくなる方向、すなわち遅くなる方向に変化する。
【0096】
信号S9の不定データをマスク信号S8でマスクするためには、時刻t56と時刻t58間の間隔が、少なくとも1システムクロックの周期よりも大きくなければならないが、システムクロックSCLKのクロック周波数が小さくなると、時刻t56と時刻t58間に、1システムクロックSCLK分のマスク信号を生成することができなくなる。
【0097】
一般的なタイミング条件について推考すると、入力クロックCLKの“1”レベルの期間(入力クロック信号の半周期)を、システムクロックSCLKの立ち上がりエッジで2回以上ラッチすることが必要であることがわかる。すなわち、システムクロックSCLKのクロック周波数は、入力クロックCLKのクロック周波数の4倍以上必要である。図1および図2のシステムクロック同期化回路においては、入力クロックCLKのクロック周波数を12.5MHzとし、システムクロックSCLKのクロック周波数を66〜100MHzとして設計した。
【0098】
さらに上記の第1の制約条件に加えて、前にも説明したように、同期化およびタイミングディレイ回路11の第1の遅延量が、同期化およびタイミングディレイ回路12,13の第2の遅延量および第3の遅延量よりも大きいという第2の制約条件が必要である。この第2の制約条件は、同期化およびタイミングディレイ回路11において、入力クロックCLKがシステムクロックSCLKに同期化されて信号S7として出力されるまでのフリップフロップ回路などによるラッチ段数が、同期化およびタイミングディレイ回路12において、入力クロック信号CLKで同期化された入力イネーブル信号Senが、システムクロックSCLKに同期化されて信号S9として出力されるまでのフリップフロップ回路などによるラッチ段数、および同期化およびタイミングディレイ回路13において、入力クロック信号CLKで同期化された入力データSdataが、システムクロックSCLKに同期化されて信号S10として出力されるまでのフリップフロップ回路などによるラッチ段数よりも大きいということを意味している。
【0099】
図2の例では、同期化およびタイミングディレイ回路11は、システムクロックSCLKにより同期化されるフリップフロップ回路が3段に縦続接続され、同期化およびタイミングディレイ回路12,13は、システムクロックSCLKにより同期化されるフリップフロップ回路が2段に縦続接続されていて、上記の第2の制約条件を満たしている。
【0100】
このようにして、同期化およびタイミングディレイ回路を構成するフリップフロップ回路の縦続接続段数を調整して、第1の遅延量〜第3の遅延量を調整する。
【0101】
入力イネーブル信号Senは、フリップフロップ回路141において、入力クロックCLKに同期してラッチされ、信号S1は同期化およびタイミングディレイ回路12でシステムクロックSCLKにより同期化してラッチされるが、入力クロックCLKとシステムクロックSCLKは非同期なので、図6のC1,C2および図7のE1,E2に示すように、フリップフロップ回路141から出力された信号S1が同期化およびタイミングディレイ回路12でラッチされるまでに若干の遅延が存在する。
【0102】
C1,C2の場合は、ノイズの立ち上がり直後におけるシステムクロックの立ち上がりでフリップフロップ回路121が、不定の信号S1をラッチするが、E1,E2の場合は、ノイズの立ち上がった後の1システムクロック後におけるシステムクロックの立ち上がりでフリップフロップ回路121は、不定の信号S1をラッチする。このように、ノイズの立ち上がりとシステムクロックの立ち上がりの微妙なズレによって、フリップフロップ回路121によりラッチされる信号S1のタイミングは大きく変化する。
【0103】
同様に、入力データSdataは、フリップフロップ回路142において、入力クロックCLKに同期してラッチされ、信号S6は同期化およびタイミングディレイ回路13でシステムクロックSCLKにより同期化してラッチされるが、図6のD1,D2および図7のF1,F2に示すように、ノイズの立ち上がりとシステムクロックの立ち上がりの微妙なズレによって、フリップフロップ回路131によりラッチされる信号S6のタイミングは大きく変化する。
【0104】
しかしながらこのような場合においても、第1の制約条件および第2の制約条件を設けることにより、入力クロックCLKとシステムクロックSCLKが非同期であることにより生じるラッチタイミングのズレを吸収し、正常な入力データSdataと正常な入力イネーブル信号Senのみを、それぞれ出力データVdataおよび出力イネーブル信号Venとして出力することができる。
【0105】
次に本発明によるシステムクロック同期化回路の第2の実施の形態について、図1および図8を参照して説明する。
【0106】
図8は、本発明によるシステムクロック同期化回路の第2の実施の形態を示すブロック図であり、図1で入力イネーブル信号Senが常時“1”である場合の回路構成に適している。
【0107】
すなわち、入力イネーブル信号Senが常時“1”とすると、同期化およびタイミングディレイ回路12は常時“1”を出力するのでANDゲート15は不要となる。従って、図1のフリップフロップ回路141,同期化およびタイミングディレイ回路12、ANDゲート15を削除した回路が図8の回路に相当する。図1で、フリップフロップ回路141の入力端子を“1”にプルアップしておくよりも、図8の回路構成が回路素子数が少なくなるという特徴がある。
【0108】
次に本発明によるシステムクロック同期化回路の第3の実施の形態について、図1および図9を参照して説明する。
【0109】
図9は、本発明によるシステムクロック同期化回路の第3の実施の形態を示すブロック図である。
【0110】
図1では、マスク信号生成回路14で生成されるマスク信号S8をANDゲート15の一方に入力することにより、信号S9の不定データをマスクしていたが、図9のように、最初に入力クロックCLKとフリップフロップ回路141からの出力信号S1とをANDゲート91に入力し、このANDゲート91の出力信号を同期化およびタイミングディレイ回路11に入力し、さらに同期化およびタイミングディレイ回路11の出力信号からマスク信号生成回路14でマスク信号を生成し、このマスク信号をフリップフロップ回路146の入力端子とライトイネーブル付きフリップフロップ回路147のライトイネーブル端子weに入力する回路構成とすることにより、図1に示すシステムクロック同期化回路と同様の回路動作を行うことができる。
【0111】
すなわち、図1で信号S9とマスク信号S8との論理積をとる代わりに、図9では最初に入力クロックCLKと信号S1との論理積をとり、この論理積信号を同期化およびタイミングディレイ回路11以降の回路で処理するようにしている。
【0112】
次に本発明によるシステムクロック同期化回路の第4の実施の形態について、図1および図10を参照して説明する。
【0113】
図10は、本発明によるシステムクロック同期化回路の第4の実施の形態を示すブロック図である。図1の同期化およびタイミングディレイ回路11,12,13は、それぞれ入力した信号をシステムクロックSCLKで同期化し、同期化した信号をそれぞれ第1の遅延量〜第3の遅延量だけ遅延させて相互のタイミング調整を行っていたが、本実施の形態によるシステムクロック同期化回路を構成する同期化回路101,102,103は、入力クロックCLK、入力クロックCLKで同期した入力イネーブル信号Sen、入力クロックCLKで同期した入力データSdataをそれぞれシステムクロックSCLKで同期化し、同期化した信号を出力するが同期化した信号の遅延は行わない。
【0114】
システムクロック同期化回路全体のタイミング調整は、タイミングディレイ回路104で行う。このタイミングディレイ回路104で、同期化回路101の入力からマスク信号生成回路14を介してタイミングディレイ回路14の出力に至る遅延が、同期化回路102の入力から出力までの遅延および同期化回路103の入力から出力までの遅延よりも大きくなるように設定する。このように設定することで、上記に説明した第2の制約条件を満たすことが出来る。
【0115】
本実施の形態によるシステムクロック同期化回路は、入力イネーブル信号Senおよび入力データSdataが伝搬する信号経路に遅延回路が入っていないため、入力イネーブル信号Senおよび入力データSdataを高速に伝達することが出来る。このため、システムクロック同期化回路を高速化することが可能となり、ディジタル放送受信装置全体を高速で処理することが出来る。
【0116】
次に本発明によるシステムクロック同期化回路の第5の実施の形態について、図1および図11を参照して説明する。
【0117】
図11は、本発明によるシステムクロック同期化回路の第5の実施の形態を示すブロック図である。上述したシステムクロック同期化回路は、全て入力クロックCLKの立ち下がりに同期して入力データSdataと入力イネーブル信号Senが変化し、入力クロックCLKの立ち上がりに同期して入力データSdataと入力イネーブル信号Senをラッチする場合であったが、本実施の形態によるシステムクロック同期化回路は、入力クロックCLKの立ち上がりに同期して入力データSdataと入力イネーブル信号Senが変化し、入力クロックCLKの立ち下がりに同期して入力データSdataと入力イネーブル信号Senをラッチする場合に適用する回路である。
【0118】
本実施の形態によるシステムクロック同期化回路は、図1に示すシステムクロック同期化回路に入力クロックCLKを反転するための入力クロック反転回路16を設け、この入力クロック反転回路16で入力クロックCLKを反転させた反転入力クロックCLKバーをフリップフロップ回路141,142および同期化およびタイミングディレイ回路11に入力することが特徴である。
【0119】
図1の入力クロックCLKが、反転入力クロックCLKバーになっている以外の回路動作は、図1のシステムクロック同期化回路と同様である。
【0120】
【発明の効果】
以上説明したように本発明のシステムクロック同期化回路は、入力クロックにノイズが重畳した場合においても、誤った出力データと出力イネーブル信号を出力せず、システムクロックに同期した正常な出力データと出力イネーブル信号とを出力することが可能である。
【0121】
また、入力データと入力イネーブル信号をラッチする際に、入力クロックとシステムクロックが非同期であることにより生じるラッチタイミングの大幅なズレを吸収し、正常な入力データと正常な入力イネーブル信号のみを、それぞれ出力データおよび出力イネーブル信号として出力することができる。
【0122】
さらに、入力クロックのクロック周波数に応じて、システムクロックのクロック周波数を入力クロック周波数に対する一定比率以上の範囲で設定することにより、入力クロック周波数の広い範囲で、ノイズが重畳した入力クロックによる誤動作がなく、システムクロックに同期した正常な出力データと出力イネーブル信号とを出力することが可能である。
【図面の簡単な説明】
【図1】本発明のシステムクロック同期化回路の第1の実施の実施の形態を示すブロック図である。
【図2】本発明のシステムクロック同期化回路の第1の実施の実施の形態を示す詳細回路図である。
【図3】入力クロックCLKにノイズが重畳しない場合の図1に示すシステムクロック同期化回路のタイミングチャートである。
【図4】入力クロックCLKにノイズが重畳した場合の図1に示すシステムクロック同期化回路のタイミングチャートである。
【図5】システムクロックSCLK’が図4に示すシステムクロックSCLKより遅く、かつ入力クロックCLKにノイズが重畳した場合の図1に示すシステムクロック同期化回路のタイミングチャートである。
【図6】入力クロックCLKに重畳したノイズによる立ち上がりエッジと、システムクロックの立ち上がりの時間差が小さく、かつ入力クロックCLKにノイズが重畳した場合の図2に示すシステムクロック同期化回路のタイミングチャートである。
【図7】入力クロックCLKに重畳したノイズによる立ち上がりエッジと、システムクロックの立ち上がりの時間差が大きく、かつ入力クロックCLKにノイズが重畳した場合の図2に示すシステムクロック同期化回路のタイミングチャートである。
【図8】本発明のシステムクロック同期化回路の第2の実施の実施の形態を示すブロック図である。
【図9】本発明のシステムクロック同期化回路の第3の実施の実施の形態を示すブロック図である。
【図10】本発明のシステムクロック同期化回路の第4の実施の実施の形態を示すブロック図である。
【図11】本発明のシステムクロック同期化回路の第5の実施の実施の形態を示すブロック図である。
【図12】従来および本発明のディジタル放送受信装置を示すブロック図である。
【図13】従来例による図12に示すシステムクロック同期化回路124のタイミングチャートである。
【図14】図12に示す従来のシステムクロック同期化回路124のブロック図である。
【図15】図12に示す従来のシステムクロック同期化回路124の詳細回路図である。
【図16】入力クロックCLKにノイズが重畳しない場合の図15に示すシステムクロック同期化回路124のタイミングチャートである。
【図17】入力クロックCLKにノイズが重畳した場合の図15に示すシステムクロック同期化回路124のタイミングチャートである。
【符号の説明】
11〜13 同期化およびタイミングディレイ回路
14,145 マスク信号生成回路
15,91,143’,1454 ANDゲート
16 入力クロック反転回路
101〜103、144 同期化回路
104 タイミングディレイ回路
111〜113,121,122,131,132,141,141’,142,1441,1451,1452,146 フリップフロップ回路
121 チューナ
122 受信信号前処理回路
122A A/D変換器
122B 復調回路
122C 誤り訂正回路
123A〜123C バッファ
124 システムクロック同期化回路
125 ストリームデータ分離回路
126 MPEGデコーダ
143 ORゲート
142’,1453 インバータ
147 ライトイネーブル付きフリップフロップ回路

Claims (13)

  1. 入力クロックをシステムクロックで同期化し、同期化した信号を第1の遅延量だけ遅延させた第1の信号を出力する第1の同期化およびタイミングディレイ回路と、
    前記入力クロックの第1の変化点でデータが変化する入力データを、前記入力クロックの第2の変化点に同期してラッチする入力データラッチ手段と、
    前記入力データが有効のとき活性化し無効のとき非活性化する入力イネーブル信号を、前記入力クロックに同期してラッチする入力イネーブル信号ラッチ手段と、
    前記第1の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
    前記入力データラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第2の遅延量だけ遅延させた第2の信号を出力する第2の同期化およびタイミングディレイ回路と、
    前記入力イネーブル信号ラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第3の遅延量だけ遅延させた第3の信号を出力する第3の同期化およびタイミングディレイ回路と、
    前記マスク信号と前記第3の信号とを入力し、前記マスク信号が活性化されたときは前記第3の信号を出力し、前記マスク信号が非活性化されたときは前記第3の信号をマスクするマスク手段と、
    前記マスク手段からの第4の信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第1の出力ラッチ手段と、
    前記第4の信号をライトイネーブル端子に、前記第2の信号をデータ入力端子にそれぞれ入力し、前記第4の信号が活性化されたときは前記第2の信号をシステムクロックに同期してラッチし、前記第4の信号が非活性化されたときは直前に入力した前記第2の信号を保持して、出力データとして出力する第2の出力ラッチ手段と、
    を備えることを特徴とするシステムクロック同期化回路。
  2. 前記入力データラッチ手段と、前記入力イネーブル信号ラッチ手段は、前記入力クロックに同期してそれぞれ前記入力データと前記入力イネーブル信号をラッチするフリップフロップ回路であることを特徴とする請求項1記載のシステムクロック同期化回路。
  3. 前記第2の同期化およびタイミングディレイ回路は、フリップフロップ回路を縦続接続して構成し、第1番目のフリップフロップ回路に前記入力データを入力し、最終段のフリップフロップ回路から前記第2の信号を出力することを特徴とする請求項1記載のシステムクロック同期化回路。
  4. 前記第3の同期化およびタイミングディレイ回路は、フリップフロップ回路を縦続接続して構成し、第1番目のフリップフロップ回路に前記入力イネーブル信号を入力し、最終段のフリップフロップ回路から前記第3の信号を出力することを特徴とする請求項1記載のシステムクロック同期化回路。
  5. 前記マスク手段は、ANDゲートで構成することを特徴とする請求項1記載のシステムクロック同期化回路。
  6. 前記マスク信号生成回路は、前記第1の信号を前記システムクロックで同期化して出力するフリップフロップ回路と、このフリップフロップ回路の出力を反転するインバータと、前記第1の信号と前記インバータの出力信号とを入力し、前記マスク信号を出力するANDゲートとを備えることを特徴とする請求項1記載のシステムクロック同期化回路。
  7. 前記第1の遅延量が前記第2の遅延量および前記第3の遅延量よりも大きいことをことを特徴とする請求項1記載のシステムクロック同期化回路。
  8. 前記システムクロックの周波数が、前記入力クロックの周波数よりも4倍以上大きいことを特徴とする請求項1記載のシステムクロック同期化回路。
  9. 前記所定のパルス幅は、前記システムクロックの周期に等しいことを特徴とする請求項1記載のシステムクロック同期化回路。
  10. 入力クロックをシステムクロックで同期化し、同期化した信号を第1の遅延量だけ遅延させた第1の信号を出力する第1の同期化およびタイミングディレイ回路と、
    前記入力クロックの第1の変化点でデータが変化する入力データを、前記入力クロックの第2の変化点に同期してラッチする入力データラッチ手段と、
    前記第1の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
    前記入力データラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第2の遅延量だけ遅延させた第2の信号を出力する第2の同期化およびタイミングディレイ回路と、
    前記マスク信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第1の出力ラッチ手段と、
    前記マスク信号をライトイネーブル端子に、前記第2の信号をデータ入力端子にそれぞれ入力し、前記マスク信号が活性化されたときは前記第2の信号をシステムクロックに同期してラッチし、前記マスク信号が非活性化されたときは直前に入力した前記第2の信号を保持して、出力データとして出力する第2の出力ラッチ手段と、
    を備えることを特徴とするシステムクロック同期化回路。
  11. 入力クロックの第1の変化点でデータが変化する入力データを、前記入力クロックの第2の変化点に同期してラッチする入力データラッチ手段と、
    前記入力データが有効のとき活性化し無効のとき非活性化する入力イネーブル信号を、前記入力クロックに同期してラッチする入力イネーブル信号ラッチ手段と、
    前記入力クロックと前記入力イネーブル信号ラッチ手段からの出力信号とを入力するANDゲートと、
    前記ANDゲートの出力信号を前記システムクロックで同期化し、同期化した信号を第1の遅延量だけ遅延させた第1の信号を出力する第1の同期化およびタイミングディレイ回路と、
    前記第1の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
    前記入力データラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第2の遅延量だけ遅延させた第2の信号を出力する第2の同期化およびタイミングディレイ回路と、
    前記マスク信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第1の出力ラッチ手段と、
    前記マスク信号をライトイネーブル端子に、前記第2の信号をデータ入力端子にそれぞれ入力し、前記マスク信号が活性化されたときは前記第2の信号をシステムクロックに同期してラッチし、前記マスク信号が非活性化されたときは直前に入力した前記第2の信号を保持して、出力データとして出力する第2の出力ラッチ手段と、
    を備えることを特徴とするシステムクロック同期化回路。
  12. 入力クロックをシステムクロックに同期してラッチし、第1の信号として出力する第1の同期化回路と、
    前記入力クロックの第1の変化点でデータが変化する入力データを、前記入力クロックの第2の変化点に同期してラッチする入力データラッチ手段と、
    前記入力データが有効のとき活性化する入力イネーブル信号を、前記入力クロックに同期してラッチする入力イネーブル信号ラッチ手段と、
    前記第1の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
    前記マスク信号を所定のタイミングだけ遅延させて遅延マスク信号として出力するタイミングディレイ回路と、
    前記入力データラッチ手段からの出力信号を前記システムクロックで同期化した第2の信号を出力する第2の同期化回路と、
    前記入力イネーブル信号ラッチ手段からの出力信号を前記システムクロックで同期化した第3の信号を出力する第3の同期化回路と、
    前記遅延マスク信号と前記第3の信号とを入力し、前記遅延マスク信号が活性化されたときは前記第3の信号を出力し、前記遅延マスク信号が非活性化されたときは前記第3の信号をマスクするマスク手段と、
    前記マスク手段からの第4の信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第1の出力ラッチ手段と、
    前記第4の信号をライトイネーブル端子に、前記第2の信号をデータ入力端子にそれぞれ入力し、前記第4の信号が活性化されたときは前記第2の信号をシステムクロックに同期化してラッチし、前記第4の信号が非活性化されたときは直前に入力した前記第2の信号を保持して、出力データとして出力する第2の出力ラッチ手段と、
    を備えることを特徴とするシステムクロック同期化回路
  13. 入力クロックの反転信号である反転入力クロックを生成する入力クロック反転回路と、
    前記反転入力クロックをシステムクロックで同期化し、同期化した信号を第1の遅延量だけ遅延させた第1の信号を出力する第1の同期化およびタイミングディレイ回路と、
    前記反転入力クロックの第1の変化点でデータが変化する入力データを、前記反転入力クロックの第2の変化点に同期してラッチする入力データラッチ手段と、
    前記入力データが有効のとき活性化し無効のとき非活性化する入力イネーブル信号を、前記反転入力クロックに同期してラッチする入力イネーブル信号ラッチ手段と、
    前記第1の信号に同期して所定のパルス幅を有するマスク信号を生成するマスク信号生成回路と、
    前記入力データラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第2の遅延量だけ遅延させた第2の信号を出力する第2の同期化およびタイミングディレイ回路と、
    前記入力イネーブル信号ラッチ手段からの出力信号を前記システムクロックで同期化し、同期化した信号を第3の遅延量だけ遅延させた第3の信号を出力する第3の同期化およびタイミングディレイ回路と、
    前記マスク信号と前記第3の信号とを入力し、前記マスク信号が活性化されたときは前記第3の信号を出力し、前記マスク信号が非活性化されたときは前記第3の信号をマスクするマスク手段と、
    前記マスク手段からの第4の信号をシステムクロックに同期してラッチし、出力イネーブル信号として出力する第1の出力ラッチ手段と、
    前記第4の信号をライトイネーブル端子に、前記第2の信号をデータ入力端子にそれぞれ入力し、前記第4の信号が活性化されたときは前記第2の信号をシステムクロックに同期してラッチし、前記第4の信号が非活性化されたときは直前に入力した前記第2の信号を保持して、出力データとして出力する第2の出力ラッチ手段と、
    を備えることを特徴とするシステムクロック同期化回路。
JP2001258188A 2001-08-28 2001-08-28 システムクロック同期化回路 Expired - Fee Related JP3542574B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001258188A JP3542574B2 (ja) 2001-08-28 2001-08-28 システムクロック同期化回路
US10/228,653 US6928570B2 (en) 2001-08-28 2002-08-27 System clock synchronization circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001258188A JP3542574B2 (ja) 2001-08-28 2001-08-28 システムクロック同期化回路

Publications (2)

Publication Number Publication Date
JP2003069540A JP2003069540A (ja) 2003-03-07
JP3542574B2 true JP3542574B2 (ja) 2004-07-14

Family

ID=19085753

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001258188A Expired - Fee Related JP3542574B2 (ja) 2001-08-28 2001-08-28 システムクロック同期化回路

Country Status (2)

Country Link
US (1) US6928570B2 (ja)
JP (1) JP3542574B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3674533B2 (ja) * 2001-04-24 2005-07-20 日本電気株式会社 波長多重システムにおけるosc信号のクロック同期監視方法
US7062735B2 (en) * 2003-01-03 2006-06-13 Sun Microsystems, Inc. Clock edge value calculation in hardware simulation
US7237152B2 (en) * 2003-10-24 2007-06-26 Honeywell International Inc. Fail-operational global time reference in a redundant synchronous data bus system
JP4874096B2 (ja) * 2004-05-11 2012-02-08 株式会社アドバンテスト タイミング発生器を備えた半導体試験装置
KR101127813B1 (ko) * 2004-12-29 2012-03-26 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 액정 표시장치
JP2006333150A (ja) * 2005-05-27 2006-12-07 Matsushita Electric Ind Co Ltd 集積回路装置
JP2011014963A (ja) * 2009-06-30 2011-01-20 Renesas Electronics Corp 半導体装置、半導体装置のノイズ除去方法
KR20180105531A (ko) 2017-03-15 2018-09-28 에스케이하이닉스 주식회사 반도체장치
CN107359957A (zh) * 2017-05-18 2017-11-17 杭州柏乐尼通信设备有限公司 手机信号屏蔽器
WO2019123543A1 (ja) * 2017-12-19 2019-06-27 三菱電機株式会社 タイミングチャート判定補助装置、タイミングチャート判定補助方法およびタイミングチャート判定補助プログラム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0436673A (ja) * 1990-05-31 1992-02-06 Yokogawa Hewlett Packard Ltd 電子部品試験装置
JP3194314B2 (ja) * 1993-04-28 2001-07-30 ソニー株式会社 同期型回路
JP3299906B2 (ja) * 1997-01-14 2002-07-08 シャープ株式会社 デジタルデータ転送クロック変換回路
KR100215889B1 (ko) * 1997-05-06 1999-08-16 구본준 클럭 동기 회로
US5969552A (en) * 1998-01-15 1999-10-19 Silicon Image, Inc. Dual loop delay-locked loop
US5991844A (en) * 1998-04-17 1999-11-23 Adaptec, Inc. Redundant bus bridge systems and methods using selectively synchronized clock signals
JP3604291B2 (ja) * 1998-10-08 2004-12-22 富士通株式会社 ダブルレートの入出力回路を有するメモリデバイス
JP3447586B2 (ja) * 1998-10-22 2003-09-16 Necエレクトロニクス株式会社 クロック同期化方法及びその装置
JP3175714B2 (ja) * 1998-11-18 2001-06-11 日本電気株式会社 クロック同期回路
JP3813814B2 (ja) * 2000-11-24 2006-08-23 株式会社東芝 遅延補償回路
JP3419397B2 (ja) * 2001-01-18 2003-06-23 日本電気株式会社 クロック同期回路及びクロック同期方法
JP2002319929A (ja) * 2001-04-23 2002-10-31 Mitsubishi Electric Corp クロック同期回路およびその設計方法
JP2003060627A (ja) * 2001-08-13 2003-02-28 Oki Electric Ind Co Ltd クロック乗せ換え回路

Also Published As

Publication number Publication date
US6928570B2 (en) 2005-08-09
US20030043944A1 (en) 2003-03-06
JP2003069540A (ja) 2003-03-07

Similar Documents

Publication Publication Date Title
US5087828A (en) Timing circuit for single line serial data
EP1166210B1 (en) Elastic interface apparatus and method therefor
JP3542574B2 (ja) システムクロック同期化回路
JP2003526984A (ja) データクロックト回復回路
US5128970A (en) Non-return to zero synchronizer
US5940448A (en) Universal serial bus receiver having input signal skew compensation
US20030132783A1 (en) Clock switching circuitry for jitter reduction
US5539786A (en) Digital circuit for generating a clock signal
US4523158A (en) Clock regenerator using two on-off oscillators
US6996201B2 (en) Data receiving system robust against jitter of clock
US6911854B2 (en) Clock skew tolerant clocking scheme
JPH0832420A (ja) ノイズフィルタ装置
US5268596A (en) Method and apparatus for latching data around a logical data processor
JP3001414B2 (ja) 符号誤り訂正装置
JP3316426B2 (ja) シリアル式データ通信回路
JP3566088B2 (ja) ノイズフィルタおよび半導体集積回路
JP3246443B2 (ja) 同期式バッファ回路及びこれを用いたデータ伝送回路
JP2776642B2 (ja) チャタリング除去回路
JP3601601B2 (ja) 同時双方向伝送システム、および同時双方向伝送システムにおける送受信波形の位相差調整方法
JP3493111B2 (ja) 半導体集積回路装置
JP3369746B2 (ja) 分周回路
JPH09261029A (ja) 半導体集積回路
EP1104105A2 (en) Electronic circuit with clock generating circuit
JPS59140559A (ja) バツフアレジスタ
JPH0552685B2 (ja)

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20040129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040309

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040331

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080409

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090409

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100409

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110409

Year of fee payment: 7

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110409

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120409

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120409

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130409

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140409

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees