JP3175714B2 - クロック同期回路 - Google Patents
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
- H04L7/0274—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit with Costas loop
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、入力信号に同期
したクロックを生成するクロック同期回路に関する。
したクロックを生成するクロック同期回路に関する。
【０００２】
【従来の技術】従来の直交変調による変調信号を扱うク
ロック同期回路では、復調ベースバンド信号の同相成分
と直交成分をそれぞれサンプラーでサンプリングしたも
のを用いてクロック位相を求めていた。図６はかかる従
来のクロック同期回路を示し、同図において、サンプラ
ー３０１では、同相入力信号ＳＩＮＩをサンプリングク
ロックＳＭＰＣＬＫでサンプリングし、同相入力サンプ
リング信号ＳＩＳＡＭＰとして出力する。また、サンプ
ラー３０２では、直交入力信号ＳＩＮＱをサンプリング
クロックＳＭＰＣＬＫでサンプリングし、直交入力サン
プリング信号ＳＱＳＡＭＰとして出力する。さらに、角
度検出器１０９では、これらの同相入力サンプリング信
号ＳＩＳＡＭＰと直交入力サンプリング信号ＳＱＳＡＭ
Ｐとを入力として、ｔａｎ−１（ＳＱＳＡＭＰ／ＳＩＳ
ＡＭＰ）を求めることにより、シンボルクロックの位相
を求めて位相信号ＳＰとして出力する。
ロック同期回路では、復調ベースバンド信号の同相成分
と直交成分をそれぞれサンプラーでサンプリングしたも
のを用いてクロック位相を求めていた。図６はかかる従
来のクロック同期回路を示し、同図において、サンプラ
ー３０１では、同相入力信号ＳＩＮＩをサンプリングク
ロックＳＭＰＣＬＫでサンプリングし、同相入力サンプ
リング信号ＳＩＳＡＭＰとして出力する。また、サンプ
ラー３０２では、直交入力信号ＳＩＮＱをサンプリング
クロックＳＭＰＣＬＫでサンプリングし、直交入力サン
プリング信号ＳＱＳＡＭＰとして出力する。さらに、角
度検出器１０９では、これらの同相入力サンプリング信
号ＳＩＳＡＭＰと直交入力サンプリング信号ＳＱＳＡＭ
Ｐとを入力として、ｔａｎ−１（ＳＱＳＡＭＰ／ＳＩＳ
ＡＭＰ）を求めることにより、シンボルクロックの位相
を求めて位相信号ＳＰとして出力する。
【０００３】さらに、シーケンサ３０３では、シーケン
ススタート信号ＳＳＴを入力として、初期位相設定信号
ＳＳＥＴＰを出力し、これを入力として、同相入力信号
ＳＩＮＩ及び直交入力信号ＳＩＮＱにシンボルクロック
が同期するよう位相制御したサンプリングクロックＳＭ
ＰＣＬＫを出力する。以上により、クロックの初期位相
同期を行うことができる。
ススタート信号ＳＳＴを入力として、初期位相設定信号
ＳＳＥＴＰを出力し、これを入力として、同相入力信号
ＳＩＮＩ及び直交入力信号ＳＩＮＱにシンボルクロック
が同期するよう位相制御したサンプリングクロックＳＭ
ＰＣＬＫを出力する。以上により、クロックの初期位相
同期を行うことができる。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来のクロック同期回路は、直交変調による変調信号を
扱う場合には適用できるものの、それ以外の例えばＦＳ
Ｋ等の変調方式を用いた場合には適用できないという課
題があった。
従来のクロック同期回路は、直交変調による変調信号を
扱う場合には適用できるものの、それ以外の例えばＦＳ
Ｋ等の変調方式を用いた場合には適用できないという課
題があった。
【０００５】この発明は前記課題を解決するものであ
り、余弦正弦出力回路を用いて、シンボルクロックの初
期位相の余弦成分及び正弦成分を求めることにより、簡
単な構成で、直交変調以外の変調方式の場合でもクロッ
クの初期位相同期を実現できるクロック同期回路を得る
ことを目的とする。
り、余弦正弦出力回路を用いて、シンボルクロックの初
期位相の余弦成分及び正弦成分を求めることにより、簡
単な構成で、直交変調以外の変調方式の場合でもクロッ
クの初期位相同期を実現できるクロック同期回路を得る
ことを目的とする。
【０００６】
【課題を解決するための手段】前記目的達成のため、請
求項１の発明にかかるクロック同期回路は、入力信号と
サンプリングクロックを入力として、前記入力信号をシ
ンボルレートのＮ倍でサンプリングすることによりサン
プリング信号を出力するサンプラーと、シンボルクロッ
クとシーケンススタート信号と前記サンプリングクロッ
クを入力として、正負切替信号と余弦成分積算信号と正
弦成分積算信号と初期位相設定信号を出力するシーケン
サと、積算クロックと前記サンプリング信号と前記正負
切替信号と前記余弦成分積算信号と前記正弦成分積算信
号を入力として、シンボルクロックの初期位相の余弦成
分に相当する余弦信号と正弦成分に相当する正弦信号を
出力する余弦正弦出力回路とを設けて、前記余弦信号と
前記正弦信号を入力として、角度検出器に、シンボルク
ロックの初期位相を求めさせて、初期位相信号として出
力させ、前記初期位相信号と前記初期位相設定信号を入
力として、サンプリングクロック生成回路に、初期位相
設定以前は固定の位相を持ち、初期位相設定時には前記
入力信号に前記シンボルクロックが同期するよう位相制
御される前記サンプリングクロックと前記積算クロック
を出力させ、さらに分周器に、前記サンプリングクロッ
クをＮ分周したシンボルクロックを前記シーケンサに入
力させるようにしたものである。
求項１の発明にかかるクロック同期回路は、入力信号と
サンプリングクロックを入力として、前記入力信号をシ
ンボルレートのＮ倍でサンプリングすることによりサン
プリング信号を出力するサンプラーと、シンボルクロッ
クとシーケンススタート信号と前記サンプリングクロッ
クを入力として、正負切替信号と余弦成分積算信号と正
弦成分積算信号と初期位相設定信号を出力するシーケン
サと、積算クロックと前記サンプリング信号と前記正負
切替信号と前記余弦成分積算信号と前記正弦成分積算信
号を入力として、シンボルクロックの初期位相の余弦成
分に相当する余弦信号と正弦成分に相当する正弦信号を
出力する余弦正弦出力回路とを設けて、前記余弦信号と
前記正弦信号を入力として、角度検出器に、シンボルク
ロックの初期位相を求めさせて、初期位相信号として出
力させ、前記初期位相信号と前記初期位相設定信号を入
力として、サンプリングクロック生成回路に、初期位相
設定以前は固定の位相を持ち、初期位相設定時には前記
入力信号に前記シンボルクロックが同期するよう位相制
御される前記サンプリングクロックと前記積算クロック
を出力させ、さらに分周器に、前記サンプリングクロッ
クをＮ分周したシンボルクロックを前記シーケンサに入
力させるようにしたものである。
【０００７】また、請求項２の発明にかかるクロック同
期回路は、入力信号とサンプリングクロックを入力とし
て、前記入力信号をシンボルレートのＮ倍でサンプリン
グすることによりサンプリング信号を出力するサンプラ
ーと、シンボルクロックとシーケンススタート信号と前
記サンプリングクロックを入力として、正負切替信号と
余弦正弦選択信号と初期位相設定信号を出力するシーケ
ンサと、積算クロックと前記サンプリング信号と前記正
負切替信号と前記余弦正弦選択信号を入力として、シン
ボルクロックの初期位相の余弦成分に相当する余弦信号
と正弦成分に相当する正弦信号を出力する余弦正弦出力
回路と、前記余弦信号と前記正弦信号を入力として、角
度検出器に、シンボルクロックの初期位相を求めさせ
て、初期位相信号として出力させ、前記初期位相信号と
前記初期位相設定信号を入力として、サンプリングクロ
ック生成回路に、初期位相設定以前は固定の位相を持
ち、初期位相設定時には前記入力信号に前記シンボルク
ロックが同期するよう位相制御される前記サンプリング
クロックと前記積算クロックを出力させ、さらに分周器
に、前記サンプリングクロックをＮ分周したシンボルク
ロックを前記シーケンサに入力させるようにしたもので
ある。
期回路は、入力信号とサンプリングクロックを入力とし
て、前記入力信号をシンボルレートのＮ倍でサンプリン
グすることによりサンプリング信号を出力するサンプラ
ーと、シンボルクロックとシーケンススタート信号と前
記サンプリングクロックを入力として、正負切替信号と
余弦正弦選択信号と初期位相設定信号を出力するシーケ
ンサと、積算クロックと前記サンプリング信号と前記正
負切替信号と前記余弦正弦選択信号を入力として、シン
ボルクロックの初期位相の余弦成分に相当する余弦信号
と正弦成分に相当する正弦信号を出力する余弦正弦出力
回路と、前記余弦信号と前記正弦信号を入力として、角
度検出器に、シンボルクロックの初期位相を求めさせ
て、初期位相信号として出力させ、前記初期位相信号と
前記初期位相設定信号を入力として、サンプリングクロ
ック生成回路に、初期位相設定以前は固定の位相を持
ち、初期位相設定時には前記入力信号に前記シンボルク
ロックが同期するよう位相制御される前記サンプリング
クロックと前記積算クロックを出力させ、さらに分周器
に、前記サンプリングクロックをＮ分周したシンボルク
ロックを前記シーケンサに入力させるようにしたもので
ある。
【０００８】また、請求項３の発明にかかるクロック同
期回路は、前記余弦正弦出力回路を、前記サンプリング
信号と前記正負切替信号を入力として、前記正負切替信
号に応じて、前記サンプリング信号または前記サンプリ
ング信号を反転した信号を切替サンプリング信号として
出力する正負切替回路と、前記切替サンプリング信号と
前記余弦成分積算信号と前記積算クロックを入力とし
て、前記余弦成分積算信号により有効となる期間のみ、
前記切替サンプリング信号を積算した積算余弦信号を出
力する第１の積算器と、前記切替サンプリング信号と前
記正弦成分積算信号と前記積算クロックを入力として、
前記正弦成分積算信号により有効となる期間のみ、前記
切替サンプリング信号を積算した積算正弦信号を出力す
る第２の積算器と、前記積算余弦信号を入力として、積
算回数により平均して前記余弦信号を出力する第１の平
均回路と、前記積算正弦信号を入力として、積算回数に
より平均して前記正弦信号を出力する第２の平均回路と
から構成したものである。
期回路は、前記余弦正弦出力回路を、前記サンプリング
信号と前記正負切替信号を入力として、前記正負切替信
号に応じて、前記サンプリング信号または前記サンプリ
ング信号を反転した信号を切替サンプリング信号として
出力する正負切替回路と、前記切替サンプリング信号と
前記余弦成分積算信号と前記積算クロックを入力とし
て、前記余弦成分積算信号により有効となる期間のみ、
前記切替サンプリング信号を積算した積算余弦信号を出
力する第１の積算器と、前記切替サンプリング信号と前
記正弦成分積算信号と前記積算クロックを入力として、
前記正弦成分積算信号により有効となる期間のみ、前記
切替サンプリング信号を積算した積算正弦信号を出力す
る第２の積算器と、前記積算余弦信号を入力として、積
算回数により平均して前記余弦信号を出力する第１の平
均回路と、前記積算正弦信号を入力として、積算回数に
より平均して前記正弦信号を出力する第２の平均回路と
から構成したものである。
【０００９】また、請求項４の発明にかかるクロック同
期回路は、前記余弦正弦出力回路を、前記サンプリング
信号と前記正負切替信号を入力として、前記正負切替信
号に応じて、前記サンプリング信号または前記サンプリ
ング信号を反転した信号を切替サンプリング信号として
出力する正負切替回路と、前記切替サンプリング信号と
前記余弦正弦選択信号を入力として、余弦成分として選
択されたときは、前記切替サンプリング信号を余弦成分
信号として、一方、正弦成分として選択されたときは、
前記切替サンプリング信号を正弦成分信号として出力す
る余弦正弦選択回路と、前記余弦成分信号と前記積算ク
ロックを入力として、前記余弦成分信号を積算した積算
余弦信号を出力する第１の積算器と、前記正弦成分信号
と前記積算クロックを入力として、前記正弦成分信号を
積算した積算正弦信号を出力する第２の積算器と、前記
積算余弦信号を入力として、積算回数により平均して前
記余弦信号を出力する第１の平均回路と、前記積算正弦
信号を入力として、積算回数により平均して前記正弦信
号を出力する第２の平均回路とから構成したものであ
る。
期回路は、前記余弦正弦出力回路を、前記サンプリング
信号と前記正負切替信号を入力として、前記正負切替信
号に応じて、前記サンプリング信号または前記サンプリ
ング信号を反転した信号を切替サンプリング信号として
出力する正負切替回路と、前記切替サンプリング信号と
前記余弦正弦選択信号を入力として、余弦成分として選
択されたときは、前記切替サンプリング信号を余弦成分
信号として、一方、正弦成分として選択されたときは、
前記切替サンプリング信号を正弦成分信号として出力す
る余弦正弦選択回路と、前記余弦成分信号と前記積算ク
ロックを入力として、前記余弦成分信号を積算した積算
余弦信号を出力する第１の積算器と、前記正弦成分信号
と前記積算クロックを入力として、前記正弦成分信号を
積算した積算正弦信号を出力する第２の積算器と、前記
積算余弦信号を入力として、積算回数により平均して前
記余弦信号を出力する第１の平均回路と、前記積算正弦
信号を入力として、積算回数により平均して前記正弦信
号を出力する第２の平均回路とから構成したものであ
る。
【００１０】また、請求項５の発明にかかるクロック同
期回路は、前記入力信号に、前記シンボルクロックの半
周期で最大値から最小値へ変化し、さらに半周期後に最
大値へ戻るという変化を周期的に繰り返す区間を持た
せ、前記正負切替信号には前記シンボルクロックの１／
２倍の速度のクロックを用い、前記余弦成分積算信号に
は前記シンボルクロックを用い、前記正弦成分積算信号
には前記余弦成分積算信号を反転した信号を用い、前記
積算クロックには、前記シンボルクロックの２倍の速度
のクロックを用いるようにしたものである。
期回路は、前記入力信号に、前記シンボルクロックの半
周期で最大値から最小値へ変化し、さらに半周期後に最
大値へ戻るという変化を周期的に繰り返す区間を持た
せ、前記正負切替信号には前記シンボルクロックの１／
２倍の速度のクロックを用い、前記余弦成分積算信号に
は前記シンボルクロックを用い、前記正弦成分積算信号
には前記余弦成分積算信号を反転した信号を用い、前記
積算クロックには、前記シンボルクロックの２倍の速度
のクロックを用いるようにしたものである。
【００１１】また、請求項６の発明にかかるクロック同
期回路は、前記入力信号に、前記シンボルクロックの半
周期で最大値から最小値へ変化し、さらに半周期後に最
大値へ戻るという変化を周期的に繰り返す区間を持た
せ、前記正負切替信号には前記シンボルクロックの１／
２倍の速度のクロックを用い、前記余弦正弦選択信号に
は前記シンボルクロックを用い、前記積算クロックに
は、前記シンボルクロックの２倍の速度のクロックを用
いるようにしたものである。
期回路は、前記入力信号に、前記シンボルクロックの半
周期で最大値から最小値へ変化し、さらに半周期後に最
大値へ戻るという変化を周期的に繰り返す区間を持た
せ、前記正負切替信号には前記シンボルクロックの１／
２倍の速度のクロックを用い、前記余弦正弦選択信号に
は前記シンボルクロックを用い、前記積算クロックに
は、前記シンボルクロックの２倍の速度のクロックを用
いるようにしたものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
図について説明する。図１はこの発明のクロック同期回
路を示すブロック図である。同図において、１０１はサ
ンプラーで、これが入力信号ＳＩＮとサンプリングクロ
ックＳＭＰＣＬＫを入力として、入力信号ＳＩＮをシン
ボルレートのＮ倍、ここでは２倍でサンプリングし、サ
ンプリング信号ＳＳＡＭＰとして出力する。また、１０
２はシーケンサで、これがシンボルクロックＳＣＬＫと
シーケンススタート信号ＳＳＴとサンプリングクロック
ＳＭＰＣＬＫを入力として、シンボルクロックＳＣＬＫ
の１／２倍の速度のクロックに相当する正負切替信号Ｓ
ＰＭと、シンボルクロックＳＣＬＫと同一の余弦成分積
算信号ＳＣＣＩと、シンボルクロックＳＣＬＫを反転し
た正弦成分積算信号ＳＣＳＩと、初期位相設定信号ＳＳ
ＥＴＰを出力ように機能する。
図について説明する。図１はこの発明のクロック同期回
路を示すブロック図である。同図において、１０１はサ
ンプラーで、これが入力信号ＳＩＮとサンプリングクロ
ックＳＭＰＣＬＫを入力として、入力信号ＳＩＮをシン
ボルレートのＮ倍、ここでは２倍でサンプリングし、サ
ンプリング信号ＳＳＡＭＰとして出力する。また、１０
２はシーケンサで、これがシンボルクロックＳＣＬＫと
シーケンススタート信号ＳＳＴとサンプリングクロック
ＳＭＰＣＬＫを入力として、シンボルクロックＳＣＬＫ
の１／２倍の速度のクロックに相当する正負切替信号Ｓ
ＰＭと、シンボルクロックＳＣＬＫと同一の余弦成分積
算信号ＳＣＣＩと、シンボルクロックＳＣＬＫを反転し
た正弦成分積算信号ＳＣＳＩと、初期位相設定信号ＳＳ
ＥＴＰを出力ように機能する。
【００１３】さらに、１０４は余弦正弦出力回路１０３
の一部を構成する正負切替回路であり、これがサンプリ
ング信号ＳＳＡＭＰと正負切替信号ＳＰＭを入力とし
て、正負切替信号ＳＰＭに応じて、サンプリング信号Ｓ
ＳＡＭＰまたはサンプリング信号ＳＳＡＭＰを反転した
ものを切替サンプリング信号ＳＳＷとして出力するよう
に機能する。１０５は第１の積算器としての積算器であ
り、これが切替サンプリング信号ＳＳＷと余弦成分積算
信号ＳＣＣＩとシンボルクロックＳＣＬＫの２倍の速度
のクロックに相当する積算クロックＩＣＬＫを入力とし
て、余弦成分積算信号ＳＣＣＩにより有効となる期間の
み、切替サンプリング信号ＳＳＷを積算して積算余弦信
号ＳＩＣＯＳとして出力する。１０６は第２の積算器と
しての積算器で、これが切替サンプリング信号ＳＳＷと
正弦成分積算信号ＳＣＳＩと積算クロックＩＣＬＫを入
力として、正弦成分積算信号ＳＣＳＩにより有効となる
期間のみ、切替サンプリング信号ＳＳＷを積算して積算
正弦信号ＳＩＳＩＮとして出力するように機能する。
の一部を構成する正負切替回路であり、これがサンプリ
ング信号ＳＳＡＭＰと正負切替信号ＳＰＭを入力とし
て、正負切替信号ＳＰＭに応じて、サンプリング信号Ｓ
ＳＡＭＰまたはサンプリング信号ＳＳＡＭＰを反転した
ものを切替サンプリング信号ＳＳＷとして出力するよう
に機能する。１０５は第１の積算器としての積算器であ
り、これが切替サンプリング信号ＳＳＷと余弦成分積算
信号ＳＣＣＩとシンボルクロックＳＣＬＫの２倍の速度
のクロックに相当する積算クロックＩＣＬＫを入力とし
て、余弦成分積算信号ＳＣＣＩにより有効となる期間の
み、切替サンプリング信号ＳＳＷを積算して積算余弦信
号ＳＩＣＯＳとして出力する。１０６は第２の積算器と
しての積算器で、これが切替サンプリング信号ＳＳＷと
正弦成分積算信号ＳＣＳＩと積算クロックＩＣＬＫを入
力として、正弦成分積算信号ＳＣＳＩにより有効となる
期間のみ、切替サンプリング信号ＳＳＷを積算して積算
正弦信号ＳＩＳＩＮとして出力するように機能する。
【００１４】一方、１０７は第１の平均回路としての平
均回路で、これが積算余弦信号ＳＩＣＯＳを入力とし
て、積算回数により平均して余弦信号ＳＣＯＳを出力す
る。１０８は第２の平均回路としての平均回路であり、
これが積算正弦信号ＳＩＳＩＮを入力として、積算回数
により平均して正弦信号ＳＳＩＮを出力する。また、１
０９は角度検出器で、これが余弦信号ＳＣＯＳと正弦信
号ＳＳＩＮを入力として、シンボルクロックＳＣＬＫの
初期位相を求めて、初期位相信号ＳＩＮＩＰとして出力
するように機能する。１１０はサンプリングクロック生
成回路であり、これが初期位相信号ＳＩＮＩＰと初期位
相設定信号ＳＳＥＴＰを入力として、初期位相設定以前
は固定の位相を持ち、初期位相設定時には入力信号ＳＩ
ＮにシンボルクロックＳＣＬＫが同期するよう位相制御
されるサンプリングクロックＳＭＰＣＬＫと積算クロッ
クＩＣＬＫを出力するように機能する。１１１はサンプ
リングクロックＳＭＰＣＬＫをＮ分周してシンボルクロ
ックＳＣＬＫとして出力する分周器である。
均回路で、これが積算余弦信号ＳＩＣＯＳを入力とし
て、積算回数により平均して余弦信号ＳＣＯＳを出力す
る。１０８は第２の平均回路としての平均回路であり、
これが積算正弦信号ＳＩＳＩＮを入力として、積算回数
により平均して正弦信号ＳＳＩＮを出力する。また、１
０９は角度検出器で、これが余弦信号ＳＣＯＳと正弦信
号ＳＳＩＮを入力として、シンボルクロックＳＣＬＫの
初期位相を求めて、初期位相信号ＳＩＮＩＰとして出力
するように機能する。１１０はサンプリングクロック生
成回路であり、これが初期位相信号ＳＩＮＩＰと初期位
相設定信号ＳＳＥＴＰを入力として、初期位相設定以前
は固定の位相を持ち、初期位相設定時には入力信号ＳＩ
ＮにシンボルクロックＳＣＬＫが同期するよう位相制御
されるサンプリングクロックＳＭＰＣＬＫと積算クロッ
クＩＣＬＫを出力するように機能する。１１１はサンプ
リングクロックＳＭＰＣＬＫをＮ分周してシンボルクロ
ックＳＣＬＫとして出力する分周器である。
【００１５】次に動作を図２のタイミングチャートを参
照しながら説明する。まず、前記入力信号ＳＩＮは、プ
リアンブルとして、シンボルクロックの半周期で最大値
から最小値へ変化し、さらに半周期後に最大値へ戻ると
いう変化を周期的に繰り返す区間を持つ。サンプリング
信号ＳＳＡＭＰは、入力信号ＳＩＮをサンプリングクロ
ックＳＭＰＣＬＫの立ち上がりでサンプリングしたもの
であり、シンボルクロックＳＣＬＫの位相がθ進んでい
るとき、時刻ｔ１ではｃｏｓθ、時刻ｔ２ではｓｉｎ
θ、時刻ｔ３では−ｃｏｓθ、時刻ｔ４では−ｓｉｎθ
となる。切替サンプリング信号ＳＳＷは、正負切替信号
ＳＰＭがＨｉｇｈのときはサンプリング信号ＳＳＡＭＰ
と同一であり、Ｌｏｗのときはサンプリング信号ＳＳＡ
ＭＰを符号反転したものとなる。従って、時刻ｔ１，ｔ
３ではｃｏｓθ、時刻ｔ２，ｔ４ではsiｎθとなる。
照しながら説明する。まず、前記入力信号ＳＩＮは、プ
リアンブルとして、シンボルクロックの半周期で最大値
から最小値へ変化し、さらに半周期後に最大値へ戻ると
いう変化を周期的に繰り返す区間を持つ。サンプリング
信号ＳＳＡＭＰは、入力信号ＳＩＮをサンプリングクロ
ックＳＭＰＣＬＫの立ち上がりでサンプリングしたもの
であり、シンボルクロックＳＣＬＫの位相がθ進んでい
るとき、時刻ｔ１ではｃｏｓθ、時刻ｔ２ではｓｉｎ
θ、時刻ｔ３では−ｃｏｓθ、時刻ｔ４では−ｓｉｎθ
となる。切替サンプリング信号ＳＳＷは、正負切替信号
ＳＰＭがＨｉｇｈのときはサンプリング信号ＳＳＡＭＰ
と同一であり、Ｌｏｗのときはサンプリング信号ＳＳＡ
ＭＰを符号反転したものとなる。従って、時刻ｔ１，ｔ
３ではｃｏｓθ、時刻ｔ２，ｔ４ではsiｎθとなる。
【００１６】よって、余弦積算信号ＳＣＣＩがＨｉｇｈ
のときのみ、積算クロックＩＣＬＫの立ち上がりで切替
サンプリング信号ＳＳＷを積算すれば、余弦成分ＣＯＳ
θのみが積算され、これを平均することにより、余弦信
号ｃｏｓθが得られる。また、正弦積算信号ＳＣＳＩが
Ｈｉｇｈのときのみ、積算クロックＩＣＬＫの立ち上が
りで切替サンプリング信号ＳＳＷを積算すれば、正弦成
分ｓｉｎθのみが積算され、これを平均することによ
り、正弦信号ｓｉｎθが得られる。積算回数を多くする
ほど、ノイズによる誤差は小さくなる。角度検出器１０
９においてｔａｎ−１（ＳＣＯＳ／ＳＳＩＮ）を求める
ことにより、シンボルクロックＳＣＬＫの初期位相θが
得られる。
のときのみ、積算クロックＩＣＬＫの立ち上がりで切替
サンプリング信号ＳＳＷを積算すれば、余弦成分ＣＯＳ
θのみが積算され、これを平均することにより、余弦信
号ｃｏｓθが得られる。また、正弦積算信号ＳＣＳＩが
Ｈｉｇｈのときのみ、積算クロックＩＣＬＫの立ち上が
りで切替サンプリング信号ＳＳＷを積算すれば、正弦成
分ｓｉｎθのみが積算され、これを平均することによ
り、正弦信号ｓｉｎθが得られる。積算回数を多くする
ほど、ノイズによる誤差は小さくなる。角度検出器１０
９においてｔａｎ−１（ＳＣＯＳ／ＳＳＩＮ）を求める
ことにより、シンボルクロックＳＣＬＫの初期位相θが
得られる。
【００１７】図３はこの発明の実施の他の形態を示すブ
ロック図である。ここでも、１０１はサンプラーで、こ
れが入力信号ＳＩＮとサンプリングクロックＳＭＰＣＬ
Ｋを入力として、入力信号ＳＩＮをシンボルレートの２
倍でサンプリングし、サンプリング信号ＳＳＡＭＰとし
て出力する。２０１はシーケンサで、これがシンボルク
ロックＳＣＬＫとシーケンススタート信号ＳＳＴとサン
プリングクロックＳＭＰＣＬＫを入力として、シンボル
クロックＳＣＬＫの１／２倍の速度のクロックに相当す
る正負切替信号ＳＰＭと、シンボルクロックＳＣＬＫと
同一の余弦正弦選択信号ＳＣＳＳと、初期位相設定信号
ＳＳＥＴＰを出力するように機能する。
ロック図である。ここでも、１０１はサンプラーで、こ
れが入力信号ＳＩＮとサンプリングクロックＳＭＰＣＬ
Ｋを入力として、入力信号ＳＩＮをシンボルレートの２
倍でサンプリングし、サンプリング信号ＳＳＡＭＰとし
て出力する。２０１はシーケンサで、これがシンボルク
ロックＳＣＬＫとシーケンススタート信号ＳＳＴとサン
プリングクロックＳＭＰＣＬＫを入力として、シンボル
クロックＳＣＬＫの１／２倍の速度のクロックに相当す
る正負切替信号ＳＰＭと、シンボルクロックＳＣＬＫと
同一の余弦正弦選択信号ＳＣＳＳと、初期位相設定信号
ＳＳＥＴＰを出力するように機能する。
【００１８】また、１０４は正負切替回路であり、これ
がサンプリング信号ＳＳＡＭＰと正負切替信号ＳＰＭを
入力として、正負切替信号ＳＰＭに応じて、サンプリン
グ信号ＳＳＡＭＰまたはサンプリング信号ＳＳＡＭＰを
反転したものを切替サンプリング信号ＳＳＷとして出力
するように機能する。２０３は余弦正弦選択回路であ
り、これが切替サンプリング信号ＳＳＷと余弦正弦選択
信号ＳＣＳＳを入力として、余弦成分として選択された
ときは、切替サンプリング信号ＳＳＷを余弦成分信号Ｓ
ＣＣとして、正弦成分として選択されたときは、切替サ
ンプリング信号を正弦成分信号ＳＳＣとしてそれぞれ出
力するように機能する。２０４は第１の積算器としての
積算器であり、これが余弦成分信号ＳＣ とシンボルク
ロックＳＣＬＫの２倍の速度のクロックに相当する積算
クロックＩＣＬＫを入力として、切替サンプリング信号
ＳＳＷを積算して積算余弦信号ＳＩＣＯＳとして出力す
る。２０５は第２の積算器としての積算器で、これが正
弦成分信号ＳＳＣと積算クロックＩＣＬＫを入力とし
て、切替サンプリング信号ＳＳＷを積算して積算正弦信
号ＳＩＳＩＮとして出力するように機能する。
がサンプリング信号ＳＳＡＭＰと正負切替信号ＳＰＭを
入力として、正負切替信号ＳＰＭに応じて、サンプリン
グ信号ＳＳＡＭＰまたはサンプリング信号ＳＳＡＭＰを
反転したものを切替サンプリング信号ＳＳＷとして出力
するように機能する。２０３は余弦正弦選択回路であ
り、これが切替サンプリング信号ＳＳＷと余弦正弦選択
信号ＳＣＳＳを入力として、余弦成分として選択された
ときは、切替サンプリング信号ＳＳＷを余弦成分信号Ｓ
ＣＣとして、正弦成分として選択されたときは、切替サ
ンプリング信号を正弦成分信号ＳＳＣとしてそれぞれ出
力するように機能する。２０４は第１の積算器としての
積算器であり、これが余弦成分信号ＳＣ とシンボルク
ロックＳＣＬＫの２倍の速度のクロックに相当する積算
クロックＩＣＬＫを入力として、切替サンプリング信号
ＳＳＷを積算して積算余弦信号ＳＩＣＯＳとして出力す
る。２０５は第２の積算器としての積算器で、これが正
弦成分信号ＳＳＣと積算クロックＩＣＬＫを入力とし
て、切替サンプリング信号ＳＳＷを積算して積算正弦信
号ＳＩＳＩＮとして出力するように機能する。
【００１９】また、１０７は第１の平均回路としての平
均回路であり、これが積算余弦信号ＳＩＣＯＳを入力と
して、積算回数により平均して余弦信号ＳＣＯＳを出力
する。１０８は第２の平均回路としての平均回路で、こ
れが積算正弦信号ＳＩＳＩＮを入力として、積算回数に
より平均して正弦信号ＳＳＩＮを出力する。１０９は角
度検出器であり、これが余弦信号ＳＣＯＳと正弦信号Ｓ
ＳＩＮを入力として、シンボルクロックＳＣＬＫの初期
位相を求めて、初期位相信号ＳＩＮＩＰとして出力する
ように機能する。そして、１１０はサンプリングクロッ
ク生成回路であり、これが初期位相信号ＳＩＮＩＰと初
期位相設定信号ＳＳＥＴＰを入力として、初期位相設定
以前は固定の位相を持ち、初期位相設定時には入力信号
ＳＩＮにシンボルクロックＳＣＬＫが同期するよう位相
制御されるサンプリングクロックＳＭＰＣＬＫと積算ク
ロックＩＣＬＫを出力する。さらに、１１１は分周器で
あり、これがサンプリングクロックＳＭＰＣＬＫをＮ分
周してシンボルクロックＳＣＬＫとして出力する。
均回路であり、これが積算余弦信号ＳＩＣＯＳを入力と
して、積算回数により平均して余弦信号ＳＣＯＳを出力
する。１０８は第２の平均回路としての平均回路で、こ
れが積算正弦信号ＳＩＳＩＮを入力として、積算回数に
より平均して正弦信号ＳＳＩＮを出力する。１０９は角
度検出器であり、これが余弦信号ＳＣＯＳと正弦信号Ｓ
ＳＩＮを入力として、シンボルクロックＳＣＬＫの初期
位相を求めて、初期位相信号ＳＩＮＩＰとして出力する
ように機能する。そして、１１０はサンプリングクロッ
ク生成回路であり、これが初期位相信号ＳＩＮＩＰと初
期位相設定信号ＳＳＥＴＰを入力として、初期位相設定
以前は固定の位相を持ち、初期位相設定時には入力信号
ＳＩＮにシンボルクロックＳＣＬＫが同期するよう位相
制御されるサンプリングクロックＳＭＰＣＬＫと積算ク
ロックＩＣＬＫを出力する。さらに、１１１は分周器で
あり、これがサンプリングクロックＳＭＰＣＬＫをＮ分
周してシンボルクロックＳＣＬＫとして出力する。
【００２０】次に動作を図４のタイミングチャートを参
照しながら説明する。まず、前記入力信号ＳＩＮは、プ
リアンブルとして、シンボルクロックの半周期で最大値
から最小値へ変化し、さらに半周期後に最大値へ戻ると
いう変化を周期的に繰り返す区間を持つ。サンプリング
信号ＳＳＡＭＰは、入力信号ＳＩＮをサンプリングクロ
ックＳＭＰＣＬＫの立ち上がりでサンプリングしたもの
であり、シンボルクロックＳＣＬＫの位相がθ進んでい
るとき、時刻ｔ１ではｃｏｓθ、時刻ｔ２ではｓｉｎ
θ、時刻ｔ３では−ｃｏｓθ、時刻ｔ４では−ｓｉｎθ
となる。切替サンプリング信号ＳＳＷは、正負切替信号
ＳＰＭがＨｉｇｈのときはサンプリング信号ＳＳＡＭＰ
と同一であり、Ｌｏｗのときはサンプリング信号ＳＳＡ
ＭＰを符号反転したものとなる。従って、時刻ｔ１、ｔ
３ではｃｏｓθ、時刻ｔ２、ｔ４ではｓｉｎθとなる。
照しながら説明する。まず、前記入力信号ＳＩＮは、プ
リアンブルとして、シンボルクロックの半周期で最大値
から最小値へ変化し、さらに半周期後に最大値へ戻ると
いう変化を周期的に繰り返す区間を持つ。サンプリング
信号ＳＳＡＭＰは、入力信号ＳＩＮをサンプリングクロ
ックＳＭＰＣＬＫの立ち上がりでサンプリングしたもの
であり、シンボルクロックＳＣＬＫの位相がθ進んでい
るとき、時刻ｔ１ではｃｏｓθ、時刻ｔ２ではｓｉｎ
θ、時刻ｔ３では−ｃｏｓθ、時刻ｔ４では−ｓｉｎθ
となる。切替サンプリング信号ＳＳＷは、正負切替信号
ＳＰＭがＨｉｇｈのときはサンプリング信号ＳＳＡＭＰ
と同一であり、Ｌｏｗのときはサンプリング信号ＳＳＡ
ＭＰを符号反転したものとなる。従って、時刻ｔ１、ｔ
３ではｃｏｓθ、時刻ｔ２、ｔ４ではｓｉｎθとなる。
【００２１】余弦成分信号ＳＣＣは、余弦正弦選択信号
ＳＣＳＳがＨｉｇｈのときのみ出力され、切替サンプリ
ング信号ＳＳＷと同じ値をとる。正弦成分信号ＳＳＣ
は、余弦正弦選択信号ＳＣＳＳがＬｏｗのときのみ出力
され、切替サンプリング信号ＳＳＷと同じ値をとる。従
って、積算クロックＩＣＬＫの立ち上がりで余弦成分信
号ＳＣＣを積算すれば、余弦成分ＣＯＳθのみが積算さ
れ、これを平均することにより、余弦信号ｃｏｓθが得
られる。また、積算クロックＩＣＬＫの立ち上がりで正
弦成分信号ＳＳＣを積算すれば、正弦成分ｓｉｎθのみ
が積算され、これを平均することにより、正弦信号ｓｉ
ｎθが得られる。積算回数を多くするほど、ノイズによ
る誤差は小さくなる。角度検出器１０９においてｔａｎ
−１（ＳＣＯＳ／ＳＳＩＮ）を求めることにより、シン
ボルクロックＳＣＬＫの初期位相θが得られる。
ＳＣＳＳがＨｉｇｈのときのみ出力され、切替サンプリ
ング信号ＳＳＷと同じ値をとる。正弦成分信号ＳＳＣ
は、余弦正弦選択信号ＳＣＳＳがＬｏｗのときのみ出力
され、切替サンプリング信号ＳＳＷと同じ値をとる。従
って、積算クロックＩＣＬＫの立ち上がりで余弦成分信
号ＳＣＣを積算すれば、余弦成分ＣＯＳθのみが積算さ
れ、これを平均することにより、余弦信号ｃｏｓθが得
られる。また、積算クロックＩＣＬＫの立ち上がりで正
弦成分信号ＳＳＣを積算すれば、正弦成分ｓｉｎθのみ
が積算され、これを平均することにより、正弦信号ｓｉ
ｎθが得られる。積算回数を多くするほど、ノイズによ
る誤差は小さくなる。角度検出器１０９においてｔａｎ
−１（ＳＣＯＳ／ＳＳＩＮ）を求めることにより、シン
ボルクロックＳＣＬＫの初期位相θが得られる。
【００２２】
【発明の効果】以上のように、この発明は、余弦正弦出
力回路において、積算クロックとサンプリング信号と正
負切替信号と余弦成分積算信号と正弦成分積算信号を入
力として、シンボルクロックの初期位相の余弦成分に相
当する余弦信号と正弦成分に相当する正弦信号を求め、
角度検出器において、余弦信号と正弦信号を入力とし
て、シンボルクロックの初期位相を求めるように構成し
たので、簡単な構成にて、直交変調以外の変調方式の場
合でも、クロックの初期位相同期を確実に実現できると
いう効果が得られる。
力回路において、積算クロックとサンプリング信号と正
負切替信号と余弦成分積算信号と正弦成分積算信号を入
力として、シンボルクロックの初期位相の余弦成分に相
当する余弦信号と正弦成分に相当する正弦信号を求め、
角度検出器において、余弦信号と正弦信号を入力とし
て、シンボルクロックの初期位相を求めるように構成し
たので、簡単な構成にて、直交変調以外の変調方式の場
合でも、クロックの初期位相同期を確実に実現できると
いう効果が得られる。
【図１】 この発明の実施の一形態によるクロック同期
回路を示す回路図である。
回路を示す回路図である。
【図２】 図１に示すブロック各部の信号を示すタイミ
ングチャートである。
ングチャートである。
【図３】 この発明の実施の他の形態によるクロック同
期回路を示す回路図である。
期回路を示す回路図である。
【図４】 図３に示すブロック各部の信号を示すタイミ
ングチャートである。
ングチャートである。
【図５】 従来のクロック同期回路を示すブロック図で
ある。
ある。
１０１ サンプラー １０２，２０１ シーケンサ １０３，２０２ 余弦正弦出力回路 １０４ 正負切替回路 １０５，２０４ 積算器（第１の積算器） １０６，２０５ 積算器（第２の積算器） １０７ 平均回路（第１の平均回路） １０８ 平均回路（第２の平均回路） １０９ 角度検出器 １１０ サンプリングクロック生成回路 １１１ 分周器 ２０３ 余弦正弦選択回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/22 H04L 7/00 H04L 27/14
Claims (6)
- 【請求項１】 入力信号とサンプリングクロックを入力
として、前記入力信号をシンボルレートのＮ倍でサンプ
リングすることによりサンプリング信号を出力するサン
プラーと、 シンボルクロックとシーケンススタート信号と前記サン
プリングクロックを入力として、正負切替信号と余弦成
分積算信号と正弦成分積算信号と初期位相設定信号を出
力するシーケンサと、 積算クロックと前記サンプリング信号と前記正負切替信
号と前記余弦成分積算信号と前記正弦成分積算信号を入
力として、シンボルクロックの初期位相の余弦成分に相
当する余弦信号と正弦成分に相当する正弦信号を出力す
る余弦正弦出力回路と、 前記余弦信号と前記正弦信号を入力として、シンボルク
ロックの初期位相を求めて、初期位相信号として出力す
る角度検出器と、 前記初期位相信号と前記初期位相設定信号を入力とし
て、初期位相設定以前は固定の位相を持ち、初期位相設
定時には前記入力信号に前記シンボルクロックが同期す
るよう位相制御される前記サンプリングクロックと前記
積算クロックを出力するサンプリングクロック生成回路
と、 前記サンプリングクロックをＮ分周したシンボルクロッ
クを前記シーケンサに入力する分周器とを備えたことを
特徴とするクロック同期回路。 - 【請求項２】 入力信号とサンプリングクロックを入力
として、前記入力信号をシンボルレートのＮ倍でサンプ
リングすることによりサンプリング信号を出力するサン
プラーと、 シンボルクロックとシーケンススタート信号と前記サン
プリングクロックを入力として、正負切替信号と余弦正
弦選択信号と初期位相設定信号を出力するシーケンサ
と、 積算クロックと前記サンプリング信号と前記正負切替信
号と前記余弦正弦選択信号を入力として、シンボルクロ
ックの初期位相の余弦成分に相当する余弦信号と正弦成
分に相当する正弦信号を出力する余弦正弦出力回路と、 前記余弦信号と前記正弦信号を入力として、シンボルク
ロックの初期位相を求めて、初期位相信号として出力す
る角度検出器と、 前記初期位相信号と前記初期位相設定信号を入力とし
て、初期位相設定以前は固定の位相を持ち、初期位相設
定時には前記入力信号に前記シンボルクロックが同期す
るよう位相制御される前記サンプリングクロックと前記
積算クロックを出力するサンプリングクロック生成回路
と、 前記サンプリングクロックをＮ分周したシンボルクロッ
クを前記シーケンサに入力する分周器とを備えたことを
特徴とするクロック同期回路。 - 【請求項３】 前記余弦正弦出力回路が、 前記サンプリング信号と前記正負切替信号を入力とし
て、前記正負切替信号に応じて、前記サンプリング信号
または前記サンプリング信号を反転した信号を切替サン
プリング信号として出力する正負切替回路と、 前記切替サンプリング信号と前記余弦成分積算信号と前
記積算クロックを入力として、前記余弦成分積算信号に
より有効となる期間のみ、前記切替サンプリング信号を
積算した積算余弦信号を出力する第１の積算器と、 前記切替サンプリング信号と前記正弦成分積算信号と前
記積算クロックを入力として、前記正弦成分積算信号に
より有効となる期間のみ、前記切替サンプリング信号を
積算した積算正弦信号を出力する第２の積算器と、 前記積算余弦信号を入力として、積算回数により平均し
て前記余弦信号を出力する第１の平均回路と、 前記積算正弦信号を入力として、積算回数により平均し
て前記正弦信号を出力する第２の平均回路とを有するこ
とを特徴とする請求項１に記載のクロック同期回路。 - 【請求項４】 前記余弦正弦出力回路が、 前記サンプリング信号と前記正負切替信号を入力とし
て、前記正負切替信号に応じて、前記サンプリング信号
または前記サンプリング信号を反転した信号を切替サン
プリング信号として出力する正負切替回路と、 前記切替サンプリング信号と前記余弦正弦選択信号を入
力として、余弦成分として選択されたときは、前記切替
サンプリング信号を余弦成分信号として、一方、正弦成
分として選択されたときは、前記切替サンプリング信号
を正弦成分信号として出力する余弦正弦選択回路と、 前記余弦成分信号と前記積算クロックを入力として、前
記余弦成分信号を積算した積算余弦信号を出力する第１
の積算器と、 前記正弦成分信号と前記積算クロックを入力として、前
記正弦成分信号を積算した積算正弦信号を出力する第２
の積算器と、 前記積算余弦信号を入力として、積算回数により平均し
て前記余弦信号を出力する第１の平均回路と、 前記積算正弦信号を入力として、積算回数により平均し
て前記正弦信号を出力する第２の平均回路とを有するこ
とを特徴とする請求項２に記載のクロック同期回路。 - 【請求項５】 前記入力信号が前記シンボルクロックの
半周期で最大値から最小値へ変化し、さらに半周期後に
最大値へ戻るという変化を周期的に繰り返す区間を持
ち、前記正負切替信号には前記シンボルクロックの１／
２倍の速度のクロックが用いられ、前記余弦成分積算信
号には前記シンボルクロックが用いられ、前記正弦成分
積算信号には前記余弦成分積算信号を反転した信号が用
いられ、前記積算クロックには、前記シンボルクロック
の２倍の速度のクロックが用いられることを特徴とする
請求項１に記載のクロック同期回路。 - 【請求項６】 前記入力信号が前記シンボルクロックの
半周期で最大値から最小値へ変化し、さらに半周期後に
最大値へ戻るという変化を周期的に繰り返す区間を持
ち、前記正負切替信号には前記シンボルクロックの１／
２倍の速度のクロックが用いられ、前記余弦正弦選択信
号には前記シンボルクロックが用いられ、前記積算クロ
ックには、前記シンボルクロックの２倍の速度のクロッ
クが用いられることを特徴とする請求項２に記載のクロ
ック同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32865798A JP3175714B2 (ja) | 1998-11-18 | 1998-11-18 | クロック同期回路 |
| US09/440,522 US6539070B1 (en) | 1998-11-18 | 1999-11-15 | Clock synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32865798A JP3175714B2 (ja) | 1998-11-18 | 1998-11-18 | クロック同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156715A JP2000156715A (ja) | 2000-06-06 |
| JP3175714B2 true JP3175714B2 (ja) | 2001-06-11 |
Family
ID=18212715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32865798A Expired - Fee Related JP3175714B2 (ja) | 1998-11-18 | 1998-11-18 | クロック同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6539070B1 (ja) |
| JP (1) | JP3175714B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3542574B2 (ja) * | 2001-08-28 | 2004-07-14 | Ｎｅｃマイクロシステム株式会社 | システムクロック同期化回路 |
| US20120033772A1 (en) * | 2010-08-08 | 2012-02-09 | Freescale Semiconductor, Inc | Synchroniser circuit and method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2309089A1 (fr) * | 1975-04-25 | 1976-11-19 | Ibm France | Procede pour synchroniser l'horloge du recepteur d'un systeme de transmission de donnees et dispositif pour mettre en oeuvre le procede |
| US4384357A (en) * | 1981-04-03 | 1983-05-17 | Canadian Patens & Development Limited | Self-synchronization circuit for a FFSK or MSK demodulator |
| EP0310960A3 (en) * | 1987-10-05 | 1990-04-25 | Advantest Corporation | Digital lock-in amplifier |
-
1998
- 1998-11-18 JP JP32865798A patent/JP3175714B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-15 US US09/440,522 patent/US6539070B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6539070B1 (en) | 2003-03-25 |
| JP2000156715A (ja) | 2000-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010306 |
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