JPS63229933A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 Ａ／Ｄ変換器出力のデータ信号の極性変換点を検出し、
その検出タイミングが第１．第２の期間の何れにおいて
検出されたかでデータ信号に対する再生タイミングクロ
ック位相の進み及び遅れを判定してタイミングクロック
を再生する位相同期回路である。

〔産業上の利用分野〕

本発明は１位相同期回路に関し、このような位相同期回
路は例えばデータ通信用復調装置におけるクロック同期
再生回路等として用いられる。

変復調装置は近年ディジタル化される傾向にあり、した
がってそこに用いられるクロック同期再生回路もディジ
タル化して受信されたディジタル信号からクロック成分
を抽出してクロック再生を行えるようにする必要があり
、このようなディジタル化に適合した回路構成を備える
ことが要望されている。クロック同期再生回路によるク
ロック再往は、単に受信されたディジタル信号の信号判
定点を与えるばかりでなく、ディジタル処理形全体の特
性を左右するサンプリング点を与えるという点で重要で
ある。

Ｃ従来の技術〕 従来、この種の位相同期回路を利用したクロック再生同
期回路としてはアナログ処理形のものが知られており、
ディジタル処理形としては従来のアナログ処理形回路の
各構成要素を単にディジタル回路で置き換えたに過ぎな
い。このようなディジタル処理形回路は例えば「ディジ
タル信号処理の応用」電子通信学会編および発行、　　
Ｐ１６９にあげられている。

Ｃ発明が解決しようとする問題点〕 従来のアナログ処理形回路の各要素を単にディジタル回
路に置き換えてディジタル信号処理形のクロック同期再
生回路を実現しようとすると１回路規模が非常に大きく
なる。

したがって本発明の目的は、ディジタル信号処理に適し
た簡単な回路構成を有する位相同期回路を提供すること
にある。

〔問題点を解決するための手段〕

第１図は本発明にかかる位相同期回路の原理ブロック図
である。

本発明においては、ディジタル直列伝送形式の受信デー
タ信号をアナログ・ディジタル変換するアナログ・ディ
ジタル変換器３．アナログ・ディジタル変換器３のサン
プリングタイミングを与えるタイミングクロックを発生
する周波数可変制御形発振器４２．および、受信データ
信号とタイミングクロックとの位相を比較する位相比較
器４１を含み２位相比較器４１による比較結果の位相遅
れ及び進み情報にもとづき周波数可変制御形発振器４２
のタイミングクロックの発振周波数を調整して受信デー
タ信号の極性変換点にタイミングクロックを同期させる
位相同期回路において２位相比較器４■は、アナログ・
ディジタル変換器３から出力されるデータ信号の極性変
換点をタイミングクロックのタイミングで検出する変換
点検出回路４１１．極性変換点に一致されるべきタイミ
ングクロック中の所定のタイミングクロックを基準とし
て第１の所定期間内に変換点検出回路４１１が変換点検
出したことにより位相遅れを判定する位相遅れ判定回路
４１２、および、極性変換点に一致されるべきタイミン
グクロック中の所定のタイミングクロックを基準として
第２の所定期間内に変換点検出回路４１１が変換点検出
したことにより位相進みを判定する位相進み判定回路４
１３を具備する位相同期回路が提供される。

この位相同期回路においては、変換点検出回路４１１に
よって変換点検出されたときのアナログ／ディジタル変
換器３から出力されるデータ信号の振幅値によって受信
データ信号の極性変換点とタイミングクロックとの位相
差の大きさを判定し８その大きさに応じて該周波数可変
制御形発振器の発振周波数を適切に調整するように構成
することが可能である。

〔作　用〕

第２図は本発明装置の動作を説明するタイムチャートで
ある。第２図中の（ａ）〜（ｆ）の各波形は第１図中の
同じ参照符号（ａｌ〜（ｆｌの各点の波形に対応してお
り、（ａ）は受信データ信号波形、（ｂ）は周波数可変
制御形発振器４２から出力されるタイミングクロック、
（Ｃ）はＡ／Ｄ変換器３から出力される極性ビット、（
ｄ）は極性ビットｆｃ）の極性変換点を検出する変換点
検出信号、（ｅ）はタイミングクロック（ｂｌによるＡ
／Ｄ変換器３のサンプリングタイミングが受信データ信
号（ａ）の変換点よりも遅れていることを示す遅れ位相
判定信号、（ｆ）はタイミングクロック（ｂｌによるＡ
／Ｄ変換器３のサンプリングタイミングが受信データ信
号（ａ）の変換点よりも進んでいることを示す進み位相
判定信号である。また図中のｔ（１）〜ｔ（５）はタイ
ミングクロック（ｂｌの立上りの各時刻を示り、ｔｔ５
＋は受信データ信号（ａｌの注目している変換点時刻を
示す。

この位相同期回路においては、タイミングクロック（ｂ
）の周波数は受信データ信号のシンボルレート周波数の
２倍、−最には偶数倍、に設定されており、タイミング
クロック（ｂ）の一つ置きのクロックの立上りが受信デ
ータ信号の極性変換点に一致されるように９位相比較器
４１で位相比較を行って受信データ信号（ａ）に対して
タイミングクロックｆｂｌの位相の進み及び遅れを示す
判定信号（ｆ）および（ｅ）を出力し、それにより周波
数可変制御形発振器４２の発振周波数を制御している。

すなわち、いま時刻ｔ　（１）〜ｔ（４）に着目して位
相の遅れおよび進みを判定するものとする。まず時刻ｔ
（２）において、受信データ信号（ａ）よりもタイミン
グクロック（ｂ）の立上り位相が遅れている場合につい
て述べる。Ａ／Ｄ変換器３はタイミングクロック（ｂ）
の立上りで受信データ信号（ａ）をサンプリングしＡ／
Ｄ変換し、Ａ／Ｄ変換出力信号を出力する。よって、Ａ
／Ｄ変換出力信号中の極性ビット（Ｃ）は時刻Ｌ（１）
では正１時刻ｔ（２）で負に反転し９時刻ｔ（３）およ
びも（４）では引き続き負となる。

変換点検出回路４１１はこの極性ビット（ｃ）の変換点
を検出し、１クロック周期の変換点検出信号（ｄ）を出
力する。タイミングクロック（ｂ）が遅れ位相である場
合、受信データ信号ｆａ）の変換点時刻ｔ（５）は時刻
ｔ（１）とｔ（２）の間にあり、従って極性ビット（Ｃ
）の変換は時刻ｔ（２）で生じ、変換点検出信号（ｄ）
は時刻ｔ（２）とｔ（３）の間、ハイレベルとなる。位
相遅れ判定回路４１２はこの期間に生じた変換点検出信
号（ｄ）を検出し、遅れ位相判定信号（「）を出力する
。

一方３　タイミングクロック（ｂ）が進み位相である場
合（第２図中に点線で示す場合）、受信データ信号（ａ
ｌの変換点時刻はｔ（６）となり、従って極性ビット（
（！ｌは時刻ｔ（２）では正のままであり、時刻ｔ（３
）で初めて負に反転され、それに応じて変換点検出信号
（ｉｌｌ）が時刻ｔ（３）〜ｔ（４）の間ハイレベルと
なる。位相進み判定回路４１３はこの期間に生じた変換
点検出信号ｆｄ＋を検出し、進み位相判定信号＋８１を
出力する。

周波数可変側ｊｎ形発振器４２はこの判定信号（ｅｌお
よび（ｆ）に応じてその出力タイミングクロックの周波
数を制御し、タイミングクロック（ｂ）の一つ置きのク
ロックの立上りが受信データ信号の変換点に一致される
ようにする。

〔実施例〕

以下１図面を参照して本発明の詳細な説明する。

第３図は本発明の一実施例としての位相同期回路をクロ
ック再生回路として用いて構成したディジタル信号処理
形復調装置を示すブロック図である。この復調装置は４
相ＰＳＫ信号を復調するためのものである。第３図中、
　１０．１１は乗算器、１２はπ／２移相器、　１３は
搬送波発生器、　１４．１５はＡ／Ｄ変換器、　１６．
１７はディジタルロールオフフィルタ、２はクロック再
生回路、　１８．１９は判定回路である。乗算器１０．
１１．移相器１２．　ｗｉ送波発生器１３は同期検波回
路を構成しており１乗算器ｌｏ側は同和チャネル、乗算
器１１側は直交チャネルとなる。

乗算器１０．１１からはそれぞれ受信データ信号５（１
）が復調されて出力される。ディジタルロールオフフィ
ルタ１６．１７を介したＡ／Ｄ変換器１４．１５の出力
信号、すなわち極性ピッ）　Ｓ　（３１および振幅ビッ
トＳ　（１０）は判定回路１８．１９にそれぞれ入力さ
れており、さらにそのうちの極性ビット５（３）はクロ
ック再生回路２にそれぞれ入力される。クロック再生回
路２からは再生されたタイミングクロック５（２）がＡ
／Ｄ変換器１４．１５にそれぞれ入力されてサンプリン
グタイミングを与える。またクロック再生回路２からは
判定クロック５（９）がそれぞれ判定回路１８．１９に
出力されて受信データ信号の判定タイミングを与える。

第４図は第３図におけるクロック再生回路２を詳細に示
すブロック図である。第４図中、　２１．２２は位相比
較器、２３は加算器、２４はループフィルタ。

２５は電圧制御発振器である。位相比較器２１．２２に
はそれぞれディジタルロールオフフィルタ１６．１７を
介したＡ／Ｄ変換器１４．１５の極性ビット５（３１゜
および、電圧制御発振器２５から出力されるタイミング
クロック５（２）が入力される。位相比較器２１゜２２
からはそれぞれ、遅れ位相判定信号ＳＦ？）、進み位相
判定信号５（８）が加算回路２３に、また判定クロック
５（９）が判定回路１８．１９に出力される。加算回路
２３は位相比較器２１．２２からの出力を加算する回路
であり１位相比較器２１．２２からの出力信号がともに
遅れ位相判定信号であれば遅れ位相判定信号を、ともに
進み位相判定信号であれば進み位相判定信号をループフ
ィルタ２４に送り、一方が遅れ位相判定信号で他方が進
み位相判定信号の場合は出力信号を送出しない。

第５図は第４図における位相比較器２１を詳細に示すブ
ロック図である。位相比較器２２の構成もこの第５図の
ものと同じである。第５図において。

２１１は排他的論理和回路、２１２〜２１６はＤ形フリ
ップフロップ、２１７はインバータである。フリップフ
ロップ２１２のデータ入力端子にはＡ／Ｄ変換器からの
極性ビット５（３）が入力され、クロック入力端子には
タイミングクロック５（２）が入力されており、フリッ
プフロップ２１２と排他的論理和回路２１１で極性ピッ
）　Ｓ　（３）の変換点検出回路を構成し。

極性ビットＳ　（３）が極性を変換した時に変換点検出
信号５（４）をフリップフロップ２１３　、２１４のデ
ータ入力端子に送出する。

フリップフロップ２１５にはそのクロック入力端子にイ
ンバータを介してタイミングクロック５（２）が入力さ
れ、そのデータ入力端子に自身の反転出力信号百が入力
されており、遅れ位相および進み位相を判定するための
タイミングを与えるクロックＳ　（ｆｉ）　＋　　Ｓ　
（６）をそれぞれフリップフロップ２１４゜２１３にそ
れぞれ送出する。フリップフロップ２１３はクロック５
（６）の立上りタイミングで変換点検出信号５（４）の
有無を検出して「有」の場合に進み位相判定信号５（８
）を送出する。フリップフロップ２１４はクロック５（
５）の立上りタイミングで変換点検出信号５（４）の有
無を検出して「を」の場合に遅れ位相判定信号５（７）
を送出する。フリップフロップ２１６はフリップフロッ
プ２１５から出力されるクロック５（５）をタイミング
クロック５（２）の立上りで保持することにより受信デ
ータ信号の判定クロック５（９）を生成する。判定クロ
ック５（９）はその立上りタイミングがロールオフフィ
ルタによる帯域制限によって生じた受信データ信号のピ
ークに一致するようになっている。

以下１本実施例装置の動作を第６図を参照して説明する
。第６図は実施例装置の各部の信号波形を示すタイムチ
ャートである。第６図中、（１）は受信データ信号５（
１）、　（２１はタイミングクロック５（２）。

（３）は極性ビット５（３１，（４）は変換点検出信号
Ｓ　（４１。

（５）は遅れ位相判定タイミングを与えるクロック５（
５１，（６）は進み位相判定タイミングを与えるクロッ
ク５（６１，’　は遅れ位相判定信号３（７）、　（８
）は進み位相判定信号５（８）、　（９）は判定クロッ
ク５（９）である。

本実施例装置はＡ／Ｄ変換器に入力される受信データ信
号Ｓ　（１）のシンボルレートの２倍の速度のタイミン
グクロック５（２）を用い、そのクロックの立上りが受
信データの変換点と帯域制限によって生じた受信データ
のピークとに一致するように２値位相比較を行うもので
ある。

受信データ５（１）はＡ／Ｄ変換器１４においてタイミ
ングクロック５（２）の立上りタイミングでＡ／Ｄ変換
され、Ａ／Ｄ変換器１４からはＡ／Ｄ変換出力信号が出
力される。このＡ／Ｄ変換出力信号は極性ビット５（３
）と振幅ビットＳ　（１０）とからなる。この極性ビッ
トＳ　（３１の極性変換点は排他的論理和回路２１１お
よびフリップフロ・ノブ２１２によってタイミングクロ
ック５（２）の立上りタイミングで検出され、変換点検
出信号５（４）が発生される。変換点検出信号５（４）
はｌタイミングクロック周期にわたり持続する信号であ
る。

本位相同期回路の最終目標はタイミングクロック５（２
）の一つ置きのクロックの立上り　（図中に↑で示され
る）を受信データＳ　（１１のゼロクロス点と一致され
るよう位相調整することにある。

いま受信データ５（１）のゼロクロス点Ｐ（１）に注目
する。タイミングクロック５（２）の立上り時刻ｔ（７
）はこのゼロクロス点Ｐ（１）に比べて進み位相であり
。

区間■に存在する。従ってＡ／Ｄ変換器１４が時刻ｔ（
７）で受信データＳ　（１）をサンプリングした場合。

その極性ビット５（３）は負であり、サンプリング時刻
ｔ（８）で初めて受信データ５（１）の極性変換を検出
してハイレベルに立ち上がり（第６図（３）参照）。

この立上りを排他的論理和回路２１１が検出して区間■
にわたりハイレベルとなる変換点検出信号５（４）を出
力する。

一方、もし時刻ｔ（７）が受信データＳ　（１）のゼロ
クロス点Ｐ　（１）よりも遅れ位相であって区間■に存
在しているものと仮定すると、Ａ／Ｄ変換器１４の極性
ピッＩ−Ｓ　（３）は時刻ｔ（７）でハイレベルに立ち
上がっており、従って変換点検出信号５（４）は区間■
にわたりハイレベルとなるものであって区間■ではロー
レベルに戻る。

従ってフリップフロップ２１５によって作成された遅れ
位相および進み位相判定タイミングを決定するクロック
５（７）および５（６）の立上りタイミングで変換点検
出信号５（４）が区間ＩＩ１．　ｒＶの何れにあるかを
判定することによって受信データＳ　（１）のゼロクロ
ス点Ｐ　（１）がタイミングの立上り時刻ｔ（７）に対
して進んでいるか遅れているかを判定できる。

具体的には進み位相の場合はフリップフロップ２１３が
区間■にある変換点検出信号５（４）のハイレベルをク
ロック５（６）の立上りタイミングで検出することによ
って進み位相を検出し、進み位相判定信号５（８）を出
力する。第６図図示の例はこの場合を示している。また
遅れ位相の場合はフリップフロップ２１４が区間■にあ
る変換点検出信号５（４）のハイレベルをクロック５（
５）の立上りタイミングで検出することによって遅れ位
相を検出し、遅れ位相判定信号５（７）を出力すること
になる。

このようにゼロクロス点Ｐ（１）が時刻ｔ（７）より前
に存在するときは変換点検出信号５（４）は区間■でハ
イレベルとなり、後ろに存在するときは区間■でハイレ
ベルとなるので、これを検出して前者のときにはタイミ
ングクロック５（２）の位相を進ませ。

後者のときにはタイミングクロック５（２）の位相を遅
らせる信号を出力すれば、ゼロクロス点Ｐ（１）とタイ
ミングクロックの立上り点とを一致させることができる
。

なお１区間Ｖ、Ｖｌは受信データＳ　（１）のゼロクロ
ス点Ｐ（２）よりもタイミングクロック５（２）の立上
り時刻ｔ（９）が遅れている場合の例であり、この場合
区間■で変換点検出信号５（４）がハイレベルとなり。

遅れ位相判定信号５（７）が出力される。また受信デー
タ５（１）が変換しない場合、すなわちハイまたはロー
レベルが続く時は位相比較器は動作しない。

本発明の実施にあたっては種々の変更態様が可能である
。上述の実施例では受信データＳ　（１）に対してタイ
ミングクロック５（２）が遅れているか進んでいるかを
判定するだけであって、どの位の量。

遅れ或いは進んでいるかを判定することはできない。し
たがって遅れあるいは進みの量が僅かである場合も決ま
った量だけタイミングクロック５（２）を進ませ或いは
遅らせてしまうことになり、必ずしも的確を位相調整が
行われているとはいえない。

第７図はかかる問題点を解決した本発明の他の実施例の
位相同期回路の位相比較器を示すブロック図である。図
中、第５図と同じ参照符号は同じ構成要素を示す。第５
図の位相比較器との相違点は、フリップフロップ２１３
　、２１４からの信号５（８）。

５（９）が入力されるＯＲ回路２１０　、　Ａ／Ｄ変換
器１４の振幅ピッｌ−Ｓ　（１０）が入力されるラッチ
２１８．および、ラッチ２１８から出力される振幅ビッ
トＳ　（１０）に加えてさらにフリップフロップ２１３
からの信号５（８）が極性ビットとして入力されるバッ
ファ２１９を備えていることである。ラッチ２１８はフ
リップフロップ２１５からの信号５（５）の立上りタイ
ミングでラッチ動作を行う。バッファ２１９はＯＲ回路
２１０からの信号Ｓ　（１１）によってオン状態とされ
るようになっており、したがって遅れ位相判定信号５（
７）または進み位相判定信号５（８）が出力されている
ときオン状態となる。

この実施例装置の動作を以下に説明する。第６図（１１
の受信データＳ　（１）の信号波形からも明らかなよう
に、受信データＳ　（１）のゼロクロス点付近では信号
波形は傾斜しており、ゼロクロス点から離れるに従って
ピーク値に向かってその振幅値が増加していく。したが
ってこのゼロクロス点近傍の受信データＳ　（１）をＡ
／Ｄ変換器１４によってタイミングクロック５（２）の
立上りタイミングでサンプリングした場合、Ａ／Ｄ変換
器１４の振幅ビット５（１０）は受′信データＳ　（１
）のゼロクロス点とタイミングクロックの立上りとの位
相誤差量の情報を持つことになる。すなわち受信データ
Ｓ　（１）のゼロクロス点とタイミングクロックの立上
り↑との位相差が大きければ振幅ビットＳ　（１０）の
値は大きくなり１位相差が小さければ振幅ビットＳ　（
１０）の値は小さくなる。従ってタイミングクロックの
遅れ或いは進み位相を調整する場合に、この振幅ビット
Ｓ　（１０）の値が大きければ遅れ或いは進み位相量を
大きく変化させ、小さければ位相量を小さく変化させ。

それにより的確な位相調整をすることができる。

具体的には、信号５（５）の立上りで振幅ビットＳ　（
１０）をラッチ２１８にラッチする。このラッチされた
振幅ビット５（１０）に進み位相判定信号５（８）を極
性ビットとして加えてバッファ２１９に入力する。

バッファ２１９は遅れ位相判定信号５（７）または進み
位相判定信号５（８）がハイ状態のときオン状態となる
が、信号５（７）と５（８）が同時にハイとなることは
ないので、バッファ２１９がオン状態においてその出力
の極性ビットがハイのときは位相進みであり。

ローのときは位相遅れを意味し、その位相誤差量は振幅
ビン）　Ｓ　（１０）がおおよその値を示すことになる
。

〔発明の効果〕

本発明によれば、デ！ジタル信号の性質に適合したディ
ジタル回路構成の位相同期回路を簡単な構成で実現する
ことが可能となり、装置を小型化することができる。

【図面の簡単な説明】

第１図は本発明にかかる原理ブロック図、第２図は本発
明の詳細な説明するための第１図各部の信号のタイムチ
ャート第３図は本発明の位相同期回路をクロック再生回
路として用いた４相ＰＳＫ復調装置のブロック図、第４
図は第３図装置中のクロック再生回路のプロ・ツク図、
第５図は本発明の一実施例としての位相同期回路の位相
比較器を示すブロック図、第６図は実施例装置の動作を
説明するための各部信号のタイムチャート、第７図は本
発明の他の実施例による位相同期回路の位相比較器を示
すブロック図である。 １０、１１・−乗算器　　　　１４．１５・−Ａ／Ｄ変
換器２・・・クロック再生回路　１８．１９−判定回路
２１、２２・−位相比較器　　２３−・−加算回路２４
・・・ループフィルタ　　２５−・−電圧制御発振器２
１２〜２１６−・フリップフロップ ２１１・・−排他的論理和回路

Claims (1)

1. 【特許請求の範囲】 １、ディジタル直列伝送形式の受信データ信号をアナロ
   グ・ディジタル変換するアナログ・ディジタル変換器（
   ３）、 該アナログ・ディジタル変換器のサンプリングタイミン
   グを与えるタイミングクロックを発生する周波数可変制
   御形発振器（４２）、および、該受信データ信号と該タ
   イミングクロックとの位相を比較する位相比較器（４１
   ）、 を含み、該位相比較器による比較結果の位相遅れ及び進
   み情報にもとづき該周波数可変制御形発振器のタイミン
   グクロックの発振周波数を調整して受信データ信号の極
   性変換点に該タイミングクロックを同期させる位相同期
   回路において、 該位相比較器は、 該アナログ・ディジタル変換器から出力されるデータ信
   号の極性変換点を該タイミングクロックのタイミングで
   検出する変換点検出回路（４１１）、該極性変換点に一
   致されるべき該タイミングクロック中の所定のタイミン
   グクロックを基準として第１の所定期間内に該変換点検
   出回路が変換点検出したことにより位相遅れを判定する
   位相遅れ判定回路（４１２）、および、 該極性変換点に一致されるべき該タイミングクロック中
   の所定のタイミングクロックを基準として第２の所定期
   間内に該変換点検出回路が変換点検出したことにより位
   相進みを判定する位相進み判定回路（４１３）、 を具備する位相同期回路。 ２、該変換点検出回路によって変換点検出されたときの
   該アナログ・ディジタル変換器から出力されるデータ信
   号の振幅値によって受信データ信号の極性変換点とタイ
   ミングクロックとの位相差の大きさを判定し、その大き
   さに応じて該周波数可変制御形発振器の発振周波数を適
   切に調整するように構成された特許請求の範囲第１項に
   記載の位相同期回路。