JPS6331987B2 - - Google Patents
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- JPS6331987B2 JPS6331987B2 JP56189550A JP18955081A JPS6331987B2 JP S6331987 B2 JPS6331987 B2 JP S6331987B2 JP 56189550 A JP56189550 A JP 56189550A JP 18955081 A JP18955081 A JP 18955081A JP S6331987 B2 JPS6331987 B2 JP S6331987B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
この発明は、デイジタル信号処理によるデータ
復調装置等において、受信アナログ信号をＡ／Ｄ
変換回路でデイジタル信号化する際のサンプリン
グ位相を受信アナログ信号に同期させるためのサ
ンプリング位相同期回路に関する。 発明の技術的背景とその問題点 近年、音声帯域の電話回線を用いたデータ伝送
モデム等に見られるように、ナイキストのロール
オフ特性を満たすべく波形伝送を行ない、これを
受信側でボーレイト（シンボル伝送速度）で自動
等化等のデイジタル信号処理演算を施す場合が多
く見られるようになつている。このようにロール
オフ・スペクトラムの重なりを許す場合、受信ア
ナログ信号をＡ／Ｄ変換回路でデイジタル信号化
する際、受信アナログ信号に同期した正しい位相
でサンプリングを行なわないと、その後のデイジ
タル信号処理演算が安定に行なわれないことが指
摘されている。このため、Ａ／Ｄ変換回路でのサ
ンプリング位相を受信アナログ信号に同期させ
る、サンプリング位相同期回路と呼ばれるものが
必要となる。 このようなサンプリング位相同期回路は、Ａ／
Ｄ変換回路を通して得られたデイジタル信号か
ら、サンプリング位相誤差を検出し、それに基き
サンプリング位相を制御する構成を採る。第１図
は従来一般に用いられている、ボーレイトの２倍
の速度で信号処理を行なう形式のサンプリング位
相同期回路におけるサンプリング位相誤差検出特
性を示したもので、サンプリング位相誤差Δに
対する位相誤差信号の変化を表わしている。 この第１図の特性において、Δ＝−π／２〜３／２ π間の位相角2πはボーレイト区間Ｔに対応し、
π／２がサンプリング位相安定点となる。ここで、
例えば位相同期の初期において位相安定点から最
悪Ｔ／２（位相角換算でπ）近くサンプリング位
相がずれていたとすると、サンプリング位相をπ
だけシフトする必要がある。しかしながら、第１
図のような位相誤差検出特性では、位相誤差のず
れの方向は検出できてもその程度が分らないた
め、上記の如く大きな位相誤差があつた場合で
も、一定の速度で位相誤差を修正してゆくことに
なる。従つて、位相同期の初期引込みに長時間を
要するという問題があつた。 発明の目的 この発明の目的は、位相同期の引込み時間を短
縮できるサンプリング位相同期回路を提供するこ
とである。 発明の概要 この発明は、サンプリング位相誤差検出回路
を、実質的に入力デイジタル信号を直交２信号に
変換し、この直交２信号に非線形演算処理を施す
ことにより、サンプリング位相が受信アナログ信
号のボーレイト区間の位相角2π間を３以上に分
割した領域のどの領域に存在するかを識別指示す
る位相誤差信号を生成するように構成したことを
特徴としている。 発明の効果 この発明によれば、上記のような位相誤差信号
を用いることによつて、サンプリング位相の存在
する領域、すなわち位相誤差の大きさに応じた最
適な制御ができるため、位相誤差の大きい位相同
期の初期においても、高速の引込み動作を達成す
ることが可能である。また、この発明によれば実
質的に直交変換を利用して位相誤差信号を生成す
るため、サンプリング位相をボーレイト区間の位
相角を３以上の領域に分割して識別指示すること
が可能でありながらも、サンプリング位相誤差検
出回路の演算処理速度は高々ボーレイトの２倍で
よく、位相誤差信号ボーレイトの4N倍（Ｎ＝１、
２、…）の速度で出力して、2π間を３以上に分
割する場合に比べて、演算処理数を低減すること
ができる。 発明の実施例 第２図はこの発明の一実施例に係るサンプリン
グ位相同期回路の概略構成を示したもので、入力
端子１１には例えばデータ伝送モデムの受信部で
得られたベースバンド帯域の受信アナログ信号１
２が与えられる。この受信アナログ信号１２は
Ａ／Ｄ変換回路１３でサンプリングパルス１４に
よりサンプリングされ、ベースバンド帯域のデイ
ジタル信号１５に変換されて、サンプリング位相
誤差検出回路１６に入力される。この検出回路１
６はデイジタル信号１５からＡ／Ｄ変換回路１３
でのサンプリング位相誤差を検出し、２系統の位
相誤差信号１７，１８を出力する。これらのうち
第１の位相誤差信号１７は雑音抑圧回路１９を介
して可変分周回路２０の第１の制御入力端に、ま
た第２の位相誤差信号１８は可変分周回路２０の
第２の制御入力端に与えられる。可変分周回路２
０は基準クロツク信号２１を分周して、Ａ／Ｄ変
換回路１３へのサンプリングパルスを生成する。
そして、第１、第２の位相誤差信号１７，１８に
より可変分周回路２０の分周比が制御されること
によつて、サンプリングパルスの位相、すなわち
Ａ／Ｄ変換回路１３のサンプリング位相が受信ア
ナログ信号１２に同期するように制御される。な
お、可変分周回路２０はこの場合サンプリング位
相誤差検出回路１６へも、位相誤差検出のための
基準信号２２を供給する。 サンプリング位相誤差検出回路１６は、この例
ではデイジタルフイルタ２３と、演算回路２４お
よび２つの位相比較回路２５，２６から構成され
る。デイジタルフイルタ２３は、例えば90゜位相
分割狭帯域フイルタであり、その具体的な構成例
を第３図に示す。 第３図において、３１，３５，３６，３７，３
８は係数乗算器、３２は加（減）算器で構成され
る合成回路、３３，３４は１サンプル遅延のため
のワード・メモリ、３９は減算器である。３１〜
３６は２次の巡回形デイジタルフイルタを構成し
ており、その伝達関数Ｆ（Ｚ）はｂ、ｃ、ｄを係
数パラメータとして Ｆ（Ｚ）＝ｂ／１＋cZ-1＋dZ-2 ……(1) で与えられ、係数パラメータの設計によつて通過
域が任意に設定され得るものである。例えばこの
２次巡回形デイジタルフイルタを受信アナログ信
号１２のボーレイトの２倍の速度で動作させれ
ば、ｃ＝０、ｄ≦１とすることによりB／２
（B：ボーレイト周波数）を通過域とする狭帯域
フイルタが実現される。 (1)式を用いて第３図の２つの出力x1，x2を求め
ると、 x1＝Z-1・Ｆ ……(2) またx2は係数乗算器３７，３８の係数値を1/2と
すると、 x2＝１／２（Z2−１）・Ｆ（Ｚ） ＝１／２Z-1・Ｆ（Ｚ）・（Z-1−Ｚ） ＝x1・Z-1−Ｚ／２ ……(3) となる。(3)式にＺ＝ej〓（但し、ｊ＝√−１、θは
サンプリング周波数で規格化された位相角）を代
入して、x1，x2の周波数特性の違いをみると、 x2／x1＝−ｊ sinθ ……(4) である。ここで、前記の２次巡回形デイジタルフ
イルタは通過域がB／２、すなわちθ＝±π／２
に集中しているから、このようなフイルタの出力
に対して(4)式の特性は90゜位相シフトフイルタ特
性（ヒルベルト変換特性）の良い近似になつてい
ることがわかる。従つて、第３図の構成は90゜位
相分割狭帯域フイルタを実現しており、出力x2は
x1に対して直交相係にある。なお、係数値1/2の
係数乗算器３７，３８は単なるビツトシフトによ
つて実現できるから、このための特別なハードウ
エアは不要である。 一般に、90゜位相分割フイルタは入力に対し並
列に、例えば伝達関数がN 〓j=1 （aij−Z-1）／（１−
aijZ-1）（但し、ｉ＝１、２、ｊ＝１、２、…Ｎ、
Z-1は１サンプル遅延のためのＺ変換演算子）で
与えられる位相補正用の全通過フイルタを設置
し、これらの各フイルタの出力を互いに90゜位相
が異なるようパラメータaijを設計できることが知
られている。従つて、第２図のデイジタルフイル
タ２３として用いられる90゜位相分割狭帯域フイ
ルタは、例えばB／２を通過域とする狭帯域フイ
ルタに、上記全通過フイルタを並列に設けること
によつても実現できる。 一方、第２図の演算回路２４は90゜位相分割狭
帯域フイルタであるデイジタルフイルタ２３から
与えられる直交２信号x1，x2に非線形演算処理を
施すものであり、具体的には例えば第４図に示す
ように、３つの乗算器４１〜４３と、減算器４４
からなる。そして、この演算回路２４の２つの出
力x3，x4が位相比較回路２５，２６で基準信号２
２と比較され、第２の位相誤差信号１７，１８が
得られる。なお、乗算器４１は同相信号x1の符号
に従つて直交相信号x2の極性を反転させる極性切
換回路、または排他的論理和（EX−OR）回路
で置換えてもよい。 次に、この実施例の動作を第５図、第６図を用
いて説明する。今、サンプリング位相誤差検出回
路１６に第５図ａに示すようなボーレイトＴ＝
１／B当り２つのサンプル値51、52からなるデイ
ジタル信号１５が入力されたとすると、90゜位相
分割狭帯域フイルタであるデイジタルフイルタ２
３の出力に、 x1＝Ａ cosπBｔ（Ａ＝±１） ……(5) なる同相信号と、 x2＝Ａ sinπBｔ（Ａ＝±１） ……(6) なる直交相信号とからなる直交２信号が得られ
る。これら直交２信号x1，x2は演算回路２４に入
力され、乗算器４１で x3＝x1・x2＝A2／２sin2πBｔ ……(7) の乗算が行なわれ、第５図ｂの波形のサンプル値
53、54が得られる。また、乗算器４２，４３およ
び減算器４４により、 x4＝x1 2−x2 2＝A2cos2πBｔ ……(8) が演算され、第５図ｃの波形のサンプル値55、56
が得られる。 このように演算回路２４からボーレイト当り２
個のサンプル値53、54および55、56として得られ
る信号x3，x4が、位相比較回路２５，２６によつ
て基準信号２２と比較されて、第１、第２の位相
誤差信号１７，１８が生成される。ここで位相比
較回路２５，２６においては、サンプル値53、54
および55、56が雑音成分を考えない限り、振幅は
等しく極性が反転されるだけであるから、可変分
周回路２０からボーレイトＴ当り２回供給される
基準信号２２でサンプル値53、54および55、56の
極性を交互に反転するのみで、位相比較演算を行
なうことができる。 こうして得られる位相誤差信号１７，１８はサ
ンプリング位相の誤差、つまり最適サンプリング
点からのずれをΔとすると、第６図のようにな
る。第６図において第１の位相誤差信号１７は
Δ＝０のとき零で、符号がΔの方向によつて変
化する信号であり、一方、第２の位相誤差信号１
８は符号が｜Δ｜＞π／２のとき負で、それ以外の とき正となる信号である。すなわち、信号１７，
１８の符号によつてサンプリング位相がボーレイ
ト区間Ｔの位相角2π間を分割した０〜π／２、
π／２〜π、−π〜−π／２、−π／２〜０の４つ
の領域のどの領域に存在するかを識別指示するこ
とができる。 従つて、これらの位相誤差信号１７，１８によ
りサンプリング位相を制御すれば、初期引込み時
等でも高速で位相同期を確立することが可能であ
る。すなわち、例えば第１の位相誤差信号１７を
雑音抑圧回路１９を介して可変分周回路２０に与
えて、サンプリング位相を安定位相点であるΔ
＝０の状態に収束させるようにするとともに、第
２の位相誤差信号１８が負のとき（｜Δ｜＞π／２ のとき）は、可変分周回路２０を強制的に現在の
状態から1/2だけシフトさせて、｜Δ｜≦π／２の状 態に高速で移行させればよい。 この発明はその他種々変形して実施が可能であ
り、例えば第２図のデイジタルフイルタ２３とし
て90゜位相分割狭帯域フイルタの形態を直接採る
ことなく、サンプリング位相誤差検出回路１６に
先の実施例と同様の機能を持たしめることが可能
であることは、デイジタル信号処理技術の特質か
ら明らかである。第７図はサンプリング位相誤差
検出回路１６の他の構成例を示したもので、デイ
ジタルフイルタ２３は第３図に示した90゜位相分
割狭帯域デイジタルフイルタの構成要素の一部を
なす２次巡回型デイジタルフイルタのみによつて
構成されている。すなわち、６１，６５，６６は
係数乗算器、６２は合成回路、６３，６４はワー
ドメモリである。一方、演算回路２４はワードメ
モリ７１，７２と、乗算器７３，７４，７６と、
減算器７５と、線形重み加減算を行なう合成回路
７７，７８とからなつている。 前述したように、信号x3は直交２信号x1，x2の
乗算によつて得ることができるから、(3)式より x3＝x1・x2＝１／２F2（Ｚ）Z-1（Z-2−１） ＝１／２｛H1（Ｚ）−H2（Ｚ）｝ ……(9) ここで、 H1（Ｚ）＝Z-1F（Ｚ）・Z-2F（Ｚ） ……(10) H2（Ｚ）＝Ｆ（Ｚ）・Z-1・Ｆ（Ｚ） ……(11) で与えられる。(10)、(11)式中のＦ（Ｚ）、Z-1F（Ｚ）
、
Z-2F（Ｚ）はそれぞれ第７図中のX21，x1，x22に
対応するから、これらを乗算器７３，７４で互い
に乗算し、その結果を減算器７５で減算すること
により、(7)式に示した信号x3が得られる。また、
(8)式から x4＝x1 2−x2 2＝〔Z-1F（Ｚ）〕2 −〔１／２（Z-2−１）Ｆ（Ｚ）〕2 ＝H3（Ｚ）・H4（Ｚ） ……(12) ここで、 H3（Ｚ）＝１／２・Ｆ（Ｚ）＋Z-1F（Ｚ） ＋１／２・Z-2F（Ｚ） ……（13） H4（Ｚ）＝１／２・Ｆ（Ｚ）＋Z-1F（Ｚ） −１／２・Z-2F（Ｚ） ……（14） で与えられる。従つて、合成回路７６，７８を用
いて（13）、（14）式の演算を行ない、その結果を
(12)式のように乗算器７７で乗じれば、信号x4が得
られる。なお、第７図の乗算器７７は第４図の乗
算器４１と同様、極性切換回路がEX−OR回路
等に置換えることも可能である。 第８図は第２図の構成を簡略化した実施例であ
り、第２図における位相比較回路２５，２６が省
略されている。第８図において、演算回路２４か
らは第５図ｂ，ｃに示したx3，x4の波形の情報が
得られる。ここで、演算回路２４の演算をボーレ
イトＴ当り１回に間引いて行なえば、第５図ｂ，
ｃの53、55または54、56のサンプル値が出力さ
れ、これらのサンプル値53、55または54、56は、
そのまま第６図に示した第１、第２の位相誤差信
号１７，１８と同等の信号となる。従つて、第２
図の実施例と同様の効果が得られる。 なお、第２図、第８図において信号x3に雑音成
分を多く含む場合、これを雑音抑圧回路を通して
もよい。また、第２図と第８図の構成を混在させ
る構成、例えば第２図において演算回路２４のお
けるx4の演算をボーレイト当り１回に間引き、x3
の情報として第５図ｃのサンプル値55、56のいず
れか一方のみを出力することにより、第１の位相
比較回路２５を省くなどの変形も可能である。 また、第２図、第８図の実施例ではサンプリン
グ位相誤差検出回路１６において、サンプリング
位相をボーレイト区間Ｔの位相角2π間を４分割
して識別指示する構成としたが、サンプリング位
相を識別指示するための、ボーレイト区間Ｔの位
相角2π間の分割数は３以上であればよい。 例えば、一般に、 sin2nθ＝１／２sin nθ・cos nθ ……（15） cos2nθ＝cos2nθ−sin2nθ ＝（cos nθ＋sin nθ）（cos nθ−sin nθ）
……（16） なる関係式を用いれば、2π間を2n個の領域に分割
してサンプリング位相を識別指示することが可能
であり、それによつてサンプリング位相を｜Δ
｜≦π／2n（ｎは正の整数）内に高速で移行させ
ることができる。第９図はこの分割数ｎを４とし
た場合のサンプリング位相制御回路の構成例であ
り、演算回路２４から得られる(7)、(8)式に示した
信号x3，x4をさらに加算器９１および減算器９２
に入力して、 を得ている。こうして第９図のサンプリング位相
誤差制御回路から得られる４つの信号x3，x4，
x5，x6の符号と、サンプリング位相誤差Δとの
関係は次表のようになる。
復調装置等において、受信アナログ信号をＡ／Ｄ
変換回路でデイジタル信号化する際のサンプリン
グ位相を受信アナログ信号に同期させるためのサ
ンプリング位相同期回路に関する。 発明の技術的背景とその問題点 近年、音声帯域の電話回線を用いたデータ伝送
モデム等に見られるように、ナイキストのロール
オフ特性を満たすべく波形伝送を行ない、これを
受信側でボーレイト（シンボル伝送速度）で自動
等化等のデイジタル信号処理演算を施す場合が多
く見られるようになつている。このようにロール
オフ・スペクトラムの重なりを許す場合、受信ア
ナログ信号をＡ／Ｄ変換回路でデイジタル信号化
する際、受信アナログ信号に同期した正しい位相
でサンプリングを行なわないと、その後のデイジ
タル信号処理演算が安定に行なわれないことが指
摘されている。このため、Ａ／Ｄ変換回路でのサ
ンプリング位相を受信アナログ信号に同期させ
る、サンプリング位相同期回路と呼ばれるものが
必要となる。 このようなサンプリング位相同期回路は、Ａ／
Ｄ変換回路を通して得られたデイジタル信号か
ら、サンプリング位相誤差を検出し、それに基き
サンプリング位相を制御する構成を採る。第１図
は従来一般に用いられている、ボーレイトの２倍
の速度で信号処理を行なう形式のサンプリング位
相同期回路におけるサンプリング位相誤差検出特
性を示したもので、サンプリング位相誤差Δに
対する位相誤差信号の変化を表わしている。 この第１図の特性において、Δ＝−π／２〜３／２ π間の位相角2πはボーレイト区間Ｔに対応し、
π／２がサンプリング位相安定点となる。ここで、
例えば位相同期の初期において位相安定点から最
悪Ｔ／２（位相角換算でπ）近くサンプリング位
相がずれていたとすると、サンプリング位相をπ
だけシフトする必要がある。しかしながら、第１
図のような位相誤差検出特性では、位相誤差のず
れの方向は検出できてもその程度が分らないた
め、上記の如く大きな位相誤差があつた場合で
も、一定の速度で位相誤差を修正してゆくことに
なる。従つて、位相同期の初期引込みに長時間を
要するという問題があつた。 発明の目的 この発明の目的は、位相同期の引込み時間を短
縮できるサンプリング位相同期回路を提供するこ
とである。 発明の概要 この発明は、サンプリング位相誤差検出回路
を、実質的に入力デイジタル信号を直交２信号に
変換し、この直交２信号に非線形演算処理を施す
ことにより、サンプリング位相が受信アナログ信
号のボーレイト区間の位相角2π間を３以上に分
割した領域のどの領域に存在するかを識別指示す
る位相誤差信号を生成するように構成したことを
特徴としている。 発明の効果 この発明によれば、上記のような位相誤差信号
を用いることによつて、サンプリング位相の存在
する領域、すなわち位相誤差の大きさに応じた最
適な制御ができるため、位相誤差の大きい位相同
期の初期においても、高速の引込み動作を達成す
ることが可能である。また、この発明によれば実
質的に直交変換を利用して位相誤差信号を生成す
るため、サンプリング位相をボーレイト区間の位
相角を３以上の領域に分割して識別指示すること
が可能でありながらも、サンプリング位相誤差検
出回路の演算処理速度は高々ボーレイトの２倍で
よく、位相誤差信号ボーレイトの4N倍（Ｎ＝１、
２、…）の速度で出力して、2π間を３以上に分
割する場合に比べて、演算処理数を低減すること
ができる。 発明の実施例 第２図はこの発明の一実施例に係るサンプリン
グ位相同期回路の概略構成を示したもので、入力
端子１１には例えばデータ伝送モデムの受信部で
得られたベースバンド帯域の受信アナログ信号１
２が与えられる。この受信アナログ信号１２は
Ａ／Ｄ変換回路１３でサンプリングパルス１４に
よりサンプリングされ、ベースバンド帯域のデイ
ジタル信号１５に変換されて、サンプリング位相
誤差検出回路１６に入力される。この検出回路１
６はデイジタル信号１５からＡ／Ｄ変換回路１３
でのサンプリング位相誤差を検出し、２系統の位
相誤差信号１７，１８を出力する。これらのうち
第１の位相誤差信号１７は雑音抑圧回路１９を介
して可変分周回路２０の第１の制御入力端に、ま
た第２の位相誤差信号１８は可変分周回路２０の
第２の制御入力端に与えられる。可変分周回路２
０は基準クロツク信号２１を分周して、Ａ／Ｄ変
換回路１３へのサンプリングパルスを生成する。
そして、第１、第２の位相誤差信号１７，１８に
より可変分周回路２０の分周比が制御されること
によつて、サンプリングパルスの位相、すなわち
Ａ／Ｄ変換回路１３のサンプリング位相が受信ア
ナログ信号１２に同期するように制御される。な
お、可変分周回路２０はこの場合サンプリング位
相誤差検出回路１６へも、位相誤差検出のための
基準信号２２を供給する。 サンプリング位相誤差検出回路１６は、この例
ではデイジタルフイルタ２３と、演算回路２４お
よび２つの位相比較回路２５，２６から構成され
る。デイジタルフイルタ２３は、例えば90゜位相
分割狭帯域フイルタであり、その具体的な構成例
を第３図に示す。 第３図において、３１，３５，３６，３７，３
８は係数乗算器、３２は加（減）算器で構成され
る合成回路、３３，３４は１サンプル遅延のため
のワード・メモリ、３９は減算器である。３１〜
３６は２次の巡回形デイジタルフイルタを構成し
ており、その伝達関数Ｆ（Ｚ）はｂ、ｃ、ｄを係
数パラメータとして Ｆ（Ｚ）＝ｂ／１＋cZ-1＋dZ-2 ……(1) で与えられ、係数パラメータの設計によつて通過
域が任意に設定され得るものである。例えばこの
２次巡回形デイジタルフイルタを受信アナログ信
号１２のボーレイトの２倍の速度で動作させれ
ば、ｃ＝０、ｄ≦１とすることによりB／２
（B：ボーレイト周波数）を通過域とする狭帯域
フイルタが実現される。 (1)式を用いて第３図の２つの出力x1，x2を求め
ると、 x1＝Z-1・Ｆ ……(2) またx2は係数乗算器３７，３８の係数値を1/2と
すると、 x2＝１／２（Z2−１）・Ｆ（Ｚ） ＝１／２Z-1・Ｆ（Ｚ）・（Z-1−Ｚ） ＝x1・Z-1−Ｚ／２ ……(3) となる。(3)式にＺ＝ej〓（但し、ｊ＝√−１、θは
サンプリング周波数で規格化された位相角）を代
入して、x1，x2の周波数特性の違いをみると、 x2／x1＝−ｊ sinθ ……(4) である。ここで、前記の２次巡回形デイジタルフ
イルタは通過域がB／２、すなわちθ＝±π／２
に集中しているから、このようなフイルタの出力
に対して(4)式の特性は90゜位相シフトフイルタ特
性（ヒルベルト変換特性）の良い近似になつてい
ることがわかる。従つて、第３図の構成は90゜位
相分割狭帯域フイルタを実現しており、出力x2は
x1に対して直交相係にある。なお、係数値1/2の
係数乗算器３７，３８は単なるビツトシフトによ
つて実現できるから、このための特別なハードウ
エアは不要である。 一般に、90゜位相分割フイルタは入力に対し並
列に、例えば伝達関数がN 〓j=1 （aij−Z-1）／（１−
aijZ-1）（但し、ｉ＝１、２、ｊ＝１、２、…Ｎ、
Z-1は１サンプル遅延のためのＺ変換演算子）で
与えられる位相補正用の全通過フイルタを設置
し、これらの各フイルタの出力を互いに90゜位相
が異なるようパラメータaijを設計できることが知
られている。従つて、第２図のデイジタルフイル
タ２３として用いられる90゜位相分割狭帯域フイ
ルタは、例えばB／２を通過域とする狭帯域フイ
ルタに、上記全通過フイルタを並列に設けること
によつても実現できる。 一方、第２図の演算回路２４は90゜位相分割狭
帯域フイルタであるデイジタルフイルタ２３から
与えられる直交２信号x1，x2に非線形演算処理を
施すものであり、具体的には例えば第４図に示す
ように、３つの乗算器４１〜４３と、減算器４４
からなる。そして、この演算回路２４の２つの出
力x3，x4が位相比較回路２５，２６で基準信号２
２と比較され、第２の位相誤差信号１７，１８が
得られる。なお、乗算器４１は同相信号x1の符号
に従つて直交相信号x2の極性を反転させる極性切
換回路、または排他的論理和（EX−OR）回路
で置換えてもよい。 次に、この実施例の動作を第５図、第６図を用
いて説明する。今、サンプリング位相誤差検出回
路１６に第５図ａに示すようなボーレイトＴ＝
１／B当り２つのサンプル値51、52からなるデイ
ジタル信号１５が入力されたとすると、90゜位相
分割狭帯域フイルタであるデイジタルフイルタ２
３の出力に、 x1＝Ａ cosπBｔ（Ａ＝±１） ……(5) なる同相信号と、 x2＝Ａ sinπBｔ（Ａ＝±１） ……(6) なる直交相信号とからなる直交２信号が得られ
る。これら直交２信号x1，x2は演算回路２４に入
力され、乗算器４１で x3＝x1・x2＝A2／２sin2πBｔ ……(7) の乗算が行なわれ、第５図ｂの波形のサンプル値
53、54が得られる。また、乗算器４２，４３およ
び減算器４４により、 x4＝x1 2−x2 2＝A2cos2πBｔ ……(8) が演算され、第５図ｃの波形のサンプル値55、56
が得られる。 このように演算回路２４からボーレイト当り２
個のサンプル値53、54および55、56として得られ
る信号x3，x4が、位相比較回路２５，２６によつ
て基準信号２２と比較されて、第１、第２の位相
誤差信号１７，１８が生成される。ここで位相比
較回路２５，２６においては、サンプル値53、54
および55、56が雑音成分を考えない限り、振幅は
等しく極性が反転されるだけであるから、可変分
周回路２０からボーレイトＴ当り２回供給される
基準信号２２でサンプル値53、54および55、56の
極性を交互に反転するのみで、位相比較演算を行
なうことができる。 こうして得られる位相誤差信号１７，１８はサ
ンプリング位相の誤差、つまり最適サンプリング
点からのずれをΔとすると、第６図のようにな
る。第６図において第１の位相誤差信号１７は
Δ＝０のとき零で、符号がΔの方向によつて変
化する信号であり、一方、第２の位相誤差信号１
８は符号が｜Δ｜＞π／２のとき負で、それ以外の とき正となる信号である。すなわち、信号１７，
１８の符号によつてサンプリング位相がボーレイ
ト区間Ｔの位相角2π間を分割した０〜π／２、
π／２〜π、−π〜−π／２、−π／２〜０の４つ
の領域のどの領域に存在するかを識別指示するこ
とができる。 従つて、これらの位相誤差信号１７，１８によ
りサンプリング位相を制御すれば、初期引込み時
等でも高速で位相同期を確立することが可能であ
る。すなわち、例えば第１の位相誤差信号１７を
雑音抑圧回路１９を介して可変分周回路２０に与
えて、サンプリング位相を安定位相点であるΔ
＝０の状態に収束させるようにするとともに、第
２の位相誤差信号１８が負のとき（｜Δ｜＞π／２ のとき）は、可変分周回路２０を強制的に現在の
状態から1/2だけシフトさせて、｜Δ｜≦π／２の状 態に高速で移行させればよい。 この発明はその他種々変形して実施が可能であ
り、例えば第２図のデイジタルフイルタ２３とし
て90゜位相分割狭帯域フイルタの形態を直接採る
ことなく、サンプリング位相誤差検出回路１６に
先の実施例と同様の機能を持たしめることが可能
であることは、デイジタル信号処理技術の特質か
ら明らかである。第７図はサンプリング位相誤差
検出回路１６の他の構成例を示したもので、デイ
ジタルフイルタ２３は第３図に示した90゜位相分
割狭帯域デイジタルフイルタの構成要素の一部を
なす２次巡回型デイジタルフイルタのみによつて
構成されている。すなわち、６１，６５，６６は
係数乗算器、６２は合成回路、６３，６４はワー
ドメモリである。一方、演算回路２４はワードメ
モリ７１，７２と、乗算器７３，７４，７６と、
減算器７５と、線形重み加減算を行なう合成回路
７７，７８とからなつている。 前述したように、信号x3は直交２信号x1，x2の
乗算によつて得ることができるから、(3)式より x3＝x1・x2＝１／２F2（Ｚ）Z-1（Z-2−１） ＝１／２｛H1（Ｚ）−H2（Ｚ）｝ ……(9) ここで、 H1（Ｚ）＝Z-1F（Ｚ）・Z-2F（Ｚ） ……(10) H2（Ｚ）＝Ｆ（Ｚ）・Z-1・Ｆ（Ｚ） ……(11) で与えられる。(10)、(11)式中のＦ（Ｚ）、Z-1F（Ｚ）
、
Z-2F（Ｚ）はそれぞれ第７図中のX21，x1，x22に
対応するから、これらを乗算器７３，７４で互い
に乗算し、その結果を減算器７５で減算すること
により、(7)式に示した信号x3が得られる。また、
(8)式から x4＝x1 2−x2 2＝〔Z-1F（Ｚ）〕2 −〔１／２（Z-2−１）Ｆ（Ｚ）〕2 ＝H3（Ｚ）・H4（Ｚ） ……(12) ここで、 H3（Ｚ）＝１／２・Ｆ（Ｚ）＋Z-1F（Ｚ） ＋１／２・Z-2F（Ｚ） ……（13） H4（Ｚ）＝１／２・Ｆ（Ｚ）＋Z-1F（Ｚ） −１／２・Z-2F（Ｚ） ……（14） で与えられる。従つて、合成回路７６，７８を用
いて（13）、（14）式の演算を行ない、その結果を
(12)式のように乗算器７７で乗じれば、信号x4が得
られる。なお、第７図の乗算器７７は第４図の乗
算器４１と同様、極性切換回路がEX−OR回路
等に置換えることも可能である。 第８図は第２図の構成を簡略化した実施例であ
り、第２図における位相比較回路２５，２６が省
略されている。第８図において、演算回路２４か
らは第５図ｂ，ｃに示したx3，x4の波形の情報が
得られる。ここで、演算回路２４の演算をボーレ
イトＴ当り１回に間引いて行なえば、第５図ｂ，
ｃの53、55または54、56のサンプル値が出力さ
れ、これらのサンプル値53、55または54、56は、
そのまま第６図に示した第１、第２の位相誤差信
号１７，１８と同等の信号となる。従つて、第２
図の実施例と同様の効果が得られる。 なお、第２図、第８図において信号x3に雑音成
分を多く含む場合、これを雑音抑圧回路を通して
もよい。また、第２図と第８図の構成を混在させ
る構成、例えば第２図において演算回路２４のお
けるx4の演算をボーレイト当り１回に間引き、x3
の情報として第５図ｃのサンプル値55、56のいず
れか一方のみを出力することにより、第１の位相
比較回路２５を省くなどの変形も可能である。 また、第２図、第８図の実施例ではサンプリン
グ位相誤差検出回路１６において、サンプリング
位相をボーレイト区間Ｔの位相角2π間を４分割
して識別指示する構成としたが、サンプリング位
相を識別指示するための、ボーレイト区間Ｔの位
相角2π間の分割数は３以上であればよい。 例えば、一般に、 sin2nθ＝１／２sin nθ・cos nθ ……（15） cos2nθ＝cos2nθ−sin2nθ ＝（cos nθ＋sin nθ）（cos nθ−sin nθ）
……（16） なる関係式を用いれば、2π間を2n個の領域に分割
してサンプリング位相を識別指示することが可能
であり、それによつてサンプリング位相を｜Δ
｜≦π／2n（ｎは正の整数）内に高速で移行させ
ることができる。第９図はこの分割数ｎを４とし
た場合のサンプリング位相制御回路の構成例であ
り、演算回路２４から得られる(7)、(8)式に示した
信号x3，x4をさらに加算器９１および減算器９２
に入力して、 を得ている。こうして第９図のサンプリング位相
誤差制御回路から得られる４つの信号x3，x4，
x5，x6の符号と、サンプリング位相誤差Δとの
関係は次表のようになる。
【表】
この表から明らかなように、信号x3，x4，x5，
x6によつてボーレイト区間Ｔの位相角2π間を分
割した８つの領域のどの領域にサンプリング位相
があるかを識別指示することができる。従つて、
信号x3を雑音抑圧回路を介してサンプリング位相
をΔ＝０の安定位相点に収束させるための信号
とし、信号x4，x5，x6の符号よりサンプリング位
相が｜Δ｜＞π／４にあることを検出して、｜
Δ｜≦π／４の状態に高速で移行させるように
すれば、先の実施例に比べさらにサンプリング位
相の引込み速度を速くすることができる。 なお、さらに別の方法として、サンプリング位
相誤差検出回路から信号x3，x4，x5，x6を出力す
る代りに、表１の右方に示される ａ＝sign（x3） ……（19） ｂ＝sing（x3）sign（x4） ……（20） ｃ＝ｂsing（x5）sing（x6） ……（21） （ここで、sing（xi）はxiの符号が正とき“０”、
負のとき“１”に対応させる信号、は２を法と
する排他的論理和演算） を出力する構成としても、同様の結果を得ること
ができる。 第１０図はこの発明をPM、直交AM、AM−
PM等の変調方式の直交変調信号に適用した場合
のサンプリング位相誤差検出回路の構成例を示し
ている。端子１０１，１０２には受信アナログ信
号をＡ／Ｄ変換回路を通して得た直交デイジタル
信号が入力され、これらはそれぞれ第３図、第４
図あるいは第７図に示したと同様の構成のデイジ
タルフイルタ１０３，１０４および演算回路１０
５，１０６を介して、(7)、(8)式に示した信号x3，
x4の互いに直交した成分となつて出力され、これ
らがさらに加算器１０７，１０８でx3どうし、x4
どうしそれぞれ加算されることによつて、２つの
位相誤差信号x3′，x4′が得られる。一方、信号
x3′，x4′がさらに加算器１０９、減算器１１０で
加減されることによつて、さらに２つの位相誤差
信号x5′，x6′が得られる信号x3′〜x6′は信号x3′〜
x6′に等価であり、これらによつて第９図の場合
と同様に、サンプリング位相をボーレイト区間Ｔ
の位相角2πを８分割して識別指示することがで
きる。 このように、直交変調信号に対しては、端子１
０１，１０２に入力される直交デイジタル信号の
いずれか一方にのみ情報が乗つている場合がある
ため、直交デイジタル信号の両方を用いて位相誤
差信号を得るように、サンプリング位相誤差検出
回路を構成すればよい。
x6によつてボーレイト区間Ｔの位相角2π間を分
割した８つの領域のどの領域にサンプリング位相
があるかを識別指示することができる。従つて、
信号x3を雑音抑圧回路を介してサンプリング位相
をΔ＝０の安定位相点に収束させるための信号
とし、信号x4，x5，x6の符号よりサンプリング位
相が｜Δ｜＞π／４にあることを検出して、｜
Δ｜≦π／４の状態に高速で移行させるように
すれば、先の実施例に比べさらにサンプリング位
相の引込み速度を速くすることができる。 なお、さらに別の方法として、サンプリング位
相誤差検出回路から信号x3，x4，x5，x6を出力す
る代りに、表１の右方に示される ａ＝sign（x3） ……（19） ｂ＝sing（x3）sign（x4） ……（20） ｃ＝ｂsing（x5）sing（x6） ……（21） （ここで、sing（xi）はxiの符号が正とき“０”、
負のとき“１”に対応させる信号、は２を法と
する排他的論理和演算） を出力する構成としても、同様の結果を得ること
ができる。 第１０図はこの発明をPM、直交AM、AM−
PM等の変調方式の直交変調信号に適用した場合
のサンプリング位相誤差検出回路の構成例を示し
ている。端子１０１，１０２には受信アナログ信
号をＡ／Ｄ変換回路を通して得た直交デイジタル
信号が入力され、これらはそれぞれ第３図、第４
図あるいは第７図に示したと同様の構成のデイジ
タルフイルタ１０３，１０４および演算回路１０
５，１０６を介して、(7)、(8)式に示した信号x3，
x4の互いに直交した成分となつて出力され、これ
らがさらに加算器１０７，１０８でx3どうし、x4
どうしそれぞれ加算されることによつて、２つの
位相誤差信号x3′，x4′が得られる。一方、信号
x3′，x4′がさらに加算器１０９、減算器１１０で
加減されることによつて、さらに２つの位相誤差
信号x5′，x6′が得られる信号x3′〜x6′は信号x3′〜
x6′に等価であり、これらによつて第９図の場合
と同様に、サンプリング位相をボーレイト区間Ｔ
の位相角2πを８分割して識別指示することがで
きる。 このように、直交変調信号に対しては、端子１
０１，１０２に入力される直交デイジタル信号の
いずれか一方にのみ情報が乗つている場合がある
ため、直交デイジタル信号の両方を用いて位相誤
差信号を得るように、サンプリング位相誤差検出
回路を構成すればよい。
第１図は従来のサンプリング位相同期回路にお
けるサンプリング位相誤差検出特性を示す図、第
２図はこの発明の一実施例に係るサンプリング位
相同期回路の概略構成図、第３図はこの発明で用
いるデイジタルフイルタの具体的構成例を示す
図、第４図は同じく演算回路の具体的構成例を示
す図、第５図は同実施例の動作を説明するための
タイムチヤート、第６図は同じくサンプリング位
相誤差検出特性を示す図、第７図はこの発明にお
けるサンプリング位相誤差検出回路で用いるデイ
ジタルフイルタおよび演算回路の他の構成例を示
す図、第８図はこの発明の他の実施例に係るサン
プリング位相同期回路の概略構成図、第９図およ
び第１０図はこの発明のさらに別の実施例におけ
るサンプリング位相誤差検出回路の構成図であ
る。 １１……受信アナログ信号入力端子、１３……
Ａ／Ｄ変換回路、１６……サンプリング位相誤差
検出回路、１９……雑音抑圧回路、２０……可変
分周回路、２３，１０３，１０４……デイジタル
フイルタ、２４，１０５，１０６……演算回路。
けるサンプリング位相誤差検出特性を示す図、第
２図はこの発明の一実施例に係るサンプリング位
相同期回路の概略構成図、第３図はこの発明で用
いるデイジタルフイルタの具体的構成例を示す
図、第４図は同じく演算回路の具体的構成例を示
す図、第５図は同実施例の動作を説明するための
タイムチヤート、第６図は同じくサンプリング位
相誤差検出特性を示す図、第７図はこの発明にお
けるサンプリング位相誤差検出回路で用いるデイ
ジタルフイルタおよび演算回路の他の構成例を示
す図、第８図はこの発明の他の実施例に係るサン
プリング位相同期回路の概略構成図、第９図およ
び第１０図はこの発明のさらに別の実施例におけ
るサンプリング位相誤差検出回路の構成図であ
る。 １１……受信アナログ信号入力端子、１３……
Ａ／Ｄ変換回路、１６……サンプリング位相誤差
検出回路、１９……雑音抑圧回路、２０……可変
分周回路、２３，１０３，１０４……デイジタル
フイルタ、２４，１０５，１０６……演算回路。
Claims (1)
- 【特許請求の範囲】 １ 受信アナログ信号をＡ／Ｄ変換回路を通して
得られたデイジタル信号から、前記Ａ／Ｄ変換回
路におけるサンプリング位相の誤差を示す位相誤
差信号を生成するサンプリング位相誤差検出回路
を有し、上記位相誤差信号に基き前記サンプリン
グ位相を前記受信アナログ信号に同期するように
制御するサンプリング位相同期回路において、前
記サンプリング位相誤差検出回路は実質的に前記
デイジタル信号を直交２信号に変換し、この直交
２信号に非線形演算処理を施すことにより、前記
サンプリング位相が前記受信アナログ信号のボー
レイト区間の位相角2π間を３以上に分割した領
域のどの領域に存在するかを識別指示する位相誤
差信号を生成することを特徴とするサンプリング
位相同期回路。 ２ サンプリング位相誤差検出回路は、前記デイ
ジタル信号を入力とし直交２信号を得る90゜位相
分割狭帯域デイジタルフイルタと、このフイルタ
によつて得られる直交２信号に非線形演算処理を
施して位相誤差信号を得る演算回路とを含むこと
を特徴とする特許請求の範囲第１項記載のサンプ
リング位相同期回路。 ３ サンプリング位相誤差検出回路は、サンプリ
ング位相が受信アナログ信号のボーレイト区間の
位相角2π間を2n（ｎは正の整数）に分割した領域
のどの領域に存在するかを識別指示する位相誤差
信号を生成するものであり、この位相誤差信号に
基きサンプリング位相を安定位相点に収束させる
とともに、サンプリング位相の誤差がπ／2Nより
大きいときサンプリング位相を強制的に誤差が
π／2N以下の状態に移行させるようにしたことを
特徴とする特許請求の範囲第１項記載のサンプリ
ング位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189550A JPS5890856A (ja) | 1981-11-26 | 1981-11-26 | サンプリング位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189550A JPS5890856A (ja) | 1981-11-26 | 1981-11-26 | サンプリング位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890856A JPS5890856A (ja) | 1983-05-30 |
| JPS6331987B2 true JPS6331987B2 (ja) | 1988-06-28 |
Family
ID=16243190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189550A Granted JPS5890856A (ja) | 1981-11-26 | 1981-11-26 | サンプリング位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890856A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012093142A (ja) * | 2010-10-25 | 2012-05-17 | Panasonic Corp | 障害物検知装置 |
| JP2012093143A (ja) * | 2010-10-25 | 2012-05-17 | Panasonic Corp | 障害物検知装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0657019B2 (ja) * | 1983-09-30 | 1994-07-27 | 富士通株式会社 | タイミング引込み方法 |
| JPH0787472B2 (ja) * | 1984-04-27 | 1995-09-20 | 株式会社東芝 | 位相同期制御方式 |
| JPS62201304A (ja) * | 1986-02-28 | 1987-09-05 | Canon Inc | 膜厚測定方法 |
| US5227835A (en) * | 1990-12-21 | 1993-07-13 | Eastman Kodak Company | Teachable camera |
| US5756938A (en) * | 1990-01-25 | 1998-05-26 | Ishida Scales Mfg. Co., Ltd. | Weight measuring apparatus |
-
1981
- 1981-11-26 JP JP56189550A patent/JPS5890856A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012093142A (ja) * | 2010-10-25 | 2012-05-17 | Panasonic Corp | 障害物検知装置 |
| JP2012093143A (ja) * | 2010-10-25 | 2012-05-17 | Panasonic Corp | 障害物検知装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5890856A (ja) | 1983-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| S531 | Written request for registration of change of domicile |
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