JPH1070580A

JPH1070580A - Ｖｓｂ復調器

Info

Publication number: JPH1070580A
Application number: JP13703297A
Authority: JP
Inventors: Hisaya Kato; 久也加藤; Seiji Sakashita; 誠司坂下; Kunio Ninomiya; 邦男二宮
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-05-31
Filing date: 1997-05-27
Publication date: 1998-03-10

Abstract

(57)【要約】【課題】π／２位相器の直交性やアナログ回路による温
度特性などの劣化要因が発生する。【解決手段】VSB変調波からシンボル周波数の4倍のクロ
ックを発生するクロック発生器5と,VSB変調波を前記ク
ロックでA/D変換するA/D変換器6と,その変換ディジタル
信号に前記クロックのタイミングで+1,0,-1,0を繰り返
し乗算する乗算器7と,変換ディジタル信号に前記クロッ
クのタイミングで0,+1,0,-1を繰り返し乗算する乗算器8
と,2つの乗算器の出力信号にスペクトル整形とVSB復調
を行う複素型フィルタ9と,その複素型フィルタ9のIデー
タを1/4に間引く間引き回路10と,複素型フィルタ9のQデ
ータを1/4に間引く間引き回路11と,２つの間引き回路の
出力信号に周波数ずれと位相ずれを補償する逆ベクトル
を乗算する乗算器12と,乗算器12の出力信号から周波数
ずれと位相ずれを検出し乗算器に周波数ずれと位相ずれ
の逆ベクトルを出力する誤差検出器13と,乗算器12のＩ
データからＤＣオフセット値を取り除くキャンセラ14と
を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン信号
送信システムに関し、特にＶＳＢ復調方式を用いたディ
ジタルテレビジョン信号受信装置のＶＳＢ復調器に関す
るものである。

【０００２】

【従来の技術】従来のＶＳＢ復調器としては、例えば特
開平7-326951号公報に記載されたものが知られている。

【０００３】図１６に、上記従来のＶＳＢ復調器の構成
を示す。この復調器において、受信されたディジタルＶ
ＳＢ変調波のＲＦ信号を局部発振器１６１と乗算器１６
２を用いてＩＦ帯域の周波数に変換する。このＩＦ信号
は局部発振器１６３の出力信号と乗算器１６４によって
同相チャネルのベースバンド信号に変換され、また局部
発振器１６３とπ／２位相器１６５と乗算器１６６によ
って直交チャネルのベースバンド信号に変換される。そ
して、ベースバンド信号はローパスフィルタ１６７、１
６８で高周波を抑制された後、Ａ／Ｄ変換器１６９、１
７０によってディジタル信号に変換され、ベースバンド
フィルタ１７１、１７２により波形整形され、加算器１
７３でＶＳＢ信号に復調される構成となっている。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のＶＳＢ復調器においては、π／２位相器を用
いアナログ回路で信号処理するため、π／２位相器の直
交性やアナログ回路による温度特性などの劣化要因の補
償が要求されるという課題がある。

【０００５】本発明は、従来の復調器のこのような課題
を考慮し、ＶＳＢ復調にディジタル検波方式を用いて、
π／２位相器の直交性やアナログ回路による温度特性な
どの劣化要因が発生しないＶＳＢ復調器を提供すること
を目的をするものである。

【０００６】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、受信されたディジタルＶＳＢ変
調波からシンボル周波数の４倍のクロックを発生するク
ロック発生器と、ＶＳＢ変調波をクロック発生器の出力
信号のクロックでディジタル信号に変換するＡ／Ｄ変換
器と、その変換されたディジタル信号にクロック発生器
の出力信号のクロックのタイミングで＋１、０、−１、
０を繰り返し乗算する第１の乗算器と、変換されたディ
ジタル信号にクロック発生器の出力信号のクロックのタ
イミングで０、＋１、０、−１を繰り返し乗算する第２
の乗算器と、２つの乗算器の出力信号にスペクトル整形
とＶＳＢ復調を行う複素型フィルタと、その複素型フィ
ルタのＩデータ（Iphase data）出力を１／４に間引く
第１の間引き回路と、複素型フィルタのＱデータ（Quan
drature data）出力を１／４に間引く第２の間引き回路
と、２つの間引き回路の出力信号に周波数ずれと位相ず
れを補償する逆ベクトルを乗算する複素乗算器と、複素
乗算器の出力信号から周波数ずれと位相ずれを検出し複
素乗算器に周波数ずれと位相ずれの逆ベクトルを出力す
る誤差検出器と、複素乗算器のＩデータ（Iphase dat
a）出力からＤＣオフセット値を取り除くＤＣオフセッ
トキャンセラとを備えたことを特徴とするＶＳＢ復調器
である。

【０００７】

【発明の実施の形態】以下に、本発明をその実施の形態
を示す図面に基づいて説明する。（実施の形態１）図１は、本発明の実施の形態１のＶＳ
Ｂ復調器のブロック構成図である。図１において、１は
ディジタルＶＳＢ変調されたＲＦ信号を受信し、ＩＦ信
号に変換するチューナ、２はバンドパスフィルタ、３は
局部発振器、４はＩＦ信号を第２のＩＦ信号に変換する
周波数変換器、５はシンボル周波数の４倍のクロックを
発生するクロック発生器、６はアナログ信号をディジタ
ル信号に変換するＡ／Ｄ変換器、７はシンボル周波数の
４倍のクロックのタイミングで＋１、０、−１、０を繰
り返し乗算する第１の乗算器、８はシンボル周波数の４
倍のクロックのタイミングで０、＋１、０、−１を繰り
返し乗算する第２の乗算器、９はＩ、Ｑデータ（Quandr
ature data）にスペクトル整形とＶＳＢ復調を行う複素
型フィルタ、１０はＩデータを１／４に間引く第１の間
引き回路、１１はＱデータを１／４に間引く第２の間引
き回路、１２は複素乗算器、１３は周波数ずれと位相ず
れのベクトルを検出する誤差検出器、１４はＤＣオフセ
ット値を取り除くＤＣオフセットキャンセラである。

【０００８】以上のように構成されたＶＳＢ復調器につ
いて、以下、その動作を述べる。まず、ディジタルＶＳ
Ｂ変調されたＲＦ信号をチューナ１で受信し、ＩＦ信号
に変換し、バンドパスフィルタ２によりＩＦ信号以外の
余分なスプリアス信号を阻止する。そして、バンドパス
フィルタ２を通過したＩＦ信号は、局部発振器３と周波
数変換器４により第２のＩＦ信号に変換され、Ａ／Ｄ変
換器６でクロック発生器５のクロックのタイミングでア
ナログ信号からＩ、Ｑディジタル信号に変換される。こ
こで、クロック発生器５は、クロック再生が行われたシ
ンボル周波数の信号と同期した４倍のシンボル周波数の
信号を発生する。次にＩ、Ｑディジタル信号は第１の乗
算器７でクロック発生器５のクロックのタイミングで＋
１、０、−１、０を繰り返し乗算され、また第２の乗算
器８でクロック発生器５のクロックタイミングで０、＋
１、０、−１を繰り返し乗算される。そして、複素型フ
ィルタ９でスペクトル整形及び復調された後、第１の
間引き回路１０でＩデータ、第２の間引き回路１１でＱ
データが１／４に補間されて本来の信号ストリームに変
換される。ここで、１／４に補間するプロセスは、クロ
ック再生が行われたシンボル周波数の信号を用いて行わ
れる。

【０００９】そして、これらのＩ、Ｑデータは複素乗算
器１２に入力されるが、この複素乗算器１２の出力か
ら、誤差検出器１３で周波数と位相ずれベクトルを検出
し、その検出した周波数ずれと位相ずれの逆ベクトルを
複素乗算器１２で乗算することにより周波数ずれと位相
ずれを取り除くことができ、複素乗算器１２の出力Ｉデ
ータがＶＳＢ復調データとなる。そして、このＶＳＢ復
調データはＤＣオフセットが含まれているので、ＤＣオ
フセットキャンセラ１４でＤＣオフセットを取り除くこ
とによりＶＳＢ復調データとなる。

【００１０】次に、複素型フィルタ９の例を図１０に示
して説明する。図１０において、１０１はＦＩＲフィル
タのＲＥＡＬ部の係数、１０２はＦＩＲフィルタのＩＭ
ＡＧＥ部の係数、１０３は減算器、１０４は加算器であ
る。

【００１１】以上のように構成された複素型フィルタに
ついて、以下、その動作を述べる。まず、入力Ｉデータ
にＦＩＲフィルタのＲＥＡＬ部の係数１０１が乗算さ
れ、入力ＱデータにＦＩＲフィルタのＩＭＡＧＥ部の係
数１０２が乗算され、それらの乗算器が減算器１０３に
入力されてスペクトル整形とＶＳＢ復調されたＩデータ
となる。また、入力ＩデータにＦＩＲフィルタのＲＥＡ
Ｌ部の係数１０１が乗算され、入力ＱデータにＦＩＲフ
ィルタのＩＭＡＧＥ部の係数１０２が乗算され、それら
の乗算結果が加算器１０４に入力されてスペクトル整形
とＶＳＢ復調されたＱデータとなる。

【００１２】ここで、複素型フィルタは、シンボル周波
数の４倍の周波数帯域をもつフィルタ係数であり、ＦＩ
Ｒフィルタの伝達関数は、ナイキスト第２基準のロール
オフ特性とＶＳＢ変調波のためのナイキスト処理用特性
をあらわしている。なお、ＦＩＲフィルタは多重化構成
でもよい。

【００１３】次に、誤差検出器１３の例を図１１に示し
て説明する。図１１において、１１１は複素乗算器１２
の出力信号であるＩ、Ｑデータが、どれだけ本来の符号
点からずれているかを検出するΔθ検出器、１１２はそ
のずれの逆ベクトルを出力する−Δθ出力器である。

【００１４】以上のように構成された誤差検出器１３に
ついて、以下、動作を述べる。まず、入力されたＩ、Ｑ
データから図１１のようにＩ、Ｑ平面上にプロットされ
る。このとき周波数と位相がずれているということは、
Ｉ、Ｑ軸の原点を中心に回転していることになるので、
原点から同じ距離であり、かつ、入力Ｉ、Ｑデータから
判定された符号点レベル（図１１では、レベル６）との
交点が変調時に割り当てられている符号点である。従っ
て、この入力Ｉ、Ｑデータから変調時に割り当てられて
いる符号点へのベクトルをΔθ検出器１１１で検出し、
−Δθ出力器１１２で周波数と位相ずれの逆ベクトルを
複素乗算器１２に出力し周波数と位相ずれを取り除くこ
とができる。

【００１５】以上のように、本実施形態の構成によれ
ば、自動周波数制御（以下、ＡＦＣという。）、自動位
相制御（以下、ＡＰＣという。）の動作をディジタル部
のみで実現でき、アナログ、ディジタルの切り分けがで
き、動作チェックが容易で、しかも、ループ遅延が小さ
いので高速動作が可能となる。また、検波する前にＡ／
Ｄ変換するので、Ａ／Ｄ変換器が１つですむ。

【００１６】なお、上記実施の形態１では、検波部に乗
算器７、８を用いたが、ここの＋１、０、−１、０を繰
り返し乗算する構成・動作を、図１３に示したように、
セレクタと符号反転器を用いて実現してもよい。

【００１７】また、上記実施の形態１では、ＤＣオフセ
ットキャンセラ１４を複素乗算器１２の出力側に接続さ
れているが、図１４に示したように、入力側に接続して
も良い。そのときΔθ検出器はＩ、Ｑ軸の原点が基準と
なる。

【００１８】また、上記実施の形態１では、複素型フィ
ルタ９はＦＩＲフィルタを用いて実現していたが、ＩＩ
Ｒフィルタで実現してもよい。（実施の形態２）図２は、本発明の実施の形態２のＶＳ
Ｂ復調器のブロック構成図である。図２において、１は
ディジタルＶＳＢ変調されたＲＦ信号を受信し、ＩＦ信
号に変換するチューナ、２はバンドパスフィルタ、２１
は制御信号により出力周波数が決まる電圧制御発振器、
４はＩＦ信号を第２のＩＦ信号に変換する周波数変換
器、５はシンボル周波数の４倍のクロックを発生するク
ロック発生器、６はアナログ信号をディジタル信号に変
換するＡ／Ｄ変換器、７はシンボル周波数の４倍のクロ
ックのタイミングで＋１、０、−１、０を繰り返し乗算
する第１の乗算器、８はシンボル周波数の４倍のクロッ
クのタイミングで０、＋１、０、−１を繰り返し乗算す
る第２の乗算器、９はＩ、Ｑデータにスペクトル整形と
ＶＳＢ復調を行う複素型フィルタ、１０はＩデータを１
／４に間引く第１の間引き回路、１１はＱデータを１／
４に間引く第２の間引き回路、２２は周波数ずれと位相
ずれのベクトルを検出する誤差検出器、１４はＤＣオフ
セット値を取り除くＤＣオフセットキャンセラである。

【００１９】以上のように構成されたＶＳＢ復調器につ
いて、以下、その動作を述べる。まず、ディジタルＶＳ
Ｂ変調されたＲＦ信号をチューナ１で受信し、ＩＦ信号
に変換し、バンドパスフィルタ２によりＩＦ信号以外の
余分なスプリアス信号を阻止する。そして、バンドパス
フィルタ２を通過したＩＦ信号は、電圧制御発振器２１
と周波数変換器４により第２のＩＦ信号に変換され、Ａ
／Ｄ変換器６でクロック発生器５のクロックのタイミン
グでアナログ信号からＩ、Ｑディジタル信号に変換され
る。ここで、クロック発生器５は、クロック再生が行わ
れたシンボル周波数の信号と同期した４倍のシンボル周
波数の信号を発生する。次にＩ、Ｑディジタル信号は第
１の乗算器７でクロック発生器５のクロックのタイミン
グで＋１、０、−１、０を繰り返し乗算され、また第２
の乗算器８でクロック発生器５のクロックタイミングで
０、＋１、０、−１を繰り返し乗算される。そして、複
素型フィルタ９でスペクトル整形及び復調された後、第
１の間引き回路１０でＩデータ、第２の間引き回路１１
でＱデータが１／４に補間されて本来の信号ストリーム
に変換される。ここで、１／４に補間するプロセスは、
クロック再生が行われたシンボル周波数の信号を用いて
行われる。

【００２０】そして、これらのＩ、Ｑデータから誤差検
出器２２で周波数と位相ずれベクトルを検出し、その検
出した周波数ずれと位相ずれの逆ベクトルに基づいて電
圧制御発振器２１の制御電圧を生成し、その制御信号で
電圧制御発振器２１を制御することにより周波数ずれと
位相ずれを取り除くことができ、間引き回路１０の出力
ＩデータがＶＳＢ復調データとなる。そして、このＶＳ
Ｂ復調データはＤＣオフセットが含まれているので、Ｄ
Ｃオフセットキャンセラ１４でＤＣオフセットを取り除
くことによりＶＳＢ復調データとなる。

【００２１】複素型フィルタ９については、実施の形態
１と同じ動作をするので説明を省略する。

【００２２】次に、誤差検出器２２の例を図１２に示し
て説明する。図１２において、１２１はシンボルレート
に間引かれたＩ、Ｑデータからどれだけの大きさが本来
の符号点からずれているかを検出する｜Δθ｜検出器、
１２２はＩ、Ｑデータから周波数と位相が進んでいるの
か（図１２では、領域２）遅れているのか（図１２で
は、領域１）を判定する領域判定器、１２３は｜Δθ｜
検出器と領域判定器の出力信号から電圧制御発振器２１
の制御電圧を生成する誤差出力器である。

【００２３】以上のように構成された誤差検出器２２に
ついて、以下、その動作を述べる。まず、入力された
Ｉ、Ｑデータから図１２のようにＩ、Ｑ平面上にプロッ
トされる。このとき周波数と位相がずれているというこ
とは、Ｉ、Ｑ軸の原点を中心に回転していることになる
ので、原点から同じ距離であり、かつ、入力Ｉ、Ｑデー
タから判定された符号点レベル（図１２では、レベル
６）との交点が変調時に割り当てられている符号点であ
る。従って、この入力Ｉ、Ｑデータから変調時に割り当
てられている符号点へのベクトルの大きさを｜Δθ｜検
出器１２１で検出し、同じくＩ、Ｑデータから周波数と
位相が進んでいるか（図１２では、領域２）遅れている
か（図１２では、領域１）を領域判定器１２２で判定
し、それらのずれベクトルの大きさとずれ方向を用い
て、制御電圧を誤差出力器１２３から電圧制御発振器に
出力し周波数と位相ずれを取り除くことができる。

【００２４】以上のように、本実施形態によれば、ＡＦ
ＣとＡＰＣの制御信号を電圧制御発振器２１に帰還して
いるので、複素型フィルタ９には周波数誤差、位相誤差
がない状態で入力され、正確なスペクトル整形が可能と
なる。また、検波する前にＡ／Ｄ変換するので、Ａ／Ｄ
変換器が１つですむ。

【００２５】なお、上記実施の形態２では、検波部に乗
算器７、８を用いたが、ここの＋１、０、−１、０を繰
り返し乗算する構成・動作を、図１３に示したように、
セレクタと符号反転器を用いて実現してもよい。

【００２６】また、上記実施の形態２は、ＤＣオフセッ
トキャンセラ１４を誤差検出器２２の前に接続されてい
るが、図１５に示したように、第１の間引き回路１０と
誤差検出器２２の間に接続しても良い。そのとき｜Δθ
｜検出器はＩ、Ｑ軸の原点が基準となる。

【００２７】また、上記実施の形態２では、ＡＦＣとＡ
ＰＣを実現するのに制御電圧を電圧制御発振器に出力し
ているが、チューナ内部に電圧制御発信器を設け、その
発振器に出力してもよい。（実施の形態３）図３は、本発明の実施の形態３のＶＳ
Ｂ復調器のブロック構成図である。図３において、１は
ディジタルＶＳＢ変調されたＲＦ信号を受信し、ＩＦ信
号に変換するチューナ、２はバンドパスフィルタ、３は
局部発振器、４はＩＦ信号を第２のＩＦ信号に変換する
周波数変換器、５はシンボル周波数の４倍のクロックを
発生するクロック発生器、６はアナログ信号をディジタ
ル信号に変換するＡ／Ｄ変換器、３１はＩ、Ｑディジタ
ルデータを１／２に間引く第１の間引き回路、３２は
Ｉ、Ｑディジタルデータをシンボル周波数の４倍のクロ
ックで動作するラッチ、３３はラッチの出力信号である
Ｉ、Ｑディジタルデータを１／２に間引く第２の間引き
回路、３４は第１の間引き回路の出力信号をシンボル周
波数の２倍のクロックのタイミングで＋１、−１を繰り
返し乗算する第１の乗算器、３５は第２の間引き回路の
出力信号をシンボル周波数の２倍のクロックのタイミン
グで＋１、−１を繰り返し乗算する第２の乗算器、９は
Ｉ、Ｑデータにスペクトル整形とＶＳＢ復調を行う複素
型フィルタ、３６はＩデータを１／２に間引く第３の間
引き回路、３７はＱデータを１／２に間引く第４の間引
き回路、１２は複素乗算器、１３は周波数ずれと位相ず
れのベクトルを検出する誤差検出器、１４はＤＣオフセ
ット値を取り除くＤＣオフセットキャンセラである。

【００２８】以上のように構成されたＶＳＢ復調器につ
いて、以下、その動作を述べる。まず、ディジタルＶＳ
Ｂ変調されたＲＦ信号をチューナ１で受信し、ＩＦ信号
に変換し、バンドパスフィルタ２によりＩＦ信号以外の
余分なスプリアス信号を阻止する。そして、バンドパス
フィルタ２を通過したＩＦ信号は、局部発振器３と周波
数変換器４により第２のＩＦ信号に変換され、Ａ／Ｄ変
換器６でクロック発生器５のクロックのタイミングでア
ナログ信号からＩ、Ｑディジタル信号に変換される。こ
こで、クロック発生器５は、クロック再生が行われたシ
ンボル周波数の信号と同期した４倍のシンボル周波数の
信号を発生する。次にＩ、Ｑディジタル信号は第１の間
引き回路３１で１／２に間引かれてＩデータとなり、ま
た、ラッチ３２で１タイミング遅延されて第２の間引き
回路３３で１／２に間引かれてＱデータとなる。そし
て、第１の乗算器３４でシンボル周波数の２倍のクロッ
クタイミングでＩデータに＋１、−１を繰り返し乗算さ
れ、また第２の乗算器３５でシンボル周波数の２倍のク
ロックタイミングでＱデータに＋１、−１を繰り返し乗
算される。そして、複素型フィルタ９でスペクトル整形
及び復調された後、第３の間引き回路３６でＩデータ、
第４の間引き回路３７でＱデータが１／２に補間されて
本来の信号ストリームに変換される。ここで、１／２に
補間するには、クロック再生が行われたシンボル周波数
の信号を用いて行われる。

【００２９】そして、これらのＩ、Ｑデータは複素乗算
器１２に入力されるが、この複素乗算器１２の出力から
誤差検出器１３で周波数と位相ずれベクトルを検出し、
その検出した周波数ずれと位相ずれの逆ベクトルを複素
乗算器１２で乗算することにより周波数ずれと位相ずれ
を取り除くことができ、複素乗算器１２の出力Ｉデータ
がＶＳＢ復調データとなる。そして、このＶＳＢ復調デ
ータはＤＣオフセットが含まれているので、ＤＣオフセ
ットキャンセラ１４でＤＣオフセットを取り除くことに
よりＶＳＢ復調データとなる。

【００３０】ここで、複素型フィルタ９については、実
施の形態１と同じ動作をする。また、誤差検出器１３に
ついては、実施の形態１と同じ動作をする。

【００３１】以上のように、本実施形態によれば、Ｉ、
Ｑディジタル信号を１／２に間引いてから複素型フィル
タに入力するので、複素型フィルタはシンボル周波数の
２倍の帯域をもつフィルタ係数ですむ。また、ＡＦＣと
ＡＰＣの動作をディジタル部のみで実現でき、アナロ
グ、ディジタルの切り分けができ、動作チェックが容易
である。また、検波する前にＡ／Ｄ変換するので、Ａ／
Ｄ変換器が１つですむ。

【００３２】なお、上記実施の形態３では、検波部に乗
算器３４、３５を用いたが、ここの＋１、−１を繰り返
し乗算する構成・動作を、図１３に示したように、セレ
クタと符号反転器を用いて実現してもよい。

【００３３】また、すべての間引き回路は１／２に間引
くので、動作を多重させることにより間引き回路の数を
減らすこともできる。

【００３４】また、乗算器３４、３５も動作を多重させ
ることにより乗算器を１個にすることもできる。（実施の形態４）図４は、本発明の実施の形態４のＶＳ
Ｂ復調器のブロック構成図である。図４において、１は
ディジタルＶＳＢ変調されたＲＦ信号を受信し、ＩＦ信
号に変換するチューナ、２はバンドパスフィルタ、２１
は制御電圧により出力周波数が決まる電圧制御発振器、
４はＩＦ信号を第２のＩＦ信号に変換する周波数変換
器、５はシンボル周波数の４倍のクロックを発生するク
ロック発生器、６はアナログ信号をディジタル信号に変
換するＡ／Ｄ変換器、３１はＩ、Ｑディジタルデータを
１／２に間引く第１の間引き回路、３２はＩ、Ｑディジ
タルデータをシンボル周波数の４倍のクロックで動作す
るラッチ、３３はラッチの出力信号であるＩ、Ｑディジ
タルデータを１／２に間引く第２の間引き回路、３４は
第１の間引き回路の出力信号をシンボル周波数の２倍の
クロックのタイミングで＋１、−１を繰り返し乗算する
第１の乗算器、３５は第２の間引き回路の出力信号をシ
ンボル周波数の２倍のクロックのタイミングで＋１、−
１を繰り返し乗算する第２の乗算器、９はＩ、Ｑデータ
にスペクトル整形とＶＳＢ復調を行う複素型フィルタ、
３６はＩデータを１／２に間引く第３の間引き回路、３
７はＱデータを１／２に間引く第４の間引き回路、２２
は周波数ずれと位相ずれのベクトルを検出する誤差検出
器、１４はＤＣオフセット値を取り除くＤＣオフセット
キャンセラである。

【００３５】以上のように構成されたＶＳＢ復調器につ
いて、以下、その動作を述べる。まず、ディジタルＶＳ
Ｂ変調されたＲＦ信号をチューナ１で受信し、ＩＦ信号
に変換し、バンドパスフィルタ２によりＩＦ信号以外の
余分なスプリアス信号を阻止する。そして、バンドパス
フィルタ２を通過したＩＦ信号は、電圧制御発振器２１
と周波数変換器４により第２のＩＦ信号に変換され、Ａ
／Ｄ変換器６でクロック発生器５のクロックのタイミン
グでアナログ信号からＩ、Ｑディジタル信号に変換され
る。ここで、クロック発生器５は、クロック再生が行わ
れたシンボル周波数の信号と同期した４倍のシンボル周
波数の信号を発生する。次にＩ、Ｑディジタル信号は第
１の間引き回路３１で１／２に間引かれてＩデータとな
り、また、ラッチ３２で１タイミング遅延されて第２の
間引き回路３３で１／２に間引かれてＱデータとなる。
そして、第１の乗算器３４でシンボル周波数の２倍のク
ロックタイミングでＩデータに＋１、−１を繰り返し乗
算され、また第２の乗算器３５でシンボル周波数の２倍
のクロックタイミングでＱデータに＋１、−１を繰り返
し乗算される。そして、複素型フィルタ９でスペクトル
整形及び復調された後、第３の間引き回路３６でＩデー
タ、第４の間引き回路３７でＱデータが１／２に補間さ
れて本来の信号ストリームに変換される。ここで、１／
２に補間するには、クロック再生が行われたシンボル周
波数の信号を用いて行われる。

【００３６】そして、これらのＩ、Ｑデータから誤差検
出器２２で周波数と位相ずれベクトルを検出し、その検
出した周波数ずれと位相ずれの逆ベクトルに基づいて電
圧制御発振器２１の制御信号を生成し、その制御信号で
電圧制御発振器２１を制御することにより周波数ずれと
位相ずれを取り除くことができ、第３の間引き回路３６
の出力ＩデータがＶＳＢ復調データとなる。そして、こ
のＶＳＢ復調データはＤＣオフセットが含まれているの
で、ＤＣオフセットキャンセラ１４でＤＣオフセットを
取り除くことによりＶＳＢ復調データとなる。

【００３７】ここで、複素型フィルタ９については、実
施の形態１と同じ動作をする。また、誤差検出器２２に
ついては、実施の形態２と同じ動作をする。

【００３８】以上のように、本実施形態によれば、Ｉ、
Ｑディジタル信号を１／２に間引いてから複素型フィル
タに入力するので、複素型フィルタはシンボル周波数の
２倍の帯域をもつフィルタ係数ですむ。また、ＡＦＣと
ＡＰＣの制御信号を電圧制御発振器２１に帰還している
ので、複素型フィルタ９には周波数誤差、位相誤差がな
い状態で入力され、正確なスペクトル整形が可能とな
る。また、検波する前にＡ／Ｄ変換するので、Ａ／Ｄ変
換器が１つですむ。

【００３９】なお、上記実施の形態４では、検波部に乗
算器３４、３５を用いたが、＋１、−１を繰り返し乗算
する構成・動作を、図１３に示したように、セレクタと
符号反転器を用いて実施してもよい。

【００４０】また、すべての間引き回路は１／２に間引
くので、動作を多重させることにより間引き回路の数を
減らすこともできる。

【００４１】また、乗算器３４、３５も動作を多重させ
ることにより乗算器を１個にすることもできる。（実施の形態５）図５は、本発明の実施の形態５のＶＳ
Ｂ復調器のブロック構成図である。図５において、１は
ディジタルＶＳＢ変調されたＲＦ信号を受信し、ＩＦ信
号に変換するチューナ、５１は波形整形の特性をもった
ルートロールオフフィルタ、３は局部発振器、４はＩＦ
信号を第２のＩＦ信号に変換する周波数変換器、５はシ
ンボル周波数の４倍のクロックを発生するクロック発生
器、６はアナログ信号をディジタル信号に変換するＡ／
Ｄ変換器、７はシンボル周波数の４倍のクロックのタイ
ミングで＋１、０、−１、０を繰り返し乗算する第１の
乗算器、８はシンボル周波数の４倍のクロックのタイミ
ングで０、＋１、０、−１を繰り返し乗算する第２の乗
算器、１０は第１の乗算器７の出力信号であるＩデータ
を１／４に間引く第１の間引き回路、１１は第２の乗算
器８の出力信号であるＱデータを１／４に間引く第２の
間引き回路、１２は複素乗算器、１３は周波数ずれと位
相ずれのベクトルを検出する誤差検出器、１４はＤＣオ
フセット値を取り除くＤＣオフセットキャンセラであ
る。

【００４２】以上のように構成されたＶＳＢ復調器につ
いて、以下、その動作を述べる。まず、ディジタルＶＳ
Ｂ変調されたＲＦ信号をチューナ１で受信し、ＩＦ信号
に変換し、ルートロールオフフィルタ５１により波形整
形を行いながらＩＦ信号以外の余分なスプリアス信号を
阻止する。そして、ルートロールオフフィルタ５１を通
過したＩＦ信号は、局部発振器３と周波数変換器４によ
り第２のＩＦ信号に変換され、Ａ／Ｄ変換器６でクロッ
ク発生器５のクロックのタイミングでアナログ信号から
Ｉ、Ｑディジタル信号に変換される。ここで、クロック
発生器５は、クロック再生が行われたシンボル周波数の
信号と同期した４倍のシンボル周波数の信号を発生す
る。次にＩ、Ｑディジタル信号は第１の乗算器７でクロ
ック発生器５のクロックのタイミングで＋１、０、−
１、０を繰り返し乗算され、また第２の乗算器８でクロ
ック発生器５のクロックタイミングで０、＋１、０、−
１を繰り返し乗算される。そして、第１の間引き回路１
０では第１の乗算器７の出力信号であるＩデータ、第２
の間引き回路１１では第２の乗算器８の出力信号である
Ｑデータが１／４に補間されて本来の信号ストリームに
変換される。ここで、１／４に補間するには、クロック
再生が行われたシンボル周波数の信号を用いて行われ
る。

【００４３】そして、これらのＩ、Ｑデータは複素乗算
器１２に入力されるが、この複素乗算器１２の出力から
誤差検出器１３で周波数と位相ずれベクトルを検出し、
その検出した周波数ずれと位相ずれの逆ベクトルを複素
乗算器１２で乗算することにより周波数ずれと位相ずれ
を取り除くことができ、複素乗算器１２の出力Ｉデータ
がＶＳＢ復調データとなる。そして、このＶＳＢ復調デ
ータはＤＣオフセットが含まれているので、ＤＣオフセ
ットキャンセラ１４でＤＣオフセットを取り除くことに
よりＶＳＢ復調データとなる。

【００４４】ここで、誤差検出器１３については、実施
の形態１と同じ動作をする。

【００４５】以上のように、本実施形態によれば、ＡＦ
ＣとＡＰＣの動作をディジタル部のみで実現でき、アナ
ログ、ディジタルの切り分けができ、動作チェックが容
易で、しかも、ループ遅延が小さいので高速動作が可能
となる。また、検波する前にＡ／Ｄ変換するので、Ａ／
Ｄ変換器が１つですむ。

【００４６】また、波形整形の特性をディジタルの複素
型フィルタに持たせずにアナログのフィルタに持たせた
ので、ディジタル部の回路規模がかなり小さくなる。

【００４７】また、上記実施の形態５では、検波部に乗
算器７、８を用いたが、ここの＋１、０、−１、０を繰
り返し乗算する構成・動作を、図１３に示したように、
セレクタと符号反転器を用いて実現してもよい。（実施の形態６）図６は、本発明の実施の形態６のＶＳ
Ｂ復調器のブロック構成図である。図６において、１は
ディジタルＶＳＢ変調されたＲＦ信号を受信し、ＩＦ信
号に変換するチューナ、５１は波形整形の特性をもった
ルートロールオフフィルタ、２１は制御信号により出力
周波数が決まる電圧制御発振器、４はＩＦ信号を第２の
ＩＦ信号に変換する周波数変換器、５はシンボル周波数
の４倍のクロックを発生するクロック発生器、６はアナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器、７
はシンボル周波数の４倍のクロックのタイミングで＋
１、０、−１、０を繰り返し乗算する第１の乗算器、８
はシンボル周波数の４倍のクロックのタイミングで０、
＋１、０、−１を繰り返し乗算する第２の乗算器、１０
は第１の乗算器７の出力信号であるＩデータを１／４に
間引く第１の間引き回路、１１は第２の乗算器８の出力
信号であるＱデータを１／４に間引く第２の間引き回
路、２２は周波数ずれと位相ずれのベクトルを検出する
誤差検出器、１４はＤＣオフセット値を取り除くＤＣオ
フセットキャンセラである。

【００４８】以上のように構成されたＶＳＢ復調器につ
いて、以下、その動作を述べる。まず、ディジタルＶＳ
Ｂ変調されたＲＦ信号をチューナ１で受信し、ＩＦ信号
に変換し、ルートロールオフフィルタ５１により波形整
形を行いながらＩＦ信号以外の余分なスプリアス信号を
阻止する。そして、ルートロールオフフィルタ５１を通
過したＩＦ信号は、電圧制御発振器２１と周波数変換器
４により第２のＩＦ信号に変換され、Ａ／Ｄ変換器６で
クロック発生器５のクロックのタイミングでアナログ信
号からＩ、Ｑディジタル信号に変換される。ここで、ク
ロック発生器５は、クロック再生が行われたシンボル周
波数の信号と同期した４倍のシンボル周波数の信号を発
生する。次にＩ、Ｑディジタル信号は第１の乗算器７で
クロック発生器５のクロックのタイミングで＋１、０、
−１、０を繰り返し乗算され、また第２の乗算器８でク
ロック発生器５のクロックタイミングで０、＋１、０、
−１を繰り返し乗算される。そして、第１の間引き回路
１０では第１の乗算器７の出力信号であるＩデータ、第
２の間引き回路１１では第２の乗算器８の出力信号であ
るＱデータが１／４に補間されて本来の信号ストリーム
に変換される。ここで、１／４に補間するには、クロッ
ク再生が行われたシンボル周波数の信号を用いて行われ
る。

【００４９】そして、これらのＩ、Ｑデータから誤差検
出器２２で周波数と位相ずれベクトルを検出し、その検
出した周波数ずれと位相ずれの逆ベクトルに基づいて電
圧制御発振器２１の制御電圧を生成し、その制御信号で
電圧制御発振器２１を制御することにより周波数ずれと
位相ずれを取り除くことができ、間引き回路１０の出力
ＩデータがＶＳＢ復調データとなる。そして、このＶＳ
Ｂ復調データはＤＣオフセットが含まれているので、Ｄ
Ｃオフセットキャンセラ１４でＤＣオフセットを取り除
くことによりＶＳＢ復調データとなる。

【００５０】ここで、誤差検出器２２については、実施
の形態２と同じ動作をする。

【００５１】以上のように、本実施形態によれば、ＡＦ
ＣとＡＰＣの制御信号を電圧制御発振器２１に帰還して
いるので、複素型フィルタ９には周波数誤差、位相誤差
がない状態で入力され、正確なスペクトル整形が可能と
なる。また、検波する前にＡ／Ｄ変換するので、Ａ／Ｄ
変換器が１つですむ。

【００５２】また、波形整形の特性をディジタルの複素
型フィルタに持たせずにアナログのフィルタに持たせた
ので、ディジタル部の回路規模がかなり小さくなる。

【００５３】なお、上記実施の形態６では、検波部に乗
算器７、８を用いたが、ここの＋１、０、−１、０を繰
り返し乗算する構成・動作を、図１４に示したように、
セレクタと符号反転器を用いて実現してもよい。

【００５４】また、波形整形の特性をディジタルの複素
型フィルタに持たせずに、アナログのフィルタに持たせ
たので、ディジタル部の回路規模がかなり小さくなる。（実施の形態７）図７は、本発明の実施の形態７のＶＳ
Ｂ復調器のブロック構成図である。図７において、１は
ディジタルＶＳＢ変調されたＲＦ信号を受信し、ＩＦ信
号に変換するチューナ、５１は波形整形の特性をもった
ルートロールオフフィルタ、３は局部発振器、４はＩＦ
信号を第２のＩＦ信号に変換する周波数変換器、５はシ
ンボル周波数の４倍のクロックを発生するクロック発生
器、６はアナログ信号をディジタル信号に変換するＡ／
Ｄ変換器、３１はＩ、Ｑディジタルデータを１／２に間
引く第１の間引き回路、３２はＩ、Ｑディジタルデータ
をシンボル周波数の４倍のクロックで動作するラッチ、
３３はラッチの出力信号であるＩ、Ｑディジタルデータ
を１／２に間引く第２の間引き回路、３４は第１の間引
き回路の出力信号をシンボル周波数の２倍のクロックの
タイミングで＋１、−１を繰り返し乗算する第１の乗算
器、３５は第２の間引き回路の出力信号をシンボル周波
数の２倍のクロックのタイミングで＋１、−１を繰り返
し乗算する第２の乗算器、３６は第１の乗算器３４の出
力信号であるＩデータを１／２に間引く第３の間引き回
路、３７は第２の乗算器３５の出力信号であるＱデータ
を１／２に間引く第４の間引き回路、１２は複素乗算
器、１３は周波数ずれと位相ずれのベクトルを検出する
誤差検出器、１４はＤＣオフセット値を取り除くＤＣオ
フセットキャンセラである。

【００５５】以上のように構成されたＶＳＢ復調器につ
いて、以下、その動作を述べる。まず、ディジタルＶＳ
Ｂ変調されたＲＦ信号をチューナ１で受信し、ＩＦ信号
に変換し、ルートロールオフフィルタ５１により波形整
形を行いながらＩＦ信号以外の余分なスプリアス信号を
阻止する。そして、ルートロールオフフィルタ５１を通
過したＩＦ信号は、局部発振器３と周波数変換器４によ
り第２のＩＦ信号に変換され、Ａ／Ｄ変換器６でクロッ
ク発生器５のクロックのタイミングでアナログ信号から
Ｉ、Ｑディジタル信号に変換される。ここで、クロック
発生器５は、クロック再生が行われたシンボル周波数の
信号と同期した４倍のシンボル周波数の信号を発生す
る。次にＩ、Ｑディジタル信号は第１の間引き回路３１
で１／２に間引かれてＩデータとなり、また、ラッチ３
２で１タイミング遅延されて第２の間引き回路３３で１
／２に間引かれてＱデータとなる。そして、第１の乗算
器３４でシンボル周波数の２倍のクロックタイミングで
Ｉデータに＋１、−１を繰り返し乗算され、また第２の
乗算器３５でシンボル周波数の２倍のクロックタイミン
グでＱデータに＋１、−１を繰り返し乗算される。そし
て、第３の間引き回路３６では第１の乗算器３４の出力
信号であるＩデータ、第４の間引き回路３７では第２の
乗算器３５の出力信号であるＱデータが１／２に補間さ
れて本来の信号ストリームに変換される。ここで、１／
２に補間するには、クロック再生が行われたシンボル周
波数の信号を用いて行われる。

【００５６】そして、これらのＩ、Ｑデータは複素乗算
器１２に入力されるが、この複素乗算器１２の出力から
誤差検出器１３で周波数と位相ずれベクトルを検出し、
その検出した周波数ずれと位相ずれの逆ベクトルを複素
乗算器１２で乗算することにより周波数ずれと位相ずれ
を取り除くことができ、複素乗算器１２の出力Ｉデータ
がＶＳＢ復調データとなる。そして、このＶＳＢ復調デ
ータはＤＣオフセットが含まれているので、ＤＣオフセ
ットキャンセラ１４でＤＣオフセットを取り除くことに
よりＶＳＢ復調データとなる。

【００５７】ここで、誤差検出器１３については、実施
の形態１と同じ動作をする。

【００５８】以上のように、Ｉ、Ｑディジタル信号を１
／２に間引いてから複素型フィルタに入力するので、複
素型フィルタはシンボル周波数の２倍の帯域をもつフィ
ルタ係数ですむ。また、ＡＦＣとＡＰＣの動作をディジ
タル部のみで実現でき、アナログ、ディジタルの切り分
けができ、動作チェックが容易である。また、検波する
前にＡ／Ｄ変換するので、Ａ／Ｄ変換器が１つですむ。

【００５９】また、波形整形の特性をディジタルの複素
型フィルタに持たせずにアナログのフィルタに持たせた
ので、ディジタル部の回路規模がかなり小さくなる。

【００６０】なお、上記実施の形態７では、検波部に乗
算器３４、３５を用いたが、ここの＋１、−１を繰り返
し乗算する構成・動作を、図１３に示したように、セレ
クタと符号反転器を用いて実現してもよい。

【００６１】また、すべての間引き回路は１／２に間引
くので、動作を多重させることにより間引き回路の数を
減らすこともできる。

【００６２】また、乗算器３４、３５も動作を多重させ
ることにより乗算器を１個にすることもできる。（実施の形態８）図８は、本発明の実施の形態８のＶＳ
Ｂ復調器のブロック構成図である。図８において、１は
ディジタルＶＳＢ変調されたＲＦ信号を受信し、ＩＦ信
号に変換するチューナ、５１は波形整形の特性をもった
ルートロールオフフィルタ、２１は制御電圧により出力
周波数が決まる電圧制御発振器、４はＩＦ信号を第２の
ＩＦ信号に変換する周波数変換器、５はシンボル周波数
の４倍のクロックを発生するクロック発生器、６はアナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器、３
１はＩ、Ｑディジタルデータを１／２に間引く第１の間
引き回路、３２はＩ、Ｑディジタルデータをシンボル周
波数の４倍のクロックで動作するラッチ、３３はラッチ
の出力信号であるＩ、Ｑディジタルデータを１／２に間
引く第２の間引き回路、３４は第１の間引き回路の出力
信号をシンボル周波数の２倍のクロックのタイミングで
＋１、−１を繰り返し乗算する第１の乗算器、３５は第
２の間引き回路の出力信号をシンボル周波数の２倍のク
ロックのタイミングで＋１、−１を繰り返し乗算する第
２の乗算器、３６は第１の乗算器３４の出力信号である
Ｉデータを１／２に間引く第３の間引き回路、３７は第
２の乗算器３５の出力信号であるＱデータを１／２に間
引く第４の間引き回路、２２は周波数ずれと位相ずれの
ベクトルを検出する誤差検出器、１４はＤＣオフセット
値を取り除くＤＣオフセットキャンセラである。

【００６３】以上のように構成されたＶＳＢ復調器につ
いて、以下、その動作を述べる。まず、ディジタルＶＳ
Ｂ変調されたＲＦ信号をチューナ１で受信し、ＩＦ信号
に変換し、ルートロールオフフィルタ５１により波形整
形を行いながらＩＦ信号以外の余分なスプリアス信号を
阻止する。そして、ルートロールオフフィルタ５１を通
過したＩＦ信号は、電圧制御発振器２１と周波数変換器
４により第２のＩＦ信号に変換され、Ａ／Ｄ変換器６で
クロック発生器５のクロックのタイミングでアナログ信
号からＩ、Ｑディジタル信号に変換される。ここで、ク
ロック発生器５は、クロック再生が行われたシンボル周
波数の信号と同期した４倍のシンボル周波数の信号を発
生する。次にＩ、Ｑディジタル信号は第１の間引き回路
３１で１／２に間引かれてＩデータとなり、また、ラッ
チ３２で１タイミング遅延されて第２の間引き回路３３
で１／２に間引かれてＱデータとなる。そして、第１の
乗算器３４でシンボル周波数の２倍のクロックタイミン
グでＩデータに＋１、−１を繰り返し乗算され、また第
２の乗算器３５でシンボル周波数の２倍のクロックタイ
ミングでＱデータに＋１、−１を繰り返し乗算される。
そして、第３の間引き回路３６では第１の乗算器３４の
出力信号であるＩデータ、第４の間引き回路３７では第
２の乗算器３５の出力信号であるＱデータが１／２に補
間されて本来の信号ストリームに変換される。ここで、
１／２に補間するには、クロック再生が行われたシンボ
ル周波数の信号を用いて行われる。

【００６４】そして、これらのＩ、Ｑデータから誤差検
出器２２で周波数と位相ずれベクトルを検出し、その検
出した周波数ずれと位相ずれの逆ベクトルに基づいて電
圧制御発振器２１の制御信号を生成し、その制御信号で
電圧制御発振器２１を制御することにより周波数ずれと
位相ずれを取り除くことができ、第３の間引き回路３６
の出力ＩデータがＶＳＢ復調データとなる。そして、こ
のＶＳＢ復調データはＤＣオフセットが含まれているの
で、ＤＣオフセットキャンセラ１４でＤＣオフセットを
取り除くことによりＶＳＢ復調データとなる。

【００６５】ここで、誤差検出器２２については、実施
の形態２と同じ動作をする。

【００６６】以上のように、本実施形態によれば、Ｉ、
Ｑディジタル信号を１／２に間引いてから複素型フィル
タに入力するので、複素型フィルタはシンボル周波数の
２倍の帯域をもつフィルタ係数ですむ。また、ＡＦＣと
ＡＰＣの制御信号を電圧制御発振器２１に帰還している
ので、複素型フィルタ９には周波数誤差、位相誤差がな
い状態で入力され、正確なスペクトル整形が可能とな
る。また、検波する前にＡ／Ｄ変換するので、Ａ／Ｄ変
換器が１つですむ。

【００６７】また、波形整形の特性をディジタルの複素
型フィルタに持たせずにアナログのフィルタに持たせた
ので、ディジタル部の回路規模がかなり小さくなる。

【００６８】なお、上記実施の形態８では、検波部に乗
算器３４、３５を用いたが、＋１、−１を繰り返し乗算
する構成・動作を、図１３に示したように、セレクタと
符号反転器を用いて実施してもよい。

【００６９】また、すべての間引き回路は１／２に間引
くので、動作を多重させることにより間引き回路の数を
減らすこともできる。

【００７０】また、乗算器３４、３５も動作を多重させ
ることにより乗算器を１個にすることもできる。（実施の形態９）図９は、本発明の実施の形態９のＶＳ
Ｂ復調器のブロック構成図である。図９において、１は
ディジタルＶＳＢ変調されたＲＦ信号を受信し、ＩＦ信
号に変換するチューナ、２はバンドパスフィルタ、３は
局部発振器、４はＩＦ信号を第２のＩＦ信号に変換する
周波数変換器、５はシンボル周波数の４倍のクロックを
発生するクロック発生器、６はアナログ信号をディジタ
ル信号に変換するＡ／Ｄ変換器、９１はシンボル周波数
の４倍のクロックのタイミングで＋１、＋１、−１、−
１を繰り返し乗算する乗算器、９２はシンボル周波数の
４倍のクロックのタイミングで切り替えて出力を２つに
分けるセレクタ、９はＩ、Ｑデータにスペクトル整形と
ＶＳＢ復調を行う複素型フィルタ、１０はＩデータを１
／４に間引く第１の間引き回路、１１はＱデータを１／
４に間引く第２の間引き回路、１２は複素乗算器、１３
は周波数ずれと位相ずれのベクトルを検出する誤差検出
器、１４はＤＣオフセット値を取り除くＤＣオフセット
キャンセラである。

【００７１】以上のように構成されたＶＳＢ復調器につ
いて、以下、その動作を述べる。まず、ディジタルＶＳ
Ｂ変調されたＲＦ信号をチューナ１で受信し、ＩＦ信号
に変換し、バンドパスフィルタ２によりＩＦ信号以外の
余分なスプリアス信号を阻止する。そして、バンドパス
フィルタ２を通過したＩＦ信号は、局部発振器３と周波
数変換器４により第２のＩＦ信号に変換され、Ａ／Ｄ変
換器６でクロック発生器５のクロックのタイミングでア
ナログ信号からＩ、Ｑディジタル信号に変換される。こ
こで、クロック発生器５は、クロック再生が行われたシ
ンボル周波数の信号と同期した４倍のシンボル周波数の
信号を発生する。次にＩ、Ｑディジタル信号は乗算器９
１でクロック発生器５のクロックのタイミングで＋１、
＋１、−１、−１を繰り返し乗算され、セレクタ９２で
クロック発生器５のクロックのタイミングでＩデータと
Ｑデータに分けられる。そして、複素型フィルタ９でス
ペクトル整形及び復調された後、第１の間引き回路１０
でＩデータ、第２の間引き回路１１でＱデータが１／４
に補間されて本来の信号ストリームに変換される。ここ
で、１／４に補間するには、クロック再生が行われたシ
ンボル周波数の信号を用いて行われる。

【００７２】そして、これらのＩ、Ｑデータは複素乗算
器１２に入力されるが、この複素乗算器１２の出力から
誤差検出器１３で周波数と位相ずれベクトルを検出し、
その検出した周波数ずれと位相ずれの逆ベクトルを複素
乗算器１２で乗算することにより周波数ずれと位相ずれ
を取り除くことができ、複素乗算器１２の出力Ｉデータ
がＶＳＢ復調データとなる。そして、このＶＳＢ復調デ
ータはＤＣオフセットが含まれているので、ＤＣオフセ
ットキャンセラ１４でＤＣオフセットを取り除くことに
よりＶＳＢ復調データとなる。

【００７３】ここで、複素型フィルタ９と誤差検出器１
３については、実施の形態１と同じ動作をする。

【００７４】また、実施の形態２と同じように誤差検出
器２２を用いてＡＦＣとＡＰＣを実現しても良いし、実
施の形態５のように波形整形の特性をアナログのフィル
タに持たせても良い。

【００７５】以上のように、本実施形態によれば、１つ
の乗算器とセレクタを用いて検波を行うので、乗算器を
１つ減らすことができ回路規模が小さくなる。

【００７６】なお、上記実施の形態９では、検波部に乗
算器９１を用いたが、ここの＋１、＋１、−１、−１を
繰り返し乗算する構成・動作を、符号反転器を用いて実
現してもよい。

【００７７】以上の説明より明らかなように、本発明は
ＶＳＢ復調にディジタル検波方式を用いているので、ア
ナログ検波方式のときに問題となるπ／２位相器の直交
性が解消され、また、アナログ回路による温度特性など
の劣化要因もなくなるという格別の効果を発揮する。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるＶＳＢ復調器のブ
ロック図である。

【図２】本発明の実施の形態２によるＶＳＢ復調器のブ
ロック図である。

【図３】本発明の実施の形態３によるＶＳＢ復調器のブ
ロック図である。

【図４】本発明の実施の形態４によるＶＳＢ復調器のブ
ロック図である。

【図５】本発明の実施の形態５によるＶＳＢ復調器のブ
ロック図である。

【図６】本発明の実施の形態６によるＶＳＢ復調器のブ
ロック図である。

【図７】本発明の実施の形態７によるＶＳＢ復調器のブ
ロック図である。

【図８】本発明の実施の形態８によるＶＳＢ復調器のブ
ロック図である。

【図９】本発明の実施の形態９によるＶＳＢ復調器のブ
ロック図である。

【図１０】上記実施の形態１〜４のＶＳＢ復調器での複
素型フィルタの説明図である。

【図１１】上記実施の形態１、３、５、７のＶＳＢ復調
器における誤差検出器の説明図である。

【図１２】上記実施の形態２、３６、８のＶＳＢ復調器
における誤差検出器の説明図である。

【図１３】上記実施の形態１〜８のＶＳＢ復調器での乗
算器をなくす説明図である。

【図１４】上記実施の形態１、３、５、７、９のＶＳＢ
復調器でのＤＣオフセットキャンセラの位置をかえた説
明図である。

【図１５】上記実施の形態２、３６、８のＶＳＢ復調器
でのＤＣオフセットキャンセラの位置をかえた説明図で
ある。

【図１６】従来例におけるＶＳＢ復調器のブロック図で
ある。

【符号の説明】

１チューナ２、５１バンドパスフィルタ３、１６１、１６３局部発振器４、１６２周波数変換器５クロック発生器６、１６９、１７０Ａ／Ｄコンバータ７、８、３４、３５、９１乗算器９複素型フィルタ１０、１１、３１、３３、３６、３７間引き回路１２複素乗算器１３誤差検出器１４ＤＣオフセットキャンセラ２１電圧制御発振器２２誤差検出器３２ラッチ９２セレクタ１０１、１０２ＦＩＲフィルタ１０３減算器１０４、１７３加算器１１１ Δθ検出器１１２ −Δθ出力器１２１｜Δθ｜検出器１２２領域判定器１２３誤差出力器１６５ π／２位相器１６７、１６８ローパスフィルタ１７１、１７２ベースバンドフィルタ

Claims

【特許請求の範囲】

【請求項１】受信されたディジタルＶＳＢ変調波から
シンボル周波数の４倍のクロックを発生するクロック発
生器と、前記ＶＳＢ変調波を前記クロック発生器の出力
信号のクロックでディジタル信号に変換するＡ／Ｄ変換
器と、その変換されたディジタル信号に前記クロック発
生器の出力信号のクロックのタイミングで＋１、０、−
１、０を繰り返し乗算する第１の乗算器と、前記変換さ
れたディジタル信号に前記クロック発生器の出力信号の
クロックのタイミングで０、＋１、０、−１を繰り返し
乗算する第２の乗算器と、前記２つの乗算器の出力信号
にスペクトル整形とＶＳＢ復調を行う複素型フィルタ
と、前記複素型フィルタのＩデータ出力を１／４に間引
く第１の間引き回路と、前記複素型フィルタのＱデータ
出力を１／４に間引く第２の間引き回路と、前記２つの
間引き回路の出力信号に周波数ずれと位相ずれを補償す
る逆ベクトルを乗算する複素乗算器と、前記複素乗算器
の出力信号から周波数ずれと位相ずれを検出し前記複素
乗算器に周波数ずれと位相ずれの逆ベクトルを出力する
誤差検出器と、前記複素乗算器のＩデータ出力からＤＣ
オフセット値を取り除くＤＣオフセットキャンセラとを
備えたことを特徴とするＶＳＢ復調器。
【請求項２】前記複素型フィルタは、入力Ｉデータに
ナイキスト第２基準のロールオフ特性とＶＳＢ変調波の
ためのナイキスト処理用特性を持った伝達関数であるＦ
ＩＲフィルタのＲＥＡＬ部の係数を乗算し、入力Ｑデー
タに前記ＦＩＲフィルタのＩＭＡＧＥ部の係数を乗算
し、前記ＲＥＡＬ部係数の乗算結果から前記ＩＭＡＧＥ
部の係数の乗算結果を減算してＩデータを生成し、前記
ＲＥＡＬ部係数の乗算結果と前記ＩＭＡＧＥ部係数の乗
算結果を加算してＱデータを生成することにより、前記
Ｉ、Ｑデータのスペクトル整形とＶＳＢ復調を行うこと
を特徴とする請求項１に記載のＶＳＢ復調器。
【請求項３】前記誤差検出器は、前記複素乗算器の出
力信号であるＩ、Ｑデータから、変調時に割り当てられ
ている符号点からの位相差ベクトルを検出するΔθ検出
器と、そのずれの逆ベクトルを出力する−Δθ出力器と
を有することを特徴とする請求項１に記載のＶＳＢ復調
器。
【請求項４】制御電圧により出力周波数が決まる電圧
制御発振器と、受信されたディジタルＶＳＢ変調波のＩ
Ｆ信号を前記電圧制御発振器の出力信号で第２のＩＦ信
号に変換する周波数変換器と、前記受信されたディジタ
ルＶＳＢ変調波からシンボル周波数の４倍のクロックを
発生するクロック発生器と、前記第２のＩＦ信号を前記
クロック発生器の出力信号のクロックでディジタル信号
に変換するＡ／Ｄ変換器と、その変換されたディジタル
信号に前記クロック発生器の出力信号のクロックのタイ
ミングで＋１、０、−１、０を繰り返し乗算する第１の
乗算器と、前記変換されたディジタル信号に前記クロッ
ク発生器の出力信号のクロックのタイミングで０、＋
１、０、−１を繰り返し乗算する第２の乗算器と、前記
２つの乗算器の出力信号にスペクトル整形とＶＳＢ復調
を行う複素型フィルタと、前記複素型フィルタのＩデー
タ出力を１／４に間引く第１の間引き回路と、前記複素
型フィルタのＱデータ出力を１／４に間引く第２の間引
き回路と、前記２つの間引き回路の出力信号から周波数
ずれと位相ずれを検出しその周波数ずれと位相ずれ情報
を基づいて前記電圧制御発振器の制御電圧を生成する誤
差検出器と、前記第１の間引き回路の出力信号であるＩ
データからＤＣオフセット値を取り除くＤＣオフセット
キャンセラとを備えたことを特徴とするＶＳＢ復調器。
【請求項５】前記誤差検出器は、シンボルレートに間
引かれたＩ、Ｑデータから、変調時に割り当てられてい
る符号点からの位相差の絶対値を検出する｜Δθ｜検出
器と、Ｉ、Ｑデータから周波数と位相差の極性を判定す
る領域判定器と、前記｜Δθ｜検出器と前記領域判定器
の出力信号から前記電圧制御発振器の制御電圧を生成す
る誤差出力器とを有することを特徴とする請求項４記載
のＶＳＢ復調器。
【請求項６】受信されたディジタルＶＳＢ変調波から
シンボル周波数の４倍のクロックを発生するクロック発
生器と、前記ＶＳＢ変調波を前記クロック発生器の出力
信号のクロックでディジタル信号に変換するＡ／Ｄ変換
器と、その変換されたディジタル信号を１／２に間引く
第１の間引き回路と、前記変換されたディジタル信号に
対して前記クロック発生器の出力信号のクロックで動作
するラッチと、そのラッチの出力信号を１／２に間引く
第２の間引き回路と、前記第１の間引き回路の出力信号
にシンボル周波数の２倍のクロックのタイミングで＋
１、−１、＋１、−１を繰り返し乗算する第１の乗算器
と、前記第２の間引き回路の出力信号にシンボル周波数
の２倍のクロックのタイミングで＋１、−１、＋１、−
１を繰り返し乗算する第２の乗算器と、前記２つの乗算
器の出力信号にスペクトル整形とＶＳＢ復調を行う複素
型フィルタと、前記複素型フィルタのＩデータ出力を１
／２に間引く第３の間引き回路と、前記複素型フィルタ
のＱデータ出力を１／２に間引く第４の間引き回路と、
前記第３及び第４の間引き回路の出力信号に周波数ずれ
と位相ずれを補償する逆ベクトルを乗算する複素乗算器
と、前記複素乗算器の出力信号から周波数ずれと位相ず
れを検出し前記複素乗算器に周波数ずれと位相ずれの逆
ベクトルを出力する誤差検出器と、前記複素乗算器のＩ
データ出力からＤＣオフセット値を取り除くＤＣオフセ
ットキャンセラとを備えたことを特徴とするＶＳＢ復調
器。
【請求項７】制御電圧により出力周波数が決まる電圧
制御発振器と、受信されたディジタルＶＳＢ変調波のＩ
Ｆ信号を前記電圧制御発振器の出力信号で第２のＩＦ信
号に変換する周波数変換器と、前記受信されたディジタ
ルＶＳＢ変調波からシンボル周波数の４倍のクロックを
発生するクロック発生器と、前記第２のＩＦ信号を前記
クロック発生器の出力信号のクロックでディジタル信号
に変換するＡ／Ｄ変換器と、その変換されたディジタル
信号を１／２に間引く第１の間引き回路と、前記変換さ
れたディジタル信号に対して前記クロック発生器の出力
信号のクロックで動作するラッチと、そのラッチの出力
信号を１／２に間引く第２の間引き回路と、前記第１の
間引き回路の出力信号にシンボル周波数の２倍のクロッ
クのタイミングで＋１、−１、＋１、−１を繰り返し乗
算する第１の乗算器と、前記第２の間引き回路の出力信
号にシンボル周波数の２倍のクロックのタイミングで＋
１、−１、＋１、−１を繰り返し乗算する第２の乗算器
と、前記２つの乗算器の出力信号にスペクトル整形とＶ
ＳＢ復調を行う複素型フィルタと、前記複素型フィルタ
のＩデータ出力を１／２に間引く第３の間引き回路と、
前記複素型フィルタのＱデータ出力を１／２に間引く第
４の間引き回路と、前記第３及び第４の間引き回路の出
力信号から周波数ずれと位相ずれを検出しその周波数ず
れと位相ずれ情報に基づいて前記電圧制御発振器の制御
電圧を生成する誤差検出器と、前記第３の間引き回路の
出力信号のＩデータからＤＣオフセット値を取り除くＤ
Ｃオフセットキャンセラとを備えたことを特徴とするＶ
ＳＢ復調器。
【請求項８】ディジタルＶＳＢ変調されたＲＦ信号を
受信しＩＦ信号に変換するチューナと、前記チューナの
出力信号にスペクトル整形を行う周波数特性を持ったル
ートロールオフフィルタと、固定周波数を出力する局部
発振器と、前記ルートロールオフフィルタを通過したＩ
Ｆ信号を前記局部発振器の出力信号で第２のＩＦ信号に
変換する周波数変換器と、前記受信されたディジタルＶ
ＳＢ変調波からシンボル周波数の４倍のクロックを発生
するクロック発生器と、前記第２のＩＦ信号を前記クロ
ック発生器の出力信号のクロックでディジタル信号に変
換するＡ／Ｄ変換器と、その変換されたディジタル信号
に前記クロック発生器の出力信号のクロックのタイミン
グで＋１、０、−１、０を繰り返し乗算する第１の乗算
器と、前記変換されたディジタル信号に前記クロック発
生器の出力信号のクロックのタイミングで０、＋１、
０、−１を繰り返し乗算する第２の乗算器と、前記第１
の乗算器の出力であるＩデータを１／４に間引く第１の
間引き回路と、前記第２の乗算器の出力であるＱデータ
を１／４に間引く第２の間引き回路と、前記２つの間引
き回路の出力信号に周波数ずれと位相ずれを補償する逆
ベクトルを乗算する複素乗算器と、前記複素乗算器の出
力信号から周波数ずれと位相ずれを検出し前記複素乗算
器に周波数ずれと位相ずれの逆ベクトルを出力する誤差
検出器と、前記複素乗算器のＩデータ出力からＤＣオフ
セット値を取り除くＤＣオフセットキャンセラとを備え
たことを特徴とするＶＳＢ復調器。
【請求項９】ディジタルＶＳＢ変調されたＲＦ信号
を受信しＩＦ信号に変換するチューナと、前記チューナ
の出力信号にスペクトル整形を行う周波数特性を持った
ルートロールオフフィルタと、制御電圧により出力周波
数が決まる電圧制御発振器と、前記受信されたディジタ
ルＶＳＢ変調波のＩＦ信号を前記電圧制御発振器の出力
信号で第２のＩＦ信号に変換する周波数変換器と、前記
受信されたディジタルＶＳＢ変調波からシンボル周波数
の４倍のクロックを発生するクロック発生器と、前記第
２のＩＦ信号を前記クロック発生器の出力信号のクロッ
クでディジタル信号に変換するＡ／Ｄ変換器と、その変
換されたディジタル信号に前記クロック発生器の出力信
号のクロックのタイミングで＋１、０、−１、０を繰り
返し乗算する第１の乗算器と、前記変換されたディジタ
ル信号に前記クロック発生器の出力信号のクロックのタ
イミングで０、＋１、０、−１を繰り返し乗算する第２
の乗算器と、前記第１の乗算器の出力であるＩデータを
１／４に間引く第１の間引き回路と、前記第２の乗算器
の出力であるＱデータを１／４に間引く第２の間引き回
路と、前記２つの間引き回路の出力信号から周波数ずれ
と位相ずれを検出しその周波数ずれと位相ずれ情報に基
づいて前記電圧制御発振器の制御電圧を生成する誤差検
出器と、前記第１の間引き回路の出力信号であるＩデー
タからＤＣオフセット値を取り除くＤＣオフセットキャ
ンセラとを備えたことを特徴とするＶＳＢ復調器。
【請求項１０】ディジタルＶＳＢ変調されたＲＦ信号
を受信しＩＦ信号に変換するチューナと、前記チューナ
の出力信号にスペクトル整形を行う周波数特性を持った
ルートロールオフフィルタと、固定周波数を出力する局
部発振器と、前記ルートロールオフフィルタを通過した
ＩＦ信号を前記局部発振器の出力信号で第２のＩＦ信号
に変換する周波数変換器と、前記受信されたディジタル
ＶＳＢ変調波からシンボル周波数の４倍のクロックを発
生するクロック発生器と、前記第２のＩＦ信号を前記ク
ロック発生器の出力信号のクロックでディジタル信号に
変換するＡ／Ｄ変換器と、その変換されたディジタル信
号を１／２に間引く第１の間引き回路と、前記変換され
たディジタル信号に対して前記クロック発生器の出力信
号のクロックで動作するラッチと、そのラッチの出力信
号を１／２に間引く第２の間引き回路と、前記第１の間
引き回路の出力信号にシンボル周波数の２倍のクロック
のタイミングで＋１、−１、＋１、−１を繰り返し乗算
する第１の乗算器と、前記第２の間引き回路の出力信号
にシンボル周波数の２倍のクロックのタイミングで＋
１、−１、＋１、−１を繰り返し乗算する第２の乗算器
と、前記第１の乗算器の出力であるＩデータを１／２に
間引く第３の間引き回路と、前記第２の乗算器の出力で
あるＱデータを１／２に間引く第４の間引き回路と、前
記第３及び第４の間引き回路の出力信号に周波数ずれと
位相ずれを補償する逆ベクトルを乗算する複素乗算器
と、前記複素乗算器の出力信号から周波数ずれと位相ず
れを検出し前記複素乗算器に周波数ずれと位相ずれの逆
ベクトルを出力する誤差検出器と、前記複素乗算器のＩ
データ出力からＤＣオフセット値を取り除くＤＣオフセ
ットキャンセラとを備えたことを特徴とするＶＳＢ復調
器。
【請求項１１】ディジタルＶＳＢ変調されたＲＦ信号
を受信しＩＦ信号に変換するチューナと、前記チューナ
の出力信号にスペクトル整形を行う周波数特性を持った
ルートロールオフフィルタと、制御電圧により出力周波
数が決まる電圧制御発振器と、前記受信されたディジタ
ルＶＳＢ変調波のＩＦ信号を前記電圧制御発振器の出力
信号で第２のＩＦ信号に変換する周波数変換器と、前記
受信されたディジタルＶＳＢ変調波からシンボル周波数
の４倍のクロックを発生するクロック発生器と、前記第
２のＩＦ信号を前記クロック発生器の出力信号のクロッ
クでディジタル信号に変換するＡ／Ｄ変換器と、その変
換されたディジタル信号を１／２に間引く第１の間引き
回路と、前記変換されたディジタル信号に対して前記ク
ロック発生器の出力信号のクロックで動作するラッチ
と、そのラッチの出力信号を１／２に間引く第２の間引
き回路と、前記第１の間引き回路の出力信号にシンボル
周波数の２倍のクロックのタイミングで＋１、−１、＋
１、−１を繰り返し乗算する第１の乗算器と、前記第２
の間引き回路の出力信号にシンボル周波数の２倍のクロ
ックのタイミングで＋１、−１、＋１、−１を繰り返し
乗算する第２の乗算器と、前記第１の乗算器の出力であ
るＩデータを１／２に間引く第３の間引き回路と、前記
第２の乗算器の出力であるＱデータを１／２に間引く第
４の間引き回路と、前記第３及び第４の間引き回路の出
力信号から周波数ずれと位相ずれを検出しその周波数ず
れと位相ずれ情報に基づいて前記電圧制御発振器の制御
電圧を生成する誤差検出器と、前記第３の間引き回路の
出力信号のＩデータからＤＣオフセット値を取り除くＤ
Ｃオフセットキャンセラとを備えたことを特徴とするＶ
ＳＢ復調器。
【請求項１２】受信されたディジタルＶＳＢ変調波か
らシンボル周波数の４倍のクロックを発生するクロック
発生器と、前記ＶＳＢ変調波を前記クロック発生器の出
力信号のクロックでディジタル信号に変換するＡ／Ｄ変
換器と、その変換されたディジタル信号に前記クロック
発生器の出力信号のクロックのタイミングで＋１、＋
１、−１、−１を繰り返し乗算する乗算器と、前記乗算
器の出力信号を前記クロック発生器の出力信号のクロッ
クのタイミングで切り替えてＩ、Ｑデータを作るセレク
タと、前記セレクタで分けられたＩ、Ｑデータにスペク
トル整形とＶＳＢ復調を行う複素型フィルタと、前記複
素型フィルタのＩデータ出力を１／４に間引く第１の間
引き回路と、前記複素型フィルタのＱデータ出力を１／
４に間引く第２の間引き回路と、前記２つの間引き回路
の出力信号に周波数ずれと位相ずれを補償する逆ベクト
ルを乗算する複素乗算器と、前記複素乗算器の出力信号
から周波数ずれと位相ずれを検出し前記複素乗算器に周
波数ずれと位相ずれの逆ベクトルを出力する誤差検出器
と、前記複素乗算器のＩデータ出力からＤＣオフセット
値を取り除くＤＣオフセットキャンセラとを備えたこと
を特徴とするＶＳＢ復調器。