JPH07508389A - Ｐｓｋ復調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 服聯側 蔽糧 本発明は概してアナログ信号を含む記号に応答するディジタル処理を採用するレ シーバ及び復調器に関し、特に、（ａ）ひとつの記号毎に一回の信号をサンプリ ングするための比較的廉価なアナログ・ディジタル・コンバータ手段、（ｂ）Ｃ ＯＲＤＩＣ関数に従い動作するデロテータ（ｄｅｒｏｔａｔｏｒ）、及び（Ｃ） いつアナログ・ディジタル・コンノ（−タにより人力がサンプルされるかを制御 するディジタル・フェイズ・シフタと組み合わせて、復調器への入力に対する周 波数及び位相の補正を表すディジタル信号を導くためのディジタル・デロテータ 、の内の少なくともひとつを含むようなデバイスに関する。

背旦技籠 図１はディジタル処理による従来技術のフェイズ・シフト・キー・レシーバのブ ロック図である。レシーバは抑圧キャリアに負荷されたノイズに応答し、直角位 相シフト・キー（ＱＰＳＫ）変調電磁波がアンテナ１０に入射する。アンテナ１ ０に入射する電磁波はＲＦ及びＩＦステージ１２により増幅される電気信号に変 換される。該波は電磁波ＱＰＳＫ送信器で決定され厳密に制御されたキャリア周 波数を有し、カリ所定の比たとえば２０ｍＨｚの周波数を有する記号を含む。

ステージ１２の出力信号はミキサ１４及び１６に並列に印加され、±４５０フェ イズ・シフタ１８及び２０により導かれる直交振動にそれぞれ応答する。フェイ ズ・シフタ１８及び２０は、ステージ１２から導かれる抑圧キャリア周波数とほ ぼ等しい出力周波数を有して、電圧の制御された可変周波数局所オシレータ２２ に順に応答する。ミキサ１８及び２０の生成出力は、処理記号を表すさまざまな アナログベースバンド信号を出力信号としてのインテリジェンスに導く、送信波 形にマツチした低域フィルタ２４及び２６に印加される。フィルタ２４および２ ６のベースバンド出力信号は典型的に■及びＱチャネル信号と称される。

フィルタ２４及び２６により引き出されたＩ及びＱチャネル信号は可変利得アン プ２３及び２５を通じてアナログ・ディジタル・コンバータ２８及び３０にそれ ぞれ印加され、そこでさまざまな周波数（典型的には、記号周波数のほぼ２倍の 周波数）でベースバンド■及びＱ信号振幅がサンプルされる。コンバータ２８及 び３０に供給されるアナログ信号の最大振幅がコンバータの扱える最適レンジに 等しくなるように、アンプ２３及び２５の利得が制御される。通常動作において 、コンバータ２８及び３０はそれらに供給されるＩ及びＱチャネル信号を記号毎 に２度、はぼ中央と隣の記号との間でサンプルする。コンバータ邦及び３０はコ ンバータに印加される各サンプルの大きさ及び極性を表すマルチビットディジタ ル出力信号を引き出す。独立の集積回路チップを有するコンバータ２８及び３０ は、それらがほぼ４０ｍＨｚの周波数でベースバンドＩ及びＱチャネルアナログ 信号をサンプルしなければならないため、比較的高価である。

コンバータ邦及び３０により引き出されたディジタル信号を表すＩ及びＱは、す べてが一つのカスタムＩＣチップ上に含まれるディジタル処理回路である、キャ リアトラッカ（ｃａｒｒｉｅｒ　ｔｒａｃｋｅｒ）３２、記号トラッカ３４及び 振幅トラッカ３６に並列に印加される。キャリアトラッカ３２は、周波数及びオ シレータ２２の出力とステージ１２の抑圧キャリア出力との間の位相差の極性及 び大きさを表す値を有するディジタル信号を引き出す。記号トラッカ３４は、コ ンバータ２８及び３０のサンプリング回数でのこれらのサンプリング回数のため の理想的位置に対するエラーの極性及び大きさを表す値を有するディジタル信号 を引き出す。振幅トラッカ３６はコンバータ２８及び３０の■及びＱ出力に応答 し、またコンバータが可変利得アンプ２３及びδに対し制御信号を引き出すため に動作するところの最適振幅のためのリファレンス値に応答する。コンバータ２ ８及び３０のＩ及びＱ出力信号もまた出力処理回路３７に印加される。典型的に ディジタル信号は特にアンプ２３及び２５の制御に必要な解像度を得るために８ から１０ビツトを有する。

トラッカ３２．３４及び３６により引き出されたディジタル信号は、イ氏域フィ ルタ４４．４６及び４８にそれぞれ印加されるアナログ出力信号を有するディジ タル・アナログ・コンバータ３８．４０及び４２にそれぞれ印加される。フィル タ４４の出力信号はオシレータ２２の周波数及び位相を制御し、その結果それら がステージ１２から導かれた抑圧キャリアの周波数及び位相と理想的に一致する 。フィルタ４６の出力は、クロック・ソース５１により引き出されたクロック・ パルスの位相を制御する出力を有する電圧の制御された可変周波数オシレータ５ ０に供給される。ソース５１により引き出されたクロック・パルスはアナログ・ ディジタル・コンバータ２８及び３０のクロック入力に並列に印加され、コンバ ータがいつアナログ信号をサンプルするかを制御する。コンバーク２８及び３０ のクロック入力に供給されたクロックパルスはコンバータに印加される記号周波 数のほぼプ倍に等しい周波数を有する。低域フィルタ４８の出力は可変利得アン プル及びバの利得制御人力へ並列に供給される。

図１の装置は満足に動作するが、消費者の応用に対しおそらく百方個単位で生産 する必要があり、１個当たり２．３セントのコスト削減が問題となるところで装 置は非常に高価となる。図１に示された装置の一次経費は、アナログ・ディジタ ル・コンバータ２８及び３０により取られる各記号の２つのサンプルに要する。

アナログ・ディジタル・コンバータ及びそれらがドライブするディジタル処理回 路のコストはそれらの動作周波数が増加するにつれ明らかに増加する。

３つのディジタル・アナログ・コンバータ及びそれに伴う低域フィルタの必要性 により図１に示される装置のコストは明らかに付加される。特に、コンバータ４ ６は可変利得アンプ２３及び万の適正制御のために少なくとも８ビツトを有する 出力信号を引き出さなければならない。

したがって、本発明の目的は記号により変調されたディジタル処理信号のための 新規かつ改良された比較的廉価なレシーバ及び復調器を与えることである。

本発明の他の目的は、各記号ごとにアナログ信号の一つのサンプルのみ取られる ところの記号により変調されたディジタル処理信号のための新規かつ改良された レシーバ及び復調器を与えることである。

本発明の他の目的は、キャリア及び記号のトラッキングを制御するためのディジ タル処理のみ含む記号により変調されたディジタル処理信号のための新規かつ改 良されたレシーバ及び復調器を与えることである。

さらに本発明の他の目的は、レシーバが、ソースから引き出される実際の周波数 と変調信号に対するキャリアとの間の周波数及び位相のエラーのためのアナログ ・ディジタル・コンバータ出力補正に応答する、公称固定周波数の局所ソースデ ィジタル回路を採用するところの、記号により変調されたディジタル処理信号の ための新規かつ改良されたレシーバ及び復調器を与えることである。

さらに本発明の他の目的は、レシーバがディジタル処理回路を採用し、比較的廉 価なディジタル・アナログ・コンバータがアナログ・ディジタル・コンバータ回 路に印加されるベースバンドアナログ信号の振幅を制御するために採用されると ころの、記号により変調されたディジタル処理信号のだめの新規かつ改良された レシーバ及び復調器を与えることである。

介肌の胆丞 発明のひとつの態様にしたがって、アナログベースバンド信号内の記号に応答す る復調器は、記号毎に一度だけ信号をサンプリングするための信号に応答する比 較的廉価なアナログ・ディジタル・コンバータ手段から成る。コストを最小限に するためには、アナログ・ディジタル・コンバータ手段が記号比の２倍や記号比 より大きい比で記号をサンプリングすることは不可能である。サンプリング及び 記号比並びにアナログ・ディジタル・コンバータ手段のタイプの関係は、記号比 の２倍で信号をサンプルできる比較用アナログ・ディジタル・コンバータ手段の コストの方が前記アナログ・ディジタル・コンバータ手段のコストより少なくと もほぼ３０％高いということである。コストの３０％の増加は消費者にとっては 重要なファクターである。本発明のひとつの実施例において、毎秒２０メガ記号 を扱うよう設計されたアナログ・ディジタル・コンバータであって、毎秒４千万 回のサンプリングは不可能だが毎秒２千万回のサンプリングは可能であるアナロ グ・ディジタル・コンバータのコストは、毎秒４千万回のサンプリングが可能な 比軟用アナログ・ディジタル・コンバータ（サンプリング比以外の解像度及び振 幅入力レンジなどのパラメータは同じ）のコストの２０％である。したがって、 アナログ・ディジタル・コンバータ集積回路のコストの８０％の節約は、従来の 典型的レシーバによる記号毎に温度サンプリングする方法に対し記号毎に一度し かサンプリングしない方法により達成される。

記号毎に１回のサンプリング比を有する従来技術のコンバータは知られているが 、それらはデジタル・ＱＰＳＫ・テレビレセプションのような消費者の使用に不 向きである。ＭｕｅｌｌｅｒらはＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃ ｏｍｍｕｎｉｃａｔｉｏｎｓ、　Ｖｏｌ、　Ｃ０Ｍ−２４，ｐｐ、５１６−５３ １．１９７６において、タイミングエラーを見積もることが難しいところでの、 パルス振幅変調装置のためのディジタル記号比タイミング回復方法を開示してい る。引き出された見積もりは大きなばらつきとともに各記号の到着時間を示す。

ＪｅｎｎｉｎｇｓらはＩ　ＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎＣｏｍｍｕ ｎｉｃａｔｉｏｎｓ、　Ｖｏｌ、　Ｃ０Ｍ−３３，ｐｐ、７２９−７３１．１９ ８５において、あるデータシーケンスが受信された後にのみアナログ・ディジタ ル・コンバータにより記号毎に一度サンプリングするためのタイミング情報を与 える装置を開示している。これらのアプローチはいずれも低コスト使用に対して 効果的ではない。

本発明の他の態様にしたがって、信号が変調されるキャリアと局所周波数ソース との間の周波数及び位相エラーに関する残差成分を含むアナログ信号の記号に応 答する復調器またはレシーバは、残差成分を含むアナログ信号のサンプリングさ れた振幅により決定される値を有する第１Ｉ及びＱチャネルディジタル信号を引 き出すためのアナログ信号に応答する手段から成る。第１■及びＱチャネルディ ジタル信号に応答する手段は周波数及び位相エラーの補正された第２Ｉ及びＱチ ャネルディジタル信号、及び周波数及び位相エラーを表す値を有する第３デイジ タル信号を引き出す。第２■及びＱチャネルディジタル信号は、Ｖｏｌｄｅｒに よりＩ　ＲＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎＥｌｅｃｔｒｏｎｉｃ　Ｃｏｍ ｐｕｔｅｒｓ、ｐｐ、３３０−３３４．　１９５９に開示されたタイプのＣ０Ｒ ＤＩＣ関数に従って第１Ｉ及びＱチャネルディジタル信号と第３デイジタル信号 を組み合わせることにより導かれる。

第２Ｉ及びＱチャネルディジタル信号を引き出すための従来技術の復調器で一般 に採用された直接的アプローチは、周波数及び位相エラーを示す角度の正弦及び 余弦を表す信号を引き出すためのテーブル・ルックアップ・読みとり専用メモリ （ＲＯＭ）を使用することである。ＲＯＭから読み取られた値は第２Ｉ及びＱチ ャネルディジタル信号を引き出すための一対の方程式に従って第１デイジタル信 号の値と結合される。しかし、従来技術のアプローチでは非常に多数の半導体が 必要になる。テーブル・ルックアップ方法ではなくＣ０ＲＤＩＣ関数を利用する ことによりゲート数を約５０％節約して方程式を解くことができる。好適にはＣ ０ＲＤＩＣ関数アプローチ及びほぼ記号比でのアナログ信号振幅のサンプリング が全コストを削減するために一つのデバイスに統合される。

復調器は好適には、（１）設定値からの変化が可能な公称周波数を伴う出力を有 する局所周波数ソースと、及び（２）キャリア周波数上で変調された記号を含む 人力信号と局所ソースの出力とを結合するだめの手段と、を有するレシニバ内に 含まれる。■及びＱチャネルディジタル信号は変調により、かつキャリア及び局 所ソースの周波数及び位相により決定される値を有する。第２１及びＱチャネル ディジタル信号の値は第３デイジタル信号の値により補償される。

可変ディジタルフェイズシフタは、フェイズシフタの第１人力での値が変化する に従いサンプリング回数が変化するようにアナログ・ディジタル・コンバート手 段によりサンプリング回数を制御するための整数倍記号比（１を含む）を有する ディジタル信号及びクロックパルスの少なくとも一つにそれぞれ応答する第１及 び第２人力を有する。１記号１サンプリングの方法と組み合わせて、サンプリン グ回数を制御しカリ周波数及び位相エラーを補償するこのアプローチにより、デ ィジタル・アナログ・コンバータ及びエクストラ・低域フィルタが不要となるば かりか、廉価なアナログ・ディジタル・コンバータが使用できる。アナログ・デ ィジタル・コンバータ手段に印加されるアナログ信号の振幅を制御するアンプの ための利得制御信号を引き出す比較的廉価な１ビツトのシグマ−デルタ変調器及 びＣ０ＲＤＩＣ関数を使用することにより、付加的なコスト削減が与えられる。

好適実施例において、ディジタルフェイズシフタの第１人力は、コンバータ手段 で取られた異なるサンプル（ｋ）及び（ｋ−１）に対する少なくとも一つのディ ジタル信号の値の関数の指示（ｉｎｄｉｃａｔｉｏｎ）の比較に応答する。第１ 人力が次の関数として導かれる。

（ｓｉｇｎ　Ｐ（ｋ））　Ｐ（ｋ−１）　＋　（−ｓｉｇｎ　Ｐ（ｋ−１））　 Ｐ（ｋ）ただし、Ｐ（ｋ）は記号ｋに対しコンバータ手段によりサンプリングさ れた指示の値であり、Ｐ（ｋ−１）は記号（ｋ−１）に対しコンバータ手段によ りサンプリングされた指示の値である。第１人力の制御は好適には第２デイジタ ル信号の一方または両方に応答する本発明の特定の態様に従い、キャリア周波数 ω１を有する変調人力信号のためのレシーバは、公称ω１に等しい周波数ＷＯを 有する局所オシレータから成る。入力信号及び局所オシレータに応答して■及び Ｑチャネル・ベースバンド・アナログ信号が引き出されるが、該Ｉ及びＱチャネ ル・ベースバンド信号はキャリアと局所オシレータとの間の周波数及び位相エラ ーに関する残差成分を含む。各第１及び第２アナログ・ディジタル・コンバータ は、サンプルされた■及びＱアナログ信号の値により決定された値を有する第１ Ｉ及びＱチャネルディジタル信号を引き出すために、１記号につき１回のみＩ及 びＱチャネル・ベースバンド・アナログ信号をサンプルする。

アロアーション（ｄｅｒｏｔａｔｉｏｎ）手段は、周波数及び位相エラーの補正 された値を有する第２Ｉ及びＱチャネルディジタル信号を引き出すため第１１及 びＱチャネル・ディジタル信号に応答する。アナログ・ディジタル・コンバータ 手段がいつＩ及びＱチャネル・ベースバンド信号をサンプルするかの制御は少な くとも一つのＩ及びＱチャネル・ディジタル信号に応答する。出力手段は、キャ リアに変調をもたらすインテリジェンスと同様のインテリジェンスを引き出すべ く第２１及びＱチャネル・ディジタル信号に応答する。

好適には、ゾロチージョン手段は、周波数及び位相エラーを指示する他のディジ タル信号を引き出すだめの第２Ｉ及びＱチャネル・ディジタル信号に応答するフ ィードバック手段を含む。ゾロチージョン手段は第２Ｉ及びＱチャネル・ディジ タル信号の値を制御するため第１Ｉ及びＱチャネル・ディジタル信号及び他の信 号に応答する。他のディジタル信号は第２１及びＱチャネル・ディジタル信号の 誘導をアナログ信号に変換せずに制御するためフィードバック手段により直接導 かれる。

本発明の上記及び他の目的、特徴並びに利点は、添付する図面とともに以下に説 明される実施例により明確にされる。

型面９飢巣な脱灰 図１は、従来技術のフェイズ・シフト・キー・レシーバ及びディジタル処理回路 を採用する復調器のブロック図である。

図、２は本発明によるディジタル処理回路を採用するレシーバ及び復調器の好適 実施例のブロック図である。

図、３は図２で採用されるデロテータのブロック図である。

図３Ａは図３のデロテータの１ステージのブロック図である。

図、４は図２で採用される記号トラッカのブロック図である。

図５は図４のエラー計量計算機のブロック図である。

図、６は図２で採用されるキャリア・トラッカのブロック図であ図、７は図２で 採用される振幅トラッカのブロック図である。

図、８は図２で採用される代替記号トラッカのブロック図である。

、１（ｆ′Ｏ−！施　るための最上の　悪因２を参照すると、本発明の好適実施 例によるレシーバ及び復調器のフロントエンドが図１に示される従来技術のフロ ントエンドと本質的に等しく図示され、それはアンテナ１０．　ＲＦ及びＩＦス テージ１２、ミキサー１４及び１６、＋４５°及び−４５°フエイズシフタ１８ 及び２゜、整合低域フィルタ２４及び２６、並びに可変利得アンプ２３及び詔を 含む。可変周波数電圧制御オシレータ２２はステージ１２の固定周波数出力に名 目上等しい出力周波数を有し制御入力端子を持たない局所オシレータ２１に交換 される。図２のレシーバ及び復調器は好適に消費者の応用のため採用されたもの であるから、オシレータ２１の周波数は製造公差によるユニット間でばらつきゃ すいばがりか、使用中大きな変化を許容するよう特に固定されたものではない。

整合フィルタ２４及び２６のベースバンド・アナログ■及びＱチャネル出力信号 がアナログ・ディジタル・コンバータ５４及び５６にそれぞれ印加される。コン バータ５４及び５６は整合フィルタ２４及び２６により引き出されたＩ及びＱ直 角位相シフトキーアナログ信号の各記号の間に一度だけフィルタの出力信号をサ ンプリングする。コストを最小化するため、コンバータ５４及び５６には従来技 術のコンバータ２８及び３０に要求されるような１記号につき２度のサンプリン グが不可能である。したがって、コンバータ５４及び５６並びにそれらがドライ ブするディジタル回路のコストは、コンバータ２８及び３ｏ並びにそれらがドラ イブするディジタル回路のコストよりかなりイ氏い。図２のＩ及びＱベースバン ド信号は、以下に議論されるような図２で採用される記号）・ランキング処理の 性質のため記号ごとに一度のみコンバータ５４及び５６によりサンプリングされ る必要がある。

２０ｍＨｚでサンプリングする好適実施例において、各コンバータ５４及び５６ はソニーのＣＸＤ１１７２ＡＭであり、４０ｍＨｚでサンプリングできるソ＝− ４１Ｄ１１７９ＱやＴＲＶ＃）１１７５Ｎ２Ｃ４０と比べるとこれらはソニーの ＣＸＤ１１７２ＡＭよりほぼ４００％のコストである。本発明は特に１抄出たり １５から３５メガ個の記号を扱うよう適用されているが、多くの原理が他の記号 比の範囲に対しても応用可能である。

コンバータ５４及び５６はそれらにサンプリングされるアナログ入力信号の極性 及び大きさを表す値を有するディジタル信号を引き出す。好適実施例において、 各コンバータ５４及び５６は各サンプルに対し６ビツト信号を引き出す。より低 い解像度に対し、各コンバータ５４及び５６は各サンプルに応答する４ビット信 号を生み出す。

コンバータ５４及び５６の１ｉｎ及びＱｉｎチャネル・ディジタル出力信号は、 （ａ）ミキサーＩ４及び↑６へ供給される抑圧キャリアの。ＰｓＫ変調、（ｂ） 局所オシレータ２１の出力の周波数及び位相とステージ１２によりミキサー１４ 及び１６に供給される抑圧キャリアの周波数及び位相を比較し７た差に関するエ ラー成分、及び（Ｃ）記号比とコンバータ５４及び５６のサンプリング比の差に 関するエラー成分により決定される振幅を有する。■！。及びＱ１ｏ信号は一つ のＩＣチップ上に含まれるカスタム大規模集積ティジタル処理回路５７に供給さ れる。回路５７は、周波数及び位相差のエラー成分を表すディジタル信号Φと同 様にＩｉｎ及びＱｌｏに応答するデロテータ回路５８を含む。ディジタル・デロ テータ５８は以下の式に従うディジタル出力信号を導くため入力信号に応答する 。

Ｉ　＝　１１ｎｃｏｓΦ−Ｑ１ｎＳｌｎΦ　（１）Ｑ　＝　ＱｉｎＣＯ５Φ＋Ｉ 　ｉｎ　ｓｉｎΦ　（２）デロテータ５８の■及びＱディジタル出力信号は局所 オシレータ２１の出力周波数ω０とアンプ１２の抑圧ギヤリア出力周波数ω０と の間で周波数及び位相オフセットを補正される。■及びＱの値は以下に説明され るようなＣ０ＲＤＩＣ関数に従って計算され、該Ｃ０ＲＤＩＣ関数によれば従来 技術のルックアップ・テーブルまたはテーラ−展開アプローチと比ｊ狡してゲー ト数で約５０％縮小可能であるため実質的なコストの削減をもたらすことができ る。

デロテータ５８の■及びＱ出力信号は、出力デバイス３７、キャリアトラッカ６ ０．記号）・ラッカ６２及び自動利得コントローラ６４に並列に印加され、後者 の３つは処理回路５７を含む単一のＩＣチップ上に含まれる。キャリアトラッカ ６０は局所オシレータ２１及びステージ１２の抑圧キャリアの周波数及び位相の 差であるΦを表す極性及び大きさビットを有するディジタル出力信号を引き出す が、該ディジタル信号はアナログ信号に変換することなくディジタル・デロテー タ５８への位相入力信号として印加されるためコスト削減になる。

アナログ・ディジタル・コンバータ５４及び５６に印加される各記号のサンプリ ングの補正に必要な時間シフトを表す極性及び大きさを有する記号トラッカ６２ のディジタル出力信号は、単一集積回路チップ上のディジタル処理回路５７に含 まれるディジタル非同期フェイズ・シフタの制御入力である。フェイズシフタ６ ６は好適には、出願継続中の通常に譲渡された１９９２年１２月２３日出願のＧ ｏｌｄ　ｅｎｂｅｒｇら（Ｌｏｗｅ、　Ｐｒ１ｃｅ、　ＬｅＢＩａｎｃ　＆　Ｂ ｅｃｋｅｒＤｏｃｋｅｔ　１５５９−００１）にょる゛′非同期ディジタル位相 シフタ″に説明されるタイプのものである。フェイズシフタ６６はまた、アナロ グ・ディジタル・コンバータ５４及び５６に供給されるベースバンドＩ及びＱチ ャネル信号の記号の周波数よりわずかに大きい周波数を有するクロックソース６ ８に応答する。その代わり、記号周波数の２以上のほぼ整数倍の周波数で動作す るところで、クロック６８はほぼ記号周波数の倍数の周波数を有し、フェイズシ フタ６６はコンバータに印加されるサンプリングパルスを引き出すための倍数に 等しい分割ファクターを有する周波数分割器を含む。

フェーズシフタ６６は、クロックソース６８がらのパルスが記号毎に１度アナロ グ・ディジタル・コンバータ５４及び５６のクロックまたはサンプリング制御入 力にいつ印加されるかをｆ＋、＋Ｊ御するため、記号トラッカ６２の出力に応答 する。

自動利得コントローラ６４はアンプｎ及びｂの利得を制御するための信号を導く べくデロテータ５８のＩ及びＱ出力に応答する。コントローラ６４は比較的廉価 な１ビツトのシグマ−デルタ変調器であって、好適にはＡｇｒａｗａｌらの論文 ”Ｄｅｓｉｇｎ　Ｍｅｔｈｏｄｏｌｏｇｙ　ｆｏｒΣΔＭ、Ｉ　ＥＥＥ　Ｔｒａ ｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、　Ｖｏｌ、　Ｎｏ 、　３．　Ｍａｒｃｈ、　１９８３．ｐ■ ３６０−３６９．に記載されているようなタイプのものであり、図１の従来のデ ィジタル・アナログ・コンバータ４２に印加されるべき８かへ１゜ビットのディ ジタル信号を不要にした。生成可変周波数定振幅及びコントローラ６４における 変調器の持続時間出力パルスがアンプ２３及び３の利得制御入力へ供給されるア ナログ出力を有する低域フィルタ７０に印加される。

次に図３を参照すると、Ｉ　ｌｎｌ　Ｑ＋ｎ及びΦに応じた方程式（１）及び（ ２）に従って■及びＱの値を計算するためのデロテータ５８の概念ブロック図が 示されている。■及びＱの値を計算するための直接的アプローチはルックアップ テーブルを使うか、または方程式（１）及び（２）中のｓｉｎΦ及びｃｏｓΦの 値に対する正弦及び余弦マルチプライアを使うことである。しかし、これらのア プローチは大量の集積回路エレメントを使用する。Ｖｏｌｄｅｒにより開示され たＣ０ＲＤＩＣ関数と呼ばれるアプローチを使用することにより、集積回路エレ メントの数はほぼ５０％のファクターで減少し、それによってかなりのコスト削 減が達成できる。図３のＣ０ＲＤＩＣコンピユータはＭ＋１段のカスケードステ ージ８０．０．８０．１．８０．２、・・・８０．ｋ・・・８０．（Ｍ）（ここ で、Ｍは奇数の整数）を含み、ステージ８０．０はアナログ・ディジタル・コン バータ５４及び５６のＩｉｎ及びＱｉｎ出力に応答し、後続のステージ８０．に はステージ８０．（ｋ−１）のＩ　（ｋ−１）及びＱ（ｋ−１）出力信号に応答 する。

ラッチ８１．１、・・・８１．ｐ・・・８１．（Ｍ−２）（ここで、ｐ及びＭは 奇数の整数で図３の回路中ステージ８０は偶数段存在する）は奇数番目のステー ジの出力と隣の１つ大きい偶数番目のステージとの間に連結され、コンバータ５ ４及び５６用のサンプリング周波数と同じ周波数で動作する。さらに、ステージ ８０．０・・・８０．ｋ・・・８０．　Ｍはそれぞれ、キャリアトラッカ６０（ それは２の補数表示である）のΦ出力信号及びフェイズシフタ６２によりコンバ ータ５４及び５６に供給されるサンプリングパルスに応答する計算機８２により 引き出されるような値ζ０・・・ζｋ・・・ζＭに応答する。ζ計算機８２は各 ステージ８０．０１８０．１．８０．２、・・・８０．ｋ・・・８０９Ｍに対し Ｏまたは１の１ビツトのζ値を引き出すためΦの値に応答する。

定常状態で、ζ値はコンバータ５４及び５６に供給されるアナログ信号の各記号 時間の間一度計算される。Ｉｉｎ及びＱｉｎの各セットに対し、ステージ８０１ Ｍはデロテータ５８の出力として■及びＱ値のセットを引き出す。ζ値はキャリ アトラッカ６０から引き出されたΦの最も重要なビットであり、ステージ８０． １に伴うζ１値はΦの２番目に重要なビットである。Ｃ２−ζＭのそれぞれの値 に伴うのはΦ２−ΦＭの値である。値Φ２はΦの値と等しく、２つの重要な打ち 切りビット及びディジタル値に戻された第３の重要ビットを伴う。ステージ８０ ．２−８０、Ｍに対する各値は所定の角度α、を伴い、ステージ８０．２に対す るα２の値は２６，５°であり、ステージ８０．３に対するα３の値は１４．０ ４°であり、一般にα１＝ａｒｃｔａｎ（１／２ｉ−１）と表され、ここでノは ２・・・ｋ・・・Ｍの整数値のいずれかであるところの角度αｊである。好適実 施例において、Ｍ＝７であるので８０．０−８０．７の８つのステージ８０があ る。

ステージ８０．２−８０．Ｍの人力は選択的ビットシフト及び以下に示すような この関数としての極性反転の後結合される。

Ｉｋ　”　Ｉｋ−１＋（１−２ζｋ）Ｑｋ−ｘ　２−（ｋ−１）　（３）Ｑｋ＝ Ｑｋ−１＋（２ζに−１）　Ｉ　ｋ−１２−（ｋ−１）　（４）ステージ８０． ０は以下の式にしたがって、ＩＱ及びＱｏを引き出すためＩｉｎ及びＱｉｎに応 答し、 Ｉｏ　”’　（１−２ζｏ）Ｑｒｎ　（５）ｑ＝（２ζ−１）Ｌｎ　（６） 一方、ステージ８０．１は次式により１１及びＱｌを引き出す。

１１　＝　１□　＋　（１−２ζ１）Ｑｏ　（７）Ｑ１＝　Ｑｏ　＋（２ζ１− １）　Ｉｏ　（８）（１−２ζ、）及び（２ζ、−１）は＋１及び−１の値しか 取らないので、（１−２ζρ及び（２ζｊ−１）を乗じることは特定ステージの Ｑｋ−１及びＩ　ｋ−１人力のビットを示す最重要な極性の選択的反転または非 反転と基本的に関連し、これらの作用は半加算器により簡単に実行される。２− （ｋ−１）の乗算もビットをシフトレジスタ内の右の（ｋ−１）段ステージヘシ フトすることにより単純に実行される。

ゼータ（ζ）計算機８２は、Ｃ０，Ｃ１・・・ζｋ・・・ζ□の１ビツト値を引 き出すため、キャリアトラッカ６ｏから導かれるΦ値に応答する。図３に示され る特定形態において、キャリアトラッカ６ｏから導かれるΦ値の最重要及び第２ 重要ビットはそれぞれ、信号ζ０及びＣ１としてステージ８０．０及び８０．１ のζ入力へ供給される。キャリアトラッカ６０から導かれるΦ値内の第３重要ビ ット（インバータ８３による極性反転を伴う）及び残りのビットは、ブロック８ ４．２のΦ２人力により決定される値及びブロック８４．２内に保存されたα２ 及びα３値を有するマルチビット信号Φ４と同様に、ステージ８０．２及び８０ ．３に対しＣ２及びＣ３のζ入力を引き出すζブロック８４２に供給される。

ζブロック８４．２のΦ４出力は、ラッチ８１．１−８１．（Ｍ−２）と同時に フェイズシフタ６６の出力により作動するラッチ８６，４に供給される。ラッチ ８６．４はζブロック８４．６にζブロック８４２のΦ４出力のラッチレプリカ を供給する。ζブロック８４，４は、ステージ８０４及び８０．５のζ入力にそ れぞれ応答する１ビット信号ζ４及びＣ５を引き出すべくラッチ８６．４の出力 並びにその中に保存された値α４及びα５に応答する。さらに、ζブロック８４ ，４は、ラッチ８６．４の出力並びにζブロック内に保存されたα４及びα５の 値により決定されるマルチビット信号Φ６を引き出す。ζブロック８４．６のΦ ６マルチビツト出力はζブロック８４．４のΦ６出力のラッチレプリカをζブロ ック８４．６に供給するためフェイズシフタ６６からのパルスに応答するラッチ ８６．６に供給される。ζブロック８４．６は、ステージ８０．６及び８０．７ のζ入力に供給される１ビツトζ６及びζ７信号を引き出すべくラッチ８６．６ の出力並びにその中に保存されたα６及びζ７値に応答する。

すべてのζブロック８４．２．８４．４及び８４．６はその中に保存されるａ値 を除いて構造が同一である。したがって、ζブロック８４．２の説明をζブロッ ク８４．４及び８４６の説明に代用できる。図３に図示されるように、ζブロッ ク８４，２はΦ４、ζ２及びζ３信号を引き出すためにΦ２値に応答する。ζブ ロック８４．２は、ａ　２（２６，５°）及びα３（１４，０４°）を表すディ ジタル値をそれぞれ保存する前記線（ｐｒｅ−ｗｉｒｅｄ）マルチビットディジ タルレジスタ８８．２及び８８，３を含む。レジスタ８８．２及び８８．３に保 存された信号の最重要極性指示ビットは−ａｉび−α３をそれぞれ表すディジタ ル値を引き出すべく極性が反転され、−ａ２１Ｊｔび−α３の値は前記線レジス タ８８．２　′及び８８．３　′内に保存されている。レジスタ８８．２及び８ ８．２　’内に保存されたディジタルレベルはマルチプレクサ９０．２の信号入 力に供給され、一方レジスタ８８．３及び８８．３　′内に保存された信号はマ ルチプレクサ９０．３の信号入力に供給される。マルチプレクサ９０．２はΦ２ 内の最重要ビットに応答する制御入力端子を含み、その結果Φ２の最重要ビット のバイナリ値が変化するに従い、レジスタ８８．２及び８８．２　’によりマル チプレクサの入力へ供給されるようなα２及び−ａ２の値が選択的にマルチプレ クサ９０．２のマルチビット出力へ供給される。マルチプレクサ９０．２のマル チビット出力及びζ計算機８４．２へ供給されるΦ２のマルチビット値は、φ２ 及びマルチプレクサ９０．２の出力の和に等しいΦ３マルチビット出力を引き出 すディジタル加算器９２．２内で結合される。加算器９２．２のΦ３出力内の最 重要ビットは、マルチプレクサのａ３及び−０３人力の一つのマルチプレクサ出 力への接続を制御するべく、マルチプレクサ８８．３の制御入力に結合される。

マルチプレクサ９０．３及び加算器９２．２のマルチビット出力は、ζブロック ８４．４の入力へ供給されるΦ４マルチビット出力を引き出すディジタル加算器 ９２．３内にともに加えられる。

マルチプレクサ９０２及び９０３の制御入力へ供給されるようなΦ２及びΦ３内 の最重要ビットは、それぞれインバータ９４．２及び９４．３によりバイナリレ ベルで反転される。このようにしてインバータ９４．２及び９４．３はζ２及び ζ３に等しい値を有する信号を与えるべく、Φ２及びΦ３の最重要ビットの２の 補数である１ビツト出力を引き出す。インバータ９４．２及び９４．３の出力は 、フェイズシフタ６６によりコンバータ５４及び５６に供給される等しいサンプ リングパルスにより動作するラッチ９６．２及び９６．３へインバータ９４２及 び９４．３の出力を供給することにより達成される結果としての１記号時間中一 定に維持される。それによって、ラッチ９６．２及び９６．３はコンバータ５４ 及び５６により取られた各サンプルの間隔の間ζ２及びζ３を指示する定数バイ ナリ値を引き出す。ラッチ９６．２及び９６．３はそれぞれステージ８０．２及 び８０．３のζ入力に供給される。同様にブロック８４．４及び８４．６はステ ージ８０．４−８０．７のζ入カヘζ４−ζ７人力をそれぞれ供給するべく組立 られている。

方程式（５）及び（６）を解くために、ステージ８０．０はコンバータ５４及び ５６から引き出されたＩｉｎ及びＱｉｎ信号にそれぞれ応答するマルチプライア １１０及び１１２を含む。マルチプライア１１０及び１１２はまた、両方ともζ ０値に応答する回路１１４及び１１６によりそれぞれ引き出される±１値を有す るの値にそれぞれ応答する。実際に、マルチプライア１１０及び回路１１４はバ イナリ半加算器とともに１ビツト値ζ０及び最重要極性指示ビットＩｉｎにモデ ューロ２加算を実行する。（（１−２ζｋ）及び（２ζに−１）を含む他の乗算 及び演算が同様の方法でステージ８０．０及び８０、Ｍにより実行される。）マ ルチプライア１１０及び１１２の出力はそれぞれステージ８０．０のＩＯ及びＱ ｏ出力に供給される。

方程式（力及び（８）を解くために、ステージ８０．１は、ステージ８０１の人 力に印加されるステージ８０．０のＩＯ及びＱＯ出力にそれぞれ応答するマルチ プライア１１８及び１２０を含む。マルチプレクサ１１８及び１２０１ままた、 両者ともζ１値に応答する回路１２２及び１２４により（２ζ１−１）及び（１ −２ζ１）にしたがって計算される±１値に応答する。マルチプライア１１８及 び１２０の生成出力結果は加算器１２６及び１２８０１人力にそれぞれ供給され る。加算器１２６及び１２８の他の入力はステージ８０．１に供給されるＱｏ及 び１．信号にそれぞれ応答する。加算器１２６及び１２８はＱｌを表す出力信号 をそれぞれ引き出す。

残りのステージ８０．２・・・８０．ｋ・・・８０１Ｍはお互いに非常に類似し ていて、方程式（３）及び（４）を解くのに使用されるステージ８０．ｋに対す る図３Ａの回路図により示される形秋を概してとる。ステージ８０、にはステー ジ８０．（ｋ−１）のＩｋ−１及びＱｋ−１出力信号に応答する。ステージ８０ ．（ｋ−１）のＩｋ−１及びＱｋ−１人力信号は加算器１３０及び１３２の１人 力に対しそれぞれ供給される。加算器１３０の他の入力は、ステージ８０゜ｋの Ｑｋ−１人力をマルチプライア１３６の１人力に供給される出力を有するシフト レジスタ１３４内で（ｋ−１）ビットだけ右にシフトすることにより引き出され る。マルチプライア１３６の残りの入力は、回路１３８に供給されるζに入力信 号に応答する回路１３８により引き出される（１−２ζｋ）である。マルチプラ イア１３６の出力は加算器１３０の他の入力に供給される。

加算器１３２の残りの入力は、Ｉ　ｋ−１信号を（ｋ−１）ビットだけ右にシフ トするシフトレジスタ１４０にステージ８０．にのＩ　ｋ−１人力を供給するこ とにより引き出される。シフトレジスタ１４０の出力はζに値に応答する回路１ ４４により引き出された信号により、マルチグライア１４２内で（２ζに−１） 倍される。マルチプライア１４２の出力は加算器１３２の残りの出力に供給され る。加算器１３０及び１３２はＩｋ及びＱｋを指示する出力信号をそれぞれ引き 出す。

図３の装置が別々のステージ８０．０−８０．Ｍの（Ｍ＋１）個のステージを含 むように図示されているが、好適実施例において、（Ｍ＋１）個のステージを使 用する必要はないことがわかる。そのかわり、そのような複数のステージは好適 実施例において採用され、かっ“′最後”のステージからの出力信号はハードウ ェアへの要求を最小化するため前段ステージへ再返送される。

図４は記号トラッカ６２のブロック図であり、該トラッカ６２はクロック６８に 応答するディジタルフェイズシフタ６６に対する制御信号を引き出すべく、デロ テータ５８の■及びＱ出力信号の−っまたは両方に応答する。フェイズシフタ６ ６はアナログ・ディジタル・コンバータ５４及び５６にサンプリングパルスがい つ供給されるかを制御する。好適実施例において、デロテータ５８のＩ及びＱ出 力信号は、アナログ・ディジタル・コンバータ５４及び５６により取られた隣接 サンプルの振幅をアナログＩ及びＱベースバンド信号と基本的に比較するエラー 計量コンピュータ１５０に供給される。隣接するサンプル値から、ラインを越え るゼロからの隣接記号のずれにより決定がなされる。理想的には、コンバータ５ ４及び５６へ供給される各サンプリングパルスはコンバータに供給される各記号 の中央に発生する。記号タイミングエラーが次式にしたがって計算される。

（ｓｉｇｎ　Ｉ　（ｋ））　Ｉ　（ｋ−１）　＋（−ｓｉｇｎ　Ｉ　（ｋ−１） ）　Ｉ　（ｋ）　＋（ｓｉｇｎ　Ｑ（ｋ））　Ｑ　（ｋ−１）　＋　（−ｓｉｇ ｎ　Ｑ　（ｋ−１））　Ｑ　（ｋ）　（９）ここで、Ｉ　（ｋ）は記号ｋに対す るＩを指示する値であり、Ｉ（ｋ−１）は記号（ｋ−１）に対する■を指示する 値であり、Ｑ（ｋ）は記号ｋに対するＱを指示する値であり、Ｑ（ｋ−１）は記 号（ｋ−１）に対するＱを指示する値である。

エラー計量計算機１５０から引き出される一対の隣接ビットに対する記号タイミ ングエラー信号が、基本的にはクロック６８の周波数のほんのわずかな割合であ るカットオフ周波数を有する低域フィルタである、ディジタルループフィルタ１ ５２へ供給される。ループフィルタ１５２の出力はクロック６８からのパルスに 課されるフェイズシフトの実際値を表す信号を引き出すべくフィルタを通された 記号タイミングエラー値を集積する積分器１５４に供給され、サンプリングパル スは各記号のほぼ中央で記号毎に１度アナログ・ディジタル・コンバータ５４及 び５６へ供給される。積分器１５４のディジタル出力信号は、好適には通常譲渡 された同時出願中のＧｏｌｄｅｎｂｅｒｇらによるＤｏｃｋｅｔ　Ｎｏ、　１５ ５９−００１に開示されているタイプのディジタルフェイズシフタ１５６に供給 される。クロック６８からフェイズシフタ１５６に供給されるパルスは、コンバ ータ５４及び５６に供給される記号の周波数よりわずかに上の周波数を有する。

基本的にフェイズシフタ１５６は、クロック６８からの選択パルスを遅らせるた めに積分器１５４により供給されたディジタル制御信号に応答し、アナログ・デ ィジタル・コンバータ５４及び５６に要求されるタイミングととも゛にサンプリ ングパルスを与える。

記号タイミングエラー計量計算機１５０に対する好適形状は、■及びＱ記号タイ ミングエラー計算チャネル１６０及び１６２を含む図５に示されている。チャネ ル１６０及び１６２により為された記号タイミングエラー計算は、合成記号タイ ミングエラー出力信号を引き出すべく加算器１６４内で結合される。■及びＱチ ャネル１６０及び１６２は同一であるので、■計算チャネルの説明のみで足りる 。Ｑチャネルの対応する要素は、Ｑチャネル内の各符号には記号“、１″が付加 されていることを除けば、■チャネルの符号と同じ符号で図５に示されている。

■計算チャネル１６０はアナログ・ディジタル・コンバータ５４により取られる サンプルｋに対するデロテータ計算機５８のＩ出力に応答し、チャネル１６０へ のこの人力はＩ（ｋ）と表示される。チャネル１６０へのＩ　（ｋ）入力は、デ ィレィ装置１６６によりコンバータへ供給されるベースバンド信号の隣接記号間 の時間だけ遅らされる。それによってディレィ装置１６６は、アナログ・ディジ タル・コンバータにより取られた記号（ｋ−１）のサンプルの関数である値を有 する出力信号■（ｋ−１）を引き出す。ディレィ装置１６６のＩ　（ｋ−１）出 力は、Ｉ　（ｋ）の信号に等しい第２人力、すなわち符号検出器１７０から引き 出される極性を指示するＩ　（ｋ）の最重要ビットの値を有するマルチプライア １６８の１入力に供給される。マルチプライア１６８の出力は（Ｉ　（ｋ））工 （ｋ−１）の符号（ｓｉｇｎ（Ｉ　（ｋ））　Ｉ　（ｋ−１））にしたがって加 算器１７２の１人力に供給される。

加算器１７２への他の入力は、（Ｉ　（ｋ−１））　Ｉ　（ｋ）の−符号に等し いディジタル信号である。ディレィ装置１６６のＩ（ｋ−１）出力の最重要ビッ トは一符号エレメント１７４によりバイナリ値で反転され、−符号エレメント１ ７４の反転出力はＩ（ｋ）に等しい第２人力を有するマルチプライア１７６の１ 人力に印加される。マルチプライア１７６の生成出力結果は次式により出力信号 を導く加算器１７２の第２人力に印加される。

ｓｉｇｎ　Ｉ　（ｋ）　Ｉ　（ｋ−１）　＋　（−ｓｉｇｎ　Ｉ　（ｋ−１）） 　Ｉ　（ｋ）　（１０）Ｑチャネル１６２はディジタル信号Ｑ（ｋ）に応答し、 次式により同様の出力を引き出す。

ｓｉｇｎＱ（ｋ）Ｑ（ｋ−１）　＋（−ｓｉｇｎＱ（ｋ−１））Ｑ（ｋ）　（１ １）■及びＱチャネル１６０及び１６２の生成出力は、前記方程式（９）にした がって一対の隣接記号に対する記号タイミングエラーを表す出力信号を引き出す 加算器１６４内で結合される。

すべての例において、■及びＱチャネルを採用する必要はない。

ある状況において、１つのチャネルのみが記号エラー補正信号を引き出すのに使 用される。デロテータ５８の出力にとって記号トラッカ６２へ印加されることは 好適であるが、コンバータ５４及び５６の出力は出力デバイス３７から引き出さ れた信号の減少解像度とともに記号トラッカへ直接印加される。

次に図６を参照すると、局所オシレータ２１０周波数及び位相とミキサー１４及 び１６に供給されるＲＦ倍信号抑圧キャリアの周波数及び位相との間の周波数及 び位相エラーを指示する信号を引き出すべく採用されたデロテータ５８のＩ及び Ｑ出力に応答するキャリアトラッカ６０のブロック図が示されている。図６の回 路は、次式により信号を導くため基本的にデロテータ５８のＩ及びＱ出力の振幅 を比較するエラー計量計算機１８０を含む。

（−ｓｉｇｎ　Ｑ）（Ｉ　）＋　（ｓｉｇｎ　Ｉ　）Ｑ　（１２）フェイズエラ ー計量計算機１８０はデロテータ５８の■及びＱ出力にそれぞれ応答する第１人 力を有するマルチプライア１８２及び１８４を含む。マルチプライア１８２の第 ２人力は符号検出器１８６から引き出されたＱの一符号に応答し、一方マルチプ ライア１８４の第２人力は符号検出器１８８から引き出されたＩの符号に等しい 。マルチプライア１８２及び１８４の出力は上記方程式（１２）により出力信号 を導くディジタル加算器１９０内で結合される。このように、加算器１９０の出 力は局所オシレータ２１の出力とミキサー１４及び１６に供給されるキャリア周 波数との間の全フェイズエラーを表す。

フェイズエラー計量計算機１８０の出力信号はクロ・ンク６８の周波数のほんの 少しの％と２．３％との間のカットオフ周波数を有する低域ループフィルタ１９ ２に供給される。ループフィルタ１９２の出力は、デロテータ５８に印加される べき位相補正Φを表す出力信号を有する積分器１９４内で集積される。

次に図７を参照すると、ディジタル・アナログ・コンバータ５４及び５８に供給 されるベースバンドＡＣ信号を制御するところの、可変利得アンプｎ及び２５の ための自動利得コントローラ６８のブロック図が示されている。基本的に、図７ の回路は最大値を有するＩまたはＱ信号の振幅を決定し、それをリファレンス値 と比較し、及びなだらかな生成エラー信号をＡｇｒａｗａｌにより開示されたタ イプの前述の１ビットΣ−Δ変調器に供給する。Σ−Δ変調器は、アンプ２３及 びδへ利得制御信号として供給されるアナログ出力信号を与えるべく、低域フィ ルタにより平均化された一連の固定持続時間可変周波数パルスを引き出す。ディ ジクル・アナログ・コンバータのための１ビットΣ−Δ変調器の使用は、８−１ ０ビツトのディジタル・アナログ・コンバータ４２により得られるのとほぼ同じ 解像度を得るのに比較的低コストであるため非常に有利である。

これらの目的に対し、デロテータ５８により引き出されたＩ及びＱ信号またはコ ンバータ５４及び５６のＩｉｎ及びＱｉｎ出力は絶対値回路１９６及び１９８に それぞれ供給され、図示された実施例においてデロテータ出力は絶対値回路に供 給される。絶対値回路１９６及び１９８はＩ及びＱ信号から極性指示最重要ビッ トを除去し、その抜工及びＱ信号はコンパレータ２００へ供給される。コンパレ ータ２００は最大値を有するＩまたはＱ信号を選択し、かつアナログ・ディジタ ル・コンバータ５４及び５６のアナログ入力の最大値（Ａ）に伴うリファレンス からそれを減じる。生成ディジタルエラー信号はクロック６８の周波数の２．３ ％であるカットオフ周波数を有する低域ループフィルタ２０２へ供給される。ル ープフィルタ２０２の出力は回路５８．６０及び６２と同じ集積回路チップに含 まれる１ビットΣ−△変調器２０４に供給される。Σ−Δ変調器２０４は、可変 利得アンプ２３及び２５に対し利得制御信号として供給される可変振幅アナログ 信号へ低域フィルタ７０により平均化される連続可変周波数定振幅パルスを引き 出す。

タイミングパルスがいつアナログ・ディジタル・コンバータ５４及び５６に供給 されるのかを制御するための他の実施例が図８に示されている。図８は、両者と もループフィルタ１５２を作動する図５の記号エラー計量計算機１５０を含む点 で図４と類似している。しかし、図８の回路はクロックソース６８及びディジタ ルに制御されるフェイズシフタ６６を含まない。その代わり、フィルタ１５２の 出力は、回路５８．６０及び６２と同じ集積回路チップ上に含まれる１ビットΣ −Δ変調器２０６に供給される。変調器２０６は、電圧の制御されたオシレータ ２１００周波数制御人力へ印加されるアナログ出力を有する低域フィルタ２０８ へ供給される連続可変周波数定振幅パルスを引き出す。電圧の制御されたオシレ ータ２１０はアナログ・ディジタル・コンバータ５４及び５６に印加される記号 の周波数とほぼ゛等しい周波数を有する出力を引き出す。オシレーク２１０の出 力は、好適には記号の中央で記号毎に１回ベースバンドアナログ信号の記号をコ ンバータにサンプリングさせるべくコンバータ５４及び５６のクロック入力に印 加される。

本発明は特定の実施例について説明され図示されてきたが、請求の範囲に記載さ れた発明の思想及び態様から離れることなく様々な変形が可能であることは明ら かである。

手続補正書 平成７年３月７７日

Claims (1)

1. 【特許請求の範囲】 １．アナログベースバンド信号内の記号比を有する記号に応答する復調器であっ て、 記号毎に１回のみ信号をサンプリングするために該信号に応答するアナログ・デ ィジタル・コンバータ手段と、前記コンバータ手段のディジタル出力に応答する ディジタル信号処理回路と、 から成り、 前記アナログ・ディジタル・コンバータ手段は、２回または記号比より高い比を 有する記号をサンプリングすることが不可能であって、 前記サンプリング及び記号比並びにアナログ・ディジタル・コンバータ手段は、 ２倍の比で記号をサンプリングする比較アナログ・ディジタル・コンバータ手段 のコストの方が前記アナログ・ディジタル・コンバータ手段のコストより少なく ともほぼ３０％高いようなタイプのものである、 ところの復調器。 ２．請求の範囲第１項に記載の復調器であって、該復調器はアナログベースバン ド信号により変調されたキャリアに応答するレシーバ内に含まれ、該レシーバは 信号を引き出すためのキャリアに応答する手段を含む、ところの復調器。 ３．請求の範囲第１項に記載の復調器であって、前記記号及びサンプリング比は １秒間にほぼ（１５〜３５）×１０６回である、ところの復調器。 ４．請求の範囲第１項に記載の復調器であって、前記ディジタル処理回路は、信 号が前記コンバータ手段によりサンプリングされる時の相対的タイミングを制御 するため前記コンバータ手段のディジタル出力に応答する、ところの復調器。 ５．請求の範囲第１項に記載の復調器であって、前記コンバータ手段が少なくと も一つのアナログ・ディジタル・コンバータ集積回路を１チップ上に含み、該ア ナログ・ディジタル集積回路チップのコストは比較アナログ・ディジタル・コン バータ手段に対するアナログ・ディジタル集積回路チップのコストのほぼ７０％ 以内である、ところの復調器。 ６．請求の範囲第１項に記載した復調器であって、ベースバンド信号は該ベース バンド信号が変調されるところのキャリアと局所周波数ソースとの間の周波数及 び位相エラーについての残差成分を含み、ディジタル処理回路は周波数及び位相 エラーの補正された値ゐ有する他の信号を引き出すべく前記コンバータ手段に応 答し、前記ディジタル処理回路は周波数及び位相エラーにより決定される値を有 する付加的信号を引き出すため他の信号に応答するフィードバックループを含み 、前記付加的信号は他の信号の値を制御し、前記ディジタル処理回路は記号がい つコンバータ手段によりサンプルされるかの相対的タイミング内でつくられる変 化の指示値を有するディジタル信号を引き出すべく連続記号に対してコンバータ 手段により引き出されるディジタル出力の値の関数の指示を比較し、及びディジ タル制御された可変フェイズシフタはコンバータがいつ記号をサンプルするかを 制御するための比の整数倍にほぼ等しい周波数を有するクロックパルス及びディ ジタル変化指示信号に応答する、ところの復調器。 ７．請求の範囲第６項に記載した復調器であって、コンバータ手段による記号の サンプリングの相対的タイミングに対する制御は他の信号に応答する、ところの 復調器。 ８．請求の範囲第６項に記載した後調器であって、アナログ・ディジタル・コン バータ手段は第１Ｉ及びＱチャネルディジタル信号としてディジタル出力を引き 出し、ディジタル処理回路は第２Ｉ及びＱチャネルディジタル信号として他の信 号を引き出し、前記ディジタル処理手段はＣＯＲＤＩＣ関数にしたがって第２Ｉ 及びＱチャネル信号を引き出すべく第１Ｉ及びＱチャネル信号と付加的信号を結 合する、ところの復調器。 ９．請求の範囲第８項に記載した復調器であって、コンバータ手段による記号の サンプリングの相対的タイミングに対する制御は他の信号に応答する、ところの 復調器。 １０．請求の範囲第６項に記載した復調器であって、ディジタル処理回路及びデ ィジタル制御されたフェイズシフタは単一の集積回路チップ上にある、ところの 復調器。 １１．請求の範囲第１０項に記載した復調器であって、さらにコンバータ手段に よりサンプルされた信号の振幅を制御するための可変利得手段を含み、チップ上 のディジタル処理回路は可変利得手段の利得に対する制御信号を引き出すための ディジタル出力信号に応答する１ビットシグマ・デルタ変調器を含む、ところの 復調器。 １２．請求の範囲第１項に記載した復調器であって、ディジタル処理回路はベー スバンド信号がいつコンバータ手段によりサンプルされるかの相対的タイミング 内でつくられる変化の指示値を有する制御信号を引き出すためのコンバータ手段 により引き出されたディジタル出力の関数の指示に応答し、及び手段はベースバ ンド信号に対するサンプリングパルスをコンバータ手段に供給するため相対的タ イミング内でつくられる変化の指示値を有する制御信号に応答する、ところの復 調器。 １３．請求の範囲第１２項に記載した復調器であって、前記供給手段は１ビット シグマ・デルタ変調器及びシグマ・デルタ変調器の出力信号に応答する電圧制御 されたオシレータを含む、ところの復調器。 １４．請求の範囲第１２項に記載した復調器であって、ディジタル処理回路は記 号がいつコンバータ手段によりサンプルされるかの相対的タイミング内でつくら れる変化の指示値を有するディジタル信号を引き出すべく連続記号に対してコン バータ手段により引き出されるディジタル出力の値の関数の指示を比較し、及び ディジタル制御された可変フェイズシフタはコンバータがいつ記号をサンプルす るかを制御するための記号比の整数倍を有するクロックパルス及びディジタル変 化指示信号に応答する、ところの復調器。 １５．請求の範囲第１２項に記載した復調器であって、１つの記号に対するディ ジタル変化指示信号は関数、 （ｓｉｇｎＰ（Ｋ））Ｐ（Ｋ−１）十（−ｉｇｎＰ（Ｋ−１））Ｐ（Ｋ）により 導かれ、ここで、Ｐ（Ｋ）は記号Ｋに対してコンバータ手段によりサンプリング された値の指示であり、Ｐ（Ｋ−１）は記号（Ｋ−１）に対してコンバータ手段 によりサンプリングされた値の指示である、ところの復調器。 １６．請求の範囲第１２項に記載した復調器であって、１つの記号に対するディ ジタル変化指示信号は多くの記号にわたっての関数、（ｓｉｇｎＰ（Ｋ））Ｐ（ Ｋ−１）＋（−ｓｉｇｎＰ（Ｋ−１））Ｐ（Ｋ）の積分により導かれ、ここでＰ （Ｋ）は記号Ｋに対してコンバータ手段によりサンプリングされた値の指示であ り、Ｐ（Ｋ−１）は記号（Ｋ−１）に対してコンバータ手段によりサンプリング された値の指示である、ところの復調器。 １７．請求の範囲第１２項に記載した復調器であって、ベースバンド信号は該ベ ースバンド信号が変調されるところのキャリアと局所周波数ソースとの間の周波 数及び位相エラーについての残差成分を含み、コンバータ手段は回転Ｉｉｎ及び Ｑｉｎディジタル信号をそれぞれ引き出すための第１及び第２集積回路アナログ ・ディジタル・コンバータを含み、該Ｉｉｎ及びＱｉｎ信号は周波数及び位相エ ラーのために回転し、ディジタル処理回路はＩｉｎ及びＱｉｎ並びに周波数及び 位相エラーの指示により制御されたデロテートディジタル信号Ｉ及びＱを引き出 すためＩｉｎ及びＱｉｎディジタル信号に応答し、単一記号（Ｋ）に対するディ ジタル変化指示信号は関数、（ｓｉｇｎＩ（Ｋ））Ｉ（Ｋ−１）＋（−ｓｉｇｎ Ｉ（Ｋ−１））Ｉ（Ｋ）＋（ｓｉｇｎＱ（Ｋ））Ｑ（Ｋ−１）＋（−ｓｉｇｎＱ （Ｋ−１））Ｑ（Ｋ）として導かれ、ここでＩ（Ｋ）は記号Ｋに対するＩの値の 指示であり、Ｉ（Ｋ−１）は記号（Ｋ−１）に対するＩの値の指示であり、Ｑ（ Ｋ）は記号Ｋに対するＱの値の指示であり、Ｑ（Ｋ−１）は記号（Ｋ−１）に対 するＱの値の指示である、ところの復調器。 １８．請求の範囲第１２項に記載した復調器であって、ベースバンド信号は該ベ ースバンド信号が課されるキャリアと局所周波数ソースとの間の周波数及び位相 エラーについての残差成分を含み、コンバータ手段は回転Ｉｉｎ及びＱｉｎディ ジタル信号をそれぞれ引き出すための第１及び第２集積回路アナログ・ディジタ ル・コンバータを含み、Ｉｉｎ及びＱｉｎ信号は周波数及び位相エラーのため回 転し、ディジタル処理回路はＩｉｎ及びＱｉｎ並びに周波数及び位相エラーの指 示により制御されたデロテートディジタル信号Ｉ及びＱを引き出すためＩｉｎ及 びＱｉｎディジタル信号に応答し、単一記号（Ｋ）に対するディジタル変化指示 信号は多くの記号に渡って関数、（ｓｉｇｎＩ（Ｋ））Ｉ（Ｋ−１）十（−ｓｉ ｇｎＩ（Ｋ−１））Ｉ（Ｋ）＋　（ｓｉｇｎＱ（Ｋ））Ｑ（Ｋ−１）＋（−ｓｉ ｇｎＱ（Ｋ−１））Ｑ（Ｋ）を積分することにより導かれ、ここでＩ（Ｋ）は記 号Ｋに対するＩの値の指示であり、Ｉ（Ｋ−１）は記号（Ｋ−１）に対するＩの 値の指示であり、Ｑ（Ｋ）は記号Ｋに対するＱの値の指示であり、Ｑ（Ｋ−１） は記号（Ｋ−１）に対するＱの値の指示である、ところの復調器１９．請求の範 囲第１項に記載した復調器であって、ベースバンド信号は記号により変調された 波と局所周波数ソースとを組み合わせることにより引き出され、ディジタル処理 回路はキャリアと局所周波数ソースの周波数及び位相の差の補正値を有する他の 信号を引き出すべくコンバータ手段に応答する、ところの復調器。 ２０．請求の範囲第１９項に記載した復調器であって、ディジタル処理回路はキ ャリアと局所周波数ソースの周波数及び位相の差の補正を指示する値を有する付 加的信号を引き出し、該付加的信号はディジタル処理回路内にフィードバックさ れかつ他の信号を引き出すべくコンバータ手段のディジタル出力と組み合わせる 、ところの復調器。 ２１．請求の範囲第２０項に記載した復調器であって、アナログ・ディジタル・ コンバータ手段は第１Ｉ及びＱチャネル信号としてディジタル出力を引き出し、 ディジタル処理回路は第２Ｉ及びＱチャネル信号として他の信号を引き出し、前 記ディジタル処理手段はＣＯＲＤＩＣ関数にしたがって第２Ｉ及びＱチャネル信 号を引き出すべく第１Ｉ及びＱチャネル信号と付加的信号を組み合わせる、とこ ろの復調器。 ２２．請求の範囲第１９項に記載した復調器であって、アナログ・ディジタル・ コンバータ手段は第１Ｉ及びＱチャネル信号としてディジタル出力を引き出し、 ディジタル処理回路は第２Ｉ及びＱチャネル信号として他の信号を引き出し、前 記ディジタル処理手段はＣＯＲＤＩＣ関数にしたがって第２Ｉ及びＱチャネル信 号を引き出すべく第１Ｉ及びＱチャネル信号と付加的信号を組み合わせる、とこ ろの復調器。 ２３．請求の範囲第１９項に記載した復調器であって、コンバータ手段による記 号のサンプリングの相対的タイミングに対する制御はディジタル出力の関数に応 答する、ところの復調器。 ２４．請求の範囲第２３項に記載した復調器であって、ディジタル処理回路は記 号がいつコンバータ手段によりサンプルされるかの相対的タイミング内でつくら れる変化の指示値を有するディジタル信号を引き出すべく連続記号に対してコン バータ手段により引き出されるディジタル出力の値の関数の指示を比較し、及び ディジタル制御された可変フェイズシフタはコンバータがいつ記号をサンプルす るかを制御するための記号比の整数倍にほぼ等しいクロックパルス及びディジタ ル変化指示信号に応答する、ところの復調器。 ２５．請求の範囲第２４項に記載した復調器であって、コンバータ手段による記 号のサンプリングの相対的タイミングに対する制御は他の信号に応答する、とこ ろの復調器。 ２６．キャリア周波数ωｉを有する変調入力信号のためのレシーバであって、 名目上ωｉに等しい周波数ωｏを有する局所オシレータと、各々の位相が名目上 ９０°だけ置換されたＩ及びＱチャンネル・ベースバンド・アナログ信号を引き 出すための、入力信号及び局所オシレータに応答する手段と、 キャリアと局所オシレータとの間の周波数及び位相エラーについての残差成分を 含むＩ及びＱチャンネル・ベースバンド・アナログ信号と、 記号毎に１回だけＩ及びＱチャンネル・ベースバンド・アナログ信号をそれぞれ サンプリングするための、及びサンプリングされたＩ及びＱアナログ信号の値に より決定された値を有する第１Ｉ及びＱチャンネルディジタル信号を引き出すた めの第１及び第２アナログ・ディジタル・コンバータと、 周波数及び位相エラーの補正値を有する第２１及びＱチャンネルディジタル信号 を引き出すための、第１Ｉ及びＱチャンネルディジタル信号に応答するデロテー ション手段と、アナログ・ディジタル・コンバータ手段がいつＩ及びＱチャンネ ル・ベースバンド信号をサンプリングするかを制御するための、少なくとも１つ のＩ及びＱチャンネルディジタル信号に応答する手段と、 から成るレシーバ。 ２７．請求の範囲第２６項に記載したレシーバであって、前記デロテーション手 段は周波数及び位相エラーを指示する付加的ディジタル信号を引き出すため第２ Ｉ及びＱチャンネルディジタル信号に応答し、デロテーション手段は第２Ｉ及び Ｑチャンネルディジタル信号の値を制御するべく第１Ｉ及びＱディジタル信号及 び付加的信号に応答し、該付加的信号はフィードバック手段及びアナログ信号に 変換せずに第２Ｉ及びＱチャンネルディジタル信号の誘導を制御することにより 直接に引き出される、ところのレシーバ。 ２８．請求の範囲第２６項に記載したレシーバであって、各アナログ・ディジタ ル・コンバータはひとつの集積回路であり、サンプリング及び記号比並びに各ア ナログ・ディジタル・コンバータ集積回路は２倍の比で記号をサンプリングする 比較アナログ・ディジタル・コンバータ集積回路のコストの方が前記アナログ・ ディジタル・コンバータ手段のアナログ・ディジタル・コンバータ集積回路のコ ストより少なくとも３０％高いようなタイプのものである、ところのレシーバ。 ２９．請求の範囲第２８項に記載のレシーバであって、前記記号比は１秒間にほ ぼ（１５〜３５）×１０６回である、ところのレシーバ。 ３０．信号が変調されるキャリアと局所周波数ソースとの間の周波数及び位相エ ラーに関する残差成分を含むアナログ信号の記号に応答する復調器であって、 アナログ信号の残差成分を含むサンプリングされた振幅により決定された値を有 する第１Ｉ及びＱチャンネルディジタル信号を引き出すためアナログ信号に応答 する手段と、周波数及び位相エラーの補正された第２Ｉ及びＱディジタル信号並 びに周波数及び位相エラーを表す値を有する第３ディジタル信号を引き出すため 第１Ｉ及びＱチャンネルディジタル信号に応答する手段と、から成り 前記第２Ｉ及びＱチャンネルディジタル信号はＣＯＲＤＩＣ関数にしたがって第 １Ｉ及びＱチャンネルディジタル信号と第３ディジタル信号を組み合わせること により引き出される、ところの復調器。 ３１．請求の範囲第３０項に記載の復調器であって、記号は比を有し、第１ディ ジタル信号を引き出すための手段はほぼ記号比でアナログ信号振幅をサンプリン グし、該手段はアナログ信号がいつサンプリングされるかを制御するため少なく とも１つのディジタル信号に応答する、ところの復調器。 ３２．請求の範囲第３０項に記載の復調器であって、記号は比を有し、第１ディ ジタル信号を引き出すための手段はほぼ記号比でアナログ信号振幅をサンプリン グし、該手段はアナログ信号が記号の間に１度だけいつサンプリングされるかを 制御するため少なくとも１つの第２ディジタル信号に応答する、ところの復調器 。 ３３．請求の範囲第３０項に記載の復調器であって、記号は比を有し、第１Ｉ及 びＱチャネルディジタル信号を引き出すための手段は各記号がコンバータ手段に より１度だけサンプリングされるような比でＩ及びＱチャネル・アナログ・ベー スバンド信号をサンプリングするためのアナログ・ディジタル・コンバータ手段 から成り、前記比でのＩ及びＱチャネル・アナログ・ベースバンド信号のサンプ リング回数は少なくとも１つのＩ及びＱチャネルディジタル信号の関数に応答し て制御される、ところの復調器。 ３４．請求の範囲第３３項に記載の復調器であって、アナログ・ディジタル・コ ンバータ手段が集積回路アナログ・ディジタル・コンバータを含み、該集積回路 アナログ・ディジタル・コンバータは記号比より明らかに高い比で記号をサンプ リングすることが不可能であり、記号比及び集積回路アナログ・ディジタル・コ ンバータは２倍の比で記号をサンプリングすることができる比較アナログ・ディ ジタル・コンバータ集積回路のコストが前記集積回路アナログ・ディジタル・コ ンバータのコストより少なくともほぼ３０％高いようなタイプのものである、 ところの復調器。 ３５．請求の範囲第３０項に記載の復調器であって、記号は比を有し、第１Ｉ及 びＱチャネルディジタル信号を引き出すための手段は各記号がコンバータ手段に より１度だけサンプリングされるような比でＩ及びＱチャネル・アナログ・ベー スバンド信号をサンプリングするためのアナログ・ディジタル・コンバータ手段 から成り、前記比でのＩ及びＱチャネル・アナログ・ベースバンド信号のサンプ リング回数は第２Ｉ及びＱチャネルディジタル信号に応答して制御される、とこ ろの復調器。 ３６．キャリア周波数上で変調される記号を含む入力信号に応答するレシーバで あって、 設定値から変化しやすい公称周波数を伴う出力を有する局所周波数ソースと、 入力信号と局所ソースの出力を組み合わせるための並びに変調により及びキャリ ア及び局所ソースの周波数及び位相により決定された値を有する第１Ｉ及びＱチ ャネルディジタル信号を引き出すための手段と、 第２Ｉ及びＱチャネルディジタル信号並びにキャリア及び局所ソースの相対周波 数及び位相により決定された値を有する第３ディジタル信号を引き出すための第 １Ｉ及びＱチャネルディジタル信号に応答する手段と、から成り、 第２Ｉ及びＱチャネルディジタル信号の値は設定値からの局所ソースの公称周波 数の逸脱に対し補償され、第２Ｉ及びＱチャネルディジタル信号はＣＯＲＤＩＣ 関数にしたがって第１Ｉ及びＱチャネルディジタル信号と第３ディジタル信号を 組み合わせることにより引き出される、 ところのレシーバ。 ３７．比を有するアナログ信号の記号に応答する復調器であって、信号が記号毎 に１度だけサンプリングされるような比でアナログ信号をサンプリングするため の、及びアナログ信号のサンプル振幅により決定された値を有する第１Ｉ及びＱ チャネルディジタル信号を引き出すための、アナログ信号に応答するアナログ・ ディジタル・コンバータ手段と、 第１Ｉ及びＱチャネルディジタル信号内でつくられる周波数及び位相補正を表す 値を有する第２Ｉ及びＱチャネルディジタル信号並びに第３ディジタル信号を引 き出すための、第１ＩびＱチャネルディジタル信号に応答する手段であって、第 ２Ｉ及びＱチャネルディジタル信号の前記値は第３ディジタル信号の他により補 償されるところの手段と、 ディジタル信号の少なくとも一つに応答する第１入力並びにクロックパルスに応 答する第２入力を有する可変ディジタル・フェイズ・シフタであって、前記クロ ックパルスは当該フェイズシフタの第１入力での値が変化するときサンプリング 回数が変化するような比のほぼ整数倍でアナログ・ディジタル・コンバータ手段 によりサンプリング回数を制御するための比を有するところの可変ディジタル・ フェイズ・シフタと、 から成る復調器。 ３８．請求の範囲第３７項に記載の復調器であって、第２Ｉ及びＱチャネルディ ジタル信号はＣＯＲＤＩＣ関数により第１Ｉ及びＱチャネルディジタル信号と第 ３ディジタル信号を組み合わせることによって引き出される、ところの復調器。 ３９．請求の範囲第３７項に記載の復調器であって、アナログ・ディジタル・コ ンバータ手段は各記号がほぼ前記比でコンバータ手段により１度だけサンプリン グされるようにほぼ前記比でＩ及びＱチャネルアナログ信号をサンプリングし、 Ｉ及びＱチャネルアナログ信号のサンプリング回数は少なくとも一つの第２Ｉ及 びＱチャネルディジタル信号に応答して制御される、 ところの復調器。 ４０．請求の範囲第３９項に記載の復調器であって、アナログ・ディジタル・コ ンバータ手段が集積回路に含まれ、該アナログ・ディジタル・コンバータ手段は 記号比の２倍またはそれ以上の高い比で記号をサンプリングすることが不可能で あり、記号比及びアナログ・ディジタル・コンバータ手段は２倍の比で記号をサ ンプリングすることができる比較アナログ・ディジタル・コンバータ集積回路手 段のコストが前記集積回路アナログ・ディジタル・コンバータのコストより少な くともほぼ３０％高いようなタイプのものである、ところの復調器。 ４１．請求の範囲第３７項に記載の復調器であって、ディジタル・フェイズシフ タ並びに第１Ｉ及びＱディジタル信号と第３ディジタル信号を組み合わせるため の手段が単一集積回路チップ上に含まれる、ところの復調器。 ４２．請求求の範囲第４１項に記載の復調器であって、さらにアナログ・ディジ タル・コンバータ手段によりサンプリングされた記号の振幅を制御するための可 変利得手段を含み、前記集積回路チップは可変利得手段の利得を制御する制御信 号を引き出すため少なくとも一つのＩ及びＱチャネルディジタル信号に応答する ディジタル処理回路を含む、ところの復調器。 ４３．請求の範囲第４２項に記載の復調器であって、利得制御信号を引き出すた めの前記ディジタル処理回路は１ビットシグマ・デルタ変調器を含む、ところの 復調器。 ４４．請求の範囲第３７項に記載した復調器であって、第１入力はコンバータ手 段により取られる異なるサンプル（Ｋ）及び（Ｋ−１）に対し少なくとも一つの 前記ディジタル信号の値の関数の指示の比較に応答し、前記第１入力は関数、 （ｓｉｇｎＰ（Ｋ））Ｐ（Ｋ−４）＋（−ｓｉｇｎＰ（Ｋ−１））Ｐ（Ｋ）とし て導かれ、ここでＰ（Ｋ）は記号Ｋに対してコンバータ手段によりサンプリング された指示値であり、Ｐ（Ｋ−１）は記号（Ｋ−１）に対してコンバータ手段に よりサンプリングされた指示値である、ところの復調器。 ４５．請求の範囲第３７項に記載した復調器であって、第１入力はコンバータ手 段により取られる異なるサンプル（Ｋ）及び（Ｋ−１）に対し第２Ｉ及びＱディ ジタル信号の値の指示の比較に応答し、前記第１入力は関数、 （ｓｉｇｎＩ（Ｋ））Ｉ（Ｋ−１）＋（−ｓｉｇｎＩ（Ｋ−１）Ｉ（Ｋ）＋（ｓ ｉｇｎＱ（Ｋ））Ｑ（Ｋ−１）＋（−ｓｉｇｎＱ（Ｋ−１））Ｑ（Ｋ）として導 かれ、ここでＩ（Ｋ）は記号Ｋに対するＩの指示の値であり、Ｉ（Ｋ−１）は記 号（Ｋ−１）に対するＩの指示の値であり、Ｑ（Ｋ）は記号Ｋに対するＱの指示 の値であり、Ｑ（Ｋ−１）は記号（Ｋ−１）に対するＱの指示の値である、とこ ろの復調器。 ４６．請求の範囲第３７項に記載した復調器であって、アナログ信号は該アナロ グ信号が変調されるところの周波数を有するキャリアと設定値からの変化を受け やすい公称周波数を有する局所ソース出力を組み合わせることにより引き出され 、第１Ｉ及びＱチャネルディジタル信号は変調並びにキャリア及び局所ソースの 相対周波数及び位相により決定される値を有し、第３ディジタル信号値はキャリ ア及び局所ソースの相対周波数及び位相を表し、第２Ｉ及びＱチャネルディジタ ル信号は局所ソース公称周波数の設定値からのずれを補償される、ところの復調 器。 ４７．請求の範囲第３７項に記載した復調器であって、第１入力は前記第２ディ ジタル信号の両方に応答する、ところの復調器。