JP3592489B2 - クロックタイミング再生方法および回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はディジタルデータの伝送に関し、特に、受信側におけるクロックタイミングの再生に関する。
【０００２】
ここで、本明細書において使用する用語を定義しておく。まず、「サンプルクロック」とは、復調装置でサンプリングに用いるクロックをいう。また、「クロックタイミング」とは、符号誤り率が最小となるときのサンプルクロックのタイミングをいう。さらに、「シンボルレート」とは、主信号の切り替わり速度、すなわち変調速度をいう。
【０００３】
【従来の技術】
近年の通信のマルチメディア化に伴い、高速無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ） 装置や大容量の次世代携帯電話など、バースト的なディジタルデータを高速に伝送できるマルチメディア無線通信装置が必要とされている。符号誤りなく高速にディジタルデータを処理するため、これらの無線通信装置の受信側には、バースト的なディジタルデータの先頭位置に付加されるクロックタイミング再生用信号を用いてクロックタイミングを高速に確定し、その後はクロックタイミングの変動に追従するクロックタイミング再生回路が必要となる。また、連続的なディジタルデータを伝送する場合にもクロックタイミングの変動に追従するクロックタイミング再生回路が必要である。
【０００４】
従来のクロックタイミング再生回路は、大別して、アナログ的な処理によりシンボルレートのクロックタイミングを再生する回路と、オーバーサンプリングした後にディジタル的な処理によりクロックタイミングを再生する回路とがある。前者の例としては、ＩＦ抽出型タンク・リミタ・クロック再生回路が挙げられる。また、後者の例としては、ＢＱＤＰＬ（Ｂｉｎａｒｙ Ｑｕａｎｔｉｚｅｄ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−ｌｏｃｋＬｏｏｐ）型クロック再生回路が挙げられる。これら従来の２種類のクロックタイミング再生回路の構成例を以下に説明する。
【０００５】
図３７はＩＦ抽出型タンク・リミタ・クロック再生回路を備えた復調装置の構成例を示す。この復調装置には、ＩＦ信号が入力される直交検波器１と、この直交検波器１の出力をサンプリングするアナログ・ディジタル変換器３、４と、これらのアナログ・ディジタル変換器３、４が出力するサンプル信号を処理して復号信号を得るベースバンド信号処理回路５と、クロックタイミングを再生するＩＦ抽出型タンク・リミタ・クロック再生回路２００とを備える。ＩＦ抽出型タンク・リミタ・クロック再生回路２００は、包絡線検波回路２０１と、タンク回路２０２と、リミタ回路２０３とを備える。
【０００６】
包絡線検波回路２０１にはＩＦ信号を入力する。この包絡線検波回路２０１は、クロックの周波数成分を含まないＩＦ信号を非線形処理することで、クロックの周波数成分を抽出する。タンク回路２０２は狭帯域の帯域通過フィルタにより構成され、クロックジッタを低減する。リミタ回路２０３は、タンク回路２０２で得られた正弦波のクロックを矩形波に整形する。得られたクロックでサンプリングすると、符号誤り率は最小となる。このクロックは、アナログ・ディジタル変換器３、４など、復調装置の各部へ供給される。
【０００７】
ＩＦ抽出型タンク・リミタ・クロック再生回路の詳細については、山本、加藤共著、「ＴＤＭＡ通信」、電子情報通信学会発行に説明されている。
【０００８】
図３８はＢＱＤＰＬ型クロック再生回路を備えた復調装置の構成例を示し、図３９にＢＱＤＰＬ型クロック再生回路の動作フローを示す。この復調装置には、ＩＦ信号が入力される直交検波器１と、この直交検波器１の出力をサンプリングするアナログ・ディジタル変換器３、４と、これらのアナログ・ディジタル変換器３、４が出力するサンプル信号を処理して復調信号を得るベースバンド信号処理回路５と、クロックタイミングを再生するＢＱＤＰＬ型クロック再生回路２１０とを備える。ＢＱＤＰＬ型クロック再生回路２１０には、ゼロクロス検出回路２１１と、位相判定回路２１２と、ループフィルタ２１３と、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ ）２１４とを備える。
【０００９】
アナログ・ディジタル変換器３、４およびベースバンド信号処理回路５はシンボルレートの２倍の周波数で動作し、ＢＱＤＰＬ型クロック再生回路２１０には、シンボルレートの２倍の周波数でサンプリグして得られたサンプル信号を入力する。この信号系列のうち、シンボル周期で繰り返すサンプル信号Ｄ（ｔ＋ｎＴ）をゼロクロス検出回路２１１へ入力する。ここで、Ｔはシンボル周期、ｎは任意の整数である。ゼロクロス検出回路２１１は、入力信号が符号反転（ゼロクロス）したら、それを位相判定回路２１２へ通知する。位相判定回路２１２には、サンプル信号Ｄ（ｔ＋ｎＴ）と、これからＴ／２周期進んだタイミングでサンプリングしたサンプル信号Ｄ｛ｔ＋（ｎ−１／２）Ｔ｝とを入力する。位相判定回路２１２は、両信号の符号に基づき、符号誤り率が最小となるクロックタイミングに対して、サンプルタイミングが進んでいるか遅れているかを判定する。すなわち、Ｄ（ｔ＋ｎＴ）×Ｄ｛ｔ＋（ｎ−１／２）Ｔ｝の符号が正の場合は遅れと判定し、負の場合は進みと判定する。そして、ゼロクロス検出回路２１１がゼロクロスを検出したときだけ、判定結果を出力する。ループフィルタ２１３は一種の積分回路であり、位相判定回路２１２の判定結果を積分し、その結果を基にＶＣＯ２１４が出力するクロック（シンボルレートの２倍の周波数）の周波数を制御する。これにより、サンプルタイミングの進みと遅れが調整され、符号誤り率が最小となるクロックタイミングが得られる。得られたクロックは、アナログ・ディジタル変換器３、４など、復調装置の各部へ供給される。
【００１０】
ＢＱＤＰＬ型クロック再生回路の詳細については、Ｖｉｊａｙ Ｋ．Ｂｈａｒｇａｗ 著、塚本監訳、「最新ディジタル衛星通信−実用化技術と最新動向−」、日本技術経済センター発行に説明されている。
【００１１】
【発明が解決しようとする課題】
ＩＦ抽出型タンク・リミタ・クロック再生回路およびＢＱＤＰＬ型クロック再生回路はともに、低速のディジタルデータを伝送する受信装置において広く用いられている。しかしながら、高速のディジタルデータを伝送するにはいくつかの問題がある。これらの問題について以下に説明する。
【００１２】
ＩＦ抽出型タンク・リミタ・クロック再生回路は、クロックジッタを低減するために、狭帯域の帯域通過フィルタであるタンク回路を用いている。クロックジッタを低減するには、タンク回路のＱ値（Ｑ＝ｆ０ ／Δｆ：ｆ０ はフィルタの中心周波数、Δｆは３ｄＢ帯域幅）を大きくする必要がある。しかし、タンク回路として一般的に用いられている単同調共振回路では、遅延時間は約Ｑ／４〔シンボル〕で表される。したがって、Ｑ値を大きくするとタンク回路の遅延時間が長くなり、結果としてクロックタイミングの再生に時間を要する。一例として、財団法人電波システム開発センターの策定した「構内無線局用１９ＧＨｚ帯データ伝送用無線設備標準規格」、ＲＣＲ ＳＴＤ−３４Ａに準拠した無線ＬＡＮ装置において、良好な符号誤り率特性を得るためのＱ値は１１０程度である。この場合、遅延時間は約２８シンボルとなり、クロックタイミングの再生に時間を要している。加えて、この回路はアナログ回路であるため、クロックジッタを低減し、かつクロックタイミングが再生されるまでの時間を最適に調整することは困難である。さらに、ＩＦ信号からクロックの周波数成分を取り出しているため、伝搬路条件の変動等によりＩＦ信号のレベルが低下すると、クロックが消滅するという欠点がある。
【００１３】
ＢＱＤＰＬ型クロック再生回路は、ループフィルタでサンプルクロックの位相の進みと遅れを示す制御信号を積分している。したがって、クロックタイミング再生用信号を長時間観測してから、ＶＣＯを制御していることになる。このため、ループフィルタの積分時間を長くすればクロックジッタを低減できるが、クロックタイミングの再生に時間を要することになるため、ＩＦ抽出型タンク・リミタ・クロック再生回路と同様な問題がある。また、ＶＣＯが出力するクロックの初期位相と符号誤り率を最小にするクロックタイミングの位相差が大きくなるにしたがい、この位相差を補正するために必要な時間が長くなる。したがって、位相差の大きさが不確定である通常の使用条件では、クロックタイミングが再生するまでの時間に幅を生じるという問題がある。さらに、この回路では、シンボルレートの２倍以上でオーバーサンプリングする必要があるため、ディジタル回路の実現が困難になり、ディジタルデータの伝送速度の高速化に対応することが困難である。
【００１４】
本発明は、このような課題を解決し、高速にクロックタイミングを確定でき、オーバーサンプリングを必要とせず、回路定数の最適化が容易なクロックタイミング再生方法および回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の第一の観点によれば、一定周期で繰り返す基準クロックを発生するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、基準クロックに対して位相シフトした第一のクロックを出力する位相シフト手段と、この位相シフト手段の位相シフト量を制御する制御手段とを備えたクロックタイミング再生回路において、ベースバンド信号にはクロックタイミング再生用信号が付加されており、制御手段は、位相シフト手段から、クロックタイミング再生用信号をサンプリングするためのサンプルクロックとして、基準クロックのひとつの立ち上がり点または立ち下がり点を基点とし、その基点からｎ番目（ｎ＝１、２、３、…）の立ち上がり点または立ち下がり点の位相が基準クロックの位相に対してｎ×Δｔ（Δｔはあらかじめ定められた位相シフト量）だけ位相シフトした第一のクロックを出力させる第一の手段と、クロックタイミング再生用信号をサンプリングして得られたサンプル信号から、基準クロックの位相と符号誤り率が最小となるクロックタイミングとの位相差を推定し、その推定された位相差に基づいて、位相シフト手段から、クロックタイミング再生用信号に続くベースバンド信号をサンプリングするためのクロックタイミングを出力させる第二の手段とを含むことを特徴とするクロックタイミング再生回路が提供される。
【００１６】
バースト的なディジタルデータを伝送する無線通信装置では、一般に、クロックタイミング再生用信号（ＢＴＲ）と、フレーム同期用信号（ＵＷ）と、データ（ＤＡＴＡ）からなるバースト信号を送受信する。このバースト信号を受信して検波することで得られるベースバンド信号は、ＢＴＲの部分がほぼ正弦波（雑音や伝送路の歪が無ければ厳密に正弦波）となり、それ以外の信号はアイパタンを描く。本発明の第一の観点では、ＢＴＲの部分のベースバンド信号がほぼ正弦波となることを利用し、この信号を位相が順次ずれていくクロックでサンプリングした後、得られたサンプル信号を用いてクロックタイミングを推定する。これにより、４シンボル程度の時間で高速にクロックタイミングを再生することができる。
【００１７】
ＢＴＲの部分により再生されたクロックタイミングを、それ以降のベースバンド信号の部分においてクロックタイミングの周波数変動に追従させるため、位相シフト手段が出力する第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するサンプルクロック生成手段と、クロックタイミング再生用信号をサンプリングするためのサンプルクロックとして制御手段が第一の手段を用いて位相シフト手段に出力させるクロックを選択し、クロックタイミング再生用信号に続くベースバンド信号をサンプリングするためのサンプルクロックとしてサンプルクロック生成手段の出力を選択する手段とを備え、第二の手段に、δｔだけタイミングを進めた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較して、位相シフト手段の位相シフト量を演算する演算手段を含むことがよい。
【００１８】
周波数変動に追従することで、周波数安定度の低い基準クロックを用いた場合でも高精度のクロックタイミング再生を行うことができ、ディジタルデータの符号誤りを減らすことができる。
【００１９】
周波数変動に追従するための構成は、本発明の第一の観点による構成とは独立に利用することもできる。
【００２０】
すなわち本発明の第二の観点によると、一定周期で繰り返す基準クロックを発生するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、この位相シフト手段の位相シフト量を制御する制御手段とを備えたクロックタイミング再生回路において、第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するサンプルクロック生成手段を備え、制御手段は、第二のクロックおよび第三のクロックをそれぞれサンプルクロックとしてベースバンド信号をサンプリングして得られたサンプル信号からそれぞれ求められるクロックタイミングの位相誤差に関する情報を比較して、位相シフト手段の位相シフト量を演算する演算手段を含むことを特徴とするクロックタイミング再生回路が提供される。
【００２１】
位相誤差に関する情報としては、サンプリングにより得られたサンプル信号の位相成分の判定誤差を利用することができる。また、ベースバンド信号が同期検波により得られた信号の場合には、サンプル信号の信号点の判定誤差を利用することもできる。位相成分の判定誤差あるいは信号点の判定誤差を利用することで、バースト信号のＢＴＲ以外の部分に対するクロックタイミング再生だけでなく、連続的な信号からのクロックタイミング再生も可能である。
【００２２】
また、ＢＴＲからクロックタイミングを再生するため、位相誤差に関する情報として、ＢＴＲをサンプリングして得られたサンプル信号の振幅を利用することもできる。この場合、基準クロックのタイミングとベースバンド信号のクロックタイミングとが半周期ずれていることがクロックタイミング再生用信号から検出された場合に、第一のクロックのタイミングを半周期ずらす手段を備えることが望ましい。
【００２３】
サンプルクロック生成手段は第二のクロックと第三のクロックとを交互に選択してひとつのクロックとして出力する手段を含み、制御手段は第二のクロックと第三のクロックとに対して交互に求められる位相誤差に関する情報を比較する構成とすることができる。また、これとは別に、サンプルクロック生成手段は第二のクロックと第三のクロックとを別々に出力し、制御手段は第二のクロックと第三のクロックとに対して別々に求められる位相誤差に関する情報を比較する構成とすることもできる。第二のクロックと第三のクロックとを別々に出力する場合には、第二のクロックをＩチャネルおよびＱチャネルの一方のサンプルクロック、第三のクロックを他方のサンプルクロックとして出力し、演算手段はＩチャネルおよびＱチャネルのそれぞれで得られた位相誤差に関する情報を比較する構成とすることができる。
【００２４】
サンプルクロック生成手段により生成された第二のクロックおよび第三のクロックを、ベースバンド信号からディジタルデータを復号するための主信号系のサンプルクロックとして出力する構成とすることができる。また、これとは別に、ベースバンド信号からディジタルデータを復号するための主信号系のサンプルクロックとして第一のクロックが出力され、第二のクロックおよび第三のクロックによりベースバンド信号を主信号系とは別系でサンプリングするサンプリング手段と、このサンプリング手段の出力から位相誤差に関する情報を得る手段とを備えることもできる。
【００２５】
バースト信号からクロックタイミングを再生する場合には、ＢＴＲをサンプリングして得られたサンプル信号の振幅を利用してクロックの引き込みを行い、ＢＴＲ以外の信号をサンプリングして得られたサンプル信号の判定誤差を利用してクロックタイミングの周波数変動に追従することもできる。
【００２６】
すなわち本発明の第三の観点によると、一定周期で繰り返す基準クロックを発生するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、この位相シフト手段の位相シフト量を制御する制御手段とを備えたクロックタイミング再生回路において、ベースバンド信号にはクロックタイミング再生用信号が付加されており、第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するサンプルクロック生成手段を備え、制御手段は、第二のクロックおよび第三のクロックをそれぞれサンプルクロックとしてクロックタイミング再生用信号をサンプリングすることによりそれぞれ得られるサンプル信号の振幅を比較して、位相シフト手段の位相シフト量を演算する第一の演算手段と、第二のクロックおよび第三のクロックをそれぞれサンプルクロックとしてクロックタイミング再生用信号に続くベースバンド信号をサンプリングしたときのサンプル信号から得られる判定誤差を比較して、位相シフト手段の位相シフト量を演算する第二の演算手段とを含むことを特徴とするクロックタイミング再生回路が提供される。
【００２７】
本発明の第四の観点によると、受信信号を検波して得られたベースバンド信号に含まれるクロックタイミング再生用信号からそれに続くベースバンド信号をサンプリングするためのクロックタイミングを再生するクロックタイミング再生方法において、一定周期で繰り返す基準クロックのひとつの立ち上がり点または立ち下がり点を基点とし、その基点からｎ番目（ｎ＝１、２、３、…）の立ち上がり点または立ち下がり点の位相が基準クロックの位相に対してｎ×Δｔ（Δｔはあらかじめ定められた位相シフト量）だけ位相シフトしたクロックをサンプルクロックとして生成し、このサンプルクロックを用いてクロックタイミング再生用信号をサンプリングし、このサンプリングにより得られたサンプル信号から基準クロックの位相と符号誤り率が最小となるクロックタイミングとの位相差を推定し、推定された位相差分だけ基準クロックの位相をシフトさせることにより、クロック再生用信号に続くベースバンド信号をサンプリングするためのクロックタイミングを再生することを特徴とするクロックタイミング再生方法が提供される。
【００２８】
本発明の第五の観点によると、ベースバンド信号をサンプリングして得られたサンプル信号の判定誤差に基づいてクロックタイミングを再生するクロックタイミング再生方法において、一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックから、このクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを主信号系のサンプルクロックとして生成し、このサンプルクロックを用いてベースバンド信号をサンプリングして得られたサンプル信号から判定誤差を求め、この判定誤差のうち、第二のクロックの上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較した結果に基づいて、第一のクロックに与えるべき位相シフト量を演算し、この位相シフト量に基づき基準クロックを位相シフトすることを特徴とするクロックタイミング再生方法が提供される。
【００２９】
本発明の第六の観点によると、ベースバンド信号をサンプリングして得られたサンプル信号の判定誤差に基づいてクロックタイミングを再生するクロックタイミング再生方法において、一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックを主信号系のサンプルクロックとして出力するとともに、この第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成し、この第二および第三のクロックで主信号系とは別にベースバンド信号をサンプリングして得られたサンプル信号から判定誤差を求め、この判定誤差のうち、第二のクロックの立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較した結果に基づいて、第一のクロックに与えるべき位相シフト量を演算し、この位相シフト量に基づき基準クロックを位相シフトすることを特徴とするクロックタイミング再生方法が提供される。
【００３０】
本発明の第七の観点によると、受信信号を検波して得られたベースバンド信号に含まれるクロックタイミング再生用信号から、そのベースバンド信号を復号するためのクロックタイミングを再生するクロックタイミング再生方法において、一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックから、この第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とをもつ第三のクロックとを主信号系のサンプルクロックとして生成し、このサンプルクロックを用いてクロックタイミング再生用信号をサンプリングし、このサンプリングにより得られたサンプル信号について、第二のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅と、第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅とを比較し、この比較の結果に基づいて第一のクロックに与えるべき位相シフト量を演算し、この位相シフト量に基づき基準クロックを位相シフトすることによりクロックタイミングを再生することを特徴とするクロックタイミング再生方法が提供される。
【００３１】
本発明の第八の観点によると、受信信号を検波して得られたベースバンド信号に含まれるクロックタイミング再生用信号から、そのベースバンド信号を復号するためのクロックタイミングを再生するクロックタイミング再生方法において、一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックを主信号系のサンプルクロックとして出力するとともに、この第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とをもつ第三のクロックとを生成し、この第二および第三のクロックを用いて主信号系とは別系にクロックタイミング再生用信号をサンプリングし、このサンプリングにより得られたサンプル信号について、第二のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅と、第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅とを比較し、この比較の結果に基づいて第一のクロックに与えるべき位相シフト量を演算し、この位相シフト量に基づき基準クロックを位相シフトすることによりクロックタイミングを再生することを特徴とするクロックタイミング再生方法が提供される。
【００３２】
第五ないし第八の観点において、第二のクロックと第三のクロックとを交互に選択したクロックによりベースバンド信号をサンプリングしてもよく、第二のクロックと第三のクロックとで別々にベースバンド信号をサンプリングしてもよい。別々にサンプリングする場合に、Ｉチャネルの信号を一方のクロック、Ｑチャネルの信号を他方のクロックでサンプリングすることができる。
【００３３】
第七および第八の観点において、基準クロックのタイミングと受信信号のクロックタイミングとが半周期ずれていることがベースバンドのクロックタイミング再生用信号から検出された場合には、第一のクロックタイミングを半周期ずらすことがよい。
【００３４】
【発明の実施の形態】
図１は本発明の第一の実施形態を示すブロック構成図であり、クロックタイミング再生回路を備えた復調装置の構成を示す。ここでは、バースト信号のフレームに付加されたクロックタイミング再生用信号だけを用いて、短時間にクロックタイミングを再生する実施形態を示す。
【００３５】
この復調装置内には、ＩＦ信号が入力される直交検波器１と、ＩＦ信号と非同期のキャリア信号を発生して直交検波器１へ出力する発振器２と、直交検波器１のＩチャネルおよびＱチャネルの出力をディジタル信号に変換するアナログ・ディジタル変換器３、４と、このアナログ・ディジタル変換器３、４の出力するディジタル信号を処理するベースバンド信号処理回路５と、クロックタイミング再生用信号からディジタルデータを復号するためのクロックタイミングを再生するクロックタイミング再生回路６とを備える。
【００３６】
クロックタイミング再生回路６は、一定周期で繰り返す基準クロックを発生する基準クロック発生回路７と、受信信号を検波して得られたベースバンド信号をサンプリングするためのサンプルクロックとして、基準クロックに対して位相をシフトした第一のクロックを出力する位相シフト回路８と、この位相シフト回路８の位相シフト量を制御する制御回路９とを備える。
【００３７】
制御回路９は、カウンタ１０と、位相推定回路１１と、カウンタ１０の出力と位相推定回路１１の出力との一方を選択するスイッチ１２とを備える。カウンタ１０は基準クロックに同期して位相制御信号（位相シフト量θ）を出力し、位相シフト回路８から、クロックタイミング再生用信号をサンプリングするためのサンプルクロックとして、基準クロックのひとつの立ち上がり点または立ち下がり点を基点とし、その基点からｎ番目（ｎ＝１、２、３、…）の立ち上がり点または立ち下がり点の位相が基準クロックの位相に対してθ＝ｎ×Δｔ（Δｔはあらかじめ定められた位相シフト量）だけ位相シフトしたクロックを出力させる。位相推定回路１１は、クロックタイミング再生用信号をサンプリングして得られたサンプル信号、すなわちベースバンド信号処理回路５からのサンプル信号から、基準クロックの位相と符号誤り率が最小となるクロックタイミングとの位相差φを推定する。さらに位相推定回路１１は、その推定された位相差φが補償されるように、位相シフト回路８への位相制御信号として位相シフト量−φを出力することにより、位相シフト回路８から、クロックタイミング再生用信号に続くベースバンド信号をサンプリングするためのクロックタイミングを出力させる。スイッチ１２は、クロックタイミング再生用信号を受信しているときにカウンタ１０の出力を選択し、それ以外では位相推定回路１１の出力（−φ）を選択して、位相制御信号として位相シフト回路７に供給する。制御回路８の動作フローを図２に示す。
【００３８】
図３はクロックタイミング再生回路の動作を説明する図であり、（ａ）は直交検波器１へ入力するＩＦ信号のバーストフレームフォーマット、（ｂ）は直交検波器１が出力するベースバンド信号、（ｃ）は所望のクロックタイミング、（ｄ）は基準クロック発生回路７の出力する基準クロック、（ｅ）は位相シフト回路８が出力するサンプルクロック、（ｆ）はベースバンド信号処理回路５がクロックタイミング再生回路６へ供給するサンプル信号のデータ切り替わりタイミング、（ｇ）はそのサンプル信号の値、（ｈ）はＩチャネルとＱチャネルのサンプル信号の値を二乗し加算した値、（ｉ）は（ｈ）を近似した関数、（ｊ）は（ｉ）の位相を推定して位相補正して得られたクロックタイミングの各波形を示す。（ｊ）の波形は所望のクロックタイミング（ｃ）の波形に一致する。
【００３９】
一般にバースト信号の先頭には、クロックタイミングを効率良く再生するための符号が付加される。例えばＱＰＳＫ変調方式の場合、「１１００」または「１００１」を繰り返したビットパターンが付加される。この符号を帯域制限して得られるクロックタイミング再生用信号（ＢＴＲ）は、図３（ｂ）に示す周期２Ｔ（Ｔはシンボル周期）の正弦波である。この信号をサンプリングする際、アイアパーチャが最も開き、符号誤り率が最小となる最適なクロックタイミングは、図図３（ｃ）に示すタイミングである。ここでは、この信号を得ることを目的とする。まず、図３（ｂ）の信号をアナログ・ディジタル変換器３、４でサンプリングする。この場合のサンプルクロック（図３（ｅ））は、基準クロック発生回路７が発生したシンボルレートの基準クロック（図３（ｄ））の周期を、位相シフト回路８がサンプル毎に一定量Δｔずつ変化させたクロックである。サンプリングして得られたサンプル信号（図３（ｆ））を位相推定回路１１へ入力する。位相推定回路１１は、ＩチャネルとＱチャネルの各サンプル信号を二乗して加算する（図３（ｈ））。得られた値は、図３（ｉ）に示す関数で近似できる。位相推定回路１１は、この近似関数の位相を推定することで、基準クロックと符号誤り率が最小となるタイミングとの差φを求める。この差が補償されるように位相シフト回路８に位相制御信号として−φを入力することで、位相シフト回路８は、基準クロック（図３（ｄ））の位相をシフトし、図３（ｊ）に示すクロックタイミングを得る。以上の動作によりクロックタイミングを得た後は、位相シフト回路８の位相シフト量を一定に固定して、バースト信号が終了するまでクロックタイミングを一定に保つ。
【００４０】
図４は位相推定回路１１の詳しい構成例を示すブロック構成図である。この位相推定回路１１は、ＩチャネルおよびＱチャネルのサンプル信号（「Ｉ−ｃｈ 」、「Ｑ−ｃｈ 」と表す）をそれぞれ二乗する乗算器１３、１４と、これらの出力を加算する加算器１５と、サンプル信号のデータの切り替わりを観測してサンプル回数を計数するカウンタ１６と、加算器１５の出力を遅延時間Ｔ′（＝Ｔ＋Δｔ）ずつ順次遅延させる複数の遅延回路１７と、基準クロックと符号誤り率が最小となるクロックタイミングとの位相差の推定値があらかじめ記憶されたＲＯＭ１８とを備える。
【００４１】
この位相推定回路１１は、キャリア位相誤差によるサンプル信号の振幅変動をなくすため、乗算器１３、１４と加算器１５とにより、（Ｉ−ｃｈ）２ ＋（Ｑ−ｃｈ）２ の演算を行う。なお、図４の構成ではこの演算をサンプリング後にディジタル的に行っているが、サンプリング前にアナログ的に行い、得られた信号を主信号系とは別のアナログ・ディジタル変換器でサンプリングする構成とすることもできる。
【００４２】
得られたサンプル信号を複数の遅延回路１７によりＴ′（＝Ｔ＋Δｔ）ずつ遅延させ、ＲＯＭ１８に入力する。また、カウンタ１６によりサンプル信号のデータ切り替わりを観測してサンプル回数を計数し、その値をＲＯＭ１８に入力する。
【００４３】
ＲＯＭ１８は、サンプル回数と複数個のサンプル信号から、基準クロックと符号誤り率が最小となるクロックタイミングとの位相差φを推定し、得られた値を出力する。位相差φの推定は、例えば以下のように行う。
【００４４】
基準クロック（図３（ｄ））をサンプリング毎にΔｔずつ位相シフトすると、サンプリングの間隔が一定量ずつ変化したサンプルクロックを得ることができる。得られたサンプルクロック（図３（ｅ））を用いてベースバンド信号（図３（ｄ））をサンプリングし、この値を二乗加算すると、ｎ番目の値は、
Ｙｎ ＝Ａ２ ｛１＋ ｃｏｓ（ωｃ ｎΔｔ−φ）｝ …（１）
で近似できる（図３（ｉ））。ここで、Ａは振幅、ωｃ は基準クロックの角周波数、Δｔはあらかじめ定められた一定量の位相シフト量、φは基準クロックと符号誤り率が最小になるクロックタイミングとの位相差である。φは、
【００４５】
【数１】
と表すことができる。そこで、ＲＯＭ１８に式（２）のφの値を記憶しておく。なお、式（２）は一例であり、他に ｓｉｎ−１関数や ｔａｎ−１関数なども利用できる。式（２）から、最低３個のサンプル信号を用いて位相差φが推定できるため、クロックタイミングを短時間で再生することが可能である。
【００４６】
この例では位相差φを推定するためにＲＯＭを用いたが、乗算器と加算器等の組み合わせで同様の演算を行うことも可能である。また、マイクロプロセッサやＤＳＰ（ディジタル信号プロセッサ）を用いてソフト的に処理することも可能である。
【００４７】
図５は位相シフト回路８の回路構成例を示す。この位相シフト回路８は、ＲＯＭ２１、２２、ディジタル・アナログ変換器２３、２４、ハイブリッド２５、２８、およびアナログ乗算器２６、２７により構成される。この位相シフト回路８には、位相制御信号と基準クロックとが入力される。ここでは、位相制御信号として位相シフト量θが入力されたものとして説明する。このときＲＯＭ２１、２２は、入力された位相制御信号に対し、 ｃｏｓθと ｓｉｎθの値を出力する。ディジタル・アナログ変換器２３、２４はそれぞれ、これらの値をアナログ信号に変換し、アナログ乗算器２６、２７へ出力する。ハイブリッド２５は、入力された基準クロックを互いに９０度の位相差を有した２系列のクロックに分配し、アナログ乗算器２６、２７へ出力する。アナログ乗算器２６、２７はハイブリッド２５により分配された２系列のクロックを ｃｏｓθと ｓｉｎθの値に乗算し、ハイブリッド２８はこの乗算結果を加算する。この結果、基準クロックをθだけ位相シフトしたサンプルクロックが得られる。
【００４８】
図５に示した構成例では位相シフト回路をアナログ回路により構成したが、基準クロックのＭ倍（Ｍは位相シフトのステップ幅で決まる）のクロックを発生するクロック発生器と、シフト量が可変できる可変長シフトレジスタとを用いて、すべてディジタル回路で構成することも可能である。
【００４９】
以上の説明では、サンプル信号を二乗加算した値を式（１）で近似した。これに対し、復調方式として同期検波方式を用いた場合には、キャリア位相誤差による影響をほとんど無視できるため、（Ｉ−ｃｈ）２ または（Ｑ−ｃｈ）２ の値を式（１）で近似することもできる。また、サンプル信号を二乗せずに、（Ｉ−ｃｈ）または（Ｑ−ｃｈ）のサンプル信号を、
Ｙｎ ＝Ａ ｃｏｓ（ωｃ ｎΔｔ／２−φ） …（３）
と近似して、位相差φを推定することもできる。
【００５０】
さらに、クロックタイミング再生用信号が２値信号になるように送信側で処理することにより、前述した実施形態のクロックタイミング再生回路を多値変調方式にも利用することができる。
【００５１】
また、変調方式がπ／４シフトＱＰＳＫ変調方式の場合には、シンボル毎にキャリア位相面がπ／４だけ一定方向へ回転しているので、ベースバンド信号処理回路４において、シンボル毎に−π／４だけキャリア位相面を補正する。この補正は、アナログ・ディジタル変換器の前段でアナログ的に行うこともできる。
【００５２】
以上説明した実施形態では、復調方式として同期検波方式あるいは準同期検波方式を想定して説明し、クロックタイミング再生回路についても、これらの方式に対応するものとして説明した。しかし、前述したクロックタイミング再生回路は、ＩＦ遅延検波方式を用いた復調装置でも同様に利用することができる。
【００５３】
図６はクロックタイミング再生回路の別の動作例を説明する図であり、サンプル信号を二乗加算した値を三角関数ではなくＮ次の多項式で近似する例を示す。（ａ）は受信したＩＦ信号、（ｂ）はクロックタイミング再生用信号から得られるベースバンド信号、（ｃ）は所望のクロックタイミング、（ｄ）は基準クロック、（ｅ）はサンプルクロック、（ｆ）はサンプル信号のデータ切り替わりタイミング、（ｇ）はサンプル信号の値、（ｈ）はＩチャネルとＱチャネルのサンプル信号を二乗して加算した値、（ｉ）は近似するＮ次の多項式が表す関数、（ｊ）は位相確定して得られたクロック、（ｋ）は（ｊ）を位相反転して得られたクロックタイミング、のそれぞれの波形を示す。
【００５４】
この場合には、図３を参照して説明した動作例と同様にして得られたサンプル信号を二乗加算して得られた（Ｎ＋１）個の値について、Ｎ次の多項式で近似する。すなわち、
ｙ（ｔ） ＝ａ０ ＋ａ１ ｔ＋…＋ａＮ ｔＮ ……（４）
とする。この式においてａｎ （ｎ＝１、２、…、Ｎ）の値を求める。このためＮ＋１元の連立方程式を解くと、次式が得られる。
【００５５】
【数２】
次に、式（４）の極値を求めるため、式（４）を微分した後に、
ｄｙ／ｄｔ＝ａ１ ＋２ａ２ｔ＋…＋ｎａＮｔＮ−１ ＝０ …（６）
とおき、ｔを求める。さらに、ｎΔｔ≒ｔの場合、サンプル信号を二乗加算したｎ番目の値ｙ（ｎΔｔ）の値がサンプル信号の取り得る最大値に近ければ、ｔは極大点である。よって、位相推定回路１１はｔのタイミングをクロックタイミングと推定し、位相シフト回路８を制御する。逆にｙ（ｎΔｔ）が最小値に近ければｔは極小点である。よって、位相推定回路１１はｔのタイミング（図６（ｊ））を位相反転し、これをクロックタイミングと推定して、位相シフト回路８を制御する。これにより、符号誤り率が最小となるクロックタイミングが得られる。
【００５６】
以上説明した実施形態によれば、従来のＢＱＤＬ型クロック再生回路のようにオーバーサンプリングをする必要がなく、シンボルレート未満のサンプリングクロックを用いて処理できるため、ディジタル回路による実施が容易であり、伝送速度の高速化に容易に対応できる。また、最低３サンプル、すなわち４シンボル以下という短時間でクロックタイミングを再生することができる。さらに、基準クロックを内蔵しているため、ＩＦ抽出型タンク・リミタ・クロック再生回路と異なり、ＩＦ信号のレベルが低下してもクロックは消滅しない。加えて、クロックタイミング再生回路のほとんどの構成をディジタル回路で実施できるため、一度Δｔを設定すれば、その後はΔｔを調整する必要はない。したがって、回路の無調整化が可能となる。
【００５７】
以上の説明では、クロックタイミング再生用信号から短時間にクロックタイミングを再生する回路について説明した。前述の回路によりクロックタイミングが再生した後、クロックの周波数変動に追従する場合、あるいは連続的なディジタルデータに対してクロックタイミングを再生する場合の実施形態について、以下に説明する。
【００５８】
図７は本発明の第二の実施形態を示すブロック構成図であり、クロックタイミング再生回路を備えた復調装置の構成例を示す。この実施形態は、変調方式としてＱＰＳＫ変調方式またはπ／４シフトＱＰＳＫ変調方式などの位相変調方式を用い、復調方式としてベースバンド遅延検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。
【００５９】
この復調装置は、直交検波器１、発振器２、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５ａおよびクロックタイミグ再生回路６ａを備え、直交検波器１にはＩＦ信号を入力する。発振器２は、ＩＦ信号と非同期のキャリア信号を発生して、直交検波器１へ出力する。アナログ・ディジタル変換器３、４はそれぞれ、クロックタイミング再生回路６ａから供給されるサンプルクロックのタイミングで直交検波器１の出力をサンプリングしてディジタル信号へ変換し、ベースバンド信号処理回路５ａへ出力する。
【００６０】
ベースバンド信号処理回路５ａには、座標変換回路３１、遅延回路３２および識別判定回路３３を備える。座標変換回路３１は、直交座標上のＩチャネルとＱチャネルのサンプル信号を極座標へ変換して位相成分ψを求め、これをクロックタイミング再生回路６ａへ出力すると同時に、遅延回路３２および識別判定回路３３によりベースバンド遅延検波を行う。具体的には、遅延回路３２は、この座標変換回路３１の出力を１シンボル時間Ｔだけ遅延させる。識別判定回路３３は、この座標変換回路３１の出力と遅延回路３２との出力、すなわち１シンボル時間だけずれた二つのサンプル信号の位相成分の差分を求め、これを識別判定することで各チャネルの復号信号を得る。
【００６１】
クロックタイミング再生回路６ａには、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１および位相制御回路４２を備える。基準クロック発生回路７は、あらかじめ定められた一定周期の基準クロックを発生する。位相シフト回路８は、復調装置においてベースバンド信号をサンプリングするためのクロックタイミングとして、基準クロック発生回路７の出力する基準クロックｔの位相をシフトした補正クロックｔ０ を出力する。サンプルクロック生成回路４１は、補正クロックｔ０ の立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点と、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とを交互に繰り返すクロックを生成して、主信号系のサンプルクロックとして出力する。位相制御回路４２は、ベースバンド信号処理回路５ａからのサンプル信号の位相成分に基づいて、δｔだけタイミングを進めた立ち上がり点または立ち下がり点における１シンボル時間ずれた二つの位相成分の差分を識別判定して得られる判定誤差と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点における１シンボル時間ずれた二つの位相成分の差分を識別判定して得られる判定誤差とを比較し、その比較結果に基づいて位相シフト回路８の位相シフト量を演算する。この演算結果に基づいて位相シフト回路８による位相シフト量を制御することで、補正クロックｔ０ にクロックタイミングが再生される。
【００６２】
図８はサンプルタイミングの変化と判定誤差との関係を示す。この図は、一定の搬送波電力対雑音電力比（Ｃ／Ｎ）の条件下においてサンプルタイミングを変化させた場合の判定誤差の二乗平均値（ＲＭＳ値）について、計算機シミュレーションにより求めた結果を示している。シミュレーションでは、変調方式をＱＰＳＫ方式、復調方式をＱＰＳＫ遅延検波方式、伝送系をロールオフ率が０．６のナイキスト伝送系とした。図からわかるように、判定誤差の二乗平均値は下に凸の曲線を描く。したがって、判定誤差の二乗値（または絶対値）が描く曲線の微分係数が０となるタイミングで判定誤差が最小となり、よって符号誤り率も最小となることがわかる。
【００６３】
図９は各部の信号波形を示す。（ａ）は直交検波器１に入力されるＩＦ信号のバーストフレームフォーマット、（ｂ）は直交検波器１から出力されるベースバンド信号が描くアイパタン、（ｃ）は所望のクロックタイミング、（ｄ）は基準クロック発生回路７が出力する基準クロックｔ、（ｅ）は位相シフト回路８が出力する補正クロックｔ０ をタイミング差δｔだけ進めたクロックｔａ 、（ｆ）は位相シフト回路８が出力する補正クロックｔ０ 、（ｇ）は補正クロックｔ０ をタイミング差δｔだけ遅らせたクロックｔｂ 、（ｈ）はサンプルクロック生成回路４１が出力するサンプルクロック、（ｉ）はアナログ・ディジタル変換器３、４が出力するサンプル信号のデータの切り替わりタイミングである。
【００６４】
図９に示すように、位相シフト回路８は、基準クロックｔをτだけ補正して補正クロックｔ０ を生成する。ただし、このクロックタイミング再生回路６ａが初期状態の場合はτ＝０であり、クロックタイミングが確定した時点で、τは基準クロックｔと符号誤り率が最小となるクロックタイミングとの時間差となる。サンプルクロック生成回路４１は、補正クロックｔ０ を基に、位相差が２δｔの２種類のクロックｔａ 、ｔｂ を生成し、さらに両クロックを用いて、図９（ｈ）に示すサンプルクロックを生成する。このサンプルクロックがアナログ・ディジタル変換器３、４に供給され、ベースバンド信号をサンプリングする。位相制御回路４２では、ベースバンド信号処理回路５ａから得られる判定誤差信号ｅに基づき、ｔａ 、ｔｂ のそれぞれのタイミングにおける判定誤差ｅａ 、ｅｂ の絶対値または二乗値を求める。さらに、ｅａ とｅｂ との差分δｅを基に、サンプルタイミングの補正量＋αまたは−αまたは０を求める。ここで、α（α＞０）は修正幅であり、一定値に設定することも可能であり、また、差分δｅに応じて適応的に変化させることも可能である。位相制御回路４２は、
δｅ＞０：ｔ０ ＋α→ｔ０
δｅ＜０：ｔ０ −α→ｔ０
δｅ＝０：ｔ０ →ｔ０ …（７）
にしたがってサンプルタイミングを更新する。
【００６５】
図１０は動作原理を説明する図であり、サンプルタイミングと判定誤差との関係を示す。位相制御回路４２において上述の式によるサンプルタイミングの更新を繰り返し、δｅ＝０となったときに、図１０に示す曲線の微分係数が０となり、ｔａ とｔｂ との中間点ｔ０ が判定誤差が最小となるタイミング、すなわち符号誤り率が最小となるクロックタイミングと一致する。この実施形態におけるクロックタイミングを再生するための動作フローを図１１に示す。
【００６６】
図１２はサンプルクロック生成回路４１の具体的な構成例を示す。このサンプルクロック生成回路４１は、位相進み回路５１、位相遅れ回路５２およびスイッチ５３を備える。位相進み回路５１は、補正クロックｔ０ のタイミングをδｔだけ進ませる。位相遅れ回路５２は、補正クロックｔ０ のタイミングをδｔだけ遅らせる。スイッチ５３は、これらの回路の出力を補正クロックｔ０ に同期して交互に切り替える。
【００６７】
図１３は位相制御回路４２の具体的な構成例を示す。この回路には、遅延回路６１、加算器６２、判定回路６３、加算器６４、絶対値回路６５、スイッチ６６、ラッチ６７、６８、加算器６９、符号器７０、アップ／ダウンカウンタ７１、乗算器７２および累算器７３を備える。この位相制御回路４２には、ベースバンド信号処理回路５ａ内の座標変換回路３１からサンプル信号の位相成分ψが供給される。遅延回路６１はこの信号を２シンボル時間２Ｔだけ遅延させ、加算器６２はサンプル信号の位相成分ψと遅延回路６１の出力との差分を求める。判定回路６３は加算器６２の出力を判定し、加算器６４は加算器６２の出力と判定回路６３と出力との差分、すなわち判定誤差を計算する。絶対値回路６５は加算器６４の出力の絶対値を計算する。スイッチ６６は絶対値回路６５の出力を１シンボル時間毎に２個のラッチ６７、６８へ分配する。ラッチ６７、６８はスイッチ６６の出力を２シンボル時間だけ記憶する。加算器６９は２シンボルに１回だけ２個のラッチ６７、６８の出力の差分δｅを求める。δｅは、
δｅ＝｜Ｅｒｒ〔ψ２ｎ＋１−ψ２ｎ−１〕｜−｜Ｅｒｒ〔ψ２ｎ−ψ２ｎ−２〕｜
…（８）
で表される。ただし、ψ２ｎは２ｎ番目のサンプル信号の位相成分、Ｅｒｒ〔・〕は判定誤差を表す関数である。符号器７０は加算器６９の出力の符号を求める。アップ／ダウンカウンタ７１は符号器７０の出力をカウントし、その値が一定量を越えたときだけ＋１か−１を出力する。乗算器７２はアップ／ダウンカウンタ７１の出力に修正幅α（α＞０）を乗算する。累算器７３はこの乗算された値を累算し、位相シフト回路８への位相シフト量として出力する。
【００６８】
図１３に示した位相制御回路４２では絶対値回路６５を用いているが、これを二乗回路に置き換えてもよい。また、符号器７０とアップ／ダウンカウンタ７１の代わりに累算器を用い、誤差量に応じて適応的に補正量を変化させる構成としてもよい。
【００６９】
図１４はサンプルクロック生成回路４１の別の構成例を示す。このサンプルクロック生成回路４１は、分周回路８１、反転回路８２、位相進み回路８３、位相遅れ回路８４、反転回路８５、８６、遅延回路８７、８８、ＡＮＤ回路８９、９０およびＯＲ回路９１を備える。分周回路８１は補正クロックｔ０ を１／２分周する。反転回路８２は分周回路８１が出力するクロックを反転する。位相進み回路８３は反転回路８２が出力するクロックのタイミングをδｔだけ進ませ、位相遅れ回路８４は分周回路８１が出力するクロックのタイミングをδｔだけ遅らせる。反転回路８５、８６はそれぞれ、位相進み回路８３と位相遅れ回路８４とがそれぞれ出力するクロックを反転する。遅延回路８７、８８はそれぞれ反転回路６５、６６の出力を微少時間ｔｇ だけ遅延させる。ＡＮＤ回路６９は、位相進み回路８３の出力するクロックと、そのクロックを反転しさらにｔｇ だけ遅延させたクロック、すなわち遅延回路８７の出力との論理積を得る。ＡＮＤ回路９０は、位相遅れ回路８４の出力するクロックと、このクロックを反転しさらにｔｇ だけ遅延させたクロック、すなわち遅延回路８８の出力との論理積を得る。ＯＲ回路９１はＡＮＤ回路８９、９０が出力するクロックの論理和を得る。
【００７０】
図１５は図１４に示したサンプルクロック生成回路が出力するサンプルクロックを示す。図１４に示した構成では、サンプルクロック生成回路が出力するサンプルクロックのデューティ比は５０％にならない。しかしながら、このようなクロックに対応するアナログ・ディジタル変換器はすでに市販されており、アナログ・ディジタル変換器が要求するホールド時間よりｔｇ を長くすれば、十分に使用可能である。
【００７１】
第二の実施形態として示したクロックタイミング再生回路６ａは、シンボルレート程度の処理速度で、サンプルタイミングを符号誤り率が最小となるクロックタイミングに一致させることができる。したがって、オーバサンプリングする必要がないため、ディジタル回路での実施が容易で伝送速度の高速化に容易に対応できると同時に、低消費電力化を図ることができる。また、基準クロックを内蔵しているため、ＩＦ信号のレベルが低下してもクロックは消滅しない。さらに、クロックタイミング再生回路のほとんどの構成をディジタル回路で実施できるため、クロックジッタが少なく、同時にクロックタイミングを確定するまでの時間が短くなるように一度δｔやαのパラメータを設定すれば、その後はこれらのパラメータを調整する必要はない。したがって、回路の無調整化が可能になる。
【００７２】
図１６は本発明の第三の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。復調装置には、直交検波器１、キャリア再生回路１０１、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５ｂおよびクロックタイミング再生回路６ｂを備える。直交検波器１にはＩＦ信号が入力され、キャリア再生回路１０１から供給されるキャリア信号により直交検波を行う。キャリア再生回路１０１はＩＦ信号と同期したキャリア信号を発生する。アナログ・ディジタル変換器３、４は、直交検波器１のＩチャネルおよびＱチャネルの出力をそれぞれディジタル信号に変換する。ベースバンド信号処理回路５ｂは、アナログ・ディジタル変換器３、４が出力するＩチャネルとＱチャネルのサンプル信号の信号点を判定し、各チャネルの復号信号を得る。クロックタイミング再生回路６ｂは、ベースバンド信号処理回路５ｂから得られる判定誤差信号から、アナログ・ディジタル変換器３、４へ供給するサンプルクロックを生成する。
【００７３】
ベースバンド信号処理回路５ｂには２個の判定回路１０２、１０３と加算器１０４とを備える。判定回路１０２、１０３は、ＩチャネルとＱチャネルのサンプル信号を判定し、各チャネルの復号信号を得る。加算器１０４は、Ｉチャネルのサンプル信号と復号信号との差分を計算して判定誤差信号を出力する。
【００７４】
クロックタイミング再生回路６ｂには、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１および位相制御回路４２ｂを備える。基準クロック発生回路７、位相シフト回路８およびサンプルクロック生成回路４１の構成および動作は、上述したの実施形態と同等である。位相制御回路４２ｂとしては、図１３に示した回路から遅延回路６１、加算器６２、判定回路６３および加算器６４を取り除いた回路を利用することができる。
【００７５】
図１７は本発明の第四の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。
【００７６】
復調装置には、直交検波器１、キャリア再生回路１０１、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５ｃおよびクロックタイミング再生回路６ｃを備える。直交検波器１にはＩＦ信号が入力され、キャリア再生回路１０１から供給されるキャリア信号により直交検波を行う。キャリア再生回路１０１はＩＦ信号と同期したキャリア信号を発生する。アナログ・ディジタル変換器３、４は、直交検波器１のＩチャネルおよびＱチャネルの出力をそれぞれディジタル信号に変換する。ベースバンド信号処理回路５ｃは、アナログ・ディジタル変換器３、４が出力するＩチャネルとＱチャネルのサンプル信号の信号点を判定し、各チャネルの復号信号を得る。クロックタイミング再生回路６ｃは、ベースバンド信号処理回路５ｃから得られる各チャネルの判定誤差信号から、アナログ・ディジタル変換器３、４へ供給するサンプルクロックｔａ 、ｔｂ を生成する。
【００７７】
ベースバンド信号処理回路５ｃには、２個の判定回路１０２、１０３と同じく２個の加算器１０４、１０５とを備える。判定回路１０２、１０３は、ＩチャネルとＱチャネルのサンプル信号の信号点を判定し、各チャネルの復号信号を得る。加算器１０４はＩチャネルのサンプル信号と復号信号との差分を計算して判定誤差信号を出力し、加算器１０５はＱチャネルのサンプル信号と復号信号との差分を計算して判定誤差信号を出力する。
【００７８】
クロックタイミング再生回路６ｃには、基準クロック発生回路７、位相シフト回路８、位相進み回路５１、位相遅れ回路５２および位相制御回路４２ｃを備える。
【００７９】
この実施形態では、二つのクロックｔａ 、ｔｂ を交互に選択するのではなく、二つのクロックｔａ 、ｔｂ でそれぞれＩチャネルおよびＱチャネルの信号をサンプリングする。このため、図１２に示したサンプルクロック生成回路のスイッチ５３は不要であり、位相シフト回路８の出力する補正クロックｔ０ から、位相進み回路５１および位相遅れ回路５２により二つのクロックｔａ 、ｔｂ を得る。
【００８０】
図１８は位相制御回路４２ｃの構成例を示す。この位相制御回路４２ｃは、絶対値回路６５ａ、６５ｂ、加算器６９、符号器７０、アップ／ダウンカウンタ７１、乗算器７２および累算器７３を備える。絶対値回路６５ａはＩチャネルの判定誤差信号の絶対値を計算し、絶対値回路６５ｂはＱチャネルの判定誤差信号の絶対値を計算する。加算器６９は２個の絶対値回路６５ａ、６５ｂの出力の差分を計算する。符号器７０は加算器６９の出力の符号を求める。アップ／ダウンカウンタ７１は符号器７０の出力をカウントし、その値が一定量を越えたときだけ＋１か−１を出力する。乗算器７２はアップ／ダウンカウンタ７１の出力と修正幅α（α＞０）を乗算する。累算器７３はこの乗算された値を累算し、位相シフト回路８への位相シフト量として出力する。
【００８１】
この構成例においても、図１３に示した構成例と同様に、絶対値回路６５ａ、６５ｂの代わりに二乗回路を用いることができる。また、符号器７０とアップ／ダウンカウンタ７１の代わりに累算器を用い、誤差量に応じて適応的に補正量を変化させる構成としてもよい。
【００８２】
図１９は本発明の第五の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、クロックタイミング再生回路６ｄに主信号系とは別にアナログ・ディジタル変換器１１１、１１２と座標変換回路１１３とを設け、主信号系のアナログ・ディジタル変換器３、４には補正クロックｔ０ を供給することが、図７に示した第二の実施形態と異なる。
【００８３】
クロックタイミング再生回路６ｄは、第二の実施形態と同様に基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１および位相制御回路４２を備え、さらに、アナログ・ディジタル変換器１１１、１１２および座標変換回路１１３を備える。アナログ・ディジタル変換器１１１、１１２にはサンプルクロック生成回路４１からのクロックが供給され、それぞれ直交検波器１からのＩチャネルおよびＱチャネルの信号をサンプリングする。座標変換回路１１３は、直交座標上のＩチャネルとＱチャネルのサンプル信号を極座標へ変換して、位相成分ψを得る。位相制御回路４２は、この位相成分ψに基づいて位相シフト回路７の位相シフト量を制御する。
【００８４】
この実施形態は、第二の実施形態の構成に比べて回路規模は大きくなるが、復号信号からδｔの影響を除くことができるため、符号誤り率を改善することができる。
【００８５】
ここでは、変調方式としてＱＰＳＫ変調方式またはπ／４シフトＱＰＳＫ変調方式または他の位相変調方式、復調方式としてベースバンド遅延検波方式等の準同期検波方式を用いた場合を想定して説明したが、発振器２の代わりにキャリア再生回路を用い、座標変換回路１１３の代わりにサンプル信号の信号点を判定してその信号点の判定誤差を求める回路を設けることで、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた場合にも同様に実施できる。
【００８６】
図２０は、図１９に示した実施形態を修正し、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いる場合に、座標変換回路１１３および位相制御回路４２に代えて用いられる位相制御回路の構成例を示す。
【００８７】
この位相制御回路は、判定回路６３ａ、６３ｂ、加算器６４ａ、６４ｂ、絶対値回路６５ａ、６５ｂ、加算器６９、符号器７０、アップ／ダウンカウンタ７１、乗算器７２および累算器７３を備える。判定回路６３ａ、６３ｂは、ＩチャネルおよびＱチャネルの２系列のサンプル信号の信号点を判定する。加算器６４ａ、６４ｂは、各チャネルについて、そのサンプル信号とそれに対する判定回路６３ａ、６３ｂの判定出力との差分、すなわち判定誤差を計算する。絶対値回路６５ａ、６５ｂはそれぞれ、加算器６４ａ、６４ｂの出力の絶対値を計算する。加算器６９は絶対値回路６５ａ、６５ｂの出力の差分δｅを計算する。符号器７０は加算器６９の出力の符号を求める。アップ／ダウンカウンタ７１は符号器７０の出力をカウントし、その値が一定量を越えたときだけ＋１か−１を出力する。乗算器７２はアップ／ダウンカウンタ７１の出力に修正幅α（α＞０）を乗算する。累算器７３はこの乗算された値を累算し、位相シフト回路８への位相シフト量として出力する。
【００８８】
図２１は本発明の第六の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。この実施形態は、クロックタイミング再生回路６ｅに主信号系とは別にアナログ・ディジタル変換器１１１、１１２を設け、主信号系のアナログ・ディジタル変換器３、４には補正クロックｔ０ を供給することが、図１６、図１７にに示した第三、第四の実施形態と大きく異なる。
【００８９】
クロックタイミング再生回路６ｅは、基準クロック発生回路７、位相シフト回路８、位相進み回路５１、位相遅れ回路５２、アナログ・ディジタル変換器１１１、１１２および位相制御回路４２ｅを備える。基準クロック発生回路７は基準となるクロックを発生する。位相シフト回路８は、位相制御回路４２ｅの出力に基づいて基準クロックの位相をシフトして補正クロックｔ０ を生成し、これをサンプルクロックとしてアナログ・ディジタル変換器３、４に出力するとともに、位相進み回路５１および位相遅れ回路５２に出力する。位相進み回路５１は補正クロックｔ０ の位相をδｔだけ進ませ、位相遅れ回路５２はδｔだけ遅らせる。アナログ・ディジタル変換器１１１は、位相進み回路５１の出力したクロックｔａ によりＩチャネルの信号をサンプリングし、アナログ・ディジタル変換器１１２は、位相遅れ回路５２の出力したクロックｔｂ によりＱチャネルの信号をサンプリングする。位相制御回路４２ｅは、アナログ・ディジタル変換器１１１、１１２の出力から補正量を求め、これを累算して位相シフト回路８へ出力する位相シフト量を計算する。位相制御回路４２ｅとしては、図２０に示したものを用いることができる。
【００９０】
以上の実施形態において、第一の実施形態では、バースト信号を受信する場合に、信号フレームに付加されるクロックタイミング再生用信号だけを用いて高速にクロックタイミングを再生することができる。これに対して第二の実施形態ないし第六の実施形態では、連続的な信号やバースト信号のクロックタイミング再生用信号以外の信号に対して、クロックの周波数変動に追従して高精度なクロックタイミング再生を行うことができる。したがって、バースト信号を受信する場合には、第一の実施形態によりクロックタイミング再生用信号を用いてクロックタイミングを再生し、それ以降は、第二ないし第六の実施形態のいずれかによりクロックタイミング再生を行うことが望ましい。このような実施形態について以下に説明する。
【００９１】
図２２は本発明の第七の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は第一の実施形態と第二の実施形態とを組み合わせたものであり、復調装置には直交検波器１、発振器２、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５およびクロックタイミング再生回路６ｆを備え、クロックタイミング再生回路６ｆには、基準クロック発生回路７、位相シフト回路８、制御回路９ａ、サンプルクロック生成回路４１およびスイッチ２１ｂを備える。制御回路９ａには、カウンタ１０、位相推定回路１１、スイッチ１２ａおよび位相制御回路４２を備える。
【００９２】
スイッチ１２ａ、１２ｂ以外の各部の動作は第一の実施形態あるいは第二の実施形態で説明したとおりである。スイッチ１２ａは、クロックタイミング再生用信号を受信しているときにカウンタ１０の出力を選択し、クロックタイミング再生用信号が終了するとまず位相推定回路１１の出力を選択し、続いて位相制御回路４２の出力を選択して位相シフト回路８に供給する。スイッチ１２ｂは、クロックタイミング再生用信号をサンプリングするためのサンプルクロックとして、カウンタ１０を用いて位相シフト回路８に出力させる補正クロックを選択し、クロックタイミング再生用信号に続くベースバンド信号をサンプリングするためのサンプルクロックとして、サンプルクロック生成回路４１の出力を選択する。
【００９３】
すなわち、クロックタイミング再生用信号を受信しているときは、スイッチ１２ａはカウンタ１０の出力を選択し、スイッチ１２ｂは位相シフト回路８の出力を選択する。これによりクロックタイミング再生回路６ｆからは、基準クロックのひとつの立ち上がり点または立ち下がり点を基点とし、その基点からｎ番目（ｎ＝１、２、３、…）の立ち上がり点または立ち下がり点の位相が基準クロックの位相に対してｎ×Δｔ（Δｔはあらかじめ定められた位相シフト量）だけ位相シフトしたクロックが、サンプルクロックとして出力される。そして、そのサンプルクロックにより得られたサンプル信号を用いて、位相推定回路１１で基準クロックの位相と符号誤り率が最小となるクロックタイミングとの位相差を推定する。
【００９４】
位相推定回路１１が所定数のサンプル信号による位相差の推定を行った時点で、スイッチ１２ａは位相推定回路１１の出力を選択する。これにより、推定された位相差に基づいて位相シフト回路８の位相シフト量が設定される。
【００９５】
位相推定回路１１の出力により位相シフト回路８の位相シフト量が設定された後、スイッチ１２ａは位相制御回路４２の出力を選択し、スイッチ１２ｂはサンプルクロック生成回路４１の出力を選択する。これによりクロックタイミング再生回路６ｆからは、位相シフト回路８の出力する第一のクロック（補正クロック）の立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第二のクロックとが、サンプルクロックとして出力される。そして、そのサンプルクロックにより得られたサンプル信号に基づいて、位相制御回路４２が位相シフト回路８の位相シフト量を補正する。
【００９６】
このように本実施形態では、クロックタイミング再生用信号を用いて高速なクロックタイミングの引き込みが可能であるとともに、クロックタイミング再生用信号に続く信号について、クロックの周波数変動に追従することができる。したがって、回路規模は比較的大きくなるが、高速な引き込みが要求され、かつ高精度のクロックが要求される場合には非常に有効である。
【００９７】
クロックタイミング再生用信号を用いてクロックタイミングを引き込むために、上述した第二の実施形態ないし第六の実施形態を変形して利用することもできる。そのような実施形態について以下に説明する。
【００９８】
図２３は本発明の第八の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式としてＱＰＳＫ変調方式またはπ／４シフトＱＰＳＫ変調方式などの位相変調方式を用い、復調方式として準同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。
【００９９】
復調装置には、直交検波器１、発振器２、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５およびクロックタイミグ再生回路６ｇを備える。クロックタイミング再生回路６ｇには、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１、二乗加算回路１２１および位相制御回路４２ｇを備える。二乗加算回路１２１は、ＩチャネルとＱチャネルのそれぞれの信号を二乗する二個の乗算器と、この二個の乗算器の出力を加算する加算器とにより構成される。
【０１００】
この実施形態では、クロックタイミング再生回路６ｇに、サンプル信号そのものを入力する。二乗加算回路１２１は、このサンプルクロックによりサンプリングして得られたＩチャネルとＱチャネルの各サンプル信号を二乗して加算する。位相制御回路４２ｇは、二乗加算されたサンプル信号について、δｔだけタイミングを進めた立ち上がり点または立ち下がり点における振幅と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点における振幅とを比較し、その比較結果に基づいて位相シフト回路８の位相シフト量を演算する。
【０１０１】
図２４ないし図２６はクロックタイミング再生回路６ｇの動作を説明する図であり、図２４は動作フロー、図２５は各信号の波形、図２６はサンプルタイミングとサンプル信号の二乗値との関係を示す。
【０１０２】
図２３に示した復調装置には、図２５（ａ）に示すように、クロックタイミング再生用信号（ＢＴＲ）、フレーム同期用信号（ＵＷ）およびデータ（ＤＡＴＡ）により構成されたバーストフレーム構成のＩＦ信号を入力する。図２５（ｂ）〜（ｊ）はクロックタイミング再生用信号の部分を拡大して示す。クロックタイミング再生用信号を検波し帯域制限すると、図２５（ｂ）に示す正弦波のベースバンド信号が得られる。このベースバンド信号に対し、符号誤り率が最小となる所望のクロックタイミングが、図２５（ｃ）に示す信号である。クロックタイミング再生回路５ｉは、ベースバンド信号が図２５（ｂ）に示す正弦波となることを利用し、この信号から図２５（ｃ）に示すクロックタイミングを再生する。
【０１０３】
このためには、位相シフト回路８により図２５（ｄ）に示す基準クロックｔをτだけシフトして、図２５（ｆ）に示す補正クロックｔ０ を生成する。ただし、クロックタイミング再生回路６ｇが初期状態の場合はτ＝０であり、クロックタイミングが確定した時点で、τは図２５（ｄ）に示す基準クロックｔとクロックタイミングとの時間差となる。サンプルクロック生成回路４１は、補正クロックｔ０ を基に、位相差が２δｔの２種類のクロックｔａ 、ｔｂ を生成し、さらに両クロックを例えばシンボル毎に切り替えることにより、図２５（ｈ）に示すサンプルクロックを生成する。このサンプルクロックを用いて、アナログ・ディジタル変換器３、４でベースバンド信号をサンプリングする。これにより、図２５（ｉ）に示すディジタル信号のＩチャネルとＱチャネルの各サンプル信号が得られる。このサンプル信号を二乗加算回路１２１により二乗して加算すると、図２５（ｊ）に示す信号が得られる。
【０１０４】
図２５から、（ｃ）の所望のクロックタイミングを得るためには、（ｊ）の二乗値が最大となるタイミングを求めればよいことがわかる。すなわち、図２６に示すように、サンプル信号の二乗値が零ではなく、かつ微分係数が零のタイミングが、所望のクロックタイミングである。これを利用し、位相制御回路４２ｇで、二乗加算回路１２１の出力からサンプルタイミングの補正量を決定する。
【０１０５】
すなわち、それぞれのタイミングにおけるサンプル信号の二乗値Ｒａ 、Ｒｂ を求め、このＲａ 、Ｒｂ の差分δＲを基に、サンプルタイミングの補正量（＋αまたは−αまたは０）を求める。ここでα（α＞０）は修正幅であり、一定値に設定することも可能であり、また、差分δＲに応じて適応的に変化させることも可能である。位相制御回路４２ｇは、
δＲ＜０：ｔ０ ＋α→ｔ０
δＲ＞０：ｔ０ −α→ｔ０
δＲ＝０：ｔ０ →ｔ０ …（９）
にしたがってサンプルタイミングを更新する。
【０１０６】
この更新を繰り返してδＲ＝０となったとき、図２５に示す曲線の微分係数は零となり、ｔａ とｔｂ との中間点ｔ０ が符号誤り率が最小となるクロックタイミングと一致する。
【０１０７】
図２７は位相制御回路４２ｇの具体的な構成例を示す。この回路には、スイッチ６６、ラッチ６７、６８、加算器６９、符号器７０、アップ／ダウンカウンタ７１、乗算器７２および累算器７３を備える。スイッチ６６は、入力されたサンプル信号の二乗値（Ｒ）を１シンボル毎に２個のラッチ６７、６８へ分配する。ラッチ６７、６８はスイッチ２２の出力を２シンボル時間だけ記憶する。加算器６９は２シンボルに１回だけ２個のラッチ６７、６８の出力の差分δＲを求める。符号器７０は加算器６９の出力の符号を求める。アップ／ダウンカウンタ７１は符号器７０の出力をカウントし、その値が一定量を越えたときだけ＋１か−１を出力する。乗算器７２はアップ／ダウンカウンタ７１の出力に修正幅α（α＞０）を乗算する。累算器７３はこの乗算された値を累算し、位相シフト回路８への位相シフト量として出力する。
【０１０８】
ここでは修正幅αを一定とする構成としたが、符号器７０とアップ／ダウンカウンタ７１の代わりに累算器を用い、差分δＲに応じて適応的に修正幅を変化させる構成としてもよい。
【０１０９】
図２８は本発明の第九の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。ただし、この場合には、直交検波後に正弦波が得られるように、送信側で２値のクロックタイミング再生用信号を挿入しているものとする。
【０１１０】
この実施例の復調装置には、直交検波器１、キャリア再生回路１０１、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５およびクロックタイミング再生回路６ｈを備える。クロックタイミング再生回路６ｈには、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１ａ、二乗回路１２２、１２３および位相制御回路４２ｈを備える。サンプルクロック生成回路４１ａは、位相進み回路５１と位相遅れ回路５２とにより構成される。
【０１１１】
図２９はこの実施形態で用いられる位相制御回路４２ｈの具体的な構成例を示す。この回路には、加算器６９、符号器７０、アップ／ダウンカウンタ７１、乗算器７２および累算器７３を備える。加算器６９は、ＩチャネルとＱチャネルのサンプル値の二乗値の差分δＲを計算する。符号器７０は加算器６９の出力の符号を求める。アップ／ダウンカウンタ７１は符号器７０の出力をカウントし、その値が一定量を越えたときだけ＋１か−１を出力する。乗算器７２はアップ／ダウンカウンタ７１の出力に修正幅α（α＞０）を乗算する。累算器７３はこの乗算された値を累算し、位相シフト回路８への位相シフト量として出力する。
【０１１２】
図３０は本発明の第十の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施例は、主信号系のサンプリングに補正クロックｔ０ を用い、クロックタイミング再生回路において主信号系とは別にサンプリングを行うことが図２３に示した第八の実施形態と異なる。
【０１１３】
復調装置には、直交検波器１、発振器２、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５およびクロックタイミグ再生回路６ｉを備える。クロックタイミング再生回路６ｉには、第八実施例と同様に、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１、二乗加算回路１２１および位相制御回路４２ｇを備え、さらに、アナログ・ディジタル変換器１１１、１１２を備える。位相シフト回路８の出力する補正クロックｔ０ は、サンプルクロック生成回路４１に供給されるとともに、主信号系のサンプルクロックとして出力される。サンプルクロック生成回路４１は、補正クロックｔ０ のタイミングをδｔだけ進ませたクロックとδｔだけ遅らせたクロックとを、交互にアナログ・ディジタル変換器１１１、１１２に供給する。アナログ・ディジタル変換器１１１、１１２は、このクロックを用いて、主信号系とは別系に、直交検波器１から出力されたＩチャネルとＱチャネルのベースバンド信号をサンプリングする。これ以外の動作は第八の実施形態と同等である。
【０１１４】
本実施例では、第八および第九の実施形態の構成に比べて回路規模は大きくなるが、復号信号からδｔの影響を除くことができるため、符号誤り率を改善することができる。
【０１１５】
ここでは変調方式としてＱＰＳＫ変調方式またはπ／４シフトＱＰＳＫ変調方式または他の位相変調方式、復調方式としてベースバンド遅延検波方式等の準同期検波方式を用いた場合を想定して説明したが、直交検波後に正弦波が得られるように送信側で２値のクロックタイミング再生用信号を挿入すれば、２２ｎＱＡＭ（ｎ＝１、２、…）変調方式にも対応できる。
【０１１６】
図３１は本発明の第十一の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。ただし、この場合には、直交検波後に正弦波が得られるように、送信側で２値のクロックタイミング再生用信号を挿入しているものとする。
【０１１７】
この実施例の構成は第九の実施形態とほぼ同等であるが、第十の実施形態と同様に主信号系とは別のアナログ・ディジタル変換器を設け、主信号系のアナログ・ディジタル変換器に補正クロックｔ０ を供給することが第九実施例と異なる。
【０１１８】
復調装置には、直交検波器１、キャリア再生回路１０１、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５およびクロックタイミング再生回路６ｊを備える。クロックタイミング再生回路６ｊには、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１ａ、二乗回路１２２、１２３および位相制御回路４２ｈを備え、さらに、アナログ・ディジタル変換器１１１、１１２を備える。位相シフト回路８の出力する補正クロックｔ０ は、サンプルクロック生成回路４１ａに供給されるとともに、主信号系のサンプルクロックとして出力される。サンプルクロック生成回路４１ａは、補正クロックｔ０ のタイミングをδｔだけ進ませたクロックｔａ と、δｔだけ遅らせたクロックｔｂ とをアナログ・ディジタル変換器１１１、１１２に供給する。アナログ・ディジタル変換器１１１、１１２は、これらのクロックを用いて、主信号系とは別系に、直交検波器１から出力されたＩチャネルとＱチャネルのベースバンド信号をサンプリングする。
【０１１９】
図３２はクロックタイミング再生回路の擬似安定状態の動作を説明する図である。第八ないし第十一の実施形態に示したクロックタイミング再生回路では、疑似安定状態が生じることがある。すなわち、補正クロックｔ０ のタイミングが±Ｔ／２と一致した場合には微分係数は零になるが、クロックタイミングが得られない擬似安定状態となる。しかしながら、この擬似安定状態は、クロックタイミング再生回路４が初期状態（τ＝０）のとき、基準クロックｔのタイミングとクロックタイミングとの差がちょうど±Ｔ／２の場合にのみ生じる。したがって、この状態の発生確率は非常に小さい。擬似安定状態への対策は、サンプル信号から基準クロックｔのタイミングとクロックタイミングとの差がちょうど±Ｔ／２であることを検出した場合に、補正クロックｔ０ を±Ｔ／２だけ補正すればよい。
【０１２０】
図３３は第八の実施形態に用いられるクロックタイミング再生回路６ｇの別の構成例を示すブロック構成図であり、図３２に示した擬似安定状態を回避するための回路を付加した構成例を示す。
【０１２１】
このクロックタイミング再生回路は、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１、二乗加算回路１２１および位相制御回路４２ｇに加え、キックオフ回路１３１および加算器１３２を備える。キックオフ回路１３１は、ＩチャネルとＱチャネルのサンプル信号の擬似安定状態を検出し、その場合だけＴ／２の値（Ｔはシンボル周期）を出力する。加算器１３２は、キックオフ回路１３１の出力と位相制御回路４２ｇの出力とを加算して、位相シフト回路８に出力する。
【０１２２】
図３４はキックオフ回路の具体的な構成例を示すブロック構成図である。このキックオフ回路は、乗算器１４１、１４２、加算器１４３、比較器１４４、カウンタ１４５およびＲＯＭ１４６を備える。乗算器１４１、１４２はＩチャネルおよびＱチャネルのサンプル信号をそれぞれ二乗する。加算器１４３は乗算器１４１、１４２の出力を加算する。比較器１４４は、加算器１４３の出力値としきい値とを比較し、加算器１４３の出力値が小さい場合に「１」、それ以外の場合に「０」を出力する。カウンタ１４５は、比較器１４４の出力をカウントし、一定値以上になると「１」を出力する。ＲＯＭ１４６は、カウンタ１４５の出力が「１」の場合にＴ／２、それ以外は零を出力する。
【０１２３】
図３５はキックオフ回路の別の構成例を示すブロック構成図であり、図３６は擬似安定状態における信号波形を示す。図３６において、（ａ）〜（ｈ）は図２５の（ｂ）〜（ｊ）の各信号に対応する。
【０１２４】
図３５に示すキックオフ回路は、擬似安定状態となった場合のベースバンド信号の符号が、図３６（ｃ）に示すように、一定となることを利用している。すなわち、Ｉチャネル用にスイッチ１５１、ラッチ１５３、１５５、乗算器１５７、符号器１５９およびカウンタ１５１を備え、Ｑチャネル用にスイッチ１５２、ラッチ１５４、１５６、乗算器１５８、符号器１６０およびカウンタ１６２を備え、さらに、ＯＲ回路１６３およびＲＯＭ１６４を備える。スイッチ１５１はＩチャネルのサンプル信号をシンボル毎に２個のラッチ１５３、１５５に切り替え、スイッチ１５２はＱチャネルのサンプル信号を同じく２個のラッチ１５４、１５６に切り替える。乗算器１５７はラッチ１５３、１５５の出力を乗算し、乗算器１５８はラッチ１５４、１５６の出力を乗算する。符号器１５９、１６０はそれぞれ、乗算器１５７、１５８の出力の符号を求める。カウンタ１６１、１６２はそれぞれ、符号器１５９、１６０の出力をカウントし、一定値以上になると「１」を出力する。ＯＲ回路１６３はカウンタ１６１、１６２の論理和を求める。ＲＯＭ１６４は、ＯＲ回路１６３の出力が「１」の場合にＴ／２、それ以外は零を出力する。
【０１２５】
第八の実施形態のクロックタイング再生回路で擬似安定状態を避けるための構成例について図３２ないし図３６を参照して説明したが、必要に応じてこれらの構成を多少変更することで、他の実施形態においても同様に擬似安定状態を避けることができる。すなわち、基準クロックのタイミングと受信信号のクロックタイミングとが半周期ずれていることがサンプル信号から検出された場合にはサインプルタイミングを半周期ずらすことで、クロックタイミング再生回路の擬似安定状態を回避することができる。また、初期状態（τ＝０の場合）が疑似安定状態の近傍にある場合も、短時間にクロックタイミングを確定させることができる。
【０１２６】
【発明の効果】
以上説明したように、本発明のクロックタイミング再生回路では、ＩＦ抽出型タンク・リミタ・クロック再生回路と異なり、基準クロックを内蔵しているためＩＦ信号のレベルが低下してもクロックは消滅しない。また、ＢＱＤＰＬ型クロック再生回路のようなオーバーサンプリングの必要もなく、処理速度はシンボルレート程度で良いため、データ伝送速度の高速化に容易に対応できる。そして、処理速度をシンボルレート程度に抑えることができるため、低消費電力化が図れる。さらに、本発明のクロックタイミング再生回路はほとんどの構成要素をディジタル回路で構成できるため、一度設定したパラメータを調整する必要がなく、回路の無調整化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態を示すブロック構成図。
【図２】クロックタイミング再生回路の動作フローを示す図。
【図３】クロックタイミング再生回路の動作を説明する図。
【図４】位相推定回路の詳しい構成例を示す図。
【図５】位相シフト回路の回路構成例を示す図。
【図６】クロックタイミング再生回路の別の動作例を説明する図。
【図７】本発明の第二の実施形態を示すブロック構成図。
【図８】サンプルタイミングの変化と判定誤差との関係を示す図。
【図９】第二の実施形態におけるクロックタイミング再生回路の動作を説明する図。
【図１０】動作原理を説明する図。
【図１１】クロックタイミング再生回路の動作フローを示す図。
【図１２】サンプルクロック生成回路の具体的な構成例を示す図。
【図１３】位相制御回路の具体的な構成例を示す図。
【図１４】サンプルクロック生成回路の別の構成例を示す図。
【図１５】図１４に示したサンプルクロック生成回路が出力するサンプルクロックを示す図。
【図１６】本発明の第三の実施形態を示すブロック構成図。
【図１７】本発明の第四の実施形態を示すブロック構成図。
【図１８】位相制御回路の構成例を示す図。
【図１９】本発明の第五の実施形態を示すブロック構成図。
【図２０】位相制御回路の構成例を示す図。
【図２１】本発明の第六の実施形態を示すブロック構成図。
【図２２】本発明の第七の実施形態を示すブロック構成図。
【図２３】本発明の第八の実施形態を示すブロック構成図。
【図２４】クロックタイミング再生回路の動作フローを示す図。
【図２５】クロックタイミング再生回路の動作を説明する図。
【図２６】動作原理を説明する図。
【図２７】位相制御回路の構成例を示す図。
【図２８】本発明の第九の実施形態を示すブロック構成図。
【図２９】位相制御回路の構成例を示す図。
【図３０】本発明の第十の実施形態を示すブロック構成図。
【図３１】本発明の第十一の実施形態を示すブロック構成図。
【図３２】擬似安定状態の動作を説明する図。
【図３３】第八の実施形態に示したクロックタイミング再生回路に擬似安定状態に対応する回路を設けた例を示すブロック構成図。
【図３４】キックオフ回路の一例を示すブロック構成図。
【図３５】キックオフ回路の別の例を示すブロック構成図。
【図３６】擬似安定状態での各信号のタイミングを示す図。
【図３７】従来例を示すブロック構成図であり、ＩＦ抽出型タンク・リミタ・クロック再生回路を備えた復調装置の構成例を示す図。
【図３８】従来例を示すブロック構成図であり、ＢＱＤＰＬ型クロック再生回路を備えた復調装置の構成例を示す図。
【図３９】図３８に示したＢＱＤＰＬ型クロック再生回路の動作フローを示す図。
【符号の説明】
１ 直交検波器
２ 発振器
３、４、１１１、１１２ アナログ・ディジタル変換器
５、５ａ、５ｂ、５ｃ ベースバンド信号処理回路
６、６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｉ、６ｊ クロックタイミング再生回路
７ 基準クロック発生回路
８ 位相シフト回路
９、９ａ 制御回路
１０、１６、１４５、１６１、１６２ カウンタ
１１ 位相推定回路
１２、１２ａ、１２ｂ、５３、６６、１５１、１５２ スイッチ
１３、１４、７２、１４１、１４２、１５７、１５８ 乗算器
１５、６２、６４、６４ａ、６４ｂ、６９、１３２、１４３ 加算器
１７、３２、６１、８７、８８ 遅延回路
１８、２１、２２、１４６、１６４ ＲＯＭ
２３、２４ ディジタル・アナログ変換器
２５、２８ ハイブリッド
２６、２７ アナログ乗算器
３１ 座標変換回路
４１ サンプルクロック生成回路
４２、４２ｂ、４２ｃ、４２ｅ、４２ｇ、４２ｈ 位相制御回路
５１、８３ 位相進み回路
５２、８４ 位相遅れ回路
６３、６３ａ、６３ｂ 判定回路
６５、６５ａ、６５ｂ 絶対値回路
６７、６８、１５３〜１５６ ラッチ
７０、１５９、１６０ 符号器
７１ アップ／ダウンカウンタ
７３ 累算器
８１ 分周回路
８２、８５、８６ 反転回路
８９、９０ ＡＮＤ回路
９１、１６３ ＯＲ回路
１０１ キャリア再生回路
１２１ 二乗加算回路
１２２、１２３ 二乗回路
１３１ キックオフ回路
１４４ 比較器
【発明の属する技術分野】
本発明はディジタルデータの伝送に関し、特に、受信側におけるクロックタイミングの再生に関する。
【０００２】
ここで、本明細書において使用する用語を定義しておく。まず、「サンプルクロック」とは、復調装置でサンプリングに用いるクロックをいう。また、「クロックタイミング」とは、符号誤り率が最小となるときのサンプルクロックのタイミングをいう。さらに、「シンボルレート」とは、主信号の切り替わり速度、すなわち変調速度をいう。
【０００３】
【従来の技術】
近年の通信のマルチメディア化に伴い、高速無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ） 装置や大容量の次世代携帯電話など、バースト的なディジタルデータを高速に伝送できるマルチメディア無線通信装置が必要とされている。符号誤りなく高速にディジタルデータを処理するため、これらの無線通信装置の受信側には、バースト的なディジタルデータの先頭位置に付加されるクロックタイミング再生用信号を用いてクロックタイミングを高速に確定し、その後はクロックタイミングの変動に追従するクロックタイミング再生回路が必要となる。また、連続的なディジタルデータを伝送する場合にもクロックタイミングの変動に追従するクロックタイミング再生回路が必要である。
【０００４】
従来のクロックタイミング再生回路は、大別して、アナログ的な処理によりシンボルレートのクロックタイミングを再生する回路と、オーバーサンプリングした後にディジタル的な処理によりクロックタイミングを再生する回路とがある。前者の例としては、ＩＦ抽出型タンク・リミタ・クロック再生回路が挙げられる。また、後者の例としては、ＢＱＤＰＬ（Ｂｉｎａｒｙ Ｑｕａｎｔｉｚｅｄ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−ｌｏｃｋＬｏｏｐ）型クロック再生回路が挙げられる。これら従来の２種類のクロックタイミング再生回路の構成例を以下に説明する。
【０００５】
図３７はＩＦ抽出型タンク・リミタ・クロック再生回路を備えた復調装置の構成例を示す。この復調装置には、ＩＦ信号が入力される直交検波器１と、この直交検波器１の出力をサンプリングするアナログ・ディジタル変換器３、４と、これらのアナログ・ディジタル変換器３、４が出力するサンプル信号を処理して復号信号を得るベースバンド信号処理回路５と、クロックタイミングを再生するＩＦ抽出型タンク・リミタ・クロック再生回路２００とを備える。ＩＦ抽出型タンク・リミタ・クロック再生回路２００は、包絡線検波回路２０１と、タンク回路２０２と、リミタ回路２０３とを備える。
【０００６】
包絡線検波回路２０１にはＩＦ信号を入力する。この包絡線検波回路２０１は、クロックの周波数成分を含まないＩＦ信号を非線形処理することで、クロックの周波数成分を抽出する。タンク回路２０２は狭帯域の帯域通過フィルタにより構成され、クロックジッタを低減する。リミタ回路２０３は、タンク回路２０２で得られた正弦波のクロックを矩形波に整形する。得られたクロックでサンプリングすると、符号誤り率は最小となる。このクロックは、アナログ・ディジタル変換器３、４など、復調装置の各部へ供給される。
【０００７】
ＩＦ抽出型タンク・リミタ・クロック再生回路の詳細については、山本、加藤共著、「ＴＤＭＡ通信」、電子情報通信学会発行に説明されている。
【０００８】
図３８はＢＱＤＰＬ型クロック再生回路を備えた復調装置の構成例を示し、図３９にＢＱＤＰＬ型クロック再生回路の動作フローを示す。この復調装置には、ＩＦ信号が入力される直交検波器１と、この直交検波器１の出力をサンプリングするアナログ・ディジタル変換器３、４と、これらのアナログ・ディジタル変換器３、４が出力するサンプル信号を処理して復調信号を得るベースバンド信号処理回路５と、クロックタイミングを再生するＢＱＤＰＬ型クロック再生回路２１０とを備える。ＢＱＤＰＬ型クロック再生回路２１０には、ゼロクロス検出回路２１１と、位相判定回路２１２と、ループフィルタ２１３と、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ ）２１４とを備える。
【０００９】
アナログ・ディジタル変換器３、４およびベースバンド信号処理回路５はシンボルレートの２倍の周波数で動作し、ＢＱＤＰＬ型クロック再生回路２１０には、シンボルレートの２倍の周波数でサンプリグして得られたサンプル信号を入力する。この信号系列のうち、シンボル周期で繰り返すサンプル信号Ｄ（ｔ＋ｎＴ）をゼロクロス検出回路２１１へ入力する。ここで、Ｔはシンボル周期、ｎは任意の整数である。ゼロクロス検出回路２１１は、入力信号が符号反転（ゼロクロス）したら、それを位相判定回路２１２へ通知する。位相判定回路２１２には、サンプル信号Ｄ（ｔ＋ｎＴ）と、これからＴ／２周期進んだタイミングでサンプリングしたサンプル信号Ｄ｛ｔ＋（ｎ−１／２）Ｔ｝とを入力する。位相判定回路２１２は、両信号の符号に基づき、符号誤り率が最小となるクロックタイミングに対して、サンプルタイミングが進んでいるか遅れているかを判定する。すなわち、Ｄ（ｔ＋ｎＴ）×Ｄ｛ｔ＋（ｎ−１／２）Ｔ｝の符号が正の場合は遅れと判定し、負の場合は進みと判定する。そして、ゼロクロス検出回路２１１がゼロクロスを検出したときだけ、判定結果を出力する。ループフィルタ２１３は一種の積分回路であり、位相判定回路２１２の判定結果を積分し、その結果を基にＶＣＯ２１４が出力するクロック（シンボルレートの２倍の周波数）の周波数を制御する。これにより、サンプルタイミングの進みと遅れが調整され、符号誤り率が最小となるクロックタイミングが得られる。得られたクロックは、アナログ・ディジタル変換器３、４など、復調装置の各部へ供給される。
【００１０】
ＢＱＤＰＬ型クロック再生回路の詳細については、Ｖｉｊａｙ Ｋ．Ｂｈａｒｇａｗ 著、塚本監訳、「最新ディジタル衛星通信−実用化技術と最新動向−」、日本技術経済センター発行に説明されている。
【００１１】
【発明が解決しようとする課題】
ＩＦ抽出型タンク・リミタ・クロック再生回路およびＢＱＤＰＬ型クロック再生回路はともに、低速のディジタルデータを伝送する受信装置において広く用いられている。しかしながら、高速のディジタルデータを伝送するにはいくつかの問題がある。これらの問題について以下に説明する。
【００１２】
ＩＦ抽出型タンク・リミタ・クロック再生回路は、クロックジッタを低減するために、狭帯域の帯域通過フィルタであるタンク回路を用いている。クロックジッタを低減するには、タンク回路のＱ値（Ｑ＝ｆ０ ／Δｆ：ｆ０ はフィルタの中心周波数、Δｆは３ｄＢ帯域幅）を大きくする必要がある。しかし、タンク回路として一般的に用いられている単同調共振回路では、遅延時間は約Ｑ／４〔シンボル〕で表される。したがって、Ｑ値を大きくするとタンク回路の遅延時間が長くなり、結果としてクロックタイミングの再生に時間を要する。一例として、財団法人電波システム開発センターの策定した「構内無線局用１９ＧＨｚ帯データ伝送用無線設備標準規格」、ＲＣＲ ＳＴＤ−３４Ａに準拠した無線ＬＡＮ装置において、良好な符号誤り率特性を得るためのＱ値は１１０程度である。この場合、遅延時間は約２８シンボルとなり、クロックタイミングの再生に時間を要している。加えて、この回路はアナログ回路であるため、クロックジッタを低減し、かつクロックタイミングが再生されるまでの時間を最適に調整することは困難である。さらに、ＩＦ信号からクロックの周波数成分を取り出しているため、伝搬路条件の変動等によりＩＦ信号のレベルが低下すると、クロックが消滅するという欠点がある。
【００１３】
ＢＱＤＰＬ型クロック再生回路は、ループフィルタでサンプルクロックの位相の進みと遅れを示す制御信号を積分している。したがって、クロックタイミング再生用信号を長時間観測してから、ＶＣＯを制御していることになる。このため、ループフィルタの積分時間を長くすればクロックジッタを低減できるが、クロックタイミングの再生に時間を要することになるため、ＩＦ抽出型タンク・リミタ・クロック再生回路と同様な問題がある。また、ＶＣＯが出力するクロックの初期位相と符号誤り率を最小にするクロックタイミングの位相差が大きくなるにしたがい、この位相差を補正するために必要な時間が長くなる。したがって、位相差の大きさが不確定である通常の使用条件では、クロックタイミングが再生するまでの時間に幅を生じるという問題がある。さらに、この回路では、シンボルレートの２倍以上でオーバーサンプリングする必要があるため、ディジタル回路の実現が困難になり、ディジタルデータの伝送速度の高速化に対応することが困難である。
【００１４】
本発明は、このような課題を解決し、高速にクロックタイミングを確定でき、オーバーサンプリングを必要とせず、回路定数の最適化が容易なクロックタイミング再生方法および回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の第一の観点によれば、一定周期で繰り返す基準クロックを発生するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、基準クロックに対して位相シフトした第一のクロックを出力する位相シフト手段と、この位相シフト手段の位相シフト量を制御する制御手段とを備えたクロックタイミング再生回路において、ベースバンド信号にはクロックタイミング再生用信号が付加されており、制御手段は、位相シフト手段から、クロックタイミング再生用信号をサンプリングするためのサンプルクロックとして、基準クロックのひとつの立ち上がり点または立ち下がり点を基点とし、その基点からｎ番目（ｎ＝１、２、３、…）の立ち上がり点または立ち下がり点の位相が基準クロックの位相に対してｎ×Δｔ（Δｔはあらかじめ定められた位相シフト量）だけ位相シフトした第一のクロックを出力させる第一の手段と、クロックタイミング再生用信号をサンプリングして得られたサンプル信号から、基準クロックの位相と符号誤り率が最小となるクロックタイミングとの位相差を推定し、その推定された位相差に基づいて、位相シフト手段から、クロックタイミング再生用信号に続くベースバンド信号をサンプリングするためのクロックタイミングを出力させる第二の手段とを含むことを特徴とするクロックタイミング再生回路が提供される。
【００１６】
バースト的なディジタルデータを伝送する無線通信装置では、一般に、クロックタイミング再生用信号（ＢＴＲ）と、フレーム同期用信号（ＵＷ）と、データ（ＤＡＴＡ）からなるバースト信号を送受信する。このバースト信号を受信して検波することで得られるベースバンド信号は、ＢＴＲの部分がほぼ正弦波（雑音や伝送路の歪が無ければ厳密に正弦波）となり、それ以外の信号はアイパタンを描く。本発明の第一の観点では、ＢＴＲの部分のベースバンド信号がほぼ正弦波となることを利用し、この信号を位相が順次ずれていくクロックでサンプリングした後、得られたサンプル信号を用いてクロックタイミングを推定する。これにより、４シンボル程度の時間で高速にクロックタイミングを再生することができる。
【００１７】
ＢＴＲの部分により再生されたクロックタイミングを、それ以降のベースバンド信号の部分においてクロックタイミングの周波数変動に追従させるため、位相シフト手段が出力する第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するサンプルクロック生成手段と、クロックタイミング再生用信号をサンプリングするためのサンプルクロックとして制御手段が第一の手段を用いて位相シフト手段に出力させるクロックを選択し、クロックタイミング再生用信号に続くベースバンド信号をサンプリングするためのサンプルクロックとしてサンプルクロック生成手段の出力を選択する手段とを備え、第二の手段に、δｔだけタイミングを進めた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較して、位相シフト手段の位相シフト量を演算する演算手段を含むことがよい。
【００１８】
周波数変動に追従することで、周波数安定度の低い基準クロックを用いた場合でも高精度のクロックタイミング再生を行うことができ、ディジタルデータの符号誤りを減らすことができる。
【００１９】
周波数変動に追従するための構成は、本発明の第一の観点による構成とは独立に利用することもできる。
【００２０】
すなわち本発明の第二の観点によると、一定周期で繰り返す基準クロックを発生するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、この位相シフト手段の位相シフト量を制御する制御手段とを備えたクロックタイミング再生回路において、第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するサンプルクロック生成手段を備え、制御手段は、第二のクロックおよび第三のクロックをそれぞれサンプルクロックとしてベースバンド信号をサンプリングして得られたサンプル信号からそれぞれ求められるクロックタイミングの位相誤差に関する情報を比較して、位相シフト手段の位相シフト量を演算する演算手段を含むことを特徴とするクロックタイミング再生回路が提供される。
【００２１】
位相誤差に関する情報としては、サンプリングにより得られたサンプル信号の位相成分の判定誤差を利用することができる。また、ベースバンド信号が同期検波により得られた信号の場合には、サンプル信号の信号点の判定誤差を利用することもできる。位相成分の判定誤差あるいは信号点の判定誤差を利用することで、バースト信号のＢＴＲ以外の部分に対するクロックタイミング再生だけでなく、連続的な信号からのクロックタイミング再生も可能である。
【００２２】
また、ＢＴＲからクロックタイミングを再生するため、位相誤差に関する情報として、ＢＴＲをサンプリングして得られたサンプル信号の振幅を利用することもできる。この場合、基準クロックのタイミングとベースバンド信号のクロックタイミングとが半周期ずれていることがクロックタイミング再生用信号から検出された場合に、第一のクロックのタイミングを半周期ずらす手段を備えることが望ましい。
【００２３】
サンプルクロック生成手段は第二のクロックと第三のクロックとを交互に選択してひとつのクロックとして出力する手段を含み、制御手段は第二のクロックと第三のクロックとに対して交互に求められる位相誤差に関する情報を比較する構成とすることができる。また、これとは別に、サンプルクロック生成手段は第二のクロックと第三のクロックとを別々に出力し、制御手段は第二のクロックと第三のクロックとに対して別々に求められる位相誤差に関する情報を比較する構成とすることもできる。第二のクロックと第三のクロックとを別々に出力する場合には、第二のクロックをＩチャネルおよびＱチャネルの一方のサンプルクロック、第三のクロックを他方のサンプルクロックとして出力し、演算手段はＩチャネルおよびＱチャネルのそれぞれで得られた位相誤差に関する情報を比較する構成とすることができる。
【００２４】
サンプルクロック生成手段により生成された第二のクロックおよび第三のクロックを、ベースバンド信号からディジタルデータを復号するための主信号系のサンプルクロックとして出力する構成とすることができる。また、これとは別に、ベースバンド信号からディジタルデータを復号するための主信号系のサンプルクロックとして第一のクロックが出力され、第二のクロックおよび第三のクロックによりベースバンド信号を主信号系とは別系でサンプリングするサンプリング手段と、このサンプリング手段の出力から位相誤差に関する情報を得る手段とを備えることもできる。
【００２５】
バースト信号からクロックタイミングを再生する場合には、ＢＴＲをサンプリングして得られたサンプル信号の振幅を利用してクロックの引き込みを行い、ＢＴＲ以外の信号をサンプリングして得られたサンプル信号の判定誤差を利用してクロックタイミングの周波数変動に追従することもできる。
【００２６】
すなわち本発明の第三の観点によると、一定周期で繰り返す基準クロックを発生するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、この位相シフト手段の位相シフト量を制御する制御手段とを備えたクロックタイミング再生回路において、ベースバンド信号にはクロックタイミング再生用信号が付加されており、第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するサンプルクロック生成手段を備え、制御手段は、第二のクロックおよび第三のクロックをそれぞれサンプルクロックとしてクロックタイミング再生用信号をサンプリングすることによりそれぞれ得られるサンプル信号の振幅を比較して、位相シフト手段の位相シフト量を演算する第一の演算手段と、第二のクロックおよび第三のクロックをそれぞれサンプルクロックとしてクロックタイミング再生用信号に続くベースバンド信号をサンプリングしたときのサンプル信号から得られる判定誤差を比較して、位相シフト手段の位相シフト量を演算する第二の演算手段とを含むことを特徴とするクロックタイミング再生回路が提供される。
【００２７】
本発明の第四の観点によると、受信信号を検波して得られたベースバンド信号に含まれるクロックタイミング再生用信号からそれに続くベースバンド信号をサンプリングするためのクロックタイミングを再生するクロックタイミング再生方法において、一定周期で繰り返す基準クロックのひとつの立ち上がり点または立ち下がり点を基点とし、その基点からｎ番目（ｎ＝１、２、３、…）の立ち上がり点または立ち下がり点の位相が基準クロックの位相に対してｎ×Δｔ（Δｔはあらかじめ定められた位相シフト量）だけ位相シフトしたクロックをサンプルクロックとして生成し、このサンプルクロックを用いてクロックタイミング再生用信号をサンプリングし、このサンプリングにより得られたサンプル信号から基準クロックの位相と符号誤り率が最小となるクロックタイミングとの位相差を推定し、推定された位相差分だけ基準クロックの位相をシフトさせることにより、クロック再生用信号に続くベースバンド信号をサンプリングするためのクロックタイミングを再生することを特徴とするクロックタイミング再生方法が提供される。
【００２８】
本発明の第五の観点によると、ベースバンド信号をサンプリングして得られたサンプル信号の判定誤差に基づいてクロックタイミングを再生するクロックタイミング再生方法において、一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックから、このクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを主信号系のサンプルクロックとして生成し、このサンプルクロックを用いてベースバンド信号をサンプリングして得られたサンプル信号から判定誤差を求め、この判定誤差のうち、第二のクロックの上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較した結果に基づいて、第一のクロックに与えるべき位相シフト量を演算し、この位相シフト量に基づき基準クロックを位相シフトすることを特徴とするクロックタイミング再生方法が提供される。
【００２９】
本発明の第六の観点によると、ベースバンド信号をサンプリングして得られたサンプル信号の判定誤差に基づいてクロックタイミングを再生するクロックタイミング再生方法において、一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックを主信号系のサンプルクロックとして出力するとともに、この第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成し、この第二および第三のクロックで主信号系とは別にベースバンド信号をサンプリングして得られたサンプル信号から判定誤差を求め、この判定誤差のうち、第二のクロックの立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較した結果に基づいて、第一のクロックに与えるべき位相シフト量を演算し、この位相シフト量に基づき基準クロックを位相シフトすることを特徴とするクロックタイミング再生方法が提供される。
【００３０】
本発明の第七の観点によると、受信信号を検波して得られたベースバンド信号に含まれるクロックタイミング再生用信号から、そのベースバンド信号を復号するためのクロックタイミングを再生するクロックタイミング再生方法において、一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックから、この第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とをもつ第三のクロックとを主信号系のサンプルクロックとして生成し、このサンプルクロックを用いてクロックタイミング再生用信号をサンプリングし、このサンプリングにより得られたサンプル信号について、第二のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅と、第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅とを比較し、この比較の結果に基づいて第一のクロックに与えるべき位相シフト量を演算し、この位相シフト量に基づき基準クロックを位相シフトすることによりクロックタイミングを再生することを特徴とするクロックタイミング再生方法が提供される。
【００３１】
本発明の第八の観点によると、受信信号を検波して得られたベースバンド信号に含まれるクロックタイミング再生用信号から、そのベースバンド信号を復号するためのクロックタイミングを再生するクロックタイミング再生方法において、一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックを主信号系のサンプルクロックとして出力するとともに、この第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とをもつ第三のクロックとを生成し、この第二および第三のクロックを用いて主信号系とは別系にクロックタイミング再生用信号をサンプリングし、このサンプリングにより得られたサンプル信号について、第二のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅と、第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅とを比較し、この比較の結果に基づいて第一のクロックに与えるべき位相シフト量を演算し、この位相シフト量に基づき基準クロックを位相シフトすることによりクロックタイミングを再生することを特徴とするクロックタイミング再生方法が提供される。
【００３２】
第五ないし第八の観点において、第二のクロックと第三のクロックとを交互に選択したクロックによりベースバンド信号をサンプリングしてもよく、第二のクロックと第三のクロックとで別々にベースバンド信号をサンプリングしてもよい。別々にサンプリングする場合に、Ｉチャネルの信号を一方のクロック、Ｑチャネルの信号を他方のクロックでサンプリングすることができる。
【００３３】
第七および第八の観点において、基準クロックのタイミングと受信信号のクロックタイミングとが半周期ずれていることがベースバンドのクロックタイミング再生用信号から検出された場合には、第一のクロックタイミングを半周期ずらすことがよい。
【００３４】
【発明の実施の形態】
図１は本発明の第一の実施形態を示すブロック構成図であり、クロックタイミング再生回路を備えた復調装置の構成を示す。ここでは、バースト信号のフレームに付加されたクロックタイミング再生用信号だけを用いて、短時間にクロックタイミングを再生する実施形態を示す。
【００３５】
この復調装置内には、ＩＦ信号が入力される直交検波器１と、ＩＦ信号と非同期のキャリア信号を発生して直交検波器１へ出力する発振器２と、直交検波器１のＩチャネルおよびＱチャネルの出力をディジタル信号に変換するアナログ・ディジタル変換器３、４と、このアナログ・ディジタル変換器３、４の出力するディジタル信号を処理するベースバンド信号処理回路５と、クロックタイミング再生用信号からディジタルデータを復号するためのクロックタイミングを再生するクロックタイミング再生回路６とを備える。
【００３６】
クロックタイミング再生回路６は、一定周期で繰り返す基準クロックを発生する基準クロック発生回路７と、受信信号を検波して得られたベースバンド信号をサンプリングするためのサンプルクロックとして、基準クロックに対して位相をシフトした第一のクロックを出力する位相シフト回路８と、この位相シフト回路８の位相シフト量を制御する制御回路９とを備える。
【００３７】
制御回路９は、カウンタ１０と、位相推定回路１１と、カウンタ１０の出力と位相推定回路１１の出力との一方を選択するスイッチ１２とを備える。カウンタ１０は基準クロックに同期して位相制御信号（位相シフト量θ）を出力し、位相シフト回路８から、クロックタイミング再生用信号をサンプリングするためのサンプルクロックとして、基準クロックのひとつの立ち上がり点または立ち下がり点を基点とし、その基点からｎ番目（ｎ＝１、２、３、…）の立ち上がり点または立ち下がり点の位相が基準クロックの位相に対してθ＝ｎ×Δｔ（Δｔはあらかじめ定められた位相シフト量）だけ位相シフトしたクロックを出力させる。位相推定回路１１は、クロックタイミング再生用信号をサンプリングして得られたサンプル信号、すなわちベースバンド信号処理回路５からのサンプル信号から、基準クロックの位相と符号誤り率が最小となるクロックタイミングとの位相差φを推定する。さらに位相推定回路１１は、その推定された位相差φが補償されるように、位相シフト回路８への位相制御信号として位相シフト量−φを出力することにより、位相シフト回路８から、クロックタイミング再生用信号に続くベースバンド信号をサンプリングするためのクロックタイミングを出力させる。スイッチ１２は、クロックタイミング再生用信号を受信しているときにカウンタ１０の出力を選択し、それ以外では位相推定回路１１の出力（−φ）を選択して、位相制御信号として位相シフト回路７に供給する。制御回路８の動作フローを図２に示す。
【００３８】
図３はクロックタイミング再生回路の動作を説明する図であり、（ａ）は直交検波器１へ入力するＩＦ信号のバーストフレームフォーマット、（ｂ）は直交検波器１が出力するベースバンド信号、（ｃ）は所望のクロックタイミング、（ｄ）は基準クロック発生回路７の出力する基準クロック、（ｅ）は位相シフト回路８が出力するサンプルクロック、（ｆ）はベースバンド信号処理回路５がクロックタイミング再生回路６へ供給するサンプル信号のデータ切り替わりタイミング、（ｇ）はそのサンプル信号の値、（ｈ）はＩチャネルとＱチャネルのサンプル信号の値を二乗し加算した値、（ｉ）は（ｈ）を近似した関数、（ｊ）は（ｉ）の位相を推定して位相補正して得られたクロックタイミングの各波形を示す。（ｊ）の波形は所望のクロックタイミング（ｃ）の波形に一致する。
【００３９】
一般にバースト信号の先頭には、クロックタイミングを効率良く再生するための符号が付加される。例えばＱＰＳＫ変調方式の場合、「１１００」または「１００１」を繰り返したビットパターンが付加される。この符号を帯域制限して得られるクロックタイミング再生用信号（ＢＴＲ）は、図３（ｂ）に示す周期２Ｔ（Ｔはシンボル周期）の正弦波である。この信号をサンプリングする際、アイアパーチャが最も開き、符号誤り率が最小となる最適なクロックタイミングは、図図３（ｃ）に示すタイミングである。ここでは、この信号を得ることを目的とする。まず、図３（ｂ）の信号をアナログ・ディジタル変換器３、４でサンプリングする。この場合のサンプルクロック（図３（ｅ））は、基準クロック発生回路７が発生したシンボルレートの基準クロック（図３（ｄ））の周期を、位相シフト回路８がサンプル毎に一定量Δｔずつ変化させたクロックである。サンプリングして得られたサンプル信号（図３（ｆ））を位相推定回路１１へ入力する。位相推定回路１１は、ＩチャネルとＱチャネルの各サンプル信号を二乗して加算する（図３（ｈ））。得られた値は、図３（ｉ）に示す関数で近似できる。位相推定回路１１は、この近似関数の位相を推定することで、基準クロックと符号誤り率が最小となるタイミングとの差φを求める。この差が補償されるように位相シフト回路８に位相制御信号として−φを入力することで、位相シフト回路８は、基準クロック（図３（ｄ））の位相をシフトし、図３（ｊ）に示すクロックタイミングを得る。以上の動作によりクロックタイミングを得た後は、位相シフト回路８の位相シフト量を一定に固定して、バースト信号が終了するまでクロックタイミングを一定に保つ。
【００４０】
図４は位相推定回路１１の詳しい構成例を示すブロック構成図である。この位相推定回路１１は、ＩチャネルおよびＱチャネルのサンプル信号（「Ｉ−ｃｈ 」、「Ｑ−ｃｈ 」と表す）をそれぞれ二乗する乗算器１３、１４と、これらの出力を加算する加算器１５と、サンプル信号のデータの切り替わりを観測してサンプル回数を計数するカウンタ１６と、加算器１５の出力を遅延時間Ｔ′（＝Ｔ＋Δｔ）ずつ順次遅延させる複数の遅延回路１７と、基準クロックと符号誤り率が最小となるクロックタイミングとの位相差の推定値があらかじめ記憶されたＲＯＭ１８とを備える。
【００４１】
この位相推定回路１１は、キャリア位相誤差によるサンプル信号の振幅変動をなくすため、乗算器１３、１４と加算器１５とにより、（Ｉ−ｃｈ）２ ＋（Ｑ−ｃｈ）２ の演算を行う。なお、図４の構成ではこの演算をサンプリング後にディジタル的に行っているが、サンプリング前にアナログ的に行い、得られた信号を主信号系とは別のアナログ・ディジタル変換器でサンプリングする構成とすることもできる。
【００４２】
得られたサンプル信号を複数の遅延回路１７によりＴ′（＝Ｔ＋Δｔ）ずつ遅延させ、ＲＯＭ１８に入力する。また、カウンタ１６によりサンプル信号のデータ切り替わりを観測してサンプル回数を計数し、その値をＲＯＭ１８に入力する。
【００４３】
ＲＯＭ１８は、サンプル回数と複数個のサンプル信号から、基準クロックと符号誤り率が最小となるクロックタイミングとの位相差φを推定し、得られた値を出力する。位相差φの推定は、例えば以下のように行う。
【００４４】
基準クロック（図３（ｄ））をサンプリング毎にΔｔずつ位相シフトすると、サンプリングの間隔が一定量ずつ変化したサンプルクロックを得ることができる。得られたサンプルクロック（図３（ｅ））を用いてベースバンド信号（図３（ｄ））をサンプリングし、この値を二乗加算すると、ｎ番目の値は、
Ｙｎ ＝Ａ２ ｛１＋ ｃｏｓ（ωｃ ｎΔｔ−φ）｝ …（１）
で近似できる（図３（ｉ））。ここで、Ａは振幅、ωｃ は基準クロックの角周波数、Δｔはあらかじめ定められた一定量の位相シフト量、φは基準クロックと符号誤り率が最小になるクロックタイミングとの位相差である。φは、
【００４５】
【数１】
【００４６】
この例では位相差φを推定するためにＲＯＭを用いたが、乗算器と加算器等の組み合わせで同様の演算を行うことも可能である。また、マイクロプロセッサやＤＳＰ（ディジタル信号プロセッサ）を用いてソフト的に処理することも可能である。
【００４７】
図５は位相シフト回路８の回路構成例を示す。この位相シフト回路８は、ＲＯＭ２１、２２、ディジタル・アナログ変換器２３、２４、ハイブリッド２５、２８、およびアナログ乗算器２６、２７により構成される。この位相シフト回路８には、位相制御信号と基準クロックとが入力される。ここでは、位相制御信号として位相シフト量θが入力されたものとして説明する。このときＲＯＭ２１、２２は、入力された位相制御信号に対し、 ｃｏｓθと ｓｉｎθの値を出力する。ディジタル・アナログ変換器２３、２４はそれぞれ、これらの値をアナログ信号に変換し、アナログ乗算器２６、２７へ出力する。ハイブリッド２５は、入力された基準クロックを互いに９０度の位相差を有した２系列のクロックに分配し、アナログ乗算器２６、２７へ出力する。アナログ乗算器２６、２７はハイブリッド２５により分配された２系列のクロックを ｃｏｓθと ｓｉｎθの値に乗算し、ハイブリッド２８はこの乗算結果を加算する。この結果、基準クロックをθだけ位相シフトしたサンプルクロックが得られる。
【００４８】
図５に示した構成例では位相シフト回路をアナログ回路により構成したが、基準クロックのＭ倍（Ｍは位相シフトのステップ幅で決まる）のクロックを発生するクロック発生器と、シフト量が可変できる可変長シフトレジスタとを用いて、すべてディジタル回路で構成することも可能である。
【００４９】
以上の説明では、サンプル信号を二乗加算した値を式（１）で近似した。これに対し、復調方式として同期検波方式を用いた場合には、キャリア位相誤差による影響をほとんど無視できるため、（Ｉ−ｃｈ）２ または（Ｑ−ｃｈ）２ の値を式（１）で近似することもできる。また、サンプル信号を二乗せずに、（Ｉ−ｃｈ）または（Ｑ−ｃｈ）のサンプル信号を、
Ｙｎ ＝Ａ ｃｏｓ（ωｃ ｎΔｔ／２−φ） …（３）
と近似して、位相差φを推定することもできる。
【００５０】
さらに、クロックタイミング再生用信号が２値信号になるように送信側で処理することにより、前述した実施形態のクロックタイミング再生回路を多値変調方式にも利用することができる。
【００５１】
また、変調方式がπ／４シフトＱＰＳＫ変調方式の場合には、シンボル毎にキャリア位相面がπ／４だけ一定方向へ回転しているので、ベースバンド信号処理回路４において、シンボル毎に−π／４だけキャリア位相面を補正する。この補正は、アナログ・ディジタル変換器の前段でアナログ的に行うこともできる。
【００５２】
以上説明した実施形態では、復調方式として同期検波方式あるいは準同期検波方式を想定して説明し、クロックタイミング再生回路についても、これらの方式に対応するものとして説明した。しかし、前述したクロックタイミング再生回路は、ＩＦ遅延検波方式を用いた復調装置でも同様に利用することができる。
【００５３】
図６はクロックタイミング再生回路の別の動作例を説明する図であり、サンプル信号を二乗加算した値を三角関数ではなくＮ次の多項式で近似する例を示す。（ａ）は受信したＩＦ信号、（ｂ）はクロックタイミング再生用信号から得られるベースバンド信号、（ｃ）は所望のクロックタイミング、（ｄ）は基準クロック、（ｅ）はサンプルクロック、（ｆ）はサンプル信号のデータ切り替わりタイミング、（ｇ）はサンプル信号の値、（ｈ）はＩチャネルとＱチャネルのサンプル信号を二乗して加算した値、（ｉ）は近似するＮ次の多項式が表す関数、（ｊ）は位相確定して得られたクロック、（ｋ）は（ｊ）を位相反転して得られたクロックタイミング、のそれぞれの波形を示す。
【００５４】
この場合には、図３を参照して説明した動作例と同様にして得られたサンプル信号を二乗加算して得られた（Ｎ＋１）個の値について、Ｎ次の多項式で近似する。すなわち、
ｙ（ｔ） ＝ａ０ ＋ａ１ ｔ＋…＋ａＮ ｔＮ ……（４）
とする。この式においてａｎ （ｎ＝１、２、…、Ｎ）の値を求める。このためＮ＋１元の連立方程式を解くと、次式が得られる。
【００５５】
【数２】
ｄｙ／ｄｔ＝ａ１ ＋２ａ２ｔ＋…＋ｎａＮｔＮ−１ ＝０ …（６）
とおき、ｔを求める。さらに、ｎΔｔ≒ｔの場合、サンプル信号を二乗加算したｎ番目の値ｙ（ｎΔｔ）の値がサンプル信号の取り得る最大値に近ければ、ｔは極大点である。よって、位相推定回路１１はｔのタイミングをクロックタイミングと推定し、位相シフト回路８を制御する。逆にｙ（ｎΔｔ）が最小値に近ければｔは極小点である。よって、位相推定回路１１はｔのタイミング（図６（ｊ））を位相反転し、これをクロックタイミングと推定して、位相シフト回路８を制御する。これにより、符号誤り率が最小となるクロックタイミングが得られる。
【００５６】
以上説明した実施形態によれば、従来のＢＱＤＬ型クロック再生回路のようにオーバーサンプリングをする必要がなく、シンボルレート未満のサンプリングクロックを用いて処理できるため、ディジタル回路による実施が容易であり、伝送速度の高速化に容易に対応できる。また、最低３サンプル、すなわち４シンボル以下という短時間でクロックタイミングを再生することができる。さらに、基準クロックを内蔵しているため、ＩＦ抽出型タンク・リミタ・クロック再生回路と異なり、ＩＦ信号のレベルが低下してもクロックは消滅しない。加えて、クロックタイミング再生回路のほとんどの構成をディジタル回路で実施できるため、一度Δｔを設定すれば、その後はΔｔを調整する必要はない。したがって、回路の無調整化が可能となる。
【００５７】
以上の説明では、クロックタイミング再生用信号から短時間にクロックタイミングを再生する回路について説明した。前述の回路によりクロックタイミングが再生した後、クロックの周波数変動に追従する場合、あるいは連続的なディジタルデータに対してクロックタイミングを再生する場合の実施形態について、以下に説明する。
【００５８】
図７は本発明の第二の実施形態を示すブロック構成図であり、クロックタイミング再生回路を備えた復調装置の構成例を示す。この実施形態は、変調方式としてＱＰＳＫ変調方式またはπ／４シフトＱＰＳＫ変調方式などの位相変調方式を用い、復調方式としてベースバンド遅延検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。
【００５９】
この復調装置は、直交検波器１、発振器２、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５ａおよびクロックタイミグ再生回路６ａを備え、直交検波器１にはＩＦ信号を入力する。発振器２は、ＩＦ信号と非同期のキャリア信号を発生して、直交検波器１へ出力する。アナログ・ディジタル変換器３、４はそれぞれ、クロックタイミング再生回路６ａから供給されるサンプルクロックのタイミングで直交検波器１の出力をサンプリングしてディジタル信号へ変換し、ベースバンド信号処理回路５ａへ出力する。
【００６０】
ベースバンド信号処理回路５ａには、座標変換回路３１、遅延回路３２および識別判定回路３３を備える。座標変換回路３１は、直交座標上のＩチャネルとＱチャネルのサンプル信号を極座標へ変換して位相成分ψを求め、これをクロックタイミング再生回路６ａへ出力すると同時に、遅延回路３２および識別判定回路３３によりベースバンド遅延検波を行う。具体的には、遅延回路３２は、この座標変換回路３１の出力を１シンボル時間Ｔだけ遅延させる。識別判定回路３３は、この座標変換回路３１の出力と遅延回路３２との出力、すなわち１シンボル時間だけずれた二つのサンプル信号の位相成分の差分を求め、これを識別判定することで各チャネルの復号信号を得る。
【００６１】
クロックタイミング再生回路６ａには、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１および位相制御回路４２を備える。基準クロック発生回路７は、あらかじめ定められた一定周期の基準クロックを発生する。位相シフト回路８は、復調装置においてベースバンド信号をサンプリングするためのクロックタイミングとして、基準クロック発生回路７の出力する基準クロックｔの位相をシフトした補正クロックｔ０ を出力する。サンプルクロック生成回路４１は、補正クロックｔ０ の立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点と、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とを交互に繰り返すクロックを生成して、主信号系のサンプルクロックとして出力する。位相制御回路４２は、ベースバンド信号処理回路５ａからのサンプル信号の位相成分に基づいて、δｔだけタイミングを進めた立ち上がり点または立ち下がり点における１シンボル時間ずれた二つの位相成分の差分を識別判定して得られる判定誤差と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点における１シンボル時間ずれた二つの位相成分の差分を識別判定して得られる判定誤差とを比較し、その比較結果に基づいて位相シフト回路８の位相シフト量を演算する。この演算結果に基づいて位相シフト回路８による位相シフト量を制御することで、補正クロックｔ０ にクロックタイミングが再生される。
【００６２】
図８はサンプルタイミングの変化と判定誤差との関係を示す。この図は、一定の搬送波電力対雑音電力比（Ｃ／Ｎ）の条件下においてサンプルタイミングを変化させた場合の判定誤差の二乗平均値（ＲＭＳ値）について、計算機シミュレーションにより求めた結果を示している。シミュレーションでは、変調方式をＱＰＳＫ方式、復調方式をＱＰＳＫ遅延検波方式、伝送系をロールオフ率が０．６のナイキスト伝送系とした。図からわかるように、判定誤差の二乗平均値は下に凸の曲線を描く。したがって、判定誤差の二乗値（または絶対値）が描く曲線の微分係数が０となるタイミングで判定誤差が最小となり、よって符号誤り率も最小となることがわかる。
【００６３】
図９は各部の信号波形を示す。（ａ）は直交検波器１に入力されるＩＦ信号のバーストフレームフォーマット、（ｂ）は直交検波器１から出力されるベースバンド信号が描くアイパタン、（ｃ）は所望のクロックタイミング、（ｄ）は基準クロック発生回路７が出力する基準クロックｔ、（ｅ）は位相シフト回路８が出力する補正クロックｔ０ をタイミング差δｔだけ進めたクロックｔａ 、（ｆ）は位相シフト回路８が出力する補正クロックｔ０ 、（ｇ）は補正クロックｔ０ をタイミング差δｔだけ遅らせたクロックｔｂ 、（ｈ）はサンプルクロック生成回路４１が出力するサンプルクロック、（ｉ）はアナログ・ディジタル変換器３、４が出力するサンプル信号のデータの切り替わりタイミングである。
【００６４】
図９に示すように、位相シフト回路８は、基準クロックｔをτだけ補正して補正クロックｔ０ を生成する。ただし、このクロックタイミング再生回路６ａが初期状態の場合はτ＝０であり、クロックタイミングが確定した時点で、τは基準クロックｔと符号誤り率が最小となるクロックタイミングとの時間差となる。サンプルクロック生成回路４１は、補正クロックｔ０ を基に、位相差が２δｔの２種類のクロックｔａ 、ｔｂ を生成し、さらに両クロックを用いて、図９（ｈ）に示すサンプルクロックを生成する。このサンプルクロックがアナログ・ディジタル変換器３、４に供給され、ベースバンド信号をサンプリングする。位相制御回路４２では、ベースバンド信号処理回路５ａから得られる判定誤差信号ｅに基づき、ｔａ 、ｔｂ のそれぞれのタイミングにおける判定誤差ｅａ 、ｅｂ の絶対値または二乗値を求める。さらに、ｅａ とｅｂ との差分δｅを基に、サンプルタイミングの補正量＋αまたは−αまたは０を求める。ここで、α（α＞０）は修正幅であり、一定値に設定することも可能であり、また、差分δｅに応じて適応的に変化させることも可能である。位相制御回路４２は、
δｅ＞０：ｔ０ ＋α→ｔ０
δｅ＜０：ｔ０ −α→ｔ０
δｅ＝０：ｔ０ →ｔ０ …（７）
にしたがってサンプルタイミングを更新する。
【００６５】
図１０は動作原理を説明する図であり、サンプルタイミングと判定誤差との関係を示す。位相制御回路４２において上述の式によるサンプルタイミングの更新を繰り返し、δｅ＝０となったときに、図１０に示す曲線の微分係数が０となり、ｔａ とｔｂ との中間点ｔ０ が判定誤差が最小となるタイミング、すなわち符号誤り率が最小となるクロックタイミングと一致する。この実施形態におけるクロックタイミングを再生するための動作フローを図１１に示す。
【００６６】
図１２はサンプルクロック生成回路４１の具体的な構成例を示す。このサンプルクロック生成回路４１は、位相進み回路５１、位相遅れ回路５２およびスイッチ５３を備える。位相進み回路５１は、補正クロックｔ０ のタイミングをδｔだけ進ませる。位相遅れ回路５２は、補正クロックｔ０ のタイミングをδｔだけ遅らせる。スイッチ５３は、これらの回路の出力を補正クロックｔ０ に同期して交互に切り替える。
【００６７】
図１３は位相制御回路４２の具体的な構成例を示す。この回路には、遅延回路６１、加算器６２、判定回路６３、加算器６４、絶対値回路６５、スイッチ６６、ラッチ６７、６８、加算器６９、符号器７０、アップ／ダウンカウンタ７１、乗算器７２および累算器７３を備える。この位相制御回路４２には、ベースバンド信号処理回路５ａ内の座標変換回路３１からサンプル信号の位相成分ψが供給される。遅延回路６１はこの信号を２シンボル時間２Ｔだけ遅延させ、加算器６２はサンプル信号の位相成分ψと遅延回路６１の出力との差分を求める。判定回路６３は加算器６２の出力を判定し、加算器６４は加算器６２の出力と判定回路６３と出力との差分、すなわち判定誤差を計算する。絶対値回路６５は加算器６４の出力の絶対値を計算する。スイッチ６６は絶対値回路６５の出力を１シンボル時間毎に２個のラッチ６７、６８へ分配する。ラッチ６７、６８はスイッチ６６の出力を２シンボル時間だけ記憶する。加算器６９は２シンボルに１回だけ２個のラッチ６７、６８の出力の差分δｅを求める。δｅは、
δｅ＝｜Ｅｒｒ〔ψ２ｎ＋１−ψ２ｎ−１〕｜−｜Ｅｒｒ〔ψ２ｎ−ψ２ｎ−２〕｜
…（８）
で表される。ただし、ψ２ｎは２ｎ番目のサンプル信号の位相成分、Ｅｒｒ〔・〕は判定誤差を表す関数である。符号器７０は加算器６９の出力の符号を求める。アップ／ダウンカウンタ７１は符号器７０の出力をカウントし、その値が一定量を越えたときだけ＋１か−１を出力する。乗算器７２はアップ／ダウンカウンタ７１の出力に修正幅α（α＞０）を乗算する。累算器７３はこの乗算された値を累算し、位相シフト回路８への位相シフト量として出力する。
【００６８】
図１３に示した位相制御回路４２では絶対値回路６５を用いているが、これを二乗回路に置き換えてもよい。また、符号器７０とアップ／ダウンカウンタ７１の代わりに累算器を用い、誤差量に応じて適応的に補正量を変化させる構成としてもよい。
【００６９】
図１４はサンプルクロック生成回路４１の別の構成例を示す。このサンプルクロック生成回路４１は、分周回路８１、反転回路８２、位相進み回路８３、位相遅れ回路８４、反転回路８５、８６、遅延回路８７、８８、ＡＮＤ回路８９、９０およびＯＲ回路９１を備える。分周回路８１は補正クロックｔ０ を１／２分周する。反転回路８２は分周回路８１が出力するクロックを反転する。位相進み回路８３は反転回路８２が出力するクロックのタイミングをδｔだけ進ませ、位相遅れ回路８４は分周回路８１が出力するクロックのタイミングをδｔだけ遅らせる。反転回路８５、８６はそれぞれ、位相進み回路８３と位相遅れ回路８４とがそれぞれ出力するクロックを反転する。遅延回路８７、８８はそれぞれ反転回路６５、６６の出力を微少時間ｔｇ だけ遅延させる。ＡＮＤ回路６９は、位相進み回路８３の出力するクロックと、そのクロックを反転しさらにｔｇ だけ遅延させたクロック、すなわち遅延回路８７の出力との論理積を得る。ＡＮＤ回路９０は、位相遅れ回路８４の出力するクロックと、このクロックを反転しさらにｔｇ だけ遅延させたクロック、すなわち遅延回路８８の出力との論理積を得る。ＯＲ回路９１はＡＮＤ回路８９、９０が出力するクロックの論理和を得る。
【００７０】
図１５は図１４に示したサンプルクロック生成回路が出力するサンプルクロックを示す。図１４に示した構成では、サンプルクロック生成回路が出力するサンプルクロックのデューティ比は５０％にならない。しかしながら、このようなクロックに対応するアナログ・ディジタル変換器はすでに市販されており、アナログ・ディジタル変換器が要求するホールド時間よりｔｇ を長くすれば、十分に使用可能である。
【００７１】
第二の実施形態として示したクロックタイミング再生回路６ａは、シンボルレート程度の処理速度で、サンプルタイミングを符号誤り率が最小となるクロックタイミングに一致させることができる。したがって、オーバサンプリングする必要がないため、ディジタル回路での実施が容易で伝送速度の高速化に容易に対応できると同時に、低消費電力化を図ることができる。また、基準クロックを内蔵しているため、ＩＦ信号のレベルが低下してもクロックは消滅しない。さらに、クロックタイミング再生回路のほとんどの構成をディジタル回路で実施できるため、クロックジッタが少なく、同時にクロックタイミングを確定するまでの時間が短くなるように一度δｔやαのパラメータを設定すれば、その後はこれらのパラメータを調整する必要はない。したがって、回路の無調整化が可能になる。
【００７２】
図１６は本発明の第三の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。復調装置には、直交検波器１、キャリア再生回路１０１、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５ｂおよびクロックタイミング再生回路６ｂを備える。直交検波器１にはＩＦ信号が入力され、キャリア再生回路１０１から供給されるキャリア信号により直交検波を行う。キャリア再生回路１０１はＩＦ信号と同期したキャリア信号を発生する。アナログ・ディジタル変換器３、４は、直交検波器１のＩチャネルおよびＱチャネルの出力をそれぞれディジタル信号に変換する。ベースバンド信号処理回路５ｂは、アナログ・ディジタル変換器３、４が出力するＩチャネルとＱチャネルのサンプル信号の信号点を判定し、各チャネルの復号信号を得る。クロックタイミング再生回路６ｂは、ベースバンド信号処理回路５ｂから得られる判定誤差信号から、アナログ・ディジタル変換器３、４へ供給するサンプルクロックを生成する。
【００７３】
ベースバンド信号処理回路５ｂには２個の判定回路１０２、１０３と加算器１０４とを備える。判定回路１０２、１０３は、ＩチャネルとＱチャネルのサンプル信号を判定し、各チャネルの復号信号を得る。加算器１０４は、Ｉチャネルのサンプル信号と復号信号との差分を計算して判定誤差信号を出力する。
【００７４】
クロックタイミング再生回路６ｂには、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１および位相制御回路４２ｂを備える。基準クロック発生回路７、位相シフト回路８およびサンプルクロック生成回路４１の構成および動作は、上述したの実施形態と同等である。位相制御回路４２ｂとしては、図１３に示した回路から遅延回路６１、加算器６２、判定回路６３および加算器６４を取り除いた回路を利用することができる。
【００７５】
図１７は本発明の第四の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。
【００７６】
復調装置には、直交検波器１、キャリア再生回路１０１、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５ｃおよびクロックタイミング再生回路６ｃを備える。直交検波器１にはＩＦ信号が入力され、キャリア再生回路１０１から供給されるキャリア信号により直交検波を行う。キャリア再生回路１０１はＩＦ信号と同期したキャリア信号を発生する。アナログ・ディジタル変換器３、４は、直交検波器１のＩチャネルおよびＱチャネルの出力をそれぞれディジタル信号に変換する。ベースバンド信号処理回路５ｃは、アナログ・ディジタル変換器３、４が出力するＩチャネルとＱチャネルのサンプル信号の信号点を判定し、各チャネルの復号信号を得る。クロックタイミング再生回路６ｃは、ベースバンド信号処理回路５ｃから得られる各チャネルの判定誤差信号から、アナログ・ディジタル変換器３、４へ供給するサンプルクロックｔａ 、ｔｂ を生成する。
【００７７】
ベースバンド信号処理回路５ｃには、２個の判定回路１０２、１０３と同じく２個の加算器１０４、１０５とを備える。判定回路１０２、１０３は、ＩチャネルとＱチャネルのサンプル信号の信号点を判定し、各チャネルの復号信号を得る。加算器１０４はＩチャネルのサンプル信号と復号信号との差分を計算して判定誤差信号を出力し、加算器１０５はＱチャネルのサンプル信号と復号信号との差分を計算して判定誤差信号を出力する。
【００７８】
クロックタイミング再生回路６ｃには、基準クロック発生回路７、位相シフト回路８、位相進み回路５１、位相遅れ回路５２および位相制御回路４２ｃを備える。
【００７９】
この実施形態では、二つのクロックｔａ 、ｔｂ を交互に選択するのではなく、二つのクロックｔａ 、ｔｂ でそれぞれＩチャネルおよびＱチャネルの信号をサンプリングする。このため、図１２に示したサンプルクロック生成回路のスイッチ５３は不要であり、位相シフト回路８の出力する補正クロックｔ０ から、位相進み回路５１および位相遅れ回路５２により二つのクロックｔａ 、ｔｂ を得る。
【００８０】
図１８は位相制御回路４２ｃの構成例を示す。この位相制御回路４２ｃは、絶対値回路６５ａ、６５ｂ、加算器６９、符号器７０、アップ／ダウンカウンタ７１、乗算器７２および累算器７３を備える。絶対値回路６５ａはＩチャネルの判定誤差信号の絶対値を計算し、絶対値回路６５ｂはＱチャネルの判定誤差信号の絶対値を計算する。加算器６９は２個の絶対値回路６５ａ、６５ｂの出力の差分を計算する。符号器７０は加算器６９の出力の符号を求める。アップ／ダウンカウンタ７１は符号器７０の出力をカウントし、その値が一定量を越えたときだけ＋１か−１を出力する。乗算器７２はアップ／ダウンカウンタ７１の出力と修正幅α（α＞０）を乗算する。累算器７３はこの乗算された値を累算し、位相シフト回路８への位相シフト量として出力する。
【００８１】
この構成例においても、図１３に示した構成例と同様に、絶対値回路６５ａ、６５ｂの代わりに二乗回路を用いることができる。また、符号器７０とアップ／ダウンカウンタ７１の代わりに累算器を用い、誤差量に応じて適応的に補正量を変化させる構成としてもよい。
【００８２】
図１９は本発明の第五の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、クロックタイミング再生回路６ｄに主信号系とは別にアナログ・ディジタル変換器１１１、１１２と座標変換回路１１３とを設け、主信号系のアナログ・ディジタル変換器３、４には補正クロックｔ０ を供給することが、図７に示した第二の実施形態と異なる。
【００８３】
クロックタイミング再生回路６ｄは、第二の実施形態と同様に基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１および位相制御回路４２を備え、さらに、アナログ・ディジタル変換器１１１、１１２および座標変換回路１１３を備える。アナログ・ディジタル変換器１１１、１１２にはサンプルクロック生成回路４１からのクロックが供給され、それぞれ直交検波器１からのＩチャネルおよびＱチャネルの信号をサンプリングする。座標変換回路１１３は、直交座標上のＩチャネルとＱチャネルのサンプル信号を極座標へ変換して、位相成分ψを得る。位相制御回路４２は、この位相成分ψに基づいて位相シフト回路７の位相シフト量を制御する。
【００８４】
この実施形態は、第二の実施形態の構成に比べて回路規模は大きくなるが、復号信号からδｔの影響を除くことができるため、符号誤り率を改善することができる。
【００８５】
ここでは、変調方式としてＱＰＳＫ変調方式またはπ／４シフトＱＰＳＫ変調方式または他の位相変調方式、復調方式としてベースバンド遅延検波方式等の準同期検波方式を用いた場合を想定して説明したが、発振器２の代わりにキャリア再生回路を用い、座標変換回路１１３の代わりにサンプル信号の信号点を判定してその信号点の判定誤差を求める回路を設けることで、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた場合にも同様に実施できる。
【００８６】
図２０は、図１９に示した実施形態を修正し、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いる場合に、座標変換回路１１３および位相制御回路４２に代えて用いられる位相制御回路の構成例を示す。
【００８７】
この位相制御回路は、判定回路６３ａ、６３ｂ、加算器６４ａ、６４ｂ、絶対値回路６５ａ、６５ｂ、加算器６９、符号器７０、アップ／ダウンカウンタ７１、乗算器７２および累算器７３を備える。判定回路６３ａ、６３ｂは、ＩチャネルおよびＱチャネルの２系列のサンプル信号の信号点を判定する。加算器６４ａ、６４ｂは、各チャネルについて、そのサンプル信号とそれに対する判定回路６３ａ、６３ｂの判定出力との差分、すなわち判定誤差を計算する。絶対値回路６５ａ、６５ｂはそれぞれ、加算器６４ａ、６４ｂの出力の絶対値を計算する。加算器６９は絶対値回路６５ａ、６５ｂの出力の差分δｅを計算する。符号器７０は加算器６９の出力の符号を求める。アップ／ダウンカウンタ７１は符号器７０の出力をカウントし、その値が一定量を越えたときだけ＋１か−１を出力する。乗算器７２はアップ／ダウンカウンタ７１の出力に修正幅α（α＞０）を乗算する。累算器７３はこの乗算された値を累算し、位相シフト回路８への位相シフト量として出力する。
【００８８】
図２１は本発明の第六の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。この実施形態は、クロックタイミング再生回路６ｅに主信号系とは別にアナログ・ディジタル変換器１１１、１１２を設け、主信号系のアナログ・ディジタル変換器３、４には補正クロックｔ０ を供給することが、図１６、図１７にに示した第三、第四の実施形態と大きく異なる。
【００８９】
クロックタイミング再生回路６ｅは、基準クロック発生回路７、位相シフト回路８、位相進み回路５１、位相遅れ回路５２、アナログ・ディジタル変換器１１１、１１２および位相制御回路４２ｅを備える。基準クロック発生回路７は基準となるクロックを発生する。位相シフト回路８は、位相制御回路４２ｅの出力に基づいて基準クロックの位相をシフトして補正クロックｔ０ を生成し、これをサンプルクロックとしてアナログ・ディジタル変換器３、４に出力するとともに、位相進み回路５１および位相遅れ回路５２に出力する。位相進み回路５１は補正クロックｔ０ の位相をδｔだけ進ませ、位相遅れ回路５２はδｔだけ遅らせる。アナログ・ディジタル変換器１１１は、位相進み回路５１の出力したクロックｔａ によりＩチャネルの信号をサンプリングし、アナログ・ディジタル変換器１１２は、位相遅れ回路５２の出力したクロックｔｂ によりＱチャネルの信号をサンプリングする。位相制御回路４２ｅは、アナログ・ディジタル変換器１１１、１１２の出力から補正量を求め、これを累算して位相シフト回路８へ出力する位相シフト量を計算する。位相制御回路４２ｅとしては、図２０に示したものを用いることができる。
【００９０】
以上の実施形態において、第一の実施形態では、バースト信号を受信する場合に、信号フレームに付加されるクロックタイミング再生用信号だけを用いて高速にクロックタイミングを再生することができる。これに対して第二の実施形態ないし第六の実施形態では、連続的な信号やバースト信号のクロックタイミング再生用信号以外の信号に対して、クロックの周波数変動に追従して高精度なクロックタイミング再生を行うことができる。したがって、バースト信号を受信する場合には、第一の実施形態によりクロックタイミング再生用信号を用いてクロックタイミングを再生し、それ以降は、第二ないし第六の実施形態のいずれかによりクロックタイミング再生を行うことが望ましい。このような実施形態について以下に説明する。
【００９１】
図２２は本発明の第七の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は第一の実施形態と第二の実施形態とを組み合わせたものであり、復調装置には直交検波器１、発振器２、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５およびクロックタイミング再生回路６ｆを備え、クロックタイミング再生回路６ｆには、基準クロック発生回路７、位相シフト回路８、制御回路９ａ、サンプルクロック生成回路４１およびスイッチ２１ｂを備える。制御回路９ａには、カウンタ１０、位相推定回路１１、スイッチ１２ａおよび位相制御回路４２を備える。
【００９２】
スイッチ１２ａ、１２ｂ以外の各部の動作は第一の実施形態あるいは第二の実施形態で説明したとおりである。スイッチ１２ａは、クロックタイミング再生用信号を受信しているときにカウンタ１０の出力を選択し、クロックタイミング再生用信号が終了するとまず位相推定回路１１の出力を選択し、続いて位相制御回路４２の出力を選択して位相シフト回路８に供給する。スイッチ１２ｂは、クロックタイミング再生用信号をサンプリングするためのサンプルクロックとして、カウンタ１０を用いて位相シフト回路８に出力させる補正クロックを選択し、クロックタイミング再生用信号に続くベースバンド信号をサンプリングするためのサンプルクロックとして、サンプルクロック生成回路４１の出力を選択する。
【００９３】
すなわち、クロックタイミング再生用信号を受信しているときは、スイッチ１２ａはカウンタ１０の出力を選択し、スイッチ１２ｂは位相シフト回路８の出力を選択する。これによりクロックタイミング再生回路６ｆからは、基準クロックのひとつの立ち上がり点または立ち下がり点を基点とし、その基点からｎ番目（ｎ＝１、２、３、…）の立ち上がり点または立ち下がり点の位相が基準クロックの位相に対してｎ×Δｔ（Δｔはあらかじめ定められた位相シフト量）だけ位相シフトしたクロックが、サンプルクロックとして出力される。そして、そのサンプルクロックにより得られたサンプル信号を用いて、位相推定回路１１で基準クロックの位相と符号誤り率が最小となるクロックタイミングとの位相差を推定する。
【００９４】
位相推定回路１１が所定数のサンプル信号による位相差の推定を行った時点で、スイッチ１２ａは位相推定回路１１の出力を選択する。これにより、推定された位相差に基づいて位相シフト回路８の位相シフト量が設定される。
【００９５】
位相推定回路１１の出力により位相シフト回路８の位相シフト量が設定された後、スイッチ１２ａは位相制御回路４２の出力を選択し、スイッチ１２ｂはサンプルクロック生成回路４１の出力を選択する。これによりクロックタイミング再生回路６ｆからは、位相シフト回路８の出力する第一のクロック（補正クロック）の立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第二のクロックとが、サンプルクロックとして出力される。そして、そのサンプルクロックにより得られたサンプル信号に基づいて、位相制御回路４２が位相シフト回路８の位相シフト量を補正する。
【００９６】
このように本実施形態では、クロックタイミング再生用信号を用いて高速なクロックタイミングの引き込みが可能であるとともに、クロックタイミング再生用信号に続く信号について、クロックの周波数変動に追従することができる。したがって、回路規模は比較的大きくなるが、高速な引き込みが要求され、かつ高精度のクロックが要求される場合には非常に有効である。
【００９７】
クロックタイミング再生用信号を用いてクロックタイミングを引き込むために、上述した第二の実施形態ないし第六の実施形態を変形して利用することもできる。そのような実施形態について以下に説明する。
【００９８】
図２３は本発明の第八の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式としてＱＰＳＫ変調方式またはπ／４シフトＱＰＳＫ変調方式などの位相変調方式を用い、復調方式として準同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。
【００９９】
復調装置には、直交検波器１、発振器２、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５およびクロックタイミグ再生回路６ｇを備える。クロックタイミング再生回路６ｇには、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１、二乗加算回路１２１および位相制御回路４２ｇを備える。二乗加算回路１２１は、ＩチャネルとＱチャネルのそれぞれの信号を二乗する二個の乗算器と、この二個の乗算器の出力を加算する加算器とにより構成される。
【０１００】
この実施形態では、クロックタイミング再生回路６ｇに、サンプル信号そのものを入力する。二乗加算回路１２１は、このサンプルクロックによりサンプリングして得られたＩチャネルとＱチャネルの各サンプル信号を二乗して加算する。位相制御回路４２ｇは、二乗加算されたサンプル信号について、δｔだけタイミングを進めた立ち上がり点または立ち下がり点における振幅と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点における振幅とを比較し、その比較結果に基づいて位相シフト回路８の位相シフト量を演算する。
【０１０１】
図２４ないし図２６はクロックタイミング再生回路６ｇの動作を説明する図であり、図２４は動作フロー、図２５は各信号の波形、図２６はサンプルタイミングとサンプル信号の二乗値との関係を示す。
【０１０２】
図２３に示した復調装置には、図２５（ａ）に示すように、クロックタイミング再生用信号（ＢＴＲ）、フレーム同期用信号（ＵＷ）およびデータ（ＤＡＴＡ）により構成されたバーストフレーム構成のＩＦ信号を入力する。図２５（ｂ）〜（ｊ）はクロックタイミング再生用信号の部分を拡大して示す。クロックタイミング再生用信号を検波し帯域制限すると、図２５（ｂ）に示す正弦波のベースバンド信号が得られる。このベースバンド信号に対し、符号誤り率が最小となる所望のクロックタイミングが、図２５（ｃ）に示す信号である。クロックタイミング再生回路５ｉは、ベースバンド信号が図２５（ｂ）に示す正弦波となることを利用し、この信号から図２５（ｃ）に示すクロックタイミングを再生する。
【０１０３】
このためには、位相シフト回路８により図２５（ｄ）に示す基準クロックｔをτだけシフトして、図２５（ｆ）に示す補正クロックｔ０ を生成する。ただし、クロックタイミング再生回路６ｇが初期状態の場合はτ＝０であり、クロックタイミングが確定した時点で、τは図２５（ｄ）に示す基準クロックｔとクロックタイミングとの時間差となる。サンプルクロック生成回路４１は、補正クロックｔ０ を基に、位相差が２δｔの２種類のクロックｔａ 、ｔｂ を生成し、さらに両クロックを例えばシンボル毎に切り替えることにより、図２５（ｈ）に示すサンプルクロックを生成する。このサンプルクロックを用いて、アナログ・ディジタル変換器３、４でベースバンド信号をサンプリングする。これにより、図２５（ｉ）に示すディジタル信号のＩチャネルとＱチャネルの各サンプル信号が得られる。このサンプル信号を二乗加算回路１２１により二乗して加算すると、図２５（ｊ）に示す信号が得られる。
【０１０４】
図２５から、（ｃ）の所望のクロックタイミングを得るためには、（ｊ）の二乗値が最大となるタイミングを求めればよいことがわかる。すなわち、図２６に示すように、サンプル信号の二乗値が零ではなく、かつ微分係数が零のタイミングが、所望のクロックタイミングである。これを利用し、位相制御回路４２ｇで、二乗加算回路１２１の出力からサンプルタイミングの補正量を決定する。
【０１０５】
すなわち、それぞれのタイミングにおけるサンプル信号の二乗値Ｒａ 、Ｒｂ を求め、このＲａ 、Ｒｂ の差分δＲを基に、サンプルタイミングの補正量（＋αまたは−αまたは０）を求める。ここでα（α＞０）は修正幅であり、一定値に設定することも可能であり、また、差分δＲに応じて適応的に変化させることも可能である。位相制御回路４２ｇは、
δＲ＜０：ｔ０ ＋α→ｔ０
δＲ＞０：ｔ０ −α→ｔ０
δＲ＝０：ｔ０ →ｔ０ …（９）
にしたがってサンプルタイミングを更新する。
【０１０６】
この更新を繰り返してδＲ＝０となったとき、図２５に示す曲線の微分係数は零となり、ｔａ とｔｂ との中間点ｔ０ が符号誤り率が最小となるクロックタイミングと一致する。
【０１０７】
図２７は位相制御回路４２ｇの具体的な構成例を示す。この回路には、スイッチ６６、ラッチ６７、６８、加算器６９、符号器７０、アップ／ダウンカウンタ７１、乗算器７２および累算器７３を備える。スイッチ６６は、入力されたサンプル信号の二乗値（Ｒ）を１シンボル毎に２個のラッチ６７、６８へ分配する。ラッチ６７、６８はスイッチ２２の出力を２シンボル時間だけ記憶する。加算器６９は２シンボルに１回だけ２個のラッチ６７、６８の出力の差分δＲを求める。符号器７０は加算器６９の出力の符号を求める。アップ／ダウンカウンタ７１は符号器７０の出力をカウントし、その値が一定量を越えたときだけ＋１か−１を出力する。乗算器７２はアップ／ダウンカウンタ７１の出力に修正幅α（α＞０）を乗算する。累算器７３はこの乗算された値を累算し、位相シフト回路８への位相シフト量として出力する。
【０１０８】
ここでは修正幅αを一定とする構成としたが、符号器７０とアップ／ダウンカウンタ７１の代わりに累算器を用い、差分δＲに応じて適応的に修正幅を変化させる構成としてもよい。
【０１０９】
図２８は本発明の第九の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。ただし、この場合には、直交検波後に正弦波が得られるように、送信側で２値のクロックタイミング再生用信号を挿入しているものとする。
【０１１０】
この実施例の復調装置には、直交検波器１、キャリア再生回路１０１、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５およびクロックタイミング再生回路６ｈを備える。クロックタイミング再生回路６ｈには、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１ａ、二乗回路１２２、１２３および位相制御回路４２ｈを備える。サンプルクロック生成回路４１ａは、位相進み回路５１と位相遅れ回路５２とにより構成される。
【０１１１】
図２９はこの実施形態で用いられる位相制御回路４２ｈの具体的な構成例を示す。この回路には、加算器６９、符号器７０、アップ／ダウンカウンタ７１、乗算器７２および累算器７３を備える。加算器６９は、ＩチャネルとＱチャネルのサンプル値の二乗値の差分δＲを計算する。符号器７０は加算器６９の出力の符号を求める。アップ／ダウンカウンタ７１は符号器７０の出力をカウントし、その値が一定量を越えたときだけ＋１か−１を出力する。乗算器７２はアップ／ダウンカウンタ７１の出力に修正幅α（α＞０）を乗算する。累算器７３はこの乗算された値を累算し、位相シフト回路８への位相シフト量として出力する。
【０１１２】
図３０は本発明の第十の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施例は、主信号系のサンプリングに補正クロックｔ０ を用い、クロックタイミング再生回路において主信号系とは別にサンプリングを行うことが図２３に示した第八の実施形態と異なる。
【０１１３】
復調装置には、直交検波器１、発振器２、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５およびクロックタイミグ再生回路６ｉを備える。クロックタイミング再生回路６ｉには、第八実施例と同様に、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１、二乗加算回路１２１および位相制御回路４２ｇを備え、さらに、アナログ・ディジタル変換器１１１、１１２を備える。位相シフト回路８の出力する補正クロックｔ０ は、サンプルクロック生成回路４１に供給されるとともに、主信号系のサンプルクロックとして出力される。サンプルクロック生成回路４１は、補正クロックｔ０ のタイミングをδｔだけ進ませたクロックとδｔだけ遅らせたクロックとを、交互にアナログ・ディジタル変換器１１１、１１２に供給する。アナログ・ディジタル変換器１１１、１１２は、このクロックを用いて、主信号系とは別系に、直交検波器１から出力されたＩチャネルとＱチャネルのベースバンド信号をサンプリングする。これ以外の動作は第八の実施形態と同等である。
【０１１４】
本実施例では、第八および第九の実施形態の構成に比べて回路規模は大きくなるが、復号信号からδｔの影響を除くことができるため、符号誤り率を改善することができる。
【０１１５】
ここでは変調方式としてＱＰＳＫ変調方式またはπ／４シフトＱＰＳＫ変調方式または他の位相変調方式、復調方式としてベースバンド遅延検波方式等の準同期検波方式を用いた場合を想定して説明したが、直交検波後に正弦波が得られるように送信側で２値のクロックタイミング再生用信号を挿入すれば、２２ｎＱＡＭ（ｎ＝１、２、…）変調方式にも対応できる。
【０１１６】
図３１は本発明の第十一の実施形態を示すブロック構成図であり、クロックタイミング再生回路とそれが備えられた復調装置との構成を示す。この実施形態は、変調方式として２２ｎＱＡＭ（ｎ＝１、２、…）変調方式、復調方式として同期検波方式を用いた復調装置のクロックタイミング再生回路に本発明を実施したものである。ただし、この場合には、直交検波後に正弦波が得られるように、送信側で２値のクロックタイミング再生用信号を挿入しているものとする。
【０１１７】
この実施例の構成は第九の実施形態とほぼ同等であるが、第十の実施形態と同様に主信号系とは別のアナログ・ディジタル変換器を設け、主信号系のアナログ・ディジタル変換器に補正クロックｔ０ を供給することが第九実施例と異なる。
【０１１８】
復調装置には、直交検波器１、キャリア再生回路１０１、アナログ・ディジタル変換器３、４、ベースバンド信号処理回路５およびクロックタイミング再生回路６ｊを備える。クロックタイミング再生回路６ｊには、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１ａ、二乗回路１２２、１２３および位相制御回路４２ｈを備え、さらに、アナログ・ディジタル変換器１１１、１１２を備える。位相シフト回路８の出力する補正クロックｔ０ は、サンプルクロック生成回路４１ａに供給されるとともに、主信号系のサンプルクロックとして出力される。サンプルクロック生成回路４１ａは、補正クロックｔ０ のタイミングをδｔだけ進ませたクロックｔａ と、δｔだけ遅らせたクロックｔｂ とをアナログ・ディジタル変換器１１１、１１２に供給する。アナログ・ディジタル変換器１１１、１１２は、これらのクロックを用いて、主信号系とは別系に、直交検波器１から出力されたＩチャネルとＱチャネルのベースバンド信号をサンプリングする。
【０１１９】
図３２はクロックタイミング再生回路の擬似安定状態の動作を説明する図である。第八ないし第十一の実施形態に示したクロックタイミング再生回路では、疑似安定状態が生じることがある。すなわち、補正クロックｔ０ のタイミングが±Ｔ／２と一致した場合には微分係数は零になるが、クロックタイミングが得られない擬似安定状態となる。しかしながら、この擬似安定状態は、クロックタイミング再生回路４が初期状態（τ＝０）のとき、基準クロックｔのタイミングとクロックタイミングとの差がちょうど±Ｔ／２の場合にのみ生じる。したがって、この状態の発生確率は非常に小さい。擬似安定状態への対策は、サンプル信号から基準クロックｔのタイミングとクロックタイミングとの差がちょうど±Ｔ／２であることを検出した場合に、補正クロックｔ０ を±Ｔ／２だけ補正すればよい。
【０１２０】
図３３は第八の実施形態に用いられるクロックタイミング再生回路６ｇの別の構成例を示すブロック構成図であり、図３２に示した擬似安定状態を回避するための回路を付加した構成例を示す。
【０１２１】
このクロックタイミング再生回路は、基準クロック発生回路７、位相シフト回路８、サンプルクロック生成回路４１、二乗加算回路１２１および位相制御回路４２ｇに加え、キックオフ回路１３１および加算器１３２を備える。キックオフ回路１３１は、ＩチャネルとＱチャネルのサンプル信号の擬似安定状態を検出し、その場合だけＴ／２の値（Ｔはシンボル周期）を出力する。加算器１３２は、キックオフ回路１３１の出力と位相制御回路４２ｇの出力とを加算して、位相シフト回路８に出力する。
【０１２２】
図３４はキックオフ回路の具体的な構成例を示すブロック構成図である。このキックオフ回路は、乗算器１４１、１４２、加算器１４３、比較器１４４、カウンタ１４５およびＲＯＭ１４６を備える。乗算器１４１、１４２はＩチャネルおよびＱチャネルのサンプル信号をそれぞれ二乗する。加算器１４３は乗算器１４１、１４２の出力を加算する。比較器１４４は、加算器１４３の出力値としきい値とを比較し、加算器１４３の出力値が小さい場合に「１」、それ以外の場合に「０」を出力する。カウンタ１４５は、比較器１４４の出力をカウントし、一定値以上になると「１」を出力する。ＲＯＭ１４６は、カウンタ１４５の出力が「１」の場合にＴ／２、それ以外は零を出力する。
【０１２３】
図３５はキックオフ回路の別の構成例を示すブロック構成図であり、図３６は擬似安定状態における信号波形を示す。図３６において、（ａ）〜（ｈ）は図２５の（ｂ）〜（ｊ）の各信号に対応する。
【０１２４】
図３５に示すキックオフ回路は、擬似安定状態となった場合のベースバンド信号の符号が、図３６（ｃ）に示すように、一定となることを利用している。すなわち、Ｉチャネル用にスイッチ１５１、ラッチ１５３、１５５、乗算器１５７、符号器１５９およびカウンタ１５１を備え、Ｑチャネル用にスイッチ１５２、ラッチ１５４、１５６、乗算器１５８、符号器１６０およびカウンタ１６２を備え、さらに、ＯＲ回路１６３およびＲＯＭ１６４を備える。スイッチ１５１はＩチャネルのサンプル信号をシンボル毎に２個のラッチ１５３、１５５に切り替え、スイッチ１５２はＱチャネルのサンプル信号を同じく２個のラッチ１５４、１５６に切り替える。乗算器１５７はラッチ１５３、１５５の出力を乗算し、乗算器１５８はラッチ１５４、１５６の出力を乗算する。符号器１５９、１６０はそれぞれ、乗算器１５７、１５８の出力の符号を求める。カウンタ１６１、１６２はそれぞれ、符号器１５９、１６０の出力をカウントし、一定値以上になると「１」を出力する。ＯＲ回路１６３はカウンタ１６１、１６２の論理和を求める。ＲＯＭ１６４は、ＯＲ回路１６３の出力が「１」の場合にＴ／２、それ以外は零を出力する。
【０１２５】
第八の実施形態のクロックタイング再生回路で擬似安定状態を避けるための構成例について図３２ないし図３６を参照して説明したが、必要に応じてこれらの構成を多少変更することで、他の実施形態においても同様に擬似安定状態を避けることができる。すなわち、基準クロックのタイミングと受信信号のクロックタイミングとが半周期ずれていることがサンプル信号から検出された場合にはサインプルタイミングを半周期ずらすことで、クロックタイミング再生回路の擬似安定状態を回避することができる。また、初期状態（τ＝０の場合）が疑似安定状態の近傍にある場合も、短時間にクロックタイミングを確定させることができる。
【０１２６】
【発明の効果】
以上説明したように、本発明のクロックタイミング再生回路では、ＩＦ抽出型タンク・リミタ・クロック再生回路と異なり、基準クロックを内蔵しているためＩＦ信号のレベルが低下してもクロックは消滅しない。また、ＢＱＤＰＬ型クロック再生回路のようなオーバーサンプリングの必要もなく、処理速度はシンボルレート程度で良いため、データ伝送速度の高速化に容易に対応できる。そして、処理速度をシンボルレート程度に抑えることができるため、低消費電力化が図れる。さらに、本発明のクロックタイミング再生回路はほとんどの構成要素をディジタル回路で構成できるため、一度設定したパラメータを調整する必要がなく、回路の無調整化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態を示すブロック構成図。
【図２】クロックタイミング再生回路の動作フローを示す図。
【図３】クロックタイミング再生回路の動作を説明する図。
【図４】位相推定回路の詳しい構成例を示す図。
【図５】位相シフト回路の回路構成例を示す図。
【図６】クロックタイミング再生回路の別の動作例を説明する図。
【図７】本発明の第二の実施形態を示すブロック構成図。
【図８】サンプルタイミングの変化と判定誤差との関係を示す図。
【図９】第二の実施形態におけるクロックタイミング再生回路の動作を説明する図。
【図１０】動作原理を説明する図。
【図１１】クロックタイミング再生回路の動作フローを示す図。
【図１２】サンプルクロック生成回路の具体的な構成例を示す図。
【図１３】位相制御回路の具体的な構成例を示す図。
【図１４】サンプルクロック生成回路の別の構成例を示す図。
【図１５】図１４に示したサンプルクロック生成回路が出力するサンプルクロックを示す図。
【図１６】本発明の第三の実施形態を示すブロック構成図。
【図１７】本発明の第四の実施形態を示すブロック構成図。
【図１８】位相制御回路の構成例を示す図。
【図１９】本発明の第五の実施形態を示すブロック構成図。
【図２０】位相制御回路の構成例を示す図。
【図２１】本発明の第六の実施形態を示すブロック構成図。
【図２２】本発明の第七の実施形態を示すブロック構成図。
【図２３】本発明の第八の実施形態を示すブロック構成図。
【図２４】クロックタイミング再生回路の動作フローを示す図。
【図２５】クロックタイミング再生回路の動作を説明する図。
【図２６】動作原理を説明する図。
【図２７】位相制御回路の構成例を示す図。
【図２８】本発明の第九の実施形態を示すブロック構成図。
【図２９】位相制御回路の構成例を示す図。
【図３０】本発明の第十の実施形態を示すブロック構成図。
【図３１】本発明の第十一の実施形態を示すブロック構成図。
【図３２】擬似安定状態の動作を説明する図。
【図３３】第八の実施形態に示したクロックタイミング再生回路に擬似安定状態に対応する回路を設けた例を示すブロック構成図。
【図３４】キックオフ回路の一例を示すブロック構成図。
【図３５】キックオフ回路の別の例を示すブロック構成図。
【図３６】擬似安定状態での各信号のタイミングを示す図。
【図３７】従来例を示すブロック構成図であり、ＩＦ抽出型タンク・リミタ・クロック再生回路を備えた復調装置の構成例を示す図。
【図３８】従来例を示すブロック構成図であり、ＢＱＤＰＬ型クロック再生回路を備えた復調装置の構成例を示す図。
【図３９】図３８に示したＢＱＤＰＬ型クロック再生回路の動作フローを示す図。
【符号の説明】
１ 直交検波器
２ 発振器
３、４、１１１、１１２ アナログ・ディジタル変換器
５、５ａ、５ｂ、５ｃ ベースバンド信号処理回路
６、６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｉ、６ｊ クロックタイミング再生回路
７ 基準クロック発生回路
８ 位相シフト回路
９、９ａ 制御回路
１０、１６、１４５、１６１、１６２ カウンタ
１１ 位相推定回路
１２、１２ａ、１２ｂ、５３、６６、１５１、１５２ スイッチ
１３、１４、７２、１４１、１４２、１５７、１５８ 乗算器
１５、６２、６４、６４ａ、６４ｂ、６９、１３２、１４３ 加算器
１７、３２、６１、８７、８８ 遅延回路
１８、２１、２２、１４６、１６４ ＲＯＭ
２３、２４ ディジタル・アナログ変換器
２５、２８ ハイブリッド
２６、２７ アナログ乗算器
３１ 座標変換回路
４１ サンプルクロック生成回路
４２、４２ｂ、４２ｃ、４２ｅ、４２ｇ、４２ｈ 位相制御回路
５１、８３ 位相進み回路
５２、８４ 位相遅れ回路
６３、６３ａ、６３ｂ 判定回路
６５、６５ａ、６５ｂ 絶対値回路
６７、６８、１５３〜１５６ ラッチ
７０、１５９、１６０ 符号器
７１ アップ／ダウンカウンタ
７３ 累算器
８１ 分周回路
８２、８５、８６ 反転回路
８９、９０ ＡＮＤ回路
９１、１６３ ＯＲ回路
１０１ キャリア再生回路
１２１ 二乗加算回路
１２２、１２３ 二乗回路
１３１ キックオフ回路
１４４ 比較器
Claims (25)
- 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、基準クロックに対して位相シフトした第一のクロックを出力する位相シフト手段と、
この位相シフト手段の位相シフト量を制御する制御手段と
を備えたクロックタイミング再生回路において、
前記ベースバンド信号にはクロックタイミング再生用信号が付加されており、
前記制御手段は、
前記位相シフト手段から、前記クロックタイミング再生用信号をサンプリングするためのサンプルクロックとして、前記基準クロックのひとつの立ち上がり点または立ち下がり点を基点とし、その基点からｎ番目（ｎ＝１、２、３、…）の立ち上がり点または立ち下がり点の位相が前記基準クロックの位相に対してｎ×Δｔ（Δｔはあらかじめ定められた位相シフト量）だけ位相シフトした第一のクロックを出力させる第一の手段と、
前記クロックタイミング再生用信号をサンプリングして得られたサンプル信号から、前記基準クロックの位相と符号誤り率が最小となるクロックタイミングとの位相差を推定し、その推定された位相差に基づいて、前記位相シフト手段から、前記クロックタイミング再生用信号に続くベースバンド信号をサンプリングするためのクロックタイミングを出力させる第二の手段と
を含む
ことを特徴とするクロックタイミング再生回路。 - 請求項１記載のクロックタイミング再生回路において、
前記位相シフト手段が出力する第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するサンプルクロック生成手段と、
前記クロックタイミング再生用信号をサンプリングするためのサンプルクロックとして前記制御手段が前記第一の手段を用いて前記位相シフト手段に出力させるクロックを選択し、前記クロックタイミング再生用信号に続くベースバンド信号をサンプリングするためのサンプルクロックとして前記サンプルクロック生成手段の出力を選択する手段と
を備え、
前記第二の手段は、δｔだけタイミングを進めた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較して、前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
この位相シフト手段の位相シフト量を制御する制御手段と
を備えたクロックタイミング再生回路において、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するとともに、この第二のクロックと第三のクロックとを交互に選択してひとつのクロックとして出力するサンプルクロック生成手段を備え、
前記第一のクロックはクロックタイミングを示す信号としてのみ用いられ、
ベースバンド信号のサンプリングは前記サンプルクロック生成手段の出力するひとつのクロックにより行われ、
前記制御手段は、前記第二のクロックおよび前記第三のクロックのそれぞれのタイミングでベースバンド信号をサンプリングして得られたサンプル信号からそれぞれ求められるクロックタイミングの位相誤差に関する情報を比較して、前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号をサンプリングするための主信号系のサンプルクロックとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
この位相シフト手段の位相シフト量を制御する制御手段とを備えたクロックタイミング再生回路において、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するサンプルクロック生成手段と、
前記第二のクロックおよび前記第三のクロックにより前記ベースバンド信号を前記主信号系とは別系でサンプリングする手段と
を備え、
前記制御手段は、前記第二のクロックおよび前記第三のクロックをそれぞれサンプルクロックとしてベースバンド信号をサンプリングして得られたサンプル信号からそれぞれ求められるクロックタイミングの位相誤差に関する情報を比較して、前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 前記位相誤差に関する情報は前記第二のクロックおよび前記第三のクロックのそれぞれのタイミングでサンプリングされたサンプル信号の位相成分の判定誤差である請求項３ないし４のいずれか記載のクロックタイミング再生回路。
- ベースバンド信号は同期検波により得られた信号であり、前記位相誤差に関する情報は前記第二のクロックおよび前記第三のクロックのそれぞれのタイミングでサンプリングされたサンプル信号の信号点の判定誤差である請求項３ないし４のいずれか記載のクロックタイミング再生回路。
- ベースバンド信号にはクロックタイミング再生用信号を含み、前記位相誤差に関する情報はこのクロックタイミング再生用信号を前記第二のクロックおよび前記第三のクロックのそれぞれのタイミングでサンプリングされたサンプル信号の振幅である請求項３ないし４のいずれか記載のクロックタイミング再生回路。
- 基準クロックのタイミングとベースバンド信号のクロックタイミングとが半周期ずれていることがクロックタイミング再生用信号から検出された場合に、第一のクロックのタイミングを半周期ずらす手段を備えた請求項７記載のクロックタイミング再生回路。
- 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
この位相シフト手段の位相シフト量を制御する制御手段と
を備えたクロックタイミング再生回路において、
前記ベースバンド信号にはクロックタイミング再生用信号が付加されており、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するとともに、この第二のクロックと第三のクロックとを交互に選択してひとつのクロックとして出力するサンプルクロック生成手段を備え、
前記第一のクロックはクロックタイミングを示す信号としてのみ用いられ、
ベースバンド信号のサンプリングは前記サンプルクロック生成手段の出力するひとつのクロックにより行われ、
前記制御手段は、
前記第二のクロックおよび前記第三のクロックのそれぞれのタイミングでクロックタイミング再生用信号をサンプリングすることによりそれぞれ得られるサンプル信号の振幅を比較して、前記位相シフト手段の位相シフト量を演算する第一の演算手段と、
前記第二のクロックおよび前記第三のクロックのそれぞれのタイミングでクロックタイミング再生用信号に続くベースバンド信号をサンプリングしたときのサンプル信号から得られる判定誤差を比較して、前記位相シフト手段の位相シフト量を演算する第二の演算手段と
を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号をサンプリングするための主信号系のサンプルクロックとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
この位相シフト手段の位相シフト量を制御する制御手段と
を備えたクロックタイミング再生回路において、
前記ベースバンド信号にはクロックタイミング再生用信号が付加されており、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するサンプルクロック生成手段と、
前記第二のクロックおよび前記第三のクロックにより前記ベースバンド信号を前記主信号系とは別系でサンプリングする手段と
を備え、
前記制御手段は、
前記第二のクロックおよび前記第三のクロックをそれぞれサンプルクロックとしてクロックタイミング再生用信号をサンプリングすることによりそれぞれ得られるサンプル信号の振幅を比較して、前記位相シフト手段の位相シフト量を演算する第一の演算手段と、
前記第二のクロックおよび前記第三のクロックをそれぞれサンプルクロックとしてクロックタイミング再生用信号に続くベースバンド信号をサンプリングしたときのサンプル信号から得られる判定誤差を比較して、前記位相シフト手段の位相シフト量を演算する第二の演算手段と
を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
ベースバンド信号をサンプリングして得られたサンプル信号から得られる判定誤差に基づいて前記位相シフト手段の位相シフト量を制御する制御手段と
を備えたクロックタイミング再生回路において、
前記第一のクロックはクロックタイミングを示す信号としてのみ用いられ、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点と、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とを交互に繰り返す第二のクロックを生成して主信号系のサンプルクロックとして出力するサンプルクロック生成手段を備え、
前記制御手段は、δｔだけタイミングを進めた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較して、前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号を主信号系でサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
ベースバンド信号をサンプリングして得られたサンプル信号から得られる判定誤差に基づいて前記位相シフト手段の位相シフト量を制御する制御手段と
を備えたクロックタイミング再生回路において、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点と、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とを交互に繰り返す第二のクロックを生成するサンプルクロック生成手段と、
この第二のクロックにより前記ベースバンド信号を前記主信号系とは別系でサンプリングするサンプリング手段と
を備え、
前記制御手段は、このサンプリング手段の出力から、δｔだけタイミングを進めた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較して、前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
ベースバンド信号をサンプリングして得られたサンプル信号の位相成分の判定誤差または信号点の判定誤差に基づいて前記位相シフト手段の位相シフト量を制御する制御手段と
を備えたクロックタイミング再生回路において、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点と、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とを交互に繰り返す第二のクロックを生成して主信号系のサンプルクロックとして出力するサンプルクロック生成手段を備え、
前記制御手段は、δｔだけタイミングを進めた立ち上がり点または立ち下がり点におけるサンプル信号から得られる位相成分の判定誤差と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点におけるサンプル信号から得られる位相成分の判定誤差とを比較して、前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
同期検波により得られたベースバンド信号をサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
ベースバンド信号をサンプリングして得られたサンプル信号の信号点の判定誤差に基づいて前記位相シフト手段の位相シフト量を制御する制御手段と
を備えたクロックタイミング再生回路において、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成し、前記第二のクロックを主信号系のＩチャネルおよびＱチャネルの一方のサンプルクロック、前記第三のクロックを他方のサンプルクロックとして出力するサンプルクロック生成手段を備え、
前記制御手段は、ＩチャネルおよびＱチャネルのそれぞれのサンプル信号から得られる判定誤差を比較して、前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
準同期検波または同期検波により得られたベースバンド信号を主信号系でサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
ベースバンド信号をサンプリングして得られたサンプル信号の位相成分の判定誤差またはサンプル信号の信号点の判定誤差に基づいて前記位相シフト手段の位相シフト量を制御する制御手段と
を備えたクロックタイミング再生回路において、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点と、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とを交互に繰り返す第二のクロックを生成するサンプルクロック生成手段と、
この第二のクロックにより前記ベースバンド信号を前記主信号系とは別系でサンプリングするサンプリング手段と
を備え、
前記制御手段は、このサンプリング手段の出力から、δｔだけタイミングを進めた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較して、前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
同期検波により得られたベースバンド信号を主信号系でサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
ベースバンド信号をサンプリングして得られたサンプル信号の信号点の判定誤差に基づいて前記位相シフト手段の位相シフト量を制御する制御手段と
を備えたクロックタイミング再生回路において、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するサンプルクロック生成手段と、
前記主信号系とは別系で、前記第二のクロックによりＩチャネルおよびＱチャネルの一方のベースバンド信号をサンプリングし、前記第三のクロックにより他方のベースバンド信号をサンプリングするサンプリング手段と
を備え、
前記制御手段は、ＩチャネルおよびＱチャネルのそれぞれのサンプル信号から得られる判定誤差を比較して、前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
この位相シフト手段の位相シフト量を前記ベースバンド信号に含まれるクロックタイミング再生用信号をサンプリングして得られるサンプル信号の振幅に基づいて制御する制御手段と
を備えたクロックタイミング再生回路において、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点と、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とを交互に繰り返す第二のクロックを生成して主信号系のサンプルクロックとして出力するサンプルクロック生成手段を備え、
前記制御手段は、このサンプルクロックによるサンプリングで得られたサンプル信号について、δｔだけタイミングを進めた立ち上がり点または立ち下がり点におけるサンプル信号の振幅と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点におけるサンプル信号の振幅とを比較し、その比較結果に基づいて前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号をサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
この位相シフト手段の位相シフト量を前記ベースバンド信号に含まれるクロックタイミング再生用信号をサンプリングして得られるサンプル信号の振幅に基づいて制御する制御手段と
を備えたクロックタイミング再生回路において、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成し、前記第二のクロックを主信号系のＩチャネルおよびＱチャネルの一方のサンプルクロック、前記第三のクロックを他方のサンプルクロックとして出力するサンプルクロック生成手段を備え、
前記制御手段は、ＩチャネルおよびＱチャネルのそれぞれのサンプル信号の振幅を比較し、その比較結果に基づいて前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号を主信号系でサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
この位相シフト手段の位相シフト量を前記ベースバンド信号に含まれるクロックタイミング再生用信号をサンプリングして得られるサンプル信号の振幅に基づいて制御する制御手段と
を備えたクロックタイミング再生回路において、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点と、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とを交互に繰り返す第二のクロックを生成するサンプルクロック生成手段と、
この第二のクロックにより前記ベースバンド信号を前記主信号系とは別系でサンプリングするサンプリング手段と
を備え、
前記制御手段は、前記サンプリング手段により得られたサンプル信号について、δｔだけタイミングを進めた立ち上がり点または立ち下がり点におけるサンプル信号の振幅と、δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点におけるサンプル信号の振幅とを比較し、その比較結果に基づいて前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 一定周期で繰り返す基準クロックを発生するクロック発生手段と、
受信信号を検波して得られたベースバンド信号を主信号系でサンプリングするためのクロックタイミングとして、前記基準クロックに対して位相のシフトした第一のクロックを出力する位相シフト手段と、
この位相シフト手段の位相シフト量を前記ベースバンド信号に含まれるクロックタイミング再生用信号をサンプリングして得られるサンプル信号の振幅に基づいて制御する制御手段と
を備えたクロックタイミング再生回路において、
前記第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成するサンプルクロック生成手段と、
前記主信号系とは別系で、前記第二のクロックによりＩチャネルおよびＱチャネルの一方のベースバンド信号をサンプリングし、前記第三のクロックにより他方のベースバンド信号をサンプリングするサンプリング手段と
を備え、
前記制御手段は、ＩチャネルおよびＱチャネルのそれぞれのサンプル信号の振幅を比較し、その比較結果に基づいて前記位相シフト手段の位相シフト量を演算する演算手段を含む
ことを特徴とするクロックタイミング再生回路。 - 受信信号を検波して得られたベースバンド信号に含まれるクロックタイミング再生用信号からそれに続くベースバンド信号をサンプリングするためのクロックタイミングを再生するクロックタイミング再生方法において、
一定周期で繰り返す基準クロックのひとつの立ち上がり点または立ち下がり点を基点とし、その基点からｎ番目（ｎ＝１、２、３、…）の立ち上がり点または立ち下がり点の位相が前記基準クロックの位相に対してｎ×Δｔ（Δｔはあらかじめ定められた位相シフト量）だけ位相シフトしたクロックをサンプルクロックとして生成し、
このサンプルクロックを用いて前記クロックタイミング再生用信号をサンプリングし、
このサンプリングにより得られたサンプル信号から前記基準クロックの位相と符号誤り率が最小となるクロックタイミングとの位相差を推定し、
推定された位相差分だけ前記基準クロックの位相をシフトさせることにより、前記クロックタイミング再生用信号に続くベースバンド信号をサンプリングするためのクロックタイミングを再生する
ことを特徴とするクロックタイミング再生方法。 - ベースバンド信号をサンプリングして得られたサンプル信号の判定誤差に基づいてクロックタイミングを再生するクロックタイミング再生方法において、
一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックから、このクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを主信号系のサンプルクロックとして生成し、
これらのサンプルクロックを用いてベースバンド信号を別系でサンプリングして得られたサンプル信号から判定誤差を求め、
この判定誤差のうち、前記第二のクロックの上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、前記第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較した結果に基づいて、前記第一のクロックに与えるべき位相シフト量を演算し、
この位相シフト量に基づき前記基準クロックを位相シフトする
ことを特徴とするクロックタイミング再生方法。 - ベースバンド信号をサンプリングして得られたサンプル信号の判定誤差に基づいてクロックタイミングを再生するクロックタイミング再生方法において、
一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックを主信号系のサンプルクロックとして出力するとともに、この第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点をもつ第三のクロックとを生成し、
この第二および第三のクロックで前記主信号系とは別にベースバンド信号をサンプリングして得られたサンプル信号から判定誤差を求め、
この判定誤差のうち、前記第二のクロックの立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差と、前記第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号から得られる判定誤差とを比較した結果に基づいて、前記第一のクロックに与えるべき位相シフト量を演算し、
この位相シフト量に基づき前記基準クロックを位相シフトする
ことを特徴とするクロックタイミング再生方法。 - 受信信号を検波して得られたベースバンド信号に含まれるクロックタイミング再生用信号から、そのベースバンド信号を復号するためのクロックタイミングを再生するクロックタイミング再生方法において、
一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックから、この第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とをもつ第三のクロックとを主信号系のサンプルクロックとして生成し、
このサンプルクロックを用いて前記クロックタイミング再生用信号をサンプリングし、
このサンプリングにより得られたサンプル信号について、前記第二のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅と、前記第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅とを比較し、
この比較の結果に基づいて前記第一のクロックに与えるべき位相シフト量を演算し、
この位相シフト量に基づき前記基準クロックを位相シフトすることによりクロックタイミングを再生する
ことを特徴とするクロックタイミング再生方法。 - 受信信号を検波して得られたベースバンド信号に含まれるクロックタイミング再生用信号から、そのベースバンド信号を復号するためのクロックタイミングを再生するクロックタイミング再生方法において、
一定周期で繰り返す基準クロックを位相シフトして得られた第一のクロックを主信号系のサンプルクロックとして出力するとともに、この第一のクロックの立ち上がり点または立ち下がり点に対し、あらかじめ定められたタイミング差δｔだけタイミングを進めた立ち上がり点または立ち下がり点をもつ第二のクロックと、同じタイミング差δｔだけタイミングを遅らせた立ち上がり点または立ち下がり点とをもつ第三のクロックとを生成し、
この第二および第三のクロックを用いて前記主信号系とは別系に前記クロックタイミング再生用信号をサンプリングし、
このサンプリングにより得られたサンプル信号について、前記第二のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅と、前記第三のクロックの立ち上がり点または立ち下がり点におけるサンプル信号の振幅とを比較し、
この比較の結果に基づいて前記第一のクロックに与えるべき位相シフト量を演算し、
この位相シフト量に基づき前記基準クロックを位相シフトすることによりクロックタイミングを再生する
ことを特徴とするクロックタイミング再生方法。
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