JP2000049877A

JP2000049877A - クロックタイミング再生回路

Info

Publication number: JP2000049877A
Application number: JP10209781A
Authority: JP
Inventors: Toshiaki Takao; 俊明高尾; Yoshifumi Suzuki; 芳文鈴木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1998-07-24
Filing date: 1998-07-24
Publication date: 2000-02-18

Abstract

(57)【要約】【課題】クロックタイミングを再生するまでの引き込
み時間を短縮するとともに、クロックタイミング再生の
高精度化を図る。【解決手段】データ信号に先立ってクロックタイミン
グ再生用信号が配置されるフレームを受信し、クロック
タイミング再生用信号の受信期間とデータ信号の受信期
間とでは異なるクロックタイミング再生モードを選択す
る。このとき、クロックタイミング再生用信号の受信期
間では、大まかに最適なサンプルクロックを特定する。
続いて、データ信号の受信期間では、データの受信を行
いながら位相差の微調整を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルデータ
伝送の受信側におけるクロックタイミング再生技術に関
する。

【０００２】ここで、本明細書において使用する用語を
定義しておく、まず、「サンプルクロック」とは、復調
装置でサンプリングに用いるクロックをいう。また、
「クロックタイミング」とは、データの誤り率が最小に
なる場合のサンプルクロックのタイミングをいう。「シ
ンボルレート」とはディジタルデータの切り替わり速
度、すなわち変調速度を表す。

【０００３】

【従来の技術】ディジタルデータ伝送を行う復調装置に
は、誤り無くディジタルデータを復号するため、受信信
号から誤り率が最小となるクロックタイミングを再生す
るクロックタイミング再生回路が設けられる。このクロ
ックタイミング再生回路には、位相ジッタの少ない高精
度なクロックタイミングを再生することが求められる。
さらに、時分割多元接続通信方式等においてバースト的
なディジタルデータを伝送する場合には、ディジタルデ
ータの先頭位置に一定パターンのクロックタイミング再
生用信号が付加されている。クロックタイミング再生回
路には、この信号を用いてクロックタイミングを再生す
るまでの引き込み時間を短縮することが求められる。

【０００４】従来のクロックタイミング再生回路は大別
して、アナログ処理を用いた回路と、ディジタル処理を
用いた回路がある。まず、前者の例として、ＰＬＬ(Pha
se Locked Loop) 回路、またはタンク・リミタ回路を用
いたＩＦ(Intermediate Frequency)抽出クロックタイミ
ング再生回路が挙げられる。ＰＬＬ回路を用いたクロッ
クタイミング再生回路は、固定無線通信等において連続
的なデータを精度良く伝送する場合に用いられる。ま
た、タンク・リミタ回路を用いたクロックタイミング再
生回路は、移動無線通信等においてバースト的なデータ
を伝送する場合に用いられる。一方、ディジタル処理を
用いたクロックタイミング再生回路として、ベースバン
ド信号をオーバーサンプリングして得られた信号を処理
することでクロックタイミングを再生するＢＱＤＰＬ(B
inary Quantized Digital Phase-Locked-Loop)型クロッ
クタイミング再生回路が挙げられる。

【０００５】さらに、発明者らは、高速バースト信号に
対応するため、オーバーサンプリングが不要で、かつ調
整が容易なクロックタイミング再生回路であるサンプル
タイミング摂動型クロックタイミング再生回路およびス
テップサンプル型クロックタイミング再生回路を発明し
た（特願平９−１８５３１４、本願出願時に未公開）。
これら五種類のクロックタイミング再生回路について詳
細に説明する。

【０００６】図１１に、ＰＬＬ回路を使用したＩＦ抽出
クロックタイミング再生回路を備えた復調装置の構成を
示す。この復調装置には、ＩＦ信号が入力される検波器
８と、検波器出力をサンプリングするアナログ／ディジ
タル変換器（Ａ／Ｄ）９と、アナログ／ディジタル変換
器９が出力するサンプル信号を処理し、復号信号を得る
ベースバンド信号処理回路１０と、クロックタイミング
を再生するＩＦ抽出クロックタイミング再生回路８０と
を備える。ＩＦ抽出クロックタイミング再生回路８０に
は、自乗検波回路５と、位相比較器６と、ループフィル
タ８２と、ＶＣＯ(Voltage-controled Oscilator)８１
とを備える。自乗検波回路５には、ＩＦ信号を入力す
る。自乗検波回路５は、クロックの周波数成分を含まな
いＩＦ信号を非線形処理することで、クロックの周波数
成分を抽出する。位相比較器６は、抽出された周波数成
分とＶＣＯが出力するクロックの位相を比較し、比較結
果を出力する。ループフィルタ８２は、この比較結果を
平均化し、その平均値に応じた電圧値を出力する。ＶＣ
Ｏ８１は、ループフィルタ８２が出力する制御電圧に対
応した周波数のクロックを出力する。ＶＣＯ８１が出力
するクロックは、位相比較器６へフィードバックされる
と同時に、サンプルクロックとして出力される。得られ
たクロックでサンプリングすると誤り率は最小となる。
このクロックはアナログ／ディジタル変換器（Ａ／Ｄ）
９など、復調装置の各部に供給される。ＰＬＬ回路を用
いたＩＦ抽出クロックタイミング再生回路８０の説明
は、畑、古川著、「ＰＬＬ−ＩＣの使い方」、秋葉出版
発行に詳しい。

【０００７】次に、タンク・リミタ回路を用いたＩＦ抽
出クロックタイミング再生回路９０について説明する。
図１２に、本ＩＦ抽出クロックタイミング再生回路９０
を備えた復調装置の構成を示す。この復調装置には、Ｉ
Ｆ信号が入力される検波器８と、検波器８の出力をサン
プリングするアナログ／ディジタル変換器（Ａ／Ｄ）９
と、アナログ／ディジタル変換器９が出力するサンプル
信号を処理し復号信号を得るベースバンド信号処理回路
１０と、クロックタイミングを再生するＩＦ抽出クロッ
クタイミング再生回路９０とを備える。

【０００８】ＩＦ抽出クロックタイミング再生回路９０
には、自乗検波回路５と、タンク回路９１と、リミタ回
路９２とを備える。自乗検波回路５にはＩＦ信号を入力
する。自乗検波回路５は、クロックの周波数成分を含ま
ないＩＦ信号を非線形処理することで、クロックの周波
数成分を抽出する。タンク回路９１は狭帯域の帯域通過
フィルタであり、クロックの位相ジッタを低減する。リ
ミタ回路９２は、タンク回路９１で得られた正弦波のク
ロックを矩形波に整形する。得られたクロックでサンプ
リングすると誤り率は最小となる。このクロックはアナ
ログ／ディジタル変換器（Ａ／Ｄ）９など、復調装置の
各部に供給される。タンク・リミタ回路を用いたＩＦ抽
出クロックタイミング再生回路９０の説明は、山本、加
藤著、「ＴＤＭＡ通信」、電子情報通信学会発行に詳し
い。

【０００９】次に、ＢＱＤＰＬ型クロックタイミング再
生回路９５について説明する。図１３に本ＢＱＤＰＬ型
クロックタイミング再生回路９５を備えた復調装置の構
成を示す。この復調装置には、ＩＦ信号が入力される検
波器８と、検波器８の出力をサンプリングするアナログ
／ディジタル変換器（Ａ／Ｄ）９と、このアナログ／デ
ィジタル変換器９が出力するサンプル信号を処理し、復
号信号を得るベースバンド信号処理回路１０と、クロッ
クタイミングを再生するＢＱＤＰＬ型クロックタイミン
グ再生回路９５とを備える。

【００１０】ＢＱＤＰＬ型クロックタイミング再生回路
９５には、ゼロクロス検出回路９７と、位相判定回路９
６と、ループフィルタ８２′と、ＶＣＯ８１とを備え
る。ＢＱＤＰＬ型クロックタイミング再生回路９５の動
作フローを図１４に示す。本回路にはシンボルレートの
２倍の周波数のサンプルクロックを用いて得られたサン
プル信号を入力する。この信号系列のうち、シンボル周
期で繰り返すサンプル信号Ｄ（ｔ＋ｎＴ）をゼロクロス
検出回路９７に入力する（Ｔはシンボル周期、ｎは任意
の整数）。ゼロクロス検出回路９７は、入力信号が符号
反転（ゼロクロス）したら、それを位相判定回路９６に
通知する。位相判定回路９６には、サンプル信号Ｄ（ｔ
＋ｎＴ）と、これからＴ／２周期遅れたタイミングでサ
ンプリングしたサンプル信号Ｄ｛ｔ＋（ｎ＋１／２）
Ｔ｝を入力する。位相判定回路９６は、両信号の符号に
基づき、符号誤り率が最小となるクロックタイミングに
対して、サンプルタイミングが進んでいるか遅れている
かを判定する。すなわち、Ｄ（ｔ＋ｎＴ）×Ｄ｛ｔ＋
（ｎ＋１／２）Ｔ｝の符号が正の場合は進みと判定し、
負の場合は遅れと判定する。そして、ゼロクロス検出回
路９７がゼロクロスを検出したときだけ、判定結果を出
力する。ループフィルタ８２′は、一種の平均化回路で
あり、位相判定回路９６の判定結果を平均化する。な
お、このループフィルタ８２′は図１１に示すループフ
ィルタ８２と違い、Ｎ段のアップ／ダウンカウンタを用
いてディジタル回路により構成される。ＶＣＯ８１は、
ループフィルタ８２′の出力結果に基づき、クロックの
周波数を制御する。これにより、サンプルタイミングの
進みと遅れが調整され、符号誤り率が最小となるクロッ
クタイミングが得られる。得られたクロックタイミング
はアナログ／ディジタル変換器９など、復調装置の各部
に供給される。ＢＱＤＰＬ型クロックタイミング再生回
路９５の説明は、Vijay K.Bhargaw 著、塚本監訳、「最
新ディジタル衛星通信−実用化技術と最新動向−」、日
本技術経済センター発行に詳しい。

【００１１】上記の三種類のクロックタイミング再生回
路と比較し、高速なバースト信号へ容易に対応できるク
ロックタイミング再生回路として、発明者らが発明した
二種類のクロックタイミング再生回路について説明す
る。

【００１２】まず、サンプルタイミング摂動型クロック
タイミング再生回路１００を内蔵した復調装置の構成を
図１５に示す。本復調装置には、ＩＦ信号が入力される
検波器８と、検波器８の出力をディジタル信号に変換す
るアナログ／ディジタル変換器（Ａ／Ｄ）９と、アナロ
グ／ディジタル変換器９が出力するサンプル信号を処理
するベースバンド信号処理回路１０と、ＩＦ信号から復
号信号を得るためのクロックタイミングを再生するサン
プルタイミング摂動型クロックタイミング再生回路１０
０とを備える。サンプルタイミング摂動型クロックタイ
ミング再生回路１００には、一定周期の基準クロックを
発生する基準クロック発振器（ＯＳＣ）３と、この基準
クロックの位相をずらすことで補正クロックを生成する
位相シフタ４と、補正クロックの位相をδｔだけ進める
位相進み回路（＋δｔ）１０２と、δｔだけ遅らせる位
相遅れ回路（−δｔ）１０３と、これら二種類のクロッ
クを切替えるスイッチ（ＳＷ）１０１と、ベースバンド
信号処理回路１０から得られる識別判定誤差信号に基づ
いて、クロック位相制御信号を求めるクロック位相制御
回路２とを備える。本サンプルタイミング摂動型クロッ
クタイミング再生回路１００は、クロックタイミングの
ずれと識別判定誤差の絶対値（または自乗値）の関係
が、クロックタイミングのずれが０の点で識別判定誤差
が最小となる下に凸の曲線を描くことを利用している。

【００１３】本サンプルタイミング摂動型クロックタイ
ミング再生回路の動作フローを図１６に示す。クロック
位相制御回路２は基準クロック発振器（ＯＳＣ）３が発
生する基準クロックをτだけ補正して補正クロックを生
成する。

【００１４】ただし、本サンプルタイミング摂動型クロ
ックタイミング再生回路１００が初期状態の場合はτ＝
０であり、クロックタイミングが確定した時点で、τは
基準クロックと誤り率が最小となるクロックタイミング
との時間差になる。位相進み回路１０２と位相遅れ回路
１０３とスイッチ（ＳＷ）１０１は、補正クロックを基
に、位相差が２δｔの進みクロックと遅れクロックとを
生成し、さらに両クロックから、サンプルクロックを生
成する。このサンプルクロックを用いて、アナログ／デ
ィジタル変換器９においてベースバンド信号をサンプリ
ングする。

【００１５】次に、クロック位相制御回路２では、ベー
スバンド信号処理回路１０から得られる識別判定誤差信
号に基づき、それぞれのタイミングにおける識別判定誤
差の絶対値｜ｅａ｜、｜ｅｂ｜（または自乗値）を求め
る。さらに、｜ｅａ｜、｜ｅｂ｜の差分δｅを基に、サ
ンプルタイミングの補正量（＋αまたは−αまたは０）
を求める。ここでα（＞０）は修正幅であり、一定値に
設定することも可能であり、また差分δｅに応じて適応
的に可変することも可能である。位相シフタ４は、次式
に従ってサンプルタイミング（ｔ₀）を更新する。

【００１６】 δｅ＞０：ｔ₀＋α→ｔ₀ δｅ＜０：ｔ₀−α→ｔ₀ δｅ＝０：ｔ₀→ｔ₀ （１）式（１）を繰り返してδｅ＝０となったとき、下に凸の
曲線の微分係数は０となり、ｔ₀は識別判定誤差が最小
となるタイミング、すなわち誤り率が最小となるクロッ
クタイミングと一致する。得られたクロックタイミング
はアナログ／ディジタル変換器９など、復調装置の各部
に供給される。

【００１７】次に、ステップサンプル型クロックタイミ
ング再生回路１０５を備えた復調装置の構成を図１７に
示す。本復調装置には、ＩＦ信号が入力される検波器８
と、検波器８の出力をサンプリングするアナログ／ディ
ジタル変換器（Ａ／Ｄ）９と、このアナログ／ディジタ
ル変換器９が出力するサンプル信号を処理し、復号信号
を得るベースバンド信号処理回路１０と、クロックタイ
ミングを再生するステップサンプル型クロックタイミン
グ再生回路１０５とを備える。

【００１８】ステップサンプル型クロックタイミング再
生回路１０５には、クロックタイミング推定回路１０６
と、カウンタ１０７と、スイッチ（ＳＷ）１０８と、位
相シフタ４と、基準クロック発振器（ＯＳＣ）３と、モ
ード切替制御回路１とを備える。ステップサンプル型ク
ロックタイミング再生回路１０５には、ベースバンド信
号をサンプリングして得られたサンプル信号を入力す
る。

【００１９】本ステップサンプル型クロックタイミング
再生回路１０５の動作フローを図１８に示す。本ステッ
プサンプル型クロックタイミング再生回路１０５は、図
１８に示すように、シンボル周期に比べ微少時間Δｔだ
け長い周期を持つサンプルクロックを用いてクロックタ
イミング再生用信号をサンプリングし、得られたサンプ
ル信号からクロックタイミングを推定する第一のモード
と、推定して得られたクロックタイミングでサンプリン
グし、復号信号を得る第二のモードを持つ。これらのモ
ードの切替えは、モード切替制御回路１が受信信号のク
ロックタイミング再生用信号またはデータ信号の先頭ま
たは末尾を検出することにより行われる。

【００２０】第一のモードでは、スイッチ１０８はカウ
ンタ１０７に接続されている。カウンタ１０７は、基準
クロックに同期して１クロック周期毎にカウントアップ
することにより、サンプルクロックの周期をＴ＋Δｔ
（Ｔはシンボル周期、Δｔは微少時間）とする。アナロ
グ／ディジタル変換器（Ａ／Ｄ）９は、このサンプルク
ロックを用いて、バースト信号の先頭に付加されている
クロックタイミング再生用信号を検波して得られたベー
スバンド信号をサンプリングする。得られたサンプル信
号をクロックタイミング推定回路１０６に入力する。ク
ロックタイミング推定回路１０６は、このサンプル信号
に基づきクロックタイミング再生用信号が極値を取るタ
イミングすなわちシンボルの中間点と、基準クロックと
の初期位相差φを推定する。例えば、φは次式で表され
る。

【００２１】

【数１】ここで、ｙ_nはＩチャネルとＱチャネルのサンプル信号
をそれぞれ自乗し、加算した値のｎ番目の値である。ま
た、ω_cは基準クロックの角周波数である。本クロック
タイミング推定回路１０６をハードウェアで実現した例
を図１９に示す。また、クロックタイミング推定回路１
０６の別の構成を図２０に示す。図２０のＲＯＭ１２０
には、式（２）を計算して得られた値を記憶しておく。
クロックタイミング推定回路１０６がクロックタイミン
グを推定した後、スイッチ１０８がクロックタイミング
推定回路１０６に切り替わり、第二のモードとなる。第
二のモードでは、クロックタイミング推定回路１０６が
推定した初期位相差が位相シフタ４に伝えられ、位相シ
フタ４がこの初期位相差分だけ基準クロックの位相をず
らすことにより、誤り率が最小となるクロックタイミン
グが得られる。得られたクロックタイミングは、アナロ
グ／ディジタル変換器９など、復調装置の各部に供給さ
れる。

【００２２】

【発明が解決しようとする課題】図１１に示すＰＬＬ回
路を用いたＩＦ抽出クロックタイミング再生回路は、高
精度なクロックタイミングを再生できるという特徴を持
つため、２５６ＱＡＭ(Quadrature Amplitude Modulati
on) などの多値変調方式で用いられている。しかしなが
ら、ＰＬＬ回路は同期に長い時間を必要とする。例え
ば、畑、古川著、「ＰＬＬ−ＩＣの使い方」、秋葉出版
発行によれば、数ｍｓ〜数百ｍｓの同期時間が必要とさ
れる。一方、（財）電波産業会が策定した「構内無線局
１９ＧＨｚ帯データ伝送用無線設備標準規格ＲＣＲＳ
ＴＤ−３４Ａ」に準拠するためには、ＰＬＬ回路は約５
０μｓ程度で同期する必要がある。したがって、ＰＬＬ
回路を用いたＩＦ抽出クロックタイミング再生回路をバ
ースト信号に対応させることは困難である。

【００２３】図１２に示すタンク・リミタ回路を用いた
ＩＦ抽出クロックタイミング再生回路では、クロックの
精度を高めるため、狭帯域の帯域通過フィルタであるタ
ンク回路を用いている。クロックを高精度化するには、
タンク回路のＱ値（Ｑ＝ｆ₀／Δｆ：ｆ₀はフィルタの
中心周波数、Δｆは３ｄＢ帯域幅である）を大きくする
必要がある。しかしながら、タンク回路として一般的に
用いられている単同調共振回路の遅延時間は約Ｑ／４
〔Ｔ〕で表されるため、Ｑ値を大きくするとタンク回路
の遅延時間が長くなり、結果としてクロックタイミング
が再生するまでの引き込み時間が長くなる。さらに、本
クロックタイミング再生回路は全てアナログ回路で構成
されるため、クロックの位相ジッタを低減し、かつ引き
込み時間を最適に調整することは困難である。さらに、
本クロックタイミング再生回路は、ＩＦ信号からクロッ
クを抽出しているため、伝搬路条件の変動等によりＩＦ
信号のレベルが低下するとサンプルクロックが消滅する
という欠点を持つ。

【００２４】図１３に示すＢＱＤＰＬ型クロックタイミ
ング再生回路には、ベースバンド信号をシンボルレート
の２倍以上の周波数でオーバーサンプリングして得られ
たサンプル信号を入力する。このため、本クロックタイ
ミング再生回路は、シンボルレートの２倍以上の速度で
動作する必要がある。しかしながら、クロックが高速化
するに従いディジタル回路の実現が困難になるため、Ｂ
ＱＤＰＬ型クロックタイミング再生回路はシンボルレー
トの高速化に対応することが困難である。

【００２５】図１５に示すサンプルタイミング摂動型ク
ロックタイミング再生回路は、Ｔ＋δｔとＴ−δｔの周
期が交互に繰り返すサンプルクロックを用いている。し
たがって、Ｔ−δｔの周期でサンプリングする場合に
は、シンボルレートより速い動作速度が必要とされるた
め、シンボルレートの高速化に対応することが困難にな
る。さらに、本クロックタイミング再生回路により得ら
れるサンプルクロックには、最小の誤り率を得るクロッ
クタイミングに対し±δｔの微少時間が加算されるた
め、誤り率が劣化するという問題がある。これを防ぐた
め、復号信号を得る主信号系と別系でベースバンド信号
をサンプリングし、これを用いてクロックタイミングを
再生する構成も考えられる。しかしながら、この構成
は、クロックタイミング再生のためだけに必要なアナロ
グ／ディジタル変換器やベースバンド信号処理回路が必
要であり、回路規模が大きくなるという欠点を持つ。

【００２６】上記のクロックタイミング再生回路に対し
て、図１７に示すステップサンプル型クロックタイミン
グ再生回路は、シンボルレート未満で動作するためシン
ボルレートの高速化に容易に対応でき、かつクロックの
初期引き込み特性が優れているため、高速バースト信号
に最適である。しかしながら、図１９に示すクロックタ
イミング推定回路には、６個の乗算器、２個の３入力加
算器、逆正接関数を記録する大容量のＲＯＭが必要とな
るため、本回路は回路規模が大きくなるという欠点を持
つ。具体的には、サンプル信号の量子化ビット数をＬと
し、その後の演算精度が劣化しない構成とした場合に、
逆正接関数を記憶するＲＯＭのアドレス長は６Ｌ＋４ビ
ットとなる。また、図２０に示すクロックタイミング推
定回路のＲＯＭは、６Ｌ＋２ビットのアドレス長とな
る。しかしながら、市販されているＲＯＭのアドレス長
は最大で２０ビット程度であるため、Ｌは２〜３ビット
程度に制限される。この程度まで量子化ビット数を減ら
すと演算精度が劣化し、クロックタイミングの推定誤差
が増加するという新たな問題が生ずる。例えば、Δｔ＝
Ｔ／３、ｎ＝２の条件において、シミュレーションから
得られた量子化ビット数Ｌとクロックタイミング推定誤
差の関係を図２１に示す。この図から、４ビット以下で
はクロックタイミング推定誤差が急激に増加しているこ
とがわかる。よって、本クロックタイミング再生回路
は、クロックタイミング推定回路の回路規模の削減を図
るため回路の量子化ビット数を削減する必要があるが、
量子化ビット数を減らすとクロックタイミング推定誤差
が増加するという欠点を持つ。

【００２７】さらに、本クロックタイミング再生回路
は、一度クロックタイミングを推定すると、次のクロッ
クタイミング再生用信号を受信しないとクロックタイミ
ングが推定できない。このため、クロックタイミング再
生信号以後において、クロックタイミングがずれるとこ
れに追従できず、誤り率が増加する原因となる。この問
題は、例えば送信側と受信側の基準クロック発振器の周
波数がずれている場合に生じる。

【００２８】本発明は、このような背景に行われたもの
であって、クロックタイミングを再生するまでの引き込
み時間を短縮することができるクロックタイミング再生
回路を提供することを目的とする。本発明は、クロック
タイミングの高精度化を図ることができるクロックタイ
ミング再生回路を提供することを目的とする。本発明
は、回路の調整を容易に行うことができるクロックタイ
ミング再生回路を提供することを目的とする。本発明
は、回路の量子化ビット数を減らすことができるクロッ
クタイミング再生回路を提供することを目的とする。本
発明は、シンボルレートの高速化に容易に対応すること
ができるクロックタイミング再生回路を提供することを
目的とする。

【００２９】

【課題を解決するための手段】本発明は、データ信号に
先立ってクロックタイミング再生用信号が配置されるフ
レームを受信し、クロックタイミング再生用信号の受信
期間とデータ信号の受信期間とでは異なるクロックタイ
ミング再生モードを選択することを特徴とする。このと
き、クロックタイミング再生用信号の受信期間では、大
まかに最適なサンプルクロックを特定する。続いて、デ
ータ信号の受信期間では、データの受信を行いながら位
相差の微調整を行うことを特徴とする。

【００３０】すなわち、本発明はクロックタイミング再
生回路であって、データ信号に先立ってクロックタイミ
ング再生用信号が配置されるフレームを受信しクロック
タイミング再生用信号の受信期間およびデータ信号の受
信期間をそれぞれ検出する手段と、この検出する手段の
検出結果にしたがってクロックタイミング再生用信号の
受信期間には検波された受信信号を順次位相の異なるサ
ンプルクロックにおける複数の位相によりサンプリング
しそのサンプリング結果にしたがってこのサンプルクロ
ックの位相の中から所望のクロックタイミングとの位相
差が最小となるサンプルクロックの位相を特定する手段
とを含むクロックタイミング再生回路である。

【００３１】ここで、本発明の特徴とするところは、前
記検出する手段の検出結果にしたがってデータ信号の受
信期間には、受信信号から抽出したクロック成分の位相
と前記特定する手段により特定されたサンプルクロック
の位相との位相差情報を逐次生成する手段と、この位相
差情報にしたがって当該位相差を逐次補正する手段とを
含むところにある。

【００３２】前記位相差情報を逐次生成する手段は、受
信信号に含まれるクロック成分を抽出するクロック成分
抽出手段と、このクロック成分抽出手段により抽出され
たクロック成分の位相と前記サンプルクロックの位相と
を比較してその位相差情報を生成する位相比較手段とを
含むことが望ましい。

【００３３】また、前記位相差を逐次補正する手段は、
基準クロックを発生する基準クロック発生手段と、この
基準クロック発生手段により発生される基準クロックの
位相を前記位相差情報にしたがってシフトさせる位相シ
フト手段とを含むことが望ましい。

【００３４】これにより、前述したＰＬＬ回路またはタ
ンク・リミタ回路を用いたクロックタイミング再生回路
とは異なり、数シンボル以内にクロックタイミングを再
生することが可能であり、クロックタイミングを再生す
るまでの引き込み時間を短縮することができるので、シ
ンボルレートの高速化に対応することができるクロック
タイミング再生回路を実現することができる。また、前
述したＢＱＤＰＬ型クロックタイミング再生回路のよう
なオーバーサンプリングが不要であるため、処理速度は
シンボルレート以下でよい。したがって、シンボルレー
トの高速化に容易に対応できるとともに低消費電力化が
図れる。

【００３５】また、本発明のクロックタイミング再生回
路は、データ受信期間に送受信間のクロック周波数のず
れを補正するため、量子化ビット数の削減によってクロ
ックタイミング推定誤差が増加してもこれを補償できる
ため、高精度なクロックタイミングの再生が可能であ
る。また、量子化ビット数を削減することが可能にな
り、回路規模を小さくすることができる。

【００３６】また、本発明は、基準クロック発生手段を
内蔵しているため受信したＩＦ信号のレベルが低下して
もクロックは消滅しないので、信頼性の高いクロックタ
イミング再生を行うことができる。

【００３７】さらに、本発明のクロックタイミング再生
回路はほとんどディジタル回路で構成できるため、特性
の経年変化がほとんど無く、またクロックタイミング再
生回路毎の特性のばらつきも少ない。これにより、回路
の無調整化が可能になる。

【００３８】

【発明の実施の形態】発明の実施の形態を図１および図
２を参照して説明する。図１は本発明の基本的な実施形
態を示すブロック構成図であり、クロックタイミング再
生回路を備えた復調装置の構成を示す。図２は本発明で
用いる信号のフレーム構成を示す図である。

【００３９】本発明はクロックタイミング再生回路であ
って、データ信号に先立ってクロックタイミング再生用
信号が配置されるフレームを受信しクロックタイミング
再生用信号の受信期間およびデータ信号の受信期間をそ
れぞれ検出する手段であるモード切替制御回路１と、こ
のモード切替制御回路１の検出結果にしたがってクロッ
クタイミング再生用信号の受信期間には検波された受信
信号を順次位相の異なるサンプルクロックにおける複数
の位相によりサンプリングしそのサンプリング結果にし
たがってこのサンプルクロックの位相の中から所望のク
ロックタイミングとの位相差が最小となるサンプルクロ
ックの位相を特定する手段である初期位相差推定回路７
とを含むクロックタイミング再生回路である。

【００４０】ここで、本発明の特徴とするところは、モ
ード切替制御回路１の検出結果にしたがってデータ信号
の受信期間には、受信信号から抽出したクロック成分の
位相と初期位相差推定回路７により特定されたサンプル
クロックの位相との位相差情報を逐次生成する手段であ
る位相比較器６と、この位相差情報にしたがって当該位
相差を逐次補正する手段であるクロック位相制御回路２
とを含むところにある。

【００４１】位相比較器６は、受信信号に含まれるクロ
ック成分を抽出するクロック成分抽出手段である自乗検
波回路５により抽出されたクロック成分の位相と前記サ
ンプルクロックの位相とを比較してその位相差情報を逐
次生成する。

【００４２】クロック位相制御回路２は、前記位相差情
報にしたがって、基準クロックを発生する基準クロック
発振器３により発生される基準クロックの位相を位相シ
フタ４を制御することにより逐次位相シフトする。

【００４３】すなわち、本復調装置には、ＩＦ信号が入
力される検波器８と、検波器８の出力をディジタル信号
に変換するアナログ／ディジタル変換器（Ａ／Ｄ）９
と、アナログ／ディジタル変換器９が出力するサンプル
信号を処理し復号信号を得るベースバンド信号処理回路
１０と、ＩＦ信号およびサンプル信号から復号信号を得
るためのクロックタイミングを再生するクロックタイミ
ング再生回路１１とを備える。

【００４４】クロックタイミング再生回路１１には、一
定周期の基準クロックを発生する基準クロック発振器
（ＯＳＣ）３と、この基準クロックを位相補正してサン
プルクロックを生成する位相シフタ４と、サンプルクロ
ックによりベースバンド信号をサンプリングして得られ
たサンプル信号から基準クロックのタイミングとクロッ
クタイミングとの初期位相差を推定する初期位相差推定
回路７と、ＩＦ信号を非線形処理してクロックの周波数
成分を抽出しリファレンスクロックとして出力する自乗
検波回路５と、リファレンスクロックとサンプルクロッ
クの位相を比較する位相比較器６と、位相比較器６の出
力と前述の初期位相差推定回路７の出力とに基づいて位
相シフタ４を制御するクロック位相制御回路２とを備え
る。

【００４５】なお、以降、クロックタイミング再生用信
号の受信期間にクロックタイミング再生を行うモードを
引き込みモードといい、データ信号の受信期間にクロッ
クタイミング再生を行うモードを追従モードという。

【００４６】

【実施例】本発明実施例を説明する。図１に示すクロッ
クタイミング再生回路の動作原理と動作フローを、それ
ぞれ、図２および図３を参照して説明する。図３は本発
明のクロックタイミング再生回路の動作フローを示す図
である。図１に示す復調装置には、図２（ａ）に示すバ
ーストフレーム構成のＩＦ信号を入力する。図２（ｂ）
以後の信号は、クロックタイミング再生用信号（ＢＴ
Ｒ）およびデータ信号（ＤＡＴＡ）の一部を拡大して示
している。受信したクロックタイミング再生用信号を検
波し帯域制限すると、図２（ｂ）の左半分に示す正弦波
のベースバンド信号が得られる。また、データ信号は図
２（ｂ）の右半分に示すアイパタンを描く。このベース
バンド信号に対し、データ信号の誤り率が最小となるク
ロックタイミングは図２（ｃ）である。

【００４７】本発明のクロックタイミング再生回路１１
は、クロックタイミング再生用信号を用いて短時間にク
ロックタイミングを推定する引き込みモードと、基準ク
ロック発振器３の周波数誤差等が原因で生ずるフレーム
同期用信号以降におけるタイミングずれに追従する追従
モードの二種類のモードを持つことにより、図２（ｃ）
に示す所望のクロックタイミングを得ることを目的とす
る。

【００４８】図３に示すように、本クロックタイミング
再生回路はバースト信号の先頭を検出して引き込みモー
ドとなる。一方、バーストの先頭が検出できなかった場
合には追従モードとなる。バースト信号の先頭と末尾の
検出およびモード切替えは、図１に示すクロック位相制
御回路２のモード切替制御回路１が行う。

【００４９】次に、引き込みモードについて説明する。
図３のフローチャートでは、図３（ａ）に相当する。図
１の位相シフタ４は、クロック位相制御回路２が出力す
るクロック位相制御信号（φ）に応じて、図２（ｄ）の
基準クロックの位相を補正してサンプルクロックを生成
する。ただし、バースト信号の先頭ではφ＝０であり基
準クロックとサンプルクロックは等しい。その後、追従
モードに切り替わるまで、φの値は０のままか、または
一定の規則に従って変更される。アナログ／ディジタル
変換器９は、このサンプルクロックを用いてベースバン
ト信号をサンプリングし、図２（ｅ）のサンプル信号を
得る。

【００５０】初期位相差推定回路７は、モードが切り替
わるまでに得られるｎ個のサンプル信号から初期位相差
を推定する。得られた推定値はクロック位相制御回路２
に入力される。クロック位相制御回路２は、初期位相差
の推定値に基づき位相シフタ４を制御してサンプルクロ
ックを補正すると同時に、追従モードに切り替わる。得
られたサンプルクロックを図２（ｇ）に示す。

【００５１】次に、追従モードについて説明する。図３
のフローチャートでは、図３（ｂ）に相当する。引き込
みモードで得られる初期位相差の推定値には、伝送路上
の雑音や波形歪により図２（ｇ）に示すような推定誤差
が含まれる。さらに、基準クロック発振器３は周波数誤
差を持つため、送受信間でクロックの位相差が発生す
る。追従モードは、これらの位相差を補償し、高精度な
クロックタイミングを得ることを目的とする。まず、図
１に示す自乗検波回路５は、入力されたＩＦ信号を非線
形処理してクロック周波数成分を抽出し、図２（ｆ）に
示すリファレンスクロックとして出力する。位相比較器
６は、リファレンスクロックの位相とサンプルクロック
の位相をシンボル周期毎に比較し、その結果をクロック
位相制御回路２に出力する。クロック位相制御回路２は
その比較結果を時間的に平均化し、その平均値が進んで
いればサンプルクロックの位相を遅らすように位相シフ
タ４を制御し、遅れていれば逆に制御する。その後、ク
ロック位相制御回路２のモード切替制御回路１がバース
ト信号の末尾を検出すると、本発明のクロックタイミン
グ再生回路１１は次のバースト信号を受信するまで待機
する。

【００５２】上記のとおり、本発明のクロックタイミン
グ再生回路１１を用いると、クロックタイミングの再生
までに必要な時間を短縮できると同時に、位相ジッタの
少ない高精度なクロックタイミングを得ることができ
る。さらに、本クロックタイミング再生回路１１の処理
速度はシンボルレート以下であるため、オーバーサンプ
リングが不要でシンボルレートの高速化に容易に対応で
きる。また、基準クロックを発振する基準クロック発振
器３を内蔵しているため、ＩＦ信号のレベルが低下して
もサンプルクロックが消滅しない。さらに、本発明のク
ロックタイミング再生回路１１はほとんどディジタル回
路で構成できるため、特性の経年変化がほとんど無く、
また回路毎の特性のばらつきも少ない。したがって、回
路の無調整化が可能になる。

【００５３】（第一応用例）本発明第一応用例を図４を
参照して説明する。図４は本発明の具体的な応用例とし
ての本発明第一応用例を示す構成図であり、４ＰＳＫ(P
hase Shift Keying)等の位相変調方式に対応し、復調方
式にベースバンド遅延検波方式および準同期検波方式を
用いた復調装置に、本発明のクロックタイミング再生回
路１１を適用した場合の復調装置の構成例である。

【００５４】本復調装置には、ＩＦ信号が入力される直
交検波器１２と、ＩＦ信号と非同期のキャリア信号を発
生するキャリア発振器１４と、直交検波器１２が出力す
るベースバンド信号をディジタル信号に変換する２個の
アナログ／ディジタル変換器９−１および９−２と、ア
ナログ／ディジタル変換器９−１および９−２が出力す
るＩチャネルとＱチャネルのサンプル信号を処理して各
チャネルの復号信号を得るベースバンド信号処理回路１
０−１と、サンプル信号からアナログ／ディジタル変換
器９−１および９−２へ供給するサンプルクロックを生
成するクロックタイミング再生回路１１とを備える。

【００５５】クロックタイミング再生回路１１には、基
準クロック発振器（ＯＳＣ）３と、位相シフタ４と、自
乗和回路１３と、初期位相差推定回路７と、自乗検波回
路５と、位相比較器６と、クロック位相制御回路２とを
備える。

【００５６】図５に、本発明のクロックタイミング再生
回路１１に備える位相シフタ４の具体的な構成例を示
す。本回路には、クロック位相制御信号φからｃｏｓφ
とｓｉｎφのディジタル値を出力する２個のＲＯＭ２１
および２２と、ＲＯＭ２１および２２の出力をアナログ
信号に変換する２個のディジタル／アナログ変換器（Ｄ
／Ａ）２３および２４と、基準クロックを９０度の位相
差を持つ二種類のクロックに分配するハイブリッド２５
と、ディジタル／アナログ変換器２３および２４の出力
とハイブリッド２５の出力を乗算する２個のアナログ乗
算器２６および２７と、アナログ乗算器２６および２７
の出力を加算し、基準クロックをφだけずらしたサンプ
ルクロックを生成するハイブリッド２８とを備える。

【００５７】図５では、位相シフタ４を主としてアナロ
グ回路を用いて構成した。一方で、基準クロックのＭ倍
（Ｍは位相シフトのステップ幅で決まる）のクロックを
発生するクロック発生回路と、シフト量が可変できる可
変長シフトレジスタとを用いて、全てディジタル回路で
構成することも可能である。

【００５８】本発明のクロックタイミング再生回路１１
に備える自乗和回路１３には、２個の乗算器と、１個の
加算器とを備える。本回路は、Ｉ²＋Ｑ²の計算を行
う。ただし、ＩとＱはそれぞれＩチャネルとＱチャネル
のサンプル信号である。

【００５９】本発明のクロックタイミング再生回路１１
に備える初期位相差推定回路７は、図１９および図２０
に示すクロックタイミング推定回路と同等な構成で実現
できる。また、図１９および図２０はＲＯＭやその他の
演算回路を用いてハードウェアで実現する構成である
が、ＣＰＵ(Central Processing Unit) やＤＳＰ(Digit
al Signal Processor)を用いてソフト的に処理すること
も可能である。

【００６０】図６に、本発明のクロックタイミング再生
回路１１に備える自乗検波回路５の具体的な構成例を示
す。自乗検波回路５には、アナログ乗算器３１と、遅延
素子３２と、バンドパスフィルタ（ＢＰＦ）３３とを備
える。アナログ乗算器３１は、入力されたＩＦ信号と、
これを遅延素子３２によって遅延させられた信号とを乗
算する。遅延素子３２の遅延時間は、クロック周波数成
分の電力が最大になるように決められる。乗算結果はバ
ンドパスフィルタ３３を通り、正弦波のリファレンスク
ロックとして出力される。

【００６１】図７に、本発明のクロックタイミング再生
回路１１に備える位相比較器６の具体的な構成例を示
す。位相比較器６には、アナログ／ディジタル変換器
（Ａ／Ｄ）４１と、符号検出器（ｓｉｇｎ）４２とを備
える。アナログ／ディジタル変換器４１は、入力された
正弦波のリファレンスクロックを、サンプルクロックを
用いてサンプリングし、ディジタル信号として出力す
る。符号検出器４２は、このディジタル信号の正負を判
定し、その結果が正の場合に“＋１”を、負の場合に
“−１を、０の場合に“０”を判定結果として出力す
る。このように構成することで、リファレンスクロック
の立ち上がりと、サンプルクロックの立ち上がりとを比
較する場合に、比較結果は、リファレンスクロックが進
んでいる時に“＋１”となり、遅れている時に“−１”
となる。また、両者が等しい時に“０”となる。なお、
図７には正弦波のリファレンスクロックと矩形波のサン
プルクロックを比較する構成例を示したが、正弦波どう
しを比較する位相比較器は多数市販されているため、リ
ミタ回路を用いて正弦波を矩形波に直した後に、市販の
位相比較器を用いて位相比較する構成にしてもよい。

【００６２】図８に、本発明のクロックタイミング再生
回路１１に備えるクロック位相制御回路２の具体的な例
を示す。クロック位相制御回路２には、モード切替制御
回路１と、スイッチ（ＳＷ）５７と、カウンタ５５と、
アップ／ダウンカウンタ（Ｕ／Ｄカウンタ）５１と、乗
算器５２と、累算器５３と、加算器５４とを備える。モ
ード切替制御回路１がバースト信号の先頭を検出する
と、スイッチ５７はに切り替わる。カウンタ５５は基
準クロックをカウントし、加算器５４に加える値を一定
量ずつ増やす。一方で、累算器５３は初期状態を維持す
る。これにより、カウンタ５５の出力値がクロック位相
制御信号として出力され、サンプルクロックの位相が一
シンボル毎に一定量ずつずれることになる。

【００６３】次に、モード切替制御回路１がクロックタ
イミング再生用信号の末尾か、またはバースト信号の先
頭から一定時間経過したことを検出すると、スイッチ５
７はに切り替わる。これにより、初期位相差の推定値
がクロック位相制御信号として出力される。同時に、ア
ップ／ダウンカウンタ５１が、位相比較結果（＋１、ま
たは−１、または０）のカウントを開始する。カウンタ
の値が一定値を越えた場合は、“＋１”または“−１”
を出力し、初期状態となる。そして、再度カウントを開
始する。乗算器５２は、アップ／ダウンカウンタ５１の
出力と修正幅を乗算する。累算器５３は、乗算結果を累
算する。加算器５４は、累算器５３の出力と初期位相差
推定値とを加算し、クロック位相制御信号として出力す
る。これにより、位相比較結果に応じてクロック位相制
御信号が逐次的に更新される。

【００６４】図９に、図８に示すクロック位相制御回路
２に備えるモード切替制御回路１の具体的な構成例を示
す。モード切替制御回路１には、フレームカウンタ６１
と、判定器６２と、符号検出器（ｓｉｇｎ）６３と、二
つのフリップフロップ（ＦＦ）６４および６５と、ＡＮ
Ｄ回路６７と、ＮＯＲ回路６６と、三つのＯＲ回路６
８、６９、７０とを備える。

【００６５】本回路では、バースト信号の先頭と末尾の
検出に、１）復調装置のＩＦ信号処理後に設ける自動利
得制御回路（ＡＧＣ：Automatic Gain Control) が受信
電力に応じて出力するＡＧＣ電圧と、２）フレームカウ
ンタが数えるバースト信号先頭からのシンボル数を組み
合わせて用いている。また、クロックタイミング再生用
信号の末尾の検出に、クロックタイミング再生用信号か
ら得られたサンプル信号の自乗和のＭＳＢ(Most Signif
icant Bit)が３回連続して同符号にならないことを利用
している。ただし、本方式は引き込むモードにおいてΔ
ＴをＴ／３（Ｔはシンボル周期）とした場合に限られる
が、他の場合でもクロックタイミング再生用信号の信号
波形の特徴を利用し、同様の構成で実現できる。

【００６６】本モード切替制御回路１は、判定器６２に
よってＡＧＣ電圧が急激に一定値以上になったことを検
出し、この時点をバースト信号の先頭とみなす。さら
に、フレームカウンタ６１を初期化し、同時にバースト
信号の先頭を検出したことをモード切替信号として出力
する。

【００６７】次に、クロックタイミング再生用信号を受
信しているときは、サンプル信号の自乗和のＭＳＢは原
理的に３回続けて同符号にならないため、ＯＲ回路６９
の出力は“Ｌｏｗ”である。よって、本モード切替制御
回路１は、ＯＲ回路６９の出力が“Ｈｉｇｈ”となった
時点をクロックタイミング再生用信号の末尾とみなし、
ＯＲ回路６９の出力とフレームカウンタ６１の出力との
論理和を取って、モード切替信号として出力する。

【００６８】次に、本モード切替制御回路１は、判定器
６２によってＡＧＣ電圧値が急激に一定値以下となった
ことを検出し、この時点をバースト信号の末尾とみなし
て、この検出信号とフレームカウンタの値との論理和を
取った後に、モード切替信号として出力する。図９に示
すモード切替制御回路１の構成は一例であり、自動利得
制御回路の代わりに使用されるリミタ増幅器から得られ
るＲＳＳＩ(ReceivedSignal Strength Indictor) 電圧
を、ＡＧＣ電圧の代わりに使用してもよい。また、クロ
ックタイミング再生用信号の末尾を検出するため、バー
スト信号を扱う復調装置に不可欠なフレーム同期用信号
検出回路からの信号を用いてもよい。

【００６９】なお、図４は復調方式にベースバンド遅延
検波方式および準同期検波方式を用いた場合について示
したが、同期検波方式にも等しい回路構成で対応でき
る。また、図４はＰＳＫ等の位相変調方式に対応する場
合について示したが、ＱＡＭ等の振幅位相変調方式にも
同等の回路構成で対応できる。

【００７０】（第二応用例）本発明第二応用例を図１０
を参照して説明する。図１０は本発明の具体的な応用例
を示す本発明第二応用例の構成図であり、リファレンス
クロックを直交検波後のベースバンド信号から抽出する
構成である。本復調装置には、ＩＦ信号が入力される直
交検波器１２と、ＩＦ信号と非同期のキャリア信号を発
生するキャリア発振器１４と、直交検波器１２の出力を
ディジタル信号に変換する２個のアナログ／ディジタル
変換器９−１および９−２と、アナログ／ディジタル変
換器９−１および９−２が出力するＩチャネルとＱチャ
ネルのサンプル信号を処理して各チャネルの復号信号を
得るベースバンド信号処理回路１０−１と、サンプル信
号からアナログ／ディジタル変換器９−１および９−２
に供給するサンプルクロックを生成するクロックタイミ
ング再生回路１１とを備える。

【００７１】クロックタイミング再生回路１１には、基
準クロック発振器（ＯＳＣ）３と、位相シフタ４と、自
乗和回路１３と、アナログ／ディジタル変換器（Ａ／
Ｄ）９−３と、初期位相差推定回路７と、位相比較器６
と、クロック位相制御回路２とを備える。

【００７２】本クロックタイミング再生回路１１に備え
る自乗和回路１３には、二個のアナログ乗算器と、アナ
ログ加算器と、バンドパスフィルタとを備える。本回路
は図４に示す自乗和回路１３と自乗検波回路５の機能を
併せ持つ。すなわち、本回路では、ベースバンド信号の
自乗和を計算した後に、アナログ／ディジタル変換器
（Ａ／Ｄ）９−３によりサンプリングする。得られた値
は、初期位相差推定回路７に入力される。一方、自乗和
により得られた信号はバンドパスフィルタを通り、リフ
ァレンスクロックとして位相比較器６に入力される。自
乗和回路１３以外の回路は図４の回路と等しい。

【００７３】

【発明の効果】以上説明したように、本発明のクロック
タイミング再生回路は、ＰＬＬ回路またはタンク・リミ
タ回路を用いたＩＦ抽出型のクロックタイミング再生回
路と異なり、数シンボル以内にクロックタイミングを再
生することが可能である。

【００７４】また、本発明のクロックタイミング再生回
路は、タンク・リミタ回路を用いたＩＦ抽出型のクロッ
クタイミング再生回路と異なり、基準クロック発振器を
内蔵しているためＩＦ信号のレベルが低下してもクロッ
クは消滅しない。

【００７５】さらに、本発明のクロックタイミング再生
回路は、ＢＱＤＰＬ型クロックタイミング再生回路にお
けるオーバーサンプリングが不要であるため、処理速度
はシンボルレート以下でよい。したがって、シンボルレ
ートの高速化に容易に対応できるとともに、低消費電力
化が図れる。

【００７６】加えて、本発明のクロックタイミング再生
回路は、ステップサンプル型クロックタイミング再生回
路と異なり、送受信間のクロック周波数ずれを補正する
追従モードを持つため、量子化ビット数の削減によって
クロックタイミング推定誤差が増加してもこれを補償で
き、高精度なクロックタイミングの再生が可能である。
また、量子化ビット数を削減することにより回路規模を
小さくすることができる。

【００７７】さらに、本発明のクロックタイミング再生
回路はほとんどディジタル回路で構成できるため、特性
の経年変化がほとんど無く、またクロックタイミング再
生回路毎の特性のばらつきも少ない。よって、回路の無
調整化が可能になる。

【図面の簡単な説明】

【図１】本発明の基本的な実施形態を示すブロック構成
図。

【図２】本発明で用いる信号のフレーム構成を示す図。

【図３】本発明のクロックタイミング再生回路の動作フ
ローを示す図。

【図４】本発明第一応用例を示す構成図。

【図５】本発明のクロックタイミング再生回路に備える
位相シフタの具体的な構成例を示す図。

【図６】本発明のクロックタイミング再生回路に備える
自乗検波回路の具体的な構成例を示す図。

【図７】本発明のクロックタイミング再生回路に備える
位相比較器の具体的な構成例を示す図。

【図８】本発明のクロックタイミング再生回路に備える
クロック位相制御回路の具体的な例を示す図。

【図９】クロック位相制御回路に備えるモード切替制御
回路の具体的な構成例を示す図。

【図１０】本発明第二応用例を示す構成図。

【図１１】ＰＬＬ回路を使用したＩＦ抽出クロックタイ
ミング再生回路を備えた復調装置の構成を示す図。

【図１２】タンク・リミタ回路を使用したＩＦ抽出クロ
ックタイミング再生回路を備えた復調装置の構成を示す
図。

【図１３】ＢＱＤＰＬ型クロックタイミング再生回路を
備えた復調装置の構成を示す図。

【図１４】ＢＱＤＰＬ型クロックタイミング再生回路の
動作フローを示す図。

【図１５】サンプルタイミング摂動型クロックタイミン
グ再生回路を内蔵した復調装置の構成を示す図。

【図１６】サンプルタイミング摂動型クロックタイミン
グ再生回路の動作フローを示す図。

【図１７】ステップサンプル型クロックタイミング再生
回路を備えた復調装置の構成を示す図。

【図１８】ステップサンプル型クロックタイミング再生
回路の動作フローを示す図。

【図１９】クロックタイミング推定回路をハードウェア
で実現した例を示す図。

【図２０】クロックタイミング推定回路の別の構成を示
す図。

【図２１】シミュレーションから得られた量子化ビット
数Ｌとクロックタイミング推定誤差の関係を示す図。

【符号の説明】

１モード切替制御回路２クロック位相制御回路３基準クロック発振器４位相シフタ５自乗検波回路６位相比較器７初期位相差推定回路８検波器９、９−１、９−２、９−３、４１アナログ／ディジ
タル変換器１０、１０−１ベースバンド信号処理回路１１クロックタイミング再生回路１２直交検波器１３自乗和回路１４キャリア発振器２１、２２、１２０ＲＯＭ２３、２４ディジタル／アナログ変換器２５、２８ハイブリッド２６、２７、３１、５２乗算器３１アナログ乗算器３２遅延素子３３バンドパスフィルタ４２、６３符号検出器５１アップダウンカウンタ５３累算器５４加算器．５５、１０７カウンタ５７、１０１、１０８スイッチ６１フレームカウンタ６２判定器６４、６５フリップフロップ６６ＮＯＲ回路６７ＡＮＤ回路６８〜７０ＯＲ回路８０、９０ＩＦ抽出クロックタイミング再生回路８１電圧制御発振器８２、８２′ ループフィルタ９１タンク回路９２リミタ回路９５ＢＱＤＰＬ型クロックタイミング再生回路９６位相判定回路９７ゼロクロス検出回路１００サンプルタイミング摂動型クロックタイミング
再生回路１０２位相進み回路１０３位相遅れ回路１０５ステップサンプル型クロックタイミング再生回
路１０６クロックタイミング推定回路

Claims

【特許請求の範囲】

【請求項１】データ信号に先立ってクロックタイミン
グ再生用信号が配置されるフレームを受信しクロックタ
イミング再生用信号の受信期間およびデータ信号の受信
期間をそれぞれ検出する手段と、この検出する手段の検
出結果にしたがってクロックタイミング再生用信号の受
信期間には検波された受信信号を順次位相の異なるサン
プルクロックにおける複数の位相によりサンプリングし
そのサンプリング結果にしたがってこのサンプルクロッ
クの位相の中から所望のクロックタイミングとの位相差
が最小となるサンプルクロックの位相を特定する手段と
を含むクロックタイミング再生回路において、前記検出する手段の検出結果にしたがってデータ信号の
受信期間には、受信信号から抽出したクロック成分の位
相と前記特定する手段により特定されたサンプルクロッ
クの位相との位相差情報を逐次生成する手段と、この位
相差情報にしたがって当該位相差を逐次補正する手段と
を含むことを特徴とするクロックタイミング再生回路。
【請求項２】前記位相差情報を逐次生成する手段は、
受信信号に含まれるクロック成分を抽出するクロック成
分抽出手段と、このクロック成分抽出手段により抽出さ
れたクロック成分の位相と前記サンプルクロックの位相
とを比較してその位相差情報を生成する位相比較手段と
を含む請求項１記載のクロックタイミング再生回路。
【請求項３】前記位相差を逐次補正する手段は、基準
クロックを発生する基準クロック発生手段と、この基準
クロック発生手段により発生される基準クロックの位相
を前記位相差情報にしたがってシフトさせる位相シフト
手段とを含む請求項１記載のクロックタイミング再生回
路。