JP2000069100A - クロックタイミング再生回路および復調装置 - Google Patents

Abstract

(57)【要約】 【課題】 多値変調方式に適用することができるクロッ
クタイミング再生回路を実現する。 【解決手段】 被調整サンプルクロックを時間δt だけ
進めたタイミングでベースバンド信号をサンプリング
し、前記サンプリングしたベースバンド信号の自乗和Ｒ
ａ² を求め、前記被調整サンプルクロックを時間δt だ
け遅らせるタイミングでべースバンド信号をサンプリン
グし、前記サンプリングしたベースバンド信号の自乗和
Ｒｂ² を求め、前記サンプリングしたべースバンド信号
の自乗和Ｒａ² と自乗和Ｒｂ² とを比較し、前記比較し
た結果が、自乗和Ｒａ² の方が大きい場合には、前記被
調整サンプルクロックをある一定時間αだけ遅らせ、自
乗和Ｒｂ² の方が大きい場合には、前記被調整サンプル
クロックをある一定時間αだけ進ませる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルデータ
伝送の受信側におけるクロックタイミング再生技術に関
する。

【０００２】ここで、本明細書において使用する用語を
定義しておく、まず、「サンプルクロック」とは、復調
装置でサンプリングに用いるクロックをいう。また、
「クロックタイミング」とは、データの誤り率が最小に
なる場合のサンプルクロックのタイミングをいう。「シ
ンボルレート」とはディジタルデータの切り替わり速
度、すなわち変調速度を表す。

【０００３】

【従来の技術】ディジタルデータ伝送を行う復調装置に
は、誤り無くディジタルデータを復号するため、受信信
号から誤り率が最小となるクロックタイミングを再生す
るクロックタイミング再生回路が設けられる。このクロ
ックタイミング再生回路には、位相ジッタの少ない高精
度なクロックタイミングを再生することが求められる。
さらに、時分割多元接続通信方式等においてバースト的
なディジタルデータを伝送する場合には、ディジタルデ
ータの先頭位置に一定パターンのクロックタイミング再
生用信号が付加されている。クロックタイミング再生回
路には、この信号を用いてクロックタイミングを再生す
るまでの引き込み時間を短縮することが求められる。

【０００４】従来のクロックタイミング再生回路は大別
して、アナログ処理を用いた回路と、ディジタル処理を
用いた回路がある。まず、前者の例として、タンク・リ
ミタ回路を用いたＩＦ(Intermediate Frequency)抽出ク
ロックタイミング再生回路が挙げられる。このタンク・
リミタ回路を用いたクロックタイミング再生回路は、移
動無線通信等においてバースト的なデータを伝送する場
合に用いられる。一方、ディジタル処理を用いたクロッ
クタイミング再生回路として、ベースバンド信号をオー
バーサンプリングして得られた信号を処理することでク
ロックタイミングを再生するＢＱＤＰＬ(Binary Quanti
zed Digital Phase-Locked-Loop)型クロックタイミング
再生回路が挙げられる。

【０００５】さらに、発明者らは、高速バースト信号に
対応するため、オーバーサンプリングが不要で、かつ調
整が容易なクロックタイミング再生回路であるサンプル
タイミング摂動型クロックタイミング再生回路およびス
テップサンプル型クロックタイミング再生回路を発明し
た（特願平９−１８５３１４、本願出願時に未公開）。
これら４種類のクロックタイミング再生回路について詳
細に説明する。

【０００６】タンク・リミタ回路を用いたＩＦ抽出クロ
ックタイミング再生回路９０について説明する。図１５
に、本ＩＦ抽出クロックタイミング再生回路９０を備え
た復調装置の構成を示す。この復調装置には、ＩＦ信号
が入力される検波器８と、検波器８の出力をサンプリン
グするアナログ／ディジタル変換器（Ａ／Ｄ）９と、ア
ナログ／ディジタル変換器９が出力するサンプル信号を
処理し復号信号を得るベースバンド信号処理回路１０
と、クロックタイミングを再生するＩＦ抽出クロックタ
イミング再生回路９０とを備える。

【０００７】ＩＦ抽出クロックタイミング再生回路９０
には、自乗検波回路１５と、タンク回路９１と、リミタ
回路９２とを備える。自乗検波回路１５にはＩＦ信号を
入力する。自乗検波回路１５は、クロックの周波数成分
を含まないＩＦ信号を非線形処理することで、クロック
の周波数成分を抽出する。タンク回路９１は狭帯域の帯
域通過フィルタであり、クロックの位相ジッタを低減す
る。リミタ回路９２は、タンク回路９１で得られた正弦
波のクロックを矩形波に整形する。得られたクロックで
サンプリングすると誤り率は最小となる。このクロック
はアナログ／ディジタル変換器（Ａ／Ｄ）９など、復調
装置の各部に供給される。タンク・リミタ回路を用いた
ＩＦ抽出クロックタイミング再生回路９０の説明は、山
本、加藤著、「ＴＤＭＡ通信」、電子情報通信学会発行
に詳しい。

【０００８】次に、ＢＱＤＰＬ型クロックタイミング再
生回路９５について説明する。図１６に本ＢＱＤＰＬ型
クロックタイミング再生回路９５を備えた復調装置の構
成を示す。この復調装置には、ＩＦ信号が入力される検
波器８と、検波器８の出力をサンプリングするアナログ
／ディジタル変換器（Ａ／Ｄ）９と、このアナログ／デ
ィジタル変換器９が出力するサンプル信号を処理し、復
号信号を得るベースバンド信号処理回路１０と、クロッ
クタイミングを再生するＢＱＤＰＬ型クロックタイミン
グ再生回路９５とを備える。

【０００９】ＢＱＤＰＬ型クロックタイミング再生回路
９５には、ゼロクロス検出回路９７と、位相判定回路９
６と、ループフィルタ８２と、電圧制御発振器（ＶＣ
Ｏ）８１とを備える。ＢＱＤＰＬ型クロックタイミング
再生回路９５の動作フローを図１７に示す。本回路には
シンボルレートの２倍の周波数のサンプルクロックを用
いて得られたサンプル信号を入力する。この信号系列の
うち、シンボル周期で繰り返すサンプル信号Ｄ（ｔ＋ｎ
Ｔ）をゼロクロス検出回路９７に入力する（Ｔはシンボ
ル周期、ｎは任意の整数）。ゼロクロス検出回路９７
は、入力信号が符号反転（ゼロクロス）したら、それを
位相判定回路９６に通知する。

【００１０】位相判定回路９６には、サンプル信号Ｄ
（ｔ＋ｎＴ）と、これからＴ／２周期遅れたタイミング
でサンプリングしたサンプル信号Ｄ｛ｔ＋（ｎ＋１／
２）Ｔ｝を入力する。位相判定回路９６は、両信号の符
号に基づき、符号誤り率が最小となるクロックタイミン
グに対して、サンプルタイミングが進んでいるか遅れて
いるかを判定する。すなわち、Ｄ（ｔ＋ｎＴ）×Ｄ｛ｔ
＋（ｎ＋１／２）Ｔ｝の符号が正の場合は進みと判定
し、負の場合は遅れと判定する。そして、ゼロクロス検
出回路９７がゼロクロスを検出したときだけ、判定結果
を出力する。

【００１１】ループフィルタ８２は、一種の平均化回路
であり、位相判定回路９６の判定結果を平均化する。な
お、このループフィルタ８２は、Ｎ段のアップ／ダウン
カウンタを用いてディジタル回路により構成される。電
圧制御発振器（ＶＣＯ）８１は、ループフィルタ８２の
出力結果に基づき、クロックの周波数を制御する。

【００１２】これにより、サンプルタイミングの進みと
遅れが調整され、このサンプルクロックを用いて得られ
たサンプル信号のうちＤ（ｔ＋ｎＴ）を復号に用いるこ
とで、符号誤り率が最小となるクロックタイミングが得
られる。得られたクロックタイミングはアナログ／ディ
ジタル変換器９など、復調装置の各部に供給される。Ｂ
ＱＤＰＬ型クロックタイミング再生回路９５の説明は、
Vijay K.Bhargaw 著、塚本監訳、「最新ディジタル衛星
通信−実用化技術と最新動向−」、日本技術経済センタ
ー発行に詳しい。

【００１３】上記の二種類のクロックタイミング再生回
路と比較し、高速なバースト信号へ容易に対応できるク
ロックタイミング再生回路として、発明者らが発明した
二種類のクロックタイミング再生回路について説明す
る。

【００１４】まず、ステップサンプル型クロックタイミ
ング再生回路１０５を備えた復調装置の構成を図１８に
示す。本復調装置には、ＩＦ信号が入力される検波器８
と、検波器８の出力をサンプリングするアナログ／ディ
ジタル変換器（Ａ／Ｄ）９と、このアナログ／ディジタ
ル変換器９が出力するサンプル信号を処理し、復号信号
を得るベースバンド信号処理回路１０と、クロックタイ
ミングを再生するステップサンプル型クロックタイミン
グ再生回路１０５とを備える。

【００１５】ステップサンプル型クロックタイミング再
生回路１０５には、クロックタイミング推定回路１０６
と、カウンタ１０７と、スイッチ（ＳＷ）１０８と、位
相シフタ４と、基準クロック発振器（ＯＳＣ）３と、モ
ード切替制御回路１とを備える。ステップサンプル型ク
ロックタイミング再生回路１０５には、ベースバンド信
号をサンプリングして得られたサンプル信号を入力す
る。

【００１６】本ステップサンプル型クロックタイミング
再生回路１０５の動作フローを図１９に示す。本ステッ
プサンプル型クロックタイミング再生回路１０５は、図
１９に示すように、シンボル周期に比べ微小時間Δｔだ
け長い周期を持つサンプルクロックを用いてクロックタ
イミング再生用信号をサンプリングし、得られたサンプ
ル信号からクロックタイミングを推定する第一のモード
と、推定して得られたクロックタイミングでサンプリン
グし、復号信号を得る第二のモードを持つ。これらのモ
ードの切替えは、モード切替制御回路１が受信信号のク
ロックタイミング再生用信号またはデータ信号の先頭ま
たは末尾を検出することにより行われる。

【００１７】第一のモードでは、スイッチ１０８はカウ
ンタ１０７に接続されている。カウンタ１０７は、基準
クロックに同期して１クロック周期毎にカウントアップ
することにより、サンプルクロックの周期をＴ＋Δｔ
（Ｔはシンボル周期、Δｔは微小時間）とする。アナロ
グ／ディジタル変換器（Ａ／Ｄ）９は、このサンプルク
ロックを用いて、バースト信号の先頭に付加されている
クロックタイミング再生用信号を検波して得られたベー
スバンド信号をサンプリングする。得られたサンプル信
号をクロックタイミング推定回路１０６に入力する。ク
ロックタイミング推定回路１０６は、このサンプル信号
に基づきクロックタイミング再生用信号が極値を取るタ
イミングすなわちシンボルの中間点と、基準クロックと
の初期位相差φを推定する。例えば、φは次式で表され
る。

【００１８】

【数１】 ここで、ｙ_n はＩチャネルとＱチャネルのサンプル信号
をそれぞれ自乗し、加算した値のｎ番目の値である。ま
た、ω_c は基準クロックの角周波数である。クロックタ
イミング推定回路１０６がクロックタイミングを推定し
た後、スイッチ１０８がクロックタイミング推定回路１
０６に切り替わり、第二のモードとなる。

【００１９】第二のモードでは、クロックタイミング推
定回路１０６が推定した初期位相差が位相シフタ４に伝
えられ、位相シフタ４がこの初期位相差分だけ基準クロ
ックの位相をずらすことにより、誤り率が最小となるク
ロックタイミングが得られる。得られたクロックタイミ
ングは、アナログ／ディジタル変換器９など、復調装置
の各部に供給される。

【００２０】次に、サンプルタイミング摂動型クロック
タイミング再生回路１００を内蔵した復調装置の構成を
図２０に示す。本復調装置には、ＩＦ信号が入力される
検波器８と、検波器８の出力をディジタル信号に変換す
るアナログ／ディジタル変換器（Ａ／Ｄ）９と、アナロ
グ／ディジタル変換器９が出力するサンプル信号を処理
するベースバンド信号処理回路１０と、ＩＦ信号から復
号信号を得るためのクロックタイミングを再生するサン
プルタイミング摂動型クロックタイミング再生回路１０
０とを備える。サンプルタイミング摂動型クロックタイ
ミング再生回路１００には、一定周期の基準クロックを
発生する基準クロック発振器（ＯＳＣ）３と、この基準
クロックの位相をずらすことで補正クロックを生成する
位相シフタ４と、補正クロックの位相をδｔだけ進める
位相進み回路（＋δｔ）１０２と、δｔだけ遅らせる位
相遅れ回路（−δｔ）１０３と、これら二種類のクロッ
クを切替えるスイッチ（ＳＷ）１０１と、ベースバンド
信号処理回路１０から得られる識別判定誤差信号に基づ
いて、クロック位相制御信号を求めるクロック位相制御
回路２とを備える。

【００２１】本サンプルタイミング摂動型クロックタイ
ミング再生回路１００は、クロックタイミングのずれと
識別判定誤差の絶対値（または自乗値）の関係が、クロ
ックタイミングのずれが０の点で識別判定誤差が最小と
なる下に凸の曲線を描くことを利用している。

【００２２】計算機シミュレーションにより求めたクロ
ックタイミングのずれと識別判定誤差のＲＭＳ(Root Me
an Square)値との関係を図２１に示す。横軸にクロック
タイミングのずれをとり縦軸に識別判定誤差のＲＭＳ値
をとる。シミュレーションには、変調方式にＱＰＳＫ(Q
uadrature Phase Shift Keying) 、８ＰＳＫおよび１６
ＰＳＫ、復調方式にベースバンド遅延検波方式、ロール
オフ率が０．６のナイキスト伝送系を用い、搬送波対雑
音電力比（Ｃ／Ｎ）が１０〔ｄＢ〕、１５〔ｄＢ〕およ
び２０〔ｄＢ〕の一定雑音の条件下で計算を行った。こ
の図２１から、識別判定誤差はクロックタイミングが
“０”の条件で最小となっており、また左右対称な形状
をしていることが分かる。

【００２３】本サンプルタイミング摂動型クロックタイ
ミング再生回路の動作フローを図２２に示す。クロック
位相制御回路２は基準クロック発振器（ＯＳＣ）３が発
生する基準クロックをτだけ補正して補正クロックを生
成する。

【００２４】ただし、本サンプルタイミング摂動型クロ
ックタイミング再生回路１００が初期状態の場合はτ＝
０であり、クロックタイミングが確定した時点で、τは
基準クロックと誤り率が最小となるクロックタイミング
との時間差になる。位相進み回路１０２と位相遅れ回路
１０３とスイッチ（ＳＷ）１０１は、補正クロックを基
に、位相差が２δｔの進みクロックと遅れクロックとを
生成し、さらに両クロックから、サンプルクロックを生
成する。このサンプルクロックを用い、アナログ／ディ
ジタル変換器９においてベースバンド信号をサンプリン
グする。

【００２５】次に、クロック位相制御回路２では、ベー
スバンド信号処理回路１０から得られる識別判定誤差信
号に基づき、それぞれのタイミングにおける識別判定誤
差の絶対値｜ｅａ｜、｜ｅｂ｜（または自乗値）を求め
る。さらに、｜ｅａ｜、｜ｅｂ｜の差分δｅを基に、サ
ンプルタイミングの補正量（＋αまたは−αまたは０）
を求める。ここでα（＞０）は修正幅であり、一定値に
設定することも可能であり、また差分δｅに応じて適応
的に可変することも可能である。位相シフタ４は、次式
に従ってサンプルタイミング（ｔ₀ ）を更新する。

【００２６】 δｅ＞０：ｔ₀ ＋α→ｔ₀ δｅ＜０：ｔ₀ −α→ｔ₀ δｅ＝０：ｔ₀ →ｔ₀ （２） 式（２）を繰り返してδｅ＝０となったとき、下に凸の
曲線の微分係数は０となり、ｔ₀ は識別判定誤差が最小
となるタイミング、すなわち誤り率が最小となるクロッ
クタイミングと一致する。得られたクロックタイミング
はアナログ／ディジタル変換器９など、復調装置の各部
に供給される。

【００２７】

【発明が解決しようとする課題】図１５に示すタンク・
リミタ回路を用いたＩＦ抽出クロックタイミング再生回
路では、クロックの精度を高めるため、狭帯域の帯域通
過フィルタであるタンク回路を用いている。クロックを
高精度化するには、タンク回路のＱ値（Ｑ＝ｆ₀／Δ
ｆ：ｆ₀ はフィルタの中心周波数、Δｆは３ｄＢ帯域幅
である）を大きくする必要がある。

【００２８】しかしながら、タンク回路として一般的に
用いられている単同調共振回路の遅延時間は約Ｑ／４
〔Ｔ〕で表されるため、Ｑ値を大きくするとタンク回路
の遅延時間が長くなり、結果としてクロックタイミング
が再生するまでの引き込み時間が長くなる。さらに、本
クロックタイミング再生回路は全てアナログ回路で構成
されるため、クロックの位相ジッタを低減し、かつ引き
込み時間を最適に調整することは困難である。

【００２９】さらに、本クロックタイミング再生回路
は、ＩＦ信号からクロックを抽出しているため、伝搬路
条件の変動等によりＩＦ信号のレベルが低下するとサン
プルクロックが消滅するという欠点を持つ。

【００３０】図１６に示すＢＱＤＰＬ型クロックタイミ
ング再生回路には、ベースバンド信号をシンボルレート
の２倍以上の周波数でオーバーサンプリングして得られ
たサンプル信号を入力する。このため、本クロックタイ
ミング再生回路は、シンボルレートの２倍以上の速度で
動作する必要がある。

【００３１】しかしながら、クロックが高速化するに従
いディジタル回路の実現が困難になるため、ＢＱＤＰＬ
型クロックタイミング再生回路はシンボルレートの高速
化に対応することが困難である。

【００３２】図１８に示すステップサンプル型クロック
タイミング再生回路はバースト信号に付加されるクロッ
クタイミング再生用信号の波形の特徴を利用して、クロ
ックタイミングを推定している。このため、本回路を連
続的なディジタルデータを復調する装置に適用する場合
は、連続的なディジタルデータの途中にクロックタイミ
ング再生用信号を挿入する必要があり、データの伝送効
率が低下するという問題が生ずる。また、バースト信号
および連続信号のどちらに適用する場合でも、一度クロ
ックタイミングを推定すると次のクロックタイミング再
生用信号を受信するまでクロックタイミングが推定でき
ない。

【００３３】このため、クロックタイミング再生用信号
以後において、クロックタイミングがずれるとこれに追
従できず、誤り率が増加する原因となる。この問題は、
例えば送信側と受信側のクロック周波数がずれている場
合に生じる。

【００３４】上記のクロックタイミング再生回路に対し
て、図２０に示すサンプルタイミング摂動型クロックタ
イミング再生回路は、クロックタイミング再生用信号を
用いずクロックタイミングの再生が可能であるため、連
続的なディジタルデータを伝送する場合に有効である。
さらに、シンボルレート程度で動作するためシンボルレ
ートの高速化に容易に対応できる。

【００３５】しかしながら、識別判定して得られた位相
誤差の情報に基づいてクロックタイミングを再生してい
るため、多値変調方式に適用する場合には、雑音や波形
歪成分が識別判定のしきい値を越えると位相誤差の情報
が誤り、正確なクロックタイミング再生が困難になる。
具体的には、図２１に示すクロックタイミングのずれと
識別判定誤差のＲＭＳ値との関係を見ると、Ｃ／Ｎが等
しくても多値数の増加とともに曲線の傾きが緩やかにな
っていることが分かる。

【００３６】本クロックタイミング再生回路では、曲線
の傾きが緩やかになるに従いクロックタイミングずれの
検出感度が低下するため、再生されたクロックタイミン
グの精度が低下する。従って、本クロックタイミング再
生回路を多値変調方式へ適用することは困難である。

【００３７】本発明は、このような背景に行われたもの
であって、多値変調方式に適用することができるクロッ
クタイミング再生回路および復調装置を提供することを
目的とする。本発明は、クロックタイミング再生用信号
に依存せずクロックタイミングを再生することができる
クロックタイミング再生回路および復調装置を提供する
ことを目的とする。本発明は、シンボルレート程度で処
理することによりシンボルレートの高速化に容易に対応
できるクロックタイミング再生回路および復調装置を提
供することを目的とする。本発明は、低消費電力化を図
ることができるクロックタイミング再生回路および復調
装置を提供することを目的とする。本発明は、ＩＦ信号
のレベルが低下してもサンプルクロックが消滅しないク
ロックタイミング再生回路および復調装置を提供するこ
とを目的とする。本発明は、回路の調整を容易に行うこ
とができるクロックタイミング再生回路および復調装置
を提供することを目的とする。

【００３８】

【課題を解決するための手段】本発明は、一定周期の基
準クロックを時間τだけ遅らせて位相補正した補正クロ
ックの立ち上がり点あるいは立ち下がり点を時間δt だ
け進めたタイミングでベースバンド信号をサンプリング
し、前記サンプリングしたベースバンド信号の自乗和Ｒ
ａ² を求め、前記補正クロックの立ち上がり点あるいは
立ち下がり点を時間δt だけ遅らせるタイミングでべー
スバンド信号をサンプリングし、前記サンプリングした
ベースバンド信号の自乗和Ｒｂ² を求め、前記サンプリ
ングしたべースバンド信号の自乗和Ｒａ² と自乗和Ｒｂ
² とを比較し、前記比較した結果が、自乗和Ｒａ² の方
が大きい場合には、前記時間τをわずかに小さくし、自
乗和Ｒｂ² の方が大きい場合には、前記時間τをわずか
に大きくしてこれを新たな時間τとして前記補正クロッ
クを生成し、前記補正クロックを所望のクロックタイミ
ングを有するサンプルクロックとして再生することを特
徴とする。

【００３９】このように、識別判定誤差を用いずにサン
プル信号の自乗和を用いることにより、多値変調方式を
含む多様な変調方式に適用することができるとともに、
雑音電力が増加しても適用することができるクロックタ
イミング再生回路を実現することができる。さらに、本
発明のクロックタイミング再生回路は、回路の調整を容
易に行うことができる。また、シンボルレート程度で処
理することによりシンボルレートの高速化に容易に対応
できる。その他にも、低消費電力化を図ることができ
る、ＩＦ信号のレベルが低下してもサンプルクロックが
消滅しないなどの利点がある。

【００４０】すなわち、本発明の第一の観点はクロック
タイミング再生回路であって、受信したベースバンド信
号をサンプリングするサンプルクロックの位相を所望の
位相となるように調整する手段を備えたクロックタイミ
ング再生回路である。

【００４１】ここで、本発明の特徴とするところは、前
記調整する手段は、基準クロックに対して時間τだけタ
イミングの遅れた補正クロックを生成する手段と、この
補正クロックを時間δt 進めた第一のタイミングおよび
この補正クロックを時間δｔ遅らせた第二のタイミング
によりベースバンド信号をそれぞれサンプリングする手
段と、前記第一のタイミングでサンプリングされたベー
スバンド信号の自乗和Ｒａ² と前記第二のタイミングで
サンプリングされたベースバンド信号の自乗和Ｒｂ² と
を比較する手段と、この比較する手段の比較結果にした
がって前記時間τを調整する手段とを含むところにあ
る。

【００４２】この時間τを調整する手段は、前記自乗和
Ｒａ² の方が前記自乗和Ｒｂ² よりも大きいときには前
記時間τをわずかに小さくし前記自乗和Ｒｂ² の方が前
記自乗和Ｒａ² よりも大きいときには前記時間τをわず
かに大きくしてこれを新たな時間τとして前記補正クロ
ックを生成する手段に供給する手段を含むことが望まし
い。また、前記基準クロックを内蔵することが望まし
い。これにより、ＩＦ信号から基準クロックを抽出する
方式と異なり、ＩＦ信号のレベルが低下してもサンプル
クロックが消滅することはない。

【００４３】このとき、前記サンプリングする手段は、
前記第一のタイミングおよび前記第二のタイミングを交
互に繰り返すサンプルクロックを発生させる手段を含む
構成としてもよいし、あるいは、前記サンプリングする
手段は、前記第一のタイミングおよび前記第二のタイミ
ングのサンプルクロックをそれぞれ個別に発生させる手
段を含む構成としてもよい。

【００４４】本発明の第二の観点は復調装置であって、
本発明のクロックタイミング再生回路を備えたことを特
徴とする復調装置である。

【００４５】

【発明の実施の形態】発明の実施の形態を図１を参照し
て説明する。図１は本発明の基本的な実施形態を示すブ
ロック構成図であり、クロックタイミング再生回路を備
えた復調装置の構成例を示す。

【００４６】本復調装置には、ＩＦ信号が入力される検
波器８と、検波器出力をディジタル信号に変換するアナ
ログ／ディジタル変換器（Ａ／Ｄ）９と、アナログ／デ
ィジタル変換器９が出力するサンプル信号を処理し復号
信号を得るべースバンド信号処理回路１０と、ＩＦ信号
およびサンプル信号から復号信号を得るためのクロック
タイミングを再生するクロックタイミング再生回路１１
とを備える。

【００４７】クロックタイミング再生回路１１には、一
定周期の基準クロックを発生する基準クロック発振器
（ＯＳＣ）３と、この基準クロックを位相補正して補正
クロック（ｔ₀ ）を生成する位相シフタ４と、補正クロ
ックからサンプルクロックを生成するサンプルクロック
生成回路５と、サンプルクロックによりべースバンド信
号をサンプリングして得られたサンプル信号の自乗値を
計算する自乗和回路７と、自乗和回路７により得られた
サンプル信号の自乗値からクロック位相制御信号（φ）
を求めて位相シフタを制御するクロック位相制御回路６
とを備える。

【００４８】すなわち、本発明は、受信したベースバン
ド信号をサンプリングするサンプルクロックの位相を所
望の位相となるように調整するクロックタイミング再生
回路１１およびこれを用いた復調装置である。

【００４９】ここで、本発明の特徴とするところは、ク
ロックタイミング再生回路１１は、基準クロック発振器
３から発生する基準クロックに対して時間τだけタイミ
ングの遅れた補正クロックを発生する位相シフタ４と、
この補正クロックを時間δt進めた第一のタイミングお
よびこの補正クロックを時間δｔ遅らせた第二のタイミ
ングによりベースバンド信号をそれぞれサンプリングす
る手段であるサンプルクロック生成回路５を備え、前記
第一のタイミングでサンプリングされたベースバンド信
号の自乗和Ｒａ² と前記第二のタイミングでサンプリン
グされたベースバンド信号の自乗和Ｒｂ² とを比較し、
この比較結果にしたがって前記時間τを調整する手段で
あるクロック位相制御回路６とを含むところにある。

【００５０】クロック位相制御回路６は、前記自乗和Ｒ
ａ² の方が前記自乗和Ｒｂ² よりも大きいときには前記
時間τをわずかに小さくし前記自乗和Ｒｂ² の方が前記
自乗和Ｒａ² よりも大きいときには前記時間τをわずか
に大きくしてこれを新たな時間τとして位相シフタ４に
供給する。

【００５１】サンプルクロック生成回路５は、前記第一
のタイミングおよび前記第二のタイミングを交互に繰り
返すサンプルクロックを発生させる構成とする場合と、
前記第一のタイミングおよび前記第二のタイミングのサ
ンプルクロックをそれぞれ個別に発生させる構成とする
場合とがある。

【００５２】次に、図１に示すクロックタイミング再生
回路１１の動作原理を図１ないし図５を参照して説明す
る。図２はＩＦ信号の構成およびクロックタイミング再
生回路１１の各部の波形を示す図である。図３はサンプ
ルタイミングのずれとサンプル信号の自乗和の平均値と
の関係を示す図であり、横軸にサンプルタイミングのず
れをとり縦軸にサンプル信号の自乗和の平均値をとる。
図４は図１に示すクロックタイミング再生回路の動作を
示すフローチャートである。図５はクロックタイミング
のずれとサンプル信号の自乗和の平均値を示す図であ
り、横軸にクロックタイミングのずれをとり縦軸にサン
プル信号の自乗和の平均値をとる。

【００５３】図１に示す復調装置には、図２（ａ）に示
すバーストフレーム構成のＩＦ信号を入力する。ここで
は、ＱＰＳＫ変調方式を例に挙げて示す。図２（ｂ）以
後の信号は、クロックタイミング再生用信号（ＢＴＲ）
およびデータ（ＤＡＴＡ）の一部を拡大して示してい
る。受信したクロックタイミング再生用信号を検波し帯
域制限すると、図２（ｂ）の左半分に示す周期が２Ｔ
（Ｔはシンボル周期）の正弦波で表されるベースバンド
信号が得られる。また、データは図２（ｂ）の右半分に
示すアイパタンを描く。このべースバンド信号に対し、
データの誤り率が最小となるクロックタイミングは図２
（ｃ）である。本発明のクロックタイミング再生回路
は、クロックタイミング再生用信号を用いて短時間にク
ロックタイミングを再生し、さらに基準クロック発振器
の周波数誤差等が原因で生ずるタイミングずれに追従す
ることにより、図２（ｃ）に示す所望のクロックタイミ
ングを得ることを目的とする。

【００５４】まず、基準クロック発振器３は図２（ｄ）
に示す基準クロックを発生する。位相シフタ４は、この
基準クロックをτだけ補正して補正クロック（ｔ₀ ）を
生成する。ただし、本発明のクロックタイミング再生回
路１１が初期状態の場合はτ＝0 であり、クロックタイ
ミングが確定した時点で、τは基準クロックとデータの
誤り率が最小となるクロックタイミングとの時間差とな
る。サンプルクロック生成回路５は、補正クロック（ｔ
₀ ）を基に、位相差が２δｔの2 種類のクロック（図２
（ｅ）進みクロックおよび図２（ｇ）遅れクロック）を
生成し、更に両クロックを用いて、図２（ｈ）に示すサ
ンプルクロックを生成する。このサンプルクロックを用
いて、アナログ／ディジタル変換器（Ａ／Ｄ）９におい
てべースバンド信号をサンプリングし、図２（ｉ）に示
すサンプル信号を得る。

【００５５】次に、自乗和回路７は、サンプル信号の自
乗（Ｒ² ）を計算する。なお、ＱＰＳＫやＱＡＭ(Quadr
ature Amplitude Modulation) に代表される直交変調方
式の場合は、ＩチャネルとＱチャネルの各サンプル信号
の自乗和（Ｒ² ＝Ｉ² ＋Ｑ²）を計算する。これにより
得られた信号はディジタル信号であるが、これをアナロ
グ信号に変換すると図２（ｊ）に示す信号波形となって
いる。なお、図２（ｊ）の左半分の波形は、周期Ｔの正
弦波である。この波形の平均値を

【００５６】

【数２】 に従って計算すると、Ｎが十分に大きいとき、図２
（ｋ）に示すように図２（ｃ）の所望のクロックタイミ
ングと等しいタイミングで最大となる波形になる。ここ
で、Ｅ〔・〕は平均値を表す関数、Ｔはシンボル周期を
表している。式（３）に基づいて計算したランダムデー
タを受信した場合のサンプル信号の自乗和の平均値とク
ロックタイミングのずれの関係を図５に示す。この図５
の計算には、変調方式にＱＰＳＫ、８ＰＳＫおよび１６
ＰＳＫ、復調方式にべースバンド遅延検波方式、ロール
オフ率が０．６のナイキスト伝送系を用い、搬送波対雑
音電力比（Ｃ／Ｎ）が１０〔ｄＢ〕、１５〔ｄＢ〕およ
び２０〔ｄＢ〕の一定雑音の条件下で計算を行った。こ
の図から、変調方式が変わっても、また雑音電力が増加
しても曲線の傾きが変わらないことが分かる。よって、
本発明のクロックタイミング再生回路により得られるク
ロックタイミングの精度は、変調方式、およびＣ／Ｎに
依存しないと言える。

【００５７】次に、クロック位相制御回路では、図３の
動作原理図と図４の動作フローに示すように、自乗和回
路７から得られる遅れおよび進みの各クロックによるサ
ンプル信号の自乗値（Ｒａ² 、Ｒｂ² ）の差分δＲを基
に、クロック位相制御信号φ（＝２πτ／Ｔ）の更新量
（＋αまたは−αまたは０）を求める。ここでα（α＞
0 ）は更新幅であり、一定値に設定することも可能であ
り、また差分δＲに応じて適応的に可変することも可能
である。位相シフタは、次式に従って基準クロックと補
正クロック（ｔ₀ ）との差τを更新する。

【００５８】 δＲ＜０：τ＋α→τ δＲ＞０：τ−α→τ δＲ＝０：τ→τ （４） 式（４）を繰り返してδＲ＝０となったとき、図３に示
す曲線の微分係数は０となり、ｔ_a とｔ_b の中間点ｔ₀
はデータの誤り率が最小となるクロックタイミングと一
致する。

【００５９】上記のとおり、本発明のクロックタイミン
グ再生回路は、多値変調方式にも適用可能である。ま
た、本発明の回路は、バースト信号におけるクロックタ
イミング再生用信号とそれ以外の信号に対して共通の制
御アルゴリズムで対応できるため、制御アルゴリズムの
切替え等が不要であり、かつ連続的なディジタルデータ
を伝送する装置にも適用可能であるという特長を持つ。
さらに、本クロックタイミング再生回路の処理速度はシ
ンボルレート程度であるため、オーバーサンプリングが
不要でシンボルレートの高速化に容易に対応できる。ま
た、基準クロック発振器を内蔵しているため、ＩＦ信号
のレベルが低下してもサンプルクロックは消滅しない。
さらに、本発明のクロックタイミング再生回路はほとん
どディジタル回路で構成できるため、特性の経年変化が
ほとんど無く、また回路ごとの特性のばらつきも少な
い。よって、回路の無調整化が可能になる。

【００６０】

【実施例】（第一実施例）本発明第一実施例を図６ない
し図１１を参照して説明する。図６は本発明第一実施例
の復調装置の要部ブロック構成図であり、ＱＰＳＫ等の
位相変調方式へ対応し、復調方式にベースバンド遅延検
波方式や準同期検波方式を用いた復調装置に、本発明の
クロックタイミング再生回路１１を適用した場合の復調
装置の構成例である。本復調装置には、ＩＦ信号が入力
される直交検波器１２と、ＩＦ信号と非同期のキャリア
信号を発生するキャリア発振器１４と、直交検波器１２
が出力するベースバンド信号をディジタル信号に変換す
る２個のアナログ／ディジタル変換器（Ａ／Ｄ）９−１
および９−２と、アナログ／ディジタル変換器９−１お
よび９−２が出力するＩチヤネルとＱチヤネルのサンプ
ル信号を処理して各チャネルの復号信号を得るべースバ
ンド信号処理回路１０−１と、サンプル信号からアナロ
グ／ディジタル変換器９−１および９−２へ供給するサ
ンプルクロックを生成するクロックタイミング再生回路
１１とを備える。

【００６１】クロックタイミング再生回路１１には、基
準クロック発振器（ＯＳＣ）３と、位相シフタ４と、自
乗和回路７と、クロック位相制御回路６と、サンプルク
ロック生成回路５とを備える。

【００６２】図７に、本発明のクロックタイミング再生
回路１１に備える位相シフタ４の具体的な構成例を示
す。本回路には、クロック位相制御信号φからｃｏｓφ
とｓｉｎφのディジタル値を出力する２個のＲＯＭ２１
および２２と、ＲＯＭ２１および２２出力をアナログ信
号に変換する２個のディジタル／アナログ変換器（Ｄ／
Ａ）２３および２４と、基準クロックを９０度の位相差
を持つ２種類のクロックに分配するハイブリッド２５
と、ディジタル／アナログ変換器２３および２４の出力
とハイブリッド２５の出力を乗算する２個のアナログ乗
算器２６および２７と、アナログ乗算器２６および２７
の出力を加算し、基準クロックをφ（＝２πτ／Ｔ）だ
けずらした補正クロックを生成するハイブリッド２８と
を備える。

【００６３】図７では、位相シフタ４を主としてアナロ
グ回路を用いて構成した。一方で、基準クロックのＭ倍
（Ｍは位相シフトのステップ幅で決まる）のクロックを
発生するクロック発振器と、シフト量が可変できる可変
長シフトレジスタとを用いて、全てディジタル回路で構
成することも可能である。

【００６４】図８に、図６に示すクロックタイミング再
生回路１１に備える自乗和回路７の具体的な構成例を示
す。クロックタイミング再生回路１１に備える自乗和回
路７には、２個の乗算器３０および３１と、1 個の加算
器３２とを備える。本回路は、ＩチヤネルとＱチヤネル
のサンプル信号から、Ｉ² ＋Ｑ² の計算を行う。

【００６５】図９は、本発明のクロックタイミング再生
回路１１に備えるクロック位相制御回路６の具体的な構
成図である。本回路には、入力されたサンプル信号の自
乗和（Ｒ² ）を進みクロックによる自乗和（Ｒａ² ）と
遅れクロックによる自乗和（Ｒｂ² ）に分配するスイッ
チ（ＳＷ）３３と、スイッチ出力を２シンボル時間だけ
記憶する２個のラッチ３４および３５と、２シンボルに
1 回だけ２個のラッチ３４および３５の出力の差分δＲ
を求める加算器３６と、加算器３６の出力の符号を求め
る符号検出器（ｓｉｇｎ）３７と、符号検出器３７の出
力をカウントし、その値が一定量を越えた時だけ“＋
１”か、または“−１”を出力するアップ／ダウンカウ
ンタ（Ｕ／Ｄ）３８と、アップ／ダウンカウンタ３８の
出力と更新幅α（α＞0 ）を乗算する乗算器３９と、乗
算器３９の出力を累算し、クロック位相制御信号として
出力する累算器４０とを備える。

【００６６】図９に示すクロック位相制御回路６は一実
施例であり、本回路中の符号検出器３７とアップ／ダウ
ンカウンタ３８の代りに累算器を用い、差分δＲに応じ
て適応的に更新幅αを可変する構成としてもよい。

【００６７】図１０は、本発明のクロックタイミング再
生回路１１に備えるサンプルクロック生成回路５の具体
的な構成図である。サンプルクロック生成回路５には、
補正クロック（ｔ₀ ）のタイミングをδｔだけ進ませる
位相進み回路（−δｔ）４１と、δｔだけ遅らせる位相
遅れ回路（＋δｔ）４２と、両回路の出力を補正クロッ
ク（ｔ₀ ）に同期して交互に切替えるスイッチ（ＳＷ）
４３とを備える。

【００６８】図１１は、本発明のクロックタイミング再
生回路に備えるサンプルクロック生成回路５の別の実施
例である。本サンプルクロック生成回路５には、補正ク
ロック（ｔ₀ ）の周波数を１／２にする分周回路（１／
２）４４と、分周回路４４が出力するクロックを反転す
る反転回路４５と、反転回路４５が出力するクロックの
タイミングをδｔだけ進ませる位相進み回路（−δｔ）
４６と、分周回路４４が出力するクロックのタイミング
をδｔだけ遅らせる位相遅れ回路（＋δｔ）４７と、位
相進み回路４６と位相遅れ回路４７がそれぞれ出力する
クロックを反転する２個の反転回路４８および４９と、
２個の反転回路４８および４９の出力をそれぞれ微小時
間ｔｇだけ遅延させる２個の遅延回路５０および５１
と、位相進み回路４６の出力するクロックとそのクロッ
クを反転し更にｔｇだけ遅延させたクロックの論理積を
得るＡＮＤ回路５２と、位相遅れ回路４７の出力するク
ロックとこのクロックを反転し更にｔｇだけ遅延させた
クロックの論理積を得るＡＮＤ回路５３と、２個のＡＮ
Ｄ回路５２および５３が出力するクロックの論理和を得
るＯＲ回路５４とを備える。

【００６９】本発明第一実施例のクロックタイミング再
生回路が出力するサンプルクロックを図１２に示す。図
１２に示すように、サンプルクロックのデューティ比は
５０％にならない。しかしながら、このようなクロック
に対応するアナログ／ディジタル変換器は既に市販され
ており、アナログ／ディジタル変換器が必要とするクロ
ックのホールド時間よりｔｇを長くすれば十分に使用可
能である。

【００７０】なお、図６は復調方式にべースバンド遅延
検波方式、または準同期検波方式を用いた場合について
示したが、同期検波方式にも等しい回路構成で対応でき
る。また、図６はＱＰＳＫ等の位相変調方式に対応する
場合について示したが、ＱＡＭ等の振幅位相変調方式に
も同等の回路構成で対応できる。

【００７１】（第二実施例）本発明第二実施例を図１３
を参照して説明する。図１３は本発明第二実施例のクロ
ックタイミング再生回路５５を備えた復調装置の要部ブ
ロック構成図である。本発明第二実施例では、クロック
タイミング再生回路５５を、ディジタルデータを復号す
る主信号系から切り離すことにより、微小時間δｔの影
響が主信号系に及ばないようにしてデータの誤り率の改
善を図った構成例である。本復調装置には、ＩＦ信号か
らＩチャネルとＱチャネルのベースバンド信号を生成す
る直交検波器１２と、ＩＦ信号と非同期のキャリア信号
を発生するキャリア発振器１４と、ベースバンド信号を
ディジタル信号に変換する４個のアナログ／ディジタル
変換器（Ａ／Ｄ）９−１〜９−４と、そのうち２個のア
ナログ／ディジタル変換器９−１および９−２が出力す
るサンプル信号を処理して各チャネルの復号信号を得る
べースバンド信号処理回路１０−１と、別の２個のアナ
ログ／ディジタル変換器９−３および９−４から得られ
るサンプル信号から補正クロックおよびサンプルクロッ
クを生成するクロックタイミング再生回路５５とを備え
る。

【００７２】クロックタイミング再生回路５５には、基
準クロック発振器（ＯＳＣ）３と、位相シフタ４と、サ
ンプルクロック生成回路５と、自乗和回路７と、クロッ
ク位相制御回路６とを備える。

【００７３】なお、位相シフタ４、自乗和回路７、クロ
ック位相制御回路６、およびサンプルクロック生成回路
５の構成は本発明第一実施例と等しい。

【００７４】（第三実施例）本発明第三実施例を図１４
を参照して説明する。図１４は本発明第三実施例のクロ
ックタイミング再生回路５６を備えた復調装置の要部ブ
ロック構成図である。本発明第三実施例では、クロック
タイミング再生回路５６をディジタルデータを復号する
主信号系から切り離すことにより、データの誤り率の改
善を図り、かつ、進みクロック用のアナログ／ディジタ
ル変換器９−３および９−４と遅れクロック用のアナロ
グ／ディジタル変換器９−３′および９−４′を別々に
設けることにより、進みクロックおよび遅れクロックの
切替え制御を無くし、ハードウェアを実現する上でのタ
イミング設計を容易にした構成である。

【００７５】本復調装置には、ＩＦ信号からＩチャネル
とＱチャネルのべースバンド信号を生成する直交検波器
１２と、ＩＦ信号と非同期のキャリア信号を発生するキ
ャリア発振器１４と、ベースバンド信号をディジタル信
号に変換する６個のアナログ／ディジタル変換器（Ａ／
Ｄ）９−１、９−２、９−３、９−４、９−３′、９−
４′と、そのうち２個のアナログ／ディジタル変換器９
−１および９−２が出力するサンプル信号を処理して各
チャネルの復号信号を得るべースバンド信号処理回路１
０−１と、別の４個のアナログ／ディジタル変換器９−
３、９−４、９−３′、９−４′から得られるサンプル
信号から補正クロック、進みクロックおよび遅れクロッ
クを生成するクロックタイミング再生回路５６とを備え
る。

【００７６】クロックタイミング再生回路５６には、基
準クロック発振器（ＯＳＣ）３と、位相シフタ４と、ク
ロック位相制御回路６と、２個の自乗和回路７および
７′と、サンプルクロック生成回路５７とを備える。

【００７７】クロック位相制御回路６には、図９に示す
クロック位相制御回路６のうち、スイッチ（ＳＷ）３３
と２個のラッチ３４および３５を取り除き、自乗和Ｒａ
² およびＲｂ² の入力端子をそれぞれ備える構成を用い
る。また、サンプルクロック生成回路５７は、図１４に
示すように位相進み回路（−δｔ）５８と、位相遅れ回
路（＋δｔ）５９から構成する。なお、位相シフタ４お
よび自乗和回路７および７′の構成は本発明第一実施例
と等しい。

【００７８】

【発明の効果】以上説明したように、本発明のクロック
タイミング再生回路は、識別判定誤差を用いたサンプル
タイミング摂動型クロックタイミング再生回路と異な
り、多値変調方式にも適用可能である。

【００７９】また、本発明のクロックタイミング再生回
路は、タンク・リミタ回路を用いたＩＦ抽出型のクロッ
クタイミング再生回路と異り、基準クロック発振器を内
蔵しているためＩＦ信号のレベルが低下してもクロック
は消滅しない。

【００８０】さらに、本発明のクロックタイミング再生
回路は、ＢＱＤＰＬ型クロックタイミング再生回路にお
けるオーバーサンプリングが不要であるため、処理速度
はシンボルレート程度でよい。したがって、シンボルレ
ートの高速化に容易に対応できると共に、低消費電力化
が図れる。

【００８１】また、本発明のクロックタイミング再生回
路は、ステップサンプル型クロックタイミング再生回路
と異なり、バースト信号におけるクロックタイミング再
生用信号とそれ以外の信号に対して共通の制御アルゴリ
ズムで対応できるため、制御アルゴリズムの切替えが不
要であり、かつ連続的なディジタルデータを伝送する装
置にも適用可能であるという特長を持つ。

【００８２】さらに、本発明のクロックタイミング再生
回路はほとんどディジタル回路で構成できるため、特性
の経年変化がほとんど無く、またクロックタイミング再
生回路ごとの特性のばらつきも少ない。よって、回路の
無調整化が可能になる。

【図面の簡単な説明】

【図１】本発明の基本的な実施形態を示すブロック構成
図。

【図２】ＩＦ信号の構成およびクロックタイミング再生
回路の各部の波形を示す図。

【図３】サンプルタイミングのずれとサンプル信号の自
乗和の平均値との関係を示す図。

【図４】クロックタイミング再生回路の動作を示すフロ
ーチャート。

【図５】クロックタイミングのずれとサンプル信号の自
乗和の平均値を示す図。

【図６】本発明第一実施例の復調装置の要部ブロック構
成図。

【図７】本発明のクロックタイミング再生回路に備える
位相シフタの具体的な構成例を示す図。

【図８】クロックタイミング再生回路に備える自乗和回
路の具体的な構成例を示す図。

【図９】クロックタイミング再生回路に備えるクロック
位相制御回路の具体的な構成図。

【図１０】クロックタイミング再生回路に備えるサンプ
ルクロック生成回路の具体的な構成図。

【図１１】クロックタイミング再生回路に備えるサンプ
ルクロック生成回路の別の実施例を示す図。

【図１２】本発明第一実施例のクロックタイミング再生
回路が出力するサンプルクロックを示す図。

【図１３】本発明第二実施例のクロックタイミング再生
回路を備えた復調装置の要部ブロック構成図。

【図１４】本発明第三実施例のクロックタイミング再生
回路を備えた復調装置の要部ブロック構成図。

【図１５】ＩＦ抽出クロックタイミング再生回路を備え
た復調装置の構成を示す図。

【図１６】ＢＱＤＰＬ型クロックタイミング再生回路を
備えた復調装置の構成を示す図。

【図１７】ＢＱＤＰＬ型クロックタイミング再生回路の
動作フローを示す図。

【図１８】ステップサンプル型クロックタイミング再生
回路を備えた復調装置の構成を示す図。

【図１９】ステップサンプル型クロックタイミング再生
回路の動作フローを示す図。

【図２０】サンプルタイミング摂動型クロックタイミン
グ再生回路を内蔵した復調装置の構成を示す図。

【図２１】計算機シミュレーションにより求めたクロッ
クタイミングのずれと識別判定誤差のＲＭＳ値との関係
を示す図。

【図２２】サンプルタイミング摂動型クロックタイミン
グ再生回路の動作フローを示す図。

【符号の説明】

１ モード切替制御回路 ３ 基準クロック発振器 ４ 位相シフタ ５、５７ サンプルクロック生成回路 ６ クロック位相制御回路 ７、７′ 自乗和回路 ８ 検波器 ９、９−１〜９−４、９−１′〜９−４′ アナログ／
ディジタル変換器 １０、１０−１ ベースバンド信号処理回路 １１、５５、５６ クロックタイミング再生回路 １２ 直交検波器 １４ キャリア発振器 １５ 自乗検波回路 ２１、２２ ＲＯＭ ２３、２４ ディジタル／アナログ変換器 ２５、２８ ハイブリッド ２６、２７、３０、３１、３９ 乗算器 ３２、３６ 加算器 ３３、４３、１０１、１０８ スイッチ ３４、３５ ラッチ ３７ 符号検出器 ３８ アップ／ダウンカウンタ ４０ 累算器 ４１、４６、５８、１０２ 位相進み回路 ４２、４７、５９、１０３ 位相遅れ回路 ４４ 分周回路 ４５、４８、４９ 反転回路 ５０、５１ 遅延回路 ５２、５３ ＡＮＤ回路 ５４ ＯＲ回路 ８１ 電圧制御発振器 ８２ ループフィルタ ９０ ＩＦ抽出クロックタイミング再生回路 ９１ タンク回路 ９２ リミタ回路 ９５ ＢＱＤＰＬ型クロックタイミング再生回路 ９６ 位相判定回路 ９７ ゼロクロス検出回路 １０５ ステップサンプル型クロックタイミング再生回
路 １０６ クロックタイミング推定回路 １０７ カウンタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K004 AA05 FA02 FG02 FH06 FH08 FJ08 5K047 AA05 EE02 GG08 MM29 MM38 MM44 MM49 MM59

Claims (6)

【特許請求の範囲】
1. 【請求項１】 受信したベースバンド信号をサンプリン
   グするサンプルクロックの位相を所望の位相となるよう
   に調整する手段を備えたクロックタイミング再生回路に
   おいて、 前記調整する手段は、基準クロックに対して時間τだけ
   タイミングの遅れた補正クロックを生成する手段と、こ
   の補正クロックを時間δt 進めた第一のタイミングおよ
   びこの補正クロックを時間δｔ遅らせた第二のタイミン
   グによりベースバンド信号をそれぞれサンプリングする
   手段と、前記第一のタイミングでサンプリングされたベ
   ースバンド信号の自乗和Ｒａ² と前記第二のタイミング
   でサンプリングされたベースバンド信号の自乗和Ｒｂ²
   とを比較する手段と、この比較する手段の比較結果にし
   たがって前記時間τを調整する手段とを含むことを特徴
   とするクロックタイミング再生回路。
2. 【請求項２】 前記時間τを調整する手段は、前記自乗
   和Ｒａ² の方が前記自乗和Ｒｂ² よりも大きいときには
   前記時間τをわずかに小さくし前記自乗和Ｒｂ² の方が
   前記自乗和Ｒａ² よりも大きいときには前記時間τをわ
   ずかに大きくしてこれを新たな時間τとして前記補正ク
   ロックを生成する手段に供給する手段を含む請求項１記
   載のクロックタイミング再生回路。
3. 【請求項３】 前記基準クロックを内蔵する請求項１記
   載のクロックタイミング再生回路。
4. 【請求項４】 前記サンプリングする手段は、前記第一
   のタイミングおよび前記第二のタイミングを交互に繰り
   返すサンプルクロックを発生させる手段を含む請求項１
   記載のクロックタイミング再生回路。
5. 【請求項５】 前記サンプリングする手段は、前記第一
   のタイミングおよび前記第二のタイミングのサンプルク
   ロックをそれぞれ個別に発生させる手段を含む請求項１
   記載のクロックタイミング再生回路。
6. 【請求項６】 請求項１記載のクロックタイミング再生
   回路を備えたことを特徴とする復調装置。