JPH118659A

JPH118659A - クロックタイミング再生方法および回路

Info

Publication number: JPH118659A
Application number: JP9185314A
Authority: JP
Inventors: Toshiaki Takao; 俊明高尾; Yoshifumi Suzuki; 芳文鈴木; Tadashi Shirato; 正白土
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1996-07-22
Filing date: 1997-07-10
Publication date: 1999-01-12
Anticipated expiration: 2017-07-10
Also published as: JP3592489B2

Abstract

(57)【要約】【課題】受信信号からディジタルデータを復調する際
に、その受信信号を復調するためのクロックタイミング
を短時間で再生する。【解決手段】クロックタイミング再生用信号をサンプ
リングするときに、基準クロックを位相シフトさせたク
ロックをサンプリングクロックとし、そのサンプリング
により得られた信号から、基準クロックと符号誤り率が
最小となるクロックタイミングとの位相差を推定して、
クロックタイミングを再生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタルデータの
伝送に関し、特に、受信側におけるクロックタイミング
の再生に関する。

【０００２】ここで、本明細書において使用する用語を
定義しておく。まず、「サンプルクロック」とは、復調
装置でサンプリングに用いるクロックをいう。また、
「クロックタイミング」とは、符号誤り率が最小となる
ときのサンプルクロックのタイミングをいう。さらに、
「シンボルレート」とは、主信号の切り替わり速度、す
なわち変調速度をいう。

【０００３】

【従来の技術】近年の通信のマルチメディア化に伴い、
高速無線ＬＡＮ（Local Area Network) 装置や大容量の
次世代携帯電話など、バースト的なディジタルデータを
高速に伝送できるマルチメディア無線通信装置が必要と
されている。符号誤りなく高速にディジタルデータを処
理するため、これらの無線通信装置の受信側には、バー
スト的なディジタルデータの先頭位置に付加されるクロ
ックタイミング再生用信号を用いてクロックタイミング
を高速に確定し、その後はクロックタイミングの変動に
追従するクロックタイミング再生回路が必要となる。ま
た、連続的なディジタルデータを伝送する場合にもクロ
ックタイミングの変動に追従するクロックタイミング再
生回路が必要である。

【０００４】従来のクロックタイミング再生回路は、大
別して、アナログ的な処理によりシンボルレートのクロ
ックタイミングを再生する回路と、オーバーサンプリン
グした後にディジタル的な処理によりクロックタイミン
グを再生する回路とがある。前者の例としては、ＩＦ抽
出型タンク・リミタ・クロック再生回路が挙げられる。
また、後者の例としては、ＢＱＤＰＬ(Binary Quantize
d Digital Phase-lockLoop）型クロック再生回路が挙げ
られる。これら従来の２種類のクロックタイミング再生
回路の構成例を以下に説明する。

【０００５】図３７はＩＦ抽出型タンク・リミタ・クロ
ック再生回路を備えた復調装置の構成例を示す。この復
調装置には、ＩＦ信号が入力される直交検波器１と、こ
の直交検波器１の出力をサンプリングするアナログ・デ
ィジタル変換器３、４と、これらのアナログ・ディジタ
ル変換器３、４が出力するサンプル信号を処理して復号
信号を得るベースバンド信号処理回路５と、クロックタ
イミングを再生するＩＦ抽出型タンク・リミタ・クロッ
ク再生回路２００とを備える。ＩＦ抽出型タンク・リミ
タ・クロック再生回路２００は、包絡線検波回路２０１
と、タンク回路２０２と、リミタ回路２０３とを備え
る。

【０００６】包絡線検波回路２０１にはＩＦ信号を入力
する。この包絡線検波回路２０１は、クロックの周波数
成分を含まないＩＦ信号を非線形処理することで、クロ
ックの周波数成分を抽出する。タンク回路２０２は狭帯
域の帯域通過フィルタにより構成され、クロックジッタ
を低減する。リミタ回路２０３は、タンク回路２０２で
得られた正弦波のクロックを矩形波に整形する。得られ
たクロックでサンプリングすると、符号誤り率は最小と
なる。このクロックは、アナログ・ディジタル変換器
３、４など、復調装置の各部へ供給される。

【０００７】ＩＦ抽出型タンク・リミタ・クロック再生
回路の詳細については、山本、加藤共著、「ＴＤＭＡ通
信」、電子情報通信学会発行に説明されている。

【０００８】図３８はＢＱＤＰＬ型クロック再生回路を
備えた復調装置の構成例を示し、図３９にＢＱＤＰＬ型
クロック再生回路の動作フローを示す。この復調装置に
は、ＩＦ信号が入力される直交検波器１と、この直交検
波器１の出力をサンプリングするアナログ・ディジタル
変換器３、４と、これらのアナログ・ディジタル変換器
３、４が出力するサンプル信号を処理して復調信号を得
るベースバンド信号処理回路５と、クロックタイミング
を再生するＢＱＤＰＬ型クロック再生回路２１０とを備
える。ＢＱＤＰＬ型クロック再生回路２１０には、ゼロ
クロス検出回路２１１と、位相判定回路２１２と、ルー
プフィルタ２１３と、ＶＣＯ（VoltageControlled Osci
llator ）２１４とを備える。

【０００９】アナログ・ディジタル変換器３、４および
ベースバンド信号処理回路５はシンボルレートの２倍の
周波数で動作し、ＢＱＤＰＬ型クロック再生回路２１０
には、シンボルレートの２倍の周波数でサンプリグして
得られたサンプル信号を入力する。この信号系列のう
ち、シンボル周期で繰り返すサンプル信号Ｄ（ｔ＋ｎ
Ｔ）をゼロクロス検出回路２１１へ入力する。ここで、
Ｔはシンボル周期、ｎは任意の整数である。ゼロクロス
検出回路２１１は、入力信号が符号反転（ゼロクロス）
したら、それを位相判定回路２１２へ通知する。位相判
定回路２１２には、サンプル信号Ｄ（ｔ＋ｎＴ）と、こ
れからＴ／２周期進んだタイミングでサンプリングした
サンプル信号Ｄ｛ｔ＋（ｎ−１／２）Ｔ｝とを入力す
る。位相判定回路２１２は、両信号の符号に基づき、符
号誤り率が最小となるクロックタイミングに対して、サ
ンプルタイミングが進んでいるか遅れているかを判定す
る。すなわち、Ｄ（ｔ＋ｎＴ）×Ｄ｛ｔ＋（ｎ−１／
２）Ｔ｝の符号が正の場合は遅れと判定し、負の場合は
進みと判定する。そして、ゼロクロス検出回路２１１が
ゼロクロスを検出したときだけ、判定結果を出力する。
ループフィルタ２１３は一種の積分回路であり、位相判
定回路２１２の判定結果を積分し、その結果を基にＶＣ
Ｏ２１４が出力するクロック（シンボルレートの２倍の
周波数）の周波数を制御する。これにより、サンプルタ
イミングの進みと遅れが調整され、符号誤り率が最小と
なるクロックタイミングが得られる。得られたクロック
は、アナログ・ディジタル変換器３、４など、復調装置
の各部へ供給される。

【００１０】ＢＱＤＰＬ型クロック再生回路の詳細につ
いては、Vijay K.Bhargaw 著、塚本監訳、「最新ディジ
タル衛星通信−実用化技術と最新動向−」、日本技術経
済センター発行に説明されている。

【００１１】

【発明が解決しようとする課題】ＩＦ抽出型タンク・リ
ミタ・クロック再生回路およびＢＱＤＰＬ型クロック再
生回路はともに、低速のディジタルデータを伝送する受
信装置において広く用いられている。しかしながら、高
速のディジタルデータを伝送するにはいくつかの問題が
ある。これらの問題について以下に説明する。

【００１２】ＩＦ抽出型タンク・リミタ・クロック再生
回路は、クロックジッタを低減するために、狭帯域の帯
域通過フィルタであるタンク回路を用いている。クロッ
クジッタを低減するには、タンク回路のＱ値（Ｑ＝ｆ₀
／Δｆ：ｆ₀はフィルタの中心周波数、Δｆは３ｄＢ帯
域幅）を大きくする必要がある。しかし、タンク回路と
して一般的に用いられている単同調共振回路では、遅延
時間は約Ｑ／４〔シンボル〕で表される。したがって、
Ｑ値を大きくするとタンク回路の遅延時間が長くなり、
結果としてクロックタイミングの再生に時間を要する。
一例として、財団法人電波システム開発センターの策定
した「構内無線局用１９ＧＨｚ帯データ伝送用無線設備
標準規格」、ＲＣＲＳＴＤ−３４Ａに準拠した無線Ｌ
ＡＮ装置において、良好な符号誤り率特性を得るための
Ｑ値は１１０程度である。この場合、遅延時間は約２８
シンボルとなり、クロックタイミングの再生に時間を要
している。加えて、この回路はアナログ回路であるた
め、クロックジッタを低減し、かつクロックタイミング
が再生されるまでの時間を最適に調整することは困難で
ある。さらに、ＩＦ信号からクロックの周波数成分を取
り出しているため、伝搬路条件の変動等によりＩＦ信号
のレベルが低下すると、クロックが消滅するという欠点
がある。

【００１３】ＢＱＤＰＬ型クロック再生回路は、ループ
フィルタでサンプルクロックの位相の進みと遅れを示す
制御信号を積分している。したがって、クロックタイミ
ング再生用信号を長時間観測してから、ＶＣＯを制御し
ていることになる。このため、ループフィルタの積分時
間を長くすればクロックジッタを低減できるが、クロッ
クタイミングの再生に時間を要することになるため、Ｉ
Ｆ抽出型タンク・リミタ・クロック再生回路と同様な問
題がある。また、ＶＣＯが出力するクロックの初期位相
と符号誤り率を最小にするクロックタイミングの位相差
が大きくなるにしたがい、この位相差を補正するために
必要な時間が長くなる。したがって、位相差の大きさが
不確定である通常の使用条件では、クロックタイミング
が再生するまでの時間に幅を生じるという問題がある。
さらに、この回路では、シンボルレートの２倍以上でオ
ーバーサンプリングする必要があるため、ディジタル回
路の実現が困難になり、ディジタルデータの伝送速度の
高速化に対応することが困難である。

【００１４】本発明は、このような課題を解決し、高速
にクロックタイミングを確定でき、オーバーサンプリン
グを必要とせず、回路定数の最適化が容易なクロックタ
イミング再生方法および回路を提供することを目的とす
る。

【００１５】

【課題を解決するための手段】本発明の第一の観点によ
れば、一定周期で繰り返す基準クロックを発生するクロ
ック発生手段と、受信信号を検波して得られたベースバ
ンド信号をサンプリングするためのクロックタイミング
として、基準クロックに対して位相シフトした第一のク
ロックを出力する位相シフト手段と、この位相シフト手
段の位相シフト量を制御する制御手段とを備えたクロッ
クタイミング再生回路において、ベースバンド信号には
クロックタイミング再生用信号が付加されており、制御
手段は、位相シフト手段から、クロックタイミング再生
用信号をサンプリングするためのサンプルクロックとし
て、基準クロックのひとつの立ち上がり点または立ち下
がり点を基点とし、その基点からｎ番目（ｎ＝１、２、
３、…）の立ち上がり点または立ち下がり点の位相が基
準クロックの位相に対してｎ×Δｔ（Δｔはあらかじめ
定められた位相シフト量）だけ位相シフトした第一のク
ロックを出力させる第一の手段と、クロックタイミング
再生用信号をサンプリングして得られたサンプル信号か
ら、基準クロックの位相と符号誤り率が最小となるクロ
ックタイミングとの位相差を推定し、その推定された位
相差に基づいて、位相シフト手段から、クロックタイミ
ング再生用信号に続くベースバンド信号をサンプリング
するためのクロックタイミングを出力させる第二の手段
とを含むことを特徴とするクロックタイミング再生回路
が提供される。

【００１６】バースト的なディジタルデータを伝送する
無線通信装置では、一般に、クロックタイミング再生用
信号（ＢＴＲ）と、フレーム同期用信号（ＵＷ）と、デ
ータ（ＤＡＴＡ）からなるバースト信号を送受信する。
このバースト信号を受信して検波することで得られるベ
ースバンド信号は、ＢＴＲの部分がほぼ正弦波（雑音や
伝送路の歪が無ければ厳密に正弦波）となり、それ以外
の信号はアイパタンを描く。本発明の第一の観点では、
ＢＴＲの部分のベースバンド信号がほぼ正弦波となるこ
とを利用し、この信号を位相が順次ずれていくクロック
でサンプリングした後、得られたサンプル信号を用いて
クロックタイミングを推定する。これにより、４シンボ
ル程度の時間で高速にクロックタイミングを再生するこ
とができる。

【００１７】ＢＴＲの部分により再生されたクロックタ
イミングを、それ以降のベースバンド信号の部分におい
てクロックタイミングの周波数変動に追従させるため、
位相シフト手段が出力する第一のクロックの立ち上がり
点または立ち下がり点に対し、あらかじめ定められたタ
イミング差δｔだけタイミングを進めた立ち上がり点ま
たは立ち下がり点をもつ第二のクロックと、同じタイミ
ング差δｔだけタイミングを遅らせた立ち上がり点また
は立ち下がり点をもつ第三のクロックとを生成するサン
プルクロック生成手段と、クロックタイミング再生用信
号をサンプリングするためのサンプルクロックとして制
御手段が第一の手段を用いて位相シフト手段に出力させ
るクロックを選択し、クロックタイミング再生用信号に
続くベースバンド信号をサンプリングするためのサンプ
ルクロックとしてサンプルクロック生成手段の出力を選
択する手段とを備え、第二の手段に、δｔだけタイミン
グを進めた立ち上がり点または立ち下がり点におけるサ
ンプル信号から得られる判定誤差と、δｔだけタイミン
グを遅らせた立ち上がり点または立ち下がり点における
サンプル信号から得られる判定誤差とを比較して、位相
シフト手段の位相シフト量を演算する演算手段を含むこ
とがよい。

【００１８】周波数変動に追従することで、周波数安定
度の低い基準クロックを用いた場合でも高精度のクロッ
クタイミング再生を行うことができ、ディジタルデータ
の符号誤りを減らすことができる。

【００１９】周波数変動に追従するための構成は、本発
明の第一の観点による構成とは独立に利用することもで
きる。

【００２０】すなわち本発明の第二の観点によると、一
定周期で繰り返す基準クロックを発生するクロック発生
手段と、受信信号を検波して得られたベースバンド信号
をサンプリングするためのクロックタイミングとして、
基準クロックに対して位相のシフトした第一のクロック
を出力する位相シフト手段と、この位相シフト手段の位
相シフト量を制御する制御手段とを備えたクロックタイ
ミング再生回路において、第一のクロックの立ち上がり
点または立ち下がり点に対し、あらかじめ定められたタ
イミング差δｔだけタイミングを進めた立ち上がり点ま
たは立ち下がり点をもつ第二のクロックと、同じタイミ
ング差δｔだけタイミングを遅らせた立ち上がり点また
は立ち下がり点をもつ第三のクロックとを生成するサン
プルクロック生成手段を備え、制御手段は、第二のクロ
ックおよび第三のクロックをそれぞれサンプルクロック
としてベースバンド信号をサンプリングして得られたサ
ンプル信号からそれぞれ求められるクロックタイミング
の位相誤差に関する情報を比較して、位相シフト手段の
位相シフト量を演算する演算手段を含むことを特徴とす
るクロックタイミング再生回路が提供される。

【００２１】位相誤差に関する情報としては、サンプリ
ングにより得られたサンプル信号の位相成分の判定誤差
を利用することができる。また、ベースバンド信号が同
期検波により得られた信号の場合には、サンプル信号の
信号点の判定誤差を利用することもできる。位相成分の
判定誤差あるいは信号点の判定誤差を利用することで、
バースト信号のＢＴＲ以外の部分に対するクロックタイ
ミング再生だけでなく、連続的な信号からのクロックタ
イミング再生も可能である。

【００２２】また、ＢＴＲからクロックタイミングを再
生するため、位相誤差に関する情報として、ＢＴＲをサ
ンプリングして得られたサンプル信号の振幅を利用する
こともできる。この場合、基準クロックのタイミングと
ベースバンド信号のクロックタイミングとが半周期ずれ
ていることがクロックタイミング再生用信号から検出さ
れた場合に、第一のクロックのタイミングを半周期ずら
す手段を備えることが望ましい。

【００２３】サンプルクロック生成手段は第二のクロッ
クと第三のクロックとを交互に選択してひとつのクロッ
クとして出力する手段を含み、制御手段は第二のクロッ
クと第三のクロックとに対して交互に求められる位相誤
差に関する情報を比較する構成とすることができる。ま
た、これとは別に、サンプルクロック生成手段は第二の
クロックと第三のクロックとを別々に出力し、制御手段
は第二のクロックと第三のクロックとに対して別々に求
められる位相誤差に関する情報を比較する構成とするこ
ともできる。第二のクロックと第三のクロックとを別々
に出力する場合には、第二のクロックをＩチャネルおよ
びＱチャネルの一方のサンプルクロック、第三のクロッ
クを他方のサンプルクロックとして出力し、演算手段は
ＩチャネルおよびＱチャネルのそれぞれで得られた位相
誤差に関する情報を比較する構成とすることができる。

【００２４】サンプルクロック生成手段により生成され
た第二のクロックおよび第三のクロックを、ベースバン
ド信号からディジタルデータを復号するための主信号系
のサンプルクロックとして出力する構成とすることがで
きる。また、これとは別に、ベースバンド信号からディ
ジタルデータを復号するための主信号系のサンプルクロ
ックとして第一のクロックが出力され、第二のクロック
および第三のクロックによりベースバンド信号を主信号
系とは別系でサンプリングするサンプリング手段と、こ
のサンプリング手段の出力から位相誤差に関する情報を
得る手段とを備えることもできる。

【００２５】バースト信号からクロックタイミングを再
生する場合には、ＢＴＲをサンプリングして得られたサ
ンプル信号の振幅を利用してクロックの引き込みを行
い、ＢＴＲ以外の信号をサンプリングして得られたサン
プル信号の判定誤差を利用してクロックタイミングの周
波数変動に追従することもできる。

【００２６】すなわち本発明の第三の観点によると、一
定周期で繰り返す基準クロックを発生するクロック発生
手段と、受信信号を検波して得られたベースバンド信号
をサンプリングするためのクロックタイミングとして、
基準クロックに対して位相のシフトした第一のクロック
を出力する位相シフト手段と、この位相シフト手段の位
相シフト量を制御する制御手段とを備えたクロックタイ
ミング再生回路において、ベースバンド信号にはクロッ
クタイミング再生用信号が付加されており、第一のクロ
ックの立ち上がり点または立ち下がり点に対し、あらか
じめ定められたタイミング差δｔだけタイミングを進め
た立ち上がり点または立ち下がり点をもつ第二のクロッ
クと、同じタイミング差δｔだけタイミングを遅らせた
立ち上がり点または立ち下がり点をもつ第三のクロック
とを生成するサンプルクロック生成手段を備え、制御手
段は、第二のクロックおよび第三のクロックをそれぞれ
サンプルクロックとしてクロックタイミング再生用信号
をサンプリングすることによりそれぞれ得られるサンプ
ル信号の振幅を比較して、位相シフト手段の位相シフト
量を演算する第一の演算手段と、第二のクロックおよび
第三のクロックをそれぞれサンプルクロックとしてクロ
ックタイミング再生用信号に続くベースバンド信号をサ
ンプリングしたときのサンプル信号から得られる判定誤
差を比較して、位相シフト手段の位相シフト量を演算す
る第二の演算手段とを含むことを特徴とするクロックタ
イミング再生回路が提供される。

【００２７】本発明の第四の観点によると、受信信号を
検波して得られたベースバンド信号に含まれるクロック
タイミング再生用信号からそれに続くベースバンド信号
をサンプリングするためのクロックタイミングを再生す
るクロックタイミング再生方法において、一定周期で繰
り返す基準クロックのひとつの立ち上がり点または立ち
下がり点を基点とし、その基点からｎ番目（ｎ＝１、
２、３、…）の立ち上がり点または立ち下がり点の位相
が基準クロックの位相に対してｎ×Δｔ（Δｔはあらか
じめ定められた位相シフト量）だけ位相シフトしたクロ
ックをサンプルクロックとして生成し、このサンプルク
ロックを用いてクロックタイミング再生用信号をサンプ
リングし、このサンプリングにより得られたサンプル信
号から基準クロックの位相と符号誤り率が最小となるク
ロックタイミングとの位相差を推定し、推定された位相
差分だけ基準クロックの位相をシフトさせることによ
り、クロック再生用信号に続くベースバンド信号をサン
プリングするためのクロックタイミングを再生すること
を特徴とするクロックタイミング再生方法が提供され
る。

【００２８】本発明の第五の観点によると、ベースバン
ド信号をサンプリングして得られたサンプル信号の判定
誤差に基づいてクロックタイミングを再生するクロック
タイミング再生方法において、一定周期で繰り返す基準
クロックを位相シフトして得られた第一のクロックか
ら、このクロックの立ち上がり点または立ち下がり点に
対し、あらかじめ定められたタイミング差δｔだけタイ
ミングを進めた立ち上がり点または立ち下がり点をもつ
第二のクロックと、同じタイミング差δｔだけタイミン
グを遅らせた立ち上がり点または立ち下がり点をもつ第
三のクロックとを主信号系のサンプルクロックとして生
成し、このサンプルクロックを用いてベースバンド信号
をサンプリングして得られたサンプル信号から判定誤差
を求め、この判定誤差のうち、第二のクロックの上がり
点または立ち下がり点におけるサンプル信号から得られ
る判定誤差と、第三のクロックの立ち上がり点または立
ち下がり点におけるサンプル信号から得られる判定誤差
とを比較した結果に基づいて、第一のクロックに与える
べき位相シフト量を演算し、この位相シフト量に基づき
基準クロックを位相シフトすることを特徴とするクロッ
クタイミング再生方法が提供される。

【００２９】本発明の第六の観点によると、ベースバン
ド信号をサンプリングして得られたサンプル信号の判定
誤差に基づいてクロックタイミングを再生するクロック
タイミング再生方法において、一定周期で繰り返す基準
クロックを位相シフトして得られた第一のクロックを主
信号系のサンプルクロックとして出力するとともに、こ
の第一のクロックの立ち上がり点または立ち下がり点に
対し、あらかじめ定められたタイミング差δｔだけタイ
ミングを進めた立ち上がり点または立ち下がり点をもつ
第二のクロックと、同じタイミング差δｔだけタイミン
グを遅らせた立ち上がり点または立ち下がり点をもつ第
三のクロックとを生成し、この第二および第三のクロッ
クで主信号系とは別にベースバンド信号をサンプリング
して得られたサンプル信号から判定誤差を求め、この判
定誤差のうち、第二のクロックの立ち上がり点または立
ち下がり点におけるサンプル信号から得られる判定誤差
と、第三のクロックの立ち上がり点または立ち下がり点
におけるサンプル信号から得られる判定誤差とを比較し
た結果に基づいて、第一のクロックに与えるべき位相シ
フト量を演算し、この位相シフト量に基づき基準クロッ
クを位相シフトすることを特徴とするクロックタイミン
グ再生方法が提供される。

【００３０】本発明の第七の観点によると、受信信号を
検波して得られたベースバンド信号に含まれるクロック
タイミング再生用信号から、そのベースバンド信号を復
号するためのクロックタイミングを再生するクロックタ
イミング再生方法において、一定周期で繰り返す基準ク
ロックを位相シフトして得られた第一のクロックから、
この第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δｔだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点とをも
つ第三のクロックとを主信号系のサンプルクロックとし
て生成し、このサンプルクロックを用いてクロックタイ
ミング再生用信号をサンプリングし、このサンプリング
により得られたサンプル信号について、第二のクロック
の立ち上がり点または立ち下がり点におけるサンプル信
号の振幅と、第三のクロックの立ち上がり点または立ち
下がり点におけるサンプル信号の振幅とを比較し、この
比較の結果に基づいて第一のクロックに与えるべき位相
シフト量を演算し、この位相シフト量に基づき基準クロ
ックを位相シフトすることによりクロックタイミングを
再生することを特徴とするクロックタイミング再生方法
が提供される。

【００３１】本発明の第八の観点によると、受信信号を
検波して得られたベースバンド信号に含まれるクロック
タイミング再生用信号から、そのベースバンド信号を復
号するためのクロックタイミングを再生するクロックタ
イミング再生方法において、一定周期で繰り返す基準ク
ロックを位相シフトして得られた第一のクロックを主信
号系のサンプルクロックとして出力するとともに、この
第一のクロックの立ち上がり点または立ち下がり点に対
し、あらかじめ定められたタイミング差δｔだけタイミ
ングを進めた立ち上がり点または立ち下がり点をもつ第
二のクロックと、同じタイミング差δｔだけタイミング
を遅らせた立ち上がり点または立ち下がり点とをもつ第
三のクロックとを生成し、この第二および第三のクロッ
クを用いて主信号系とは別系にクロックタイミング再生
用信号をサンプリングし、このサンプリングにより得ら
れたサンプル信号について、第二のクロックの立ち上が
り点または立ち下がり点におけるサンプル信号の振幅
と、第三のクロックの立ち上がり点または立ち下がり点
におけるサンプル信号の振幅とを比較し、この比較の結
果に基づいて第一のクロックに与えるべき位相シフト量
を演算し、この位相シフト量に基づき基準クロックを位
相シフトすることによりクロックタイミングを再生する
ことを特徴とするクロックタイミング再生方法が提供さ
れる。

【００３２】第五ないし第八の観点において、第二のク
ロックと第三のクロックとを交互に選択したクロックに
よりベースバンド信号をサンプリングしてもよく、第二
のクロックと第三のクロックとで別々にベースバンド信
号をサンプリングしてもよい。別々にサンプリングする
場合に、Ｉチャネルの信号を一方のクロック、Ｑチャネ
ルの信号を他方のクロックでサンプリングすることがで
きる。

【００３３】第七および第八の観点において、基準クロ
ックのタイミングと受信信号のクロックタイミングとが
半周期ずれていることがベースバンドのクロックタイミ
ング再生用信号から検出された場合には、第一のクロッ
クタイミングを半周期ずらすことがよい。

【００３４】

【発明の実施の形態】図１は本発明の第一の実施形態を
示すブロック構成図であり、クロックタイミング再生回
路を備えた復調装置の構成を示す。ここでは、バースト
信号のフレームに付加されたクロックタイミング再生用
信号だけを用いて、短時間にクロックタイミングを再生
する実施形態を示す。

【００３５】この復調装置内には、ＩＦ信号が入力され
る直交検波器１と、ＩＦ信号と非同期のキャリア信号を
発生して直交検波器１へ出力する発振器２と、直交検波
器１のＩチャネルおよびＱチャネルの出力をディジタル
信号に変換するアナログ・ディジタル変換器３、４と、
このアナログ・ディジタル変換器３、４の出力するディ
ジタル信号を処理するベースバンド信号処理回路５と、
クロックタイミング再生用信号からディジタルデータを
復号するためのクロックタイミングを再生するクロック
タイミング再生回路６とを備える。

【００３６】クロックタイミング再生回路６は、一定周
期で繰り返す基準クロックを発生する基準クロック発生
回路７と、受信信号を検波して得られたベースバンド信
号をサンプリングするためのサンプルクロックとして、
基準クロックに対して位相をシフトした第一のクロック
を出力する位相シフト回路８と、この位相シフト回路８
の位相シフト量を制御する制御回路９とを備える。

【００３７】制御回路９は、カウンタ１０と、位相推定
回路１１と、カウンタ１０の出力と位相推定回路１１の
出力との一方を選択するスイッチ１２とを備える。カウ
ンタ１０は基準クロックに同期して位相制御信号（位相
シフト量θ）を出力し、位相シフト回路８から、クロッ
クタイミング再生用信号をサンプリングするためのサン
プルクロックとして、基準クロックのひとつの立ち上が
り点または立ち下がり点を基点とし、その基点からｎ番
目（ｎ＝１、２、３、…）の立ち上がり点または立ち下
がり点の位相が基準クロックの位相に対してθ＝ｎ×Δ
ｔ（Δｔはあらかじめ定められた位相シフト量）だけ位
相シフトしたクロックを出力させる。位相推定回路１１
は、クロックタイミング再生用信号をサンプリングして
得られたサンプル信号、すなわちベースバンド信号処理
回路５からのサンプル信号から、基準クロックの位相と
符号誤り率が最小となるクロックタイミングとの位相差
φを推定する。さらに位相推定回路１１は、その推定さ
れた位相差φが補償されるように、位相シフト回路８へ
の位相制御信号として位相シフト量−φを出力すること
により、位相シフト回路８から、クロックタイミング再
生用信号に続くベースバンド信号をサンプリングするた
めのクロックタイミングを出力させる。スイッチ１２
は、クロックタイミング再生用信号を受信しているとき
にカウンタ１０の出力を選択し、それ以外では位相推定
回路１１の出力（−φ）を選択して、位相制御信号とし
て位相シフト回路７に供給する。制御回路８の動作フロ
ーを図２に示す。

【００３８】図３はクロックタイミング再生回路の動作
を説明する図であり、（ａ）は直交検波器１へ入力する
ＩＦ信号のバーストフレームフォーマット、（ｂ）は直
交検波器１が出力するベースバンド信号、（ｃ）は所望
のクロックタイミング、（ｄ）は基準クロック発生回路
７の出力する基準クロック、（ｅ）は位相シフト回路８
が出力するサンプルクロック、（ｆ）はベースバンド信
号処理回路５がクロックタイミング再生回路６へ供給す
るサンプル信号のデータ切り替わりタイミング、（ｇ）
はそのサンプル信号の値、（ｈ）はＩチャネルとＱチャ
ネルのサンプル信号の値を二乗し加算した値、（ｉ）は
（ｈ）を近似した関数、（ｊ）は（ｉ）の位相を推定し
て位相補正して得られたクロックタイミングの各波形を
示す。（ｊ）の波形は所望のクロックタイミング（ｃ）
の波形に一致する。

【００３９】一般にバースト信号の先頭には、クロック
タイミングを効率良く再生するための符号が付加され
る。例えばＱＰＳＫ変調方式の場合、「１１００」また
は「１００１」を繰り返したビットパターンが付加され
る。この符号を帯域制限して得られるクロックタイミン
グ再生用信号（ＢＴＲ）は、図３（ｂ）に示す周期２Ｔ
（Ｔはシンボル周期）の正弦波である。この信号をサン
プリングする際、アイアパーチャが最も開き、符号誤り
率が最小となる最適なクロックタイミングは、図図３
（ｃ）に示すタイミングである。ここでは、この信号を
得ることを目的とする。まず、図３（ｂ）の信号をアナ
ログ・ディジタル変換器３、４でサンプリングする。こ
の場合のサンプルクロック（図３（ｅ））は、基準クロ
ック発生回路７が発生したシンボルレートの基準クロッ
ク（図３（ｄ））の周期を、位相シフト回路８がサンプ
ル毎に一定量Δｔずつ変化させたクロックである。サン
プリングして得られたサンプル信号（図３（ｆ））を位
相推定回路１１へ入力する。位相推定回路１１は、Ｉチ
ャネルとＱチャネルの各サンプル信号を二乗して加算す
る（図３（ｈ））。得られた値は、図３（ｉ）に示す関
数で近似できる。位相推定回路１１は、この近似関数の
位相を推定することで、基準クロックと符号誤り率が最
小となるタイミングとの差φを求める。この差が補償さ
れるように位相シフト回路８に位相制御信号として−φ
を入力することで、位相シフト回路８は、基準クロック
（図３（ｄ））の位相をシフトし、図３（ｊ）に示すク
ロックタイミングを得る。以上の動作によりクロックタ
イミングを得た後は、位相シフト回路８の位相シフト量
を一定に固定して、バースト信号が終了するまでクロッ
クタイミングを一定に保つ。

【００４０】図４は位相推定回路１１の詳しい構成例を
示すブロック構成図である。この位相推定回路１１は、
ＩチャネルおよびＱチャネルのサンプル信号（「Ｉ-ch
」、「Ｑ-ch 」と表す）をそれぞれ二乗する乗算器１
３、１４と、これらの出力を加算する加算器１５と、サ
ンプル信号のデータの切り替わりを観測してサンプル回
数を計数するカウンタ１６と、加算器１５の出力を遅延
時間Ｔ′（＝Ｔ＋Δｔ）ずつ順次遅延させる複数の遅延
回路１７と、基準クロックと符号誤り率が最小となるク
ロックタイミングとの位相差の推定値があらかじめ記憶
されたＲＯＭ１８とを備える。

【００４１】この位相推定回路１１は、キャリア位相誤
差によるサンプル信号の振幅変動をなくすため、乗算器
１３、１４と加算器１５とにより、（Ｉ-ch)²＋（Ｑ-c
h)²の演算を行う。なお、図４の構成ではこの演算をサ
ンプリング後にディジタル的に行っているが、サンプリ
ング前にアナログ的に行い、得られた信号を主信号系と
は別のアナログ・ディジタル変換器でサンプリングする
構成とすることもできる。

【００４２】得られたサンプル信号を複数の遅延回路１
７によりＴ′（＝Ｔ＋Δｔ）ずつ遅延させ、ＲＯＭ１８
に入力する。また、カウンタ１６によりサンプル信号の
データ切り替わりを観測してサンプル回数を計数し、そ
の値をＲＯＭ１８に入力する。

【００４３】ＲＯＭ１８は、サンプル回数と複数個のサ
ンプル信号から、基準クロックと符号誤り率が最小とな
るクロックタイミングとの位相差φを推定し、得られた
値を出力する。位相差φの推定は、例えば以下のように
行う。

【００４４】基準クロック（図３（ｄ））をサンプリン
グ毎にΔｔずつ位相シフトすると、サンプリングの間隔
が一定量ずつ変化したサンプルクロックを得ることがで
きる。得られたサンプルクロック（図３（ｅ））を用い
てベースバンド信号（図３（ｄ））をサンプリングし、
この値を二乗加算すると、ｎ番目の値は、Ｙ_n＝Ａ²｛１＋ cos（ω_cｎΔｔ−φ）｝ …（１）で近似できる（図３（ｉ））。ここで、Ａは振幅、ω_c
は基準クロックの角周波数、Δｔはあらかじめ定められ
た一定量の位相シフト量、φは基準クロックと符号誤り
率が最小になるクロックタイミングとの位相差である。
φは、

【００４５】

【数１】と表すことができる。そこで、ＲＯＭ１８に式（２）の
φの値を記憶しておく。なお、式（２）は一例であり、
他に sin^-1関数や tan^-1関数なども利用できる。式
（２）から、最低３個のサンプル信号を用いて位相差φ
が推定できるため、クロックタイミングを短時間で再生
することが可能である。

【００４６】この例では位相差φを推定するためにＲＯ
Ｍを用いたが、乗算器と加算器等の組み合わせで同様の
演算を行うことも可能である。また、マイクロプロセッ
サやＤＳＰ（ディジタル信号プロセッサ）を用いてソフ
ト的に処理することも可能である。

【００４７】図５は位相シフト回路８の回路構成例を示
す。この位相シフト回路８は、ＲＯＭ２１、２２、ディ
ジタル・アナログ変換器２３、２４、ハイブリッド２
５、２８、およびアナログ乗算器２６、２７により構成
される。この位相シフト回路８には、位相制御信号と基
準クロックとが入力される。ここでは、位相制御信号と
して位相シフト量θが入力されたものとして説明する。
このときＲＯＭ２１、２２は、入力された位相制御信号
に対し、 cosθと sinθの値を出力する。ディジタル・
アナログ変換器２３、２４はそれぞれ、これらの値をア
ナログ信号に変換し、アナログ乗算器２６、２７へ出力
する。ハイブリッド２５は、入力された基準クロックを
互いに９０度の位相差を有した２系列のクロックに分配
し、アナログ乗算器２６、２７へ出力する。アナログ乗
算器２６、２７はハイブリッド２５により分配された２
系列のクロックを cosθと sinθの値に乗算し、ハイブ
リッド２８はこの乗算結果を加算する。この結果、基準
クロックをθだけ位相シフトしたサンプルクロックが得
られる。

【００４８】図５に示した構成例では位相シフト回路を
アナログ回路により構成したが、基準クロックのＭ倍
（Ｍは位相シフトのステップ幅で決まる）のクロックを
発生するクロック発生器と、シフト量が可変できる可変
長シフトレジスタとを用いて、すべてディジタル回路で
構成することも可能である。

【００４９】以上の説明では、サンプル信号を二乗加算
した値を式（１）で近似した。これに対し、復調方式と
して同期検波方式を用いた場合には、キャリア位相誤差
による影響をほとんど無視できるため、（Ｉ-ch)²また
は（Ｑ-ch)²の値を式（１）で近似することもできる。
また、サンプル信号を二乗せずに、（Ｉ-ch)または（Ｑ
-ch)のサンプル信号を、Ｙ_n＝Ａ cos（ω_cｎΔｔ／２−φ） …（３）と近似して、位相差φを推定することもできる。

【００５０】さらに、クロックタイミング再生用信号が
２値信号になるように送信側で処理することにより、前
述した実施形態のクロックタイミング再生回路を多値変
調方式にも利用することができる。

【００５１】また、変調方式がπ／４シフトＱＰＳＫ変
調方式の場合には、シンボル毎にキャリア位相面がπ／
４だけ一定方向へ回転しているので、ベースバンド信号
処理回路４において、シンボル毎に−π／４だけキャリ
ア位相面を補正する。この補正は、アナログ・ディジタ
ル変換器の前段でアナログ的に行うこともできる。

【００５２】以上説明した実施形態では、復調方式とし
て同期検波方式あるいは準同期検波方式を想定して説明
し、クロックタイミング再生回路についても、これらの
方式に対応するものとして説明した。しかし、前述した
クロックタイミング再生回路は、ＩＦ遅延検波方式を用
いた復調装置でも同様に利用することができる。

【００５３】図６はクロックタイミング再生回路の別の
動作例を説明する図であり、サンプル信号を二乗加算し
た値を三角関数ではなくＮ次の多項式で近似する例を示
す。（ａ）は受信したＩＦ信号、（ｂ）はクロックタイ
ミング再生用信号から得られるベースバンド信号、
（ｃ）は所望のクロックタイミング、（ｄ）は基準クロ
ック、（ｅ）はサンプルクロック、（ｆ）はサンプル信
号のデータ切り替わりタイミング、（ｇ）はサンプル信
号の値、（ｈ）はＩチャネルとＱチャネルのサンプル信
号を二乗して加算した値、（ｉ）は近似するＮ次の多項
式が表す関数、（ｊ）は位相確定して得られたクロッ
ク、（ｋ）は（ｊ）を位相反転して得られたクロックタ
イミング、のそれぞれの波形を示す。

【００５４】この場合には、図３を参照して説明した動
作例と同様にして得られたサンプル信号を二乗加算して
得られた（Ｎ＋１）個の値について、Ｎ次の多項式で近
似する。すなわち、ｙ(t) ＝ａ₀＋ａ₁ｔ＋…＋ａ_Nｔ^N ……（４）とする。この式においてａ_n（ｎ＝１、２、…、Ｎ）の
値を求める。このためＮ＋１元の連立方程式を解くと、
次式が得られる。

【００５５】

【数２】次に、式（４）の極値を求めるため、式（４）を微分し
た後に、ｄｙ／ｄｔ＝ａ₁＋２ａ₂ｔ＋…＋ｎａ_Nｔ^N-1＝０ …（６）とおき、ｔを求める。さらに、ｎΔｔ≒ｔの場合、サン
プル信号を二乗加算したｎ番目の値ｙ（ｎΔｔ）の値が
サンプル信号の取り得る最大値に近ければ、ｔは極大点
である。よって、位相推定回路１１はｔのタイミングを
クロックタイミングと推定し、位相シフト回路８を制御
する。逆にｙ（ｎΔｔ）が最小値に近ければｔは極小点
である。よって、位相推定回路１１はｔのタイミング
（図６（ｊ））を位相反転し、これをクロックタイミン
グと推定して、位相シフト回路８を制御する。これによ
り、符号誤り率が最小となるクロックタイミングが得ら
れる。

【００５６】以上説明した実施形態によれば、従来のＢ
ＱＤＬ型クロック再生回路のようにオーバーサンプリン
グをする必要がなく、シンボルレート未満のサンプリン
グクロックを用いて処理できるため、ディジタル回路に
よる実施が容易であり、伝送速度の高速化に容易に対応
できる。また、最低３サンプル、すなわち４シンボル以
下という短時間でクロックタイミングを再生することが
できる。さらに、基準クロックを内蔵しているため、Ｉ
Ｆ抽出型タンク・リミタ・クロック再生回路と異なり、
ＩＦ信号のレベルが低下してもクロックは消滅しない。
加えて、クロックタイミング再生回路のほとんどの構成
をディジタル回路で実施できるため、一度Δｔを設定す
れば、その後はΔｔを調整する必要はない。したがっ
て、回路の無調整化が可能となる。

【００５７】以上の説明では、クロックタイミング再生
用信号から短時間にクロックタイミングを再生する回路
について説明した。前述の回路によりクロックタイミン
グが再生した後、クロックの周波数変動に追従する場
合、あるいは連続的なディジタルデータに対してクロッ
クタイミングを再生する場合の実施形態について、以下
に説明する。

【００５８】図７は本発明の第二の実施形態を示すブロ
ック構成図であり、クロックタイミング再生回路を備え
た復調装置の構成例を示す。この実施形態は、変調方式
としてＱＰＳＫ変調方式またはπ／４シフトＱＰＳＫ変
調方式などの位相変調方式を用い、復調方式としてベー
スバンド遅延検波方式を用いた復調装置のクロックタイ
ミング再生回路に本発明を実施したものである。

【００５９】この復調装置は、直交検波器１、発振器
２、アナログ・ディジタル変換器３、４、ベースバンド
信号処理回路５ａおよびクロックタイミグ再生回路６ａ
を備え、直交検波器１にはＩＦ信号を入力する。発振器
２は、ＩＦ信号と非同期のキャリア信号を発生して、直
交検波器１へ出力する。アナログ・ディジタル変換器
３、４はそれぞれ、クロックタイミング再生回路６ａか
ら供給されるサンプルクロックのタイミングで直交検波
器１の出力をサンプリングしてディジタル信号へ変換
し、ベースバンド信号処理回路５ａへ出力する。

【００６０】ベースバンド信号処理回路５ａには、座標
変換回路３１、遅延回路３２および識別判定回路３３を
備える。座標変換回路３１は、直交座標上のＩチャネル
とＱチャネルのサンプル信号を極座標へ変換して位相成
分ψを求め、これをクロックタイミング再生回路６ａへ
出力すると同時に、遅延回路３２および識別判定回路３
３によりベースバンド遅延検波を行う。具体的には、遅
延回路３２は、この座標変換回路３１の出力を１シンボ
ル時間Ｔだけ遅延させる。識別判定回路３３は、この座
標変換回路３１の出力と遅延回路３２との出力、すなわ
ち１シンボル時間だけずれた二つのサンプル信号の位相
成分の差分を求め、これを識別判定することで各チャネ
ルの復号信号を得る。

【００６１】クロックタイミング再生回路６ａには、基
準クロック発生回路７、位相シフト回路８、サンプルク
ロック生成回路４１および位相制御回路４２を備える。
基準クロック発生回路７は、あらかじめ定められた一定
周期の基準クロックを発生する。位相シフト回路８は、
復調装置においてベースバンド信号をサンプリングする
ためのクロックタイミングとして、基準クロック発生回
路７の出力する基準クロックｔの位相をシフトした補正
クロックｔ₀を出力する。サンプルクロック生成回路４
１は、補正クロックｔ₀の立ち上がり点または立ち下が
り点に対し、あらかじめ定められたタイミング差δｔだ
けタイミングを進めた立ち上がり点または立ち下がり点
と、同じタイミング差δｔだけタイミングを遅らせた立
ち上がり点または立ち下がり点とを交互に繰り返すクロ
ックを生成して、主信号系のサンプルクロックとして出
力する。位相制御回路４２は、ベースバンド信号処理回
路５ａからのサンプル信号の位相成分に基づいて、δｔ
だけタイミングを進めた立ち上がり点または立ち下がり
点における１シンボル時間ずれた二つの位相成分の差分
を識別判定して得られる判定誤差と、δｔだけタイミン
グを遅らせた立ち上がり点または立ち下がり点における
１シンボル時間ずれた二つの位相成分の差分を識別判定
して得られる判定誤差とを比較し、その比較結果に基づ
いて位相シフト回路８の位相シフト量を演算する。この
演算結果に基づいて位相シフト回路８による位相シフト
量を制御することで、補正クロックｔ₀にクロックタイ
ミングが再生される。

【００６２】図８はサンプルタイミングの変化と判定誤
差との関係を示す。この図は、一定の搬送波電力対雑音
電力比（Ｃ／Ｎ）の条件下においてサンプルタイミング
を変化させた場合の判定誤差の二乗平均値（ＲＭＳ値）
について、計算機シミュレーションにより求めた結果を
示している。シミュレーションでは、変調方式をＱＰＳ
Ｋ方式、復調方式をＱＰＳＫ遅延検波方式、伝送系をロ
ールオフ率が０．６のナイキスト伝送系とした。図から
わかるように、判定誤差の二乗平均値は下に凸の曲線を
描く。したがって、判定誤差の二乗値（または絶対値）
が描く曲線の微分係数が０となるタイミングで判定誤差
が最小となり、よって符号誤り率も最小となることがわ
かる。

【００６３】図９は各部の信号波形を示す。（ａ）は直
交検波器１に入力されるＩＦ信号のバーストフレームフ
ォーマット、（ｂ）は直交検波器１から出力されるベー
スバンド信号が描くアイパタン、（ｃ）は所望のクロッ
クタイミング、（ｄ）は基準クロック発生回路７が出力
する基準クロックｔ、（ｅ）は位相シフト回路８が出力
する補正クロックｔ₀をタイミング差δｔだけ進めたク
ロックｔ_a、（ｆ）は位相シフト回路８が出力する補正
クロックｔ₀、（ｇ）は補正クロックｔ₀をタイミング
差δｔだけ遅らせたクロックｔ_b、（ｈ）はサンプルク
ロック生成回路４１が出力するサンプルクロック、
（ｉ）はアナログ・ディジタル変換器３、４が出力する
サンプル信号のデータの切り替わりタイミングである。

【００６４】図９に示すように、位相シフト回路８は、
基準クロックｔをτだけ補正して補正クロックｔ₀を生
成する。ただし、このクロックタイミング再生回路６ａ
が初期状態の場合はτ＝０であり、クロックタイミング
が確定した時点で、τは基準クロックｔと符号誤り率が
最小となるクロックタイミングとの時間差となる。サン
プルクロック生成回路４１は、補正クロックｔ₀を基
に、位相差が２δｔの２種類のクロックｔ_a、ｔ_bを生
成し、さらに両クロックを用いて、図９（ｈ）に示すサ
ンプルクロックを生成する。このサンプルクロックがア
ナログ・ディジタル変換器３、４に供給され、ベースバ
ンド信号をサンプリングする。位相制御回路４２では、
ベースバンド信号処理回路５ａから得られる判定誤差信
号ｅに基づき、ｔ_a、ｔ_bのそれぞれのタイミングにお
ける判定誤差ｅ_a、ｅ_bの絶対値または二乗値を求め
る。さらに、ｅ_aとｅ_bとの差分δｅを基に、サンプル
タイミングの補正量＋αまたは−αまたは０を求める。
ここで、α（α＞０）は修正幅であり、一定値に設定す
ることも可能であり、また、差分δｅに応じて適応的に
変化させることも可能である。位相制御回路４２は、 δｅ＞０：ｔ₀＋α→ｔ₀ δｅ＜０：ｔ₀−α→ｔ₀ δｅ＝０：ｔ₀→ｔ₀ …（７）にしたがってサンプルタイミングを更新する。

【００６５】図１０は動作原理を説明する図であり、サ
ンプルタイミングと判定誤差との関係を示す。位相制御
回路４２において上述の式によるサンプルタイミングの
更新を繰り返し、δｅ＝０となったときに、図１０に示
す曲線の微分係数が０となり、ｔ_aとｔ_bとの中間点ｔ
₀が判定誤差が最小となるタイミング、すなわち符号誤
り率が最小となるクロックタイミングと一致する。この
実施形態におけるクロックタイミングを再生するための
動作フローを図１１に示す。

【００６６】図１２はサンプルクロック生成回路４１の
具体的な構成例を示す。このサンプルクロック生成回路
４１は、位相進み回路５１、位相遅れ回路５２およびス
イッチ５３を備える。位相進み回路５１は、補正クロッ
クｔ₀のタイミングをδｔだけ進ませる。位相遅れ回路
５２は、補正クロックｔ₀のタイミングをδｔだけ遅ら
せる。スイッチ５３は、これらの回路の出力を補正クロ
ックｔ₀に同期して交互に切り替える。

【００６７】図１３は位相制御回路４２の具体的な構成
例を示す。この回路には、遅延回路６１、加算器６２、
判定回路６３、加算器６４、絶対値回路６５、スイッチ
６６、ラッチ６７、６８、加算器６９、符号器７０、ア
ップ／ダウンカウンタ７１、乗算器７２および累算器７
３を備える。この位相制御回路４２には、ベースバンド
信号処理回路５ａ内の座標変換回路３１からサンプル信
号の位相成分ψが供給される。遅延回路６１はこの信号
を２シンボル時間２Ｔだけ遅延させ、加算器６２はサン
プル信号の位相成分ψと遅延回路６１の出力との差分を
求める。判定回路６３は加算器６２の出力を判定し、加
算器６４は加算器６２の出力と判定回路６３と出力との
差分、すなわち判定誤差を計算する。絶対値回路６５は
加算器６４の出力の絶対値を計算する。スイッチ６６は
絶対値回路６５の出力を１シンボル時間毎に２個のラッ
チ６７、６８へ分配する。ラッチ６７、６８はスイッチ
６６の出力を２シンボル時間だけ記憶する。加算器６９
は２シンボルに１回だけ２個のラッチ６７、６８の出力
の差分δｅを求める。δｅは、 δｅ＝｜Ｅｒｒ〔ψ_2n+1−ψ_2n-1〕｜−｜Ｅｒｒ〔ψ_2n−ψ_2n-2〕｜ …（８）で表される。ただし、ψ_2nは２ｎ番目のサンプル信号の
位相成分、Ｅｒｒ〔・〕は判定誤差を表す関数である。
符号器７０は加算器６９の出力の符号を求める。アップ
／ダウンカウンタ７１は符号器７０の出力をカウント
し、その値が一定量を越えたときだけ＋１か−１を出力
する。乗算器７２はアップ／ダウンカウンタ７１の出力
に修正幅α（α＞０）を乗算する。累算器７３はこの乗
算された値を累算し、位相シフト回路８への位相シフト
量として出力する。

【００６８】図１３に示した位相制御回路４２では絶対
値回路６５を用いているが、これを二乗回路に置き換え
てもよい。また、符号器７０とアップ／ダウンカウンタ
７１の代わりに累算器を用い、誤差量に応じて適応的に
補正量を変化させる構成としてもよい。

【００６９】図１４はサンプルクロック生成回路４１の
別の構成例を示す。このサンプルクロック生成回路４１
は、分周回路８１、反転回路８２、位相進み回路８３、
位相遅れ回路８４、反転回路８５、８６、遅延回路８
７、８８、ＡＮＤ回路８９、９０およびＯＲ回路９１を
備える。分周回路８１は補正クロックｔ₀を１／２分周
する。反転回路８２は分周回路８１が出力するクロック
を反転する。位相進み回路８３は反転回路８２が出力す
るクロックのタイミングをδｔだけ進ませ、位相遅れ回
路８４は分周回路８１が出力するクロックのタイミング
をδｔだけ遅らせる。反転回路８５、８６はそれぞれ、
位相進み回路８３と位相遅れ回路８４とがそれぞれ出力
するクロックを反転する。遅延回路８７、８８はそれぞ
れ反転回路６５、６６の出力を微少時間ｔ_gだけ遅延さ
せる。ＡＮＤ回路６９は、位相進み回路８３の出力する
クロックと、そのクロックを反転しさらにｔ_gだけ遅延
させたクロック、すなわち遅延回路８７の出力との論理
積を得る。ＡＮＤ回路９０は、位相遅れ回路８４の出力
するクロックと、このクロックを反転しさらにｔ_gだけ
遅延させたクロック、すなわち遅延回路８８の出力との
論理積を得る。ＯＲ回路９１はＡＮＤ回路８９、９０が
出力するクロックの論理和を得る。

【００７０】図１５は図１４に示したサンプルクロック
生成回路が出力するサンプルクロックを示す。図１４に
示した構成では、サンプルクロック生成回路が出力する
サンプルクロックのデューティ比は５０％にならない。
しかしながら、このようなクロックに対応するアナログ
・ディジタル変換器はすでに市販されており、アナログ
・ディジタル変換器が要求するホールド時間よりｔ_gを
長くすれば、十分に使用可能である。

【００７１】第二の実施形態として示したクロックタイ
ミング再生回路６ａは、シンボルレート程度の処理速度
で、サンプルタイミングを符号誤り率が最小となるクロ
ックタイミングに一致させることができる。したがっ
て、オーバサンプリングする必要がないため、ディジタ
ル回路での実施が容易で伝送速度の高速化に容易に対応
できると同時に、低消費電力化を図ることができる。ま
た、基準クロックを内蔵しているため、ＩＦ信号のレベ
ルが低下してもクロックは消滅しない。さらに、クロッ
クタイミング再生回路のほとんどの構成をディジタル回
路で実施できるため、クロックジッタが少なく、同時に
クロックタイミングを確定するまでの時間が短くなるよ
うに一度δｔやαのパラメータを設定すれば、その後は
これらのパラメータを調整する必要はない。したがっ
て、回路の無調整化が可能になる。

【００７２】図１６は本発明の第三の実施形態を示すブ
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、変調方式として２²ⁿＱＡＭ（ｎ＝１、２、…）変調
方式、復調方式として同期検波方式を用いた復調装置の
クロックタイミング再生回路に本発明を実施したもので
ある。復調装置には、直交検波器１、キャリア再生回路
１０１、アナログ・ディジタル変換器３、４、ベースバ
ンド信号処理回路５ｂおよびクロックタイミング再生回
路６ｂを備える。直交検波器１にはＩＦ信号が入力さ
れ、キャリア再生回路１０１から供給されるキャリア信
号により直交検波を行う。キャリア再生回路１０１はＩ
Ｆ信号と同期したキャリア信号を発生する。アナログ・
ディジタル変換器３、４は、直交検波器１のＩチャネル
およびＱチャネルの出力をそれぞれディジタル信号に変
換する。ベースバンド信号処理回路５ｂは、アナログ・
ディジタル変換器３、４が出力するＩチャネルとＱチャ
ネルのサンプル信号の信号点を判定し、各チャネルの復
号信号を得る。クロックタイミング再生回路６ｂは、ベ
ースバンド信号処理回路５ｂから得られる判定誤差信号
から、アナログ・ディジタル変換器３、４へ供給するサ
ンプルクロックを生成する。

【００７３】ベースバンド信号処理回路５ｂには２個の
判定回路１０２、１０３と加算器１０４とを備える。判
定回路１０２、１０３は、ＩチャネルとＱチャネルのサ
ンプル信号を判定し、各チャネルの復号信号を得る。加
算器１０４は、Ｉチャネルのサンプル信号と復号信号と
の差分を計算して判定誤差信号を出力する。

【００７４】クロックタイミング再生回路６ｂには、基
準クロック発生回路７、位相シフト回路８、サンプルク
ロック生成回路４１および位相制御回路４２ｂを備え
る。基準クロック発生回路７、位相シフト回路８および
サンプルクロック生成回路４１の構成および動作は、上
述したの実施形態と同等である。位相制御回路４２ｂと
しては、図１３に示した回路から遅延回路６１、加算器
６２、判定回路６３および加算器６４を取り除いた回路
を利用することができる。

【００７５】図１７は本発明の第四の実施形態を示すブ
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、変調方式として２²ⁿＱＡＭ（ｎ＝１、２、…）変調
方式、復調方式として同期検波方式を用いた復調装置の
クロックタイミング再生回路に本発明を実施したもので
ある。

【００７６】復調装置には、直交検波器１、キャリア再
生回路１０１、アナログ・ディジタル変換器３、４、ベ
ースバンド信号処理回路５ｃおよびクロックタイミング
再生回路６ｃを備える。直交検波器１にはＩＦ信号が入
力され、キャリア再生回路１０１から供給されるキャリ
ア信号により直交検波を行う。キャリア再生回路１０１
はＩＦ信号と同期したキャリア信号を発生する。アナロ
グ・ディジタル変換器３、４は、直交検波器１のＩチャ
ネルおよびＱチャネルの出力をそれぞれディジタル信号
に変換する。ベースバンド信号処理回路５ｃは、アナロ
グ・ディジタル変換器３、４が出力するＩチャネルとＱ
チャネルのサンプル信号の信号点を判定し、各チャネル
の復号信号を得る。クロックタイミング再生回路６ｃ
は、ベースバンド信号処理回路５ｃから得られる各チャ
ネルの判定誤差信号から、アナログ・ディジタル変換器
３、４へ供給するサンプルクロックｔ_a、ｔ_bを生成す
る。

【００７７】ベースバンド信号処理回路５ｃには、２個
の判定回路１０２、１０３と同じく２個の加算器１０
４、１０５とを備える。判定回路１０２、１０３は、Ｉ
チャネルとＱチャネルのサンプル信号の信号点を判定
し、各チャネルの復号信号を得る。加算器１０４はＩチ
ャネルのサンプル信号と復号信号との差分を計算して判
定誤差信号を出力し、加算器１０５はＱチャネルのサン
プル信号と復号信号との差分を計算して判定誤差信号を
出力する。

【００７８】クロックタイミング再生回路６ｃには、基
準クロック発生回路７、位相シフト回路８、位相進み回
路５１、位相遅れ回路５２および位相制御回路４２ｃを
備える。

【００７９】この実施形態では、二つのクロックｔ_a、
ｔ_bを交互に選択するのではなく、二つのクロック
ｔ_a、ｔ_bでそれぞれＩチャネルおよびＱチャネルの信
号をサンプリングする。このため、図１２に示したサン
プルクロック生成回路のスイッチ５３は不要であり、位
相シフト回路８の出力する補正クロックｔ₀から、位相
進み回路５１および位相遅れ回路５２により二つのクロ
ックｔ_a、ｔ_bを得る。

【００８０】図１８は位相制御回路４２ｃの構成例を示
す。この位相制御回路４２ｃは、絶対値回路６５ａ、６
５ｂ、加算器６９、符号器７０、アップ／ダウンカウン
タ７１、乗算器７２および累算器７３を備える。絶対値
回路６５ａはＩチャネルの判定誤差信号の絶対値を計算
し、絶対値回路６５ｂはＱチャネルの判定誤差信号の絶
対値を計算する。加算器６９は２個の絶対値回路６５
ａ、６５ｂの出力の差分を計算する。符号器７０は加算
器６９の出力の符号を求める。アップ／ダウンカウンタ
７１は符号器７０の出力をカウントし、その値が一定量
を越えたときだけ＋１か−１を出力する。乗算器７２は
アップ／ダウンカウンタ７１の出力と修正幅α（α＞
０）を乗算する。累算器７３はこの乗算された値を累算
し、位相シフト回路８への位相シフト量として出力す
る。

【００８１】この構成例においても、図１３に示した構
成例と同様に、絶対値回路６５ａ、６５ｂの代わりに二
乗回路を用いることができる。また、符号器７０とアッ
プ／ダウンカウンタ７１の代わりに累算器を用い、誤差
量に応じて適応的に補正量を変化させる構成としてもよ
い。

【００８２】図１９は本発明の第五の実施形態を示すブ
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、クロックタイミング再生回路６ｄに主信号系とは別
にアナログ・ディジタル変換器１１１、１１２と座標変
換回路１１３とを設け、主信号系のアナログ・ディジタ
ル変換器３、４には補正クロックｔ₀を供給すること
が、図７に示した第二の実施形態と異なる。

【００８３】クロックタイミング再生回路６ｄは、第二
の実施形態と同様に基準クロック発生回路７、位相シフ
ト回路８、サンプルクロック生成回路４１および位相制
御回路４２を備え、さらに、アナログ・ディジタル変換
器１１１、１１２および座標変換回路１１３を備える。
アナログ・ディジタル変換器１１１、１１２にはサンプ
ルクロック生成回路４１からのクロックが供給され、そ
れぞれ直交検波器１からのＩチャネルおよびＱチャネル
の信号をサンプリングする。座標変換回路１１３は、直
交座標上のＩチャネルとＱチャネルのサンプル信号を極
座標へ変換して、位相成分ψを得る。位相制御回路４２
は、この位相成分ψに基づいて位相シフト回路７の位相
シフト量を制御する。

【００８４】この実施形態は、第二の実施形態の構成に
比べて回路規模は大きくなるが、復号信号からδｔの影
響を除くことができるため、符号誤り率を改善すること
ができる。

【００８５】ここでは、変調方式としてＱＰＳＫ変調方
式またはπ／４シフトＱＰＳＫ変調方式または他の位相
変調方式、復調方式としてベースバンド遅延検波方式等
の準同期検波方式を用いた場合を想定して説明したが、
発振器２の代わりにキャリア再生回路を用い、座標変換
回路１１３の代わりにサンプル信号の信号点を判定して
その信号点の判定誤差を求める回路を設けることで、変
調方式として２²ⁿＱＡＭ（ｎ＝１、２、…）変調方式、
復調方式として同期検波方式を用いた場合にも同様に実
施できる。

【００８６】図２０は、図１９に示した実施形態を修正
し、変調方式として２²ⁿＱＡＭ（ｎ＝１、２、…）変調
方式、復調方式として同期検波方式を用いる場合に、座
標変換回路１１３および位相制御回路４２に代えて用い
られる位相制御回路の構成例を示す。

【００８７】この位相制御回路は、判定回路６３ａ、６
３ｂ、加算器６４ａ、６４ｂ、絶対値回路６５ａ、６５
ｂ、加算器６９、符号器７０、アップ／ダウンカウンタ
７１、乗算器７２および累算器７３を備える。判定回路
６３ａ、６３ｂは、ＩチャネルおよびＱチャネルの２系
列のサンプル信号の信号点を判定する。加算器６４ａ、
６４ｂは、各チャネルについて、そのサンプル信号とそ
れに対する判定回路６３ａ、６３ｂの判定出力との差
分、すなわち判定誤差を計算する。絶対値回路６５ａ、
６５ｂはそれぞれ、加算器６４ａ、６４ｂの出力の絶対
値を計算する。加算器６９は絶対値回路６５ａ、６５ｂ
の出力の差分δｅを計算する。符号器７０は加算器６９
の出力の符号を求める。アップ／ダウンカウンタ７１は
符号器７０の出力をカウントし、その値が一定量を越え
たときだけ＋１か−１を出力する。乗算器７２はアップ
／ダウンカウンタ７１の出力に修正幅α（α＞０）を乗
算する。累算器７３はこの乗算された値を累算し、位相
シフト回路８への位相シフト量として出力する。

【００８８】図２１は本発明の第六の実施形態を示すブ
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、変調方式として２²ⁿＱＡＭ（ｎ＝１、２、…）変調
方式、復調方式として同期検波方式を用いた復調装置の
クロックタイミング再生回路に本発明を実施したもので
ある。この実施形態は、クロックタイミング再生回路６
ｅに主信号系とは別にアナログ・ディジタル変換器１１
１、１１２を設け、主信号系のアナログ・ディジタル変
換器３、４には補正クロックｔ₀を供給することが、図
１６、図１７にに示した第三、第四の実施形態と大きく
異なる。

【００８９】クロックタイミング再生回路６ｅは、基準
クロック発生回路７、位相シフト回路８、位相進み回路
５１、位相遅れ回路５２、アナログ・ディジタル変換器
１１１、１１２および位相制御回路４２ｅを備える。基
準クロック発生回路７は基準となるクロックを発生す
る。位相シフト回路８は、位相制御回路４２ｅの出力に
基づいて基準クロックの位相をシフトして補正クロック
ｔ₀を生成し、これをサンプルクロックとしてアナログ
・ディジタル変換器３、４に出力するとともに、位相進
み回路５１および位相遅れ回路５２に出力する。位相進
み回路５１は補正クロックｔ₀の位相をδｔだけ進ま
せ、位相遅れ回路５２はδｔだけ遅らせる。アナログ・
ディジタル変換器１１１は、位相進み回路５１の出力し
たクロックｔ_aによりＩチャネルの信号をサンプリング
し、アナログ・ディジタル変換器１１２は、位相遅れ回
路５２の出力したクロックｔ_bによりＱチャネルの信号
をサンプリングする。位相制御回路４２ｅは、アナログ
・ディジタル変換器１１１、１１２の出力から補正量を
求め、これを累算して位相シフト回路８へ出力する位相
シフト量を計算する。位相制御回路４２ｅとしては、図
２０に示したものを用いることができる。

【００９０】以上の実施形態において、第一の実施形態
では、バースト信号を受信する場合に、信号フレームに
付加されるクロックタイミング再生用信号だけを用いて
高速にクロックタイミングを再生することができる。こ
れに対して第二の実施形態ないし第六の実施形態では、
連続的な信号やバースト信号のクロックタイミング再生
用信号以外の信号に対して、クロックの周波数変動に追
従して高精度なクロックタイミング再生を行うことがで
きる。したがって、バースト信号を受信する場合には、
第一の実施形態によりクロックタイミング再生用信号を
用いてクロックタイミングを再生し、それ以降は、第二
ないし第六の実施形態のいずれかによりクロックタイミ
ング再生を行うことが望ましい。このような実施形態に
ついて以下に説明する。

【００９１】図２２は本発明の第七の実施形態を示すブ
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は第一の実施形態と第二の実施形態とを組み合わせたも
のであり、復調装置には直交検波器１、発振器２、アナ
ログ・ディジタル変換器３、４、ベースバンド信号処理
回路５およびクロックタイミング再生回路６ｆを備え、
クロックタイミング再生回路６ｆには、基準クロック発
生回路７、位相シフト回路８、制御回路９ａ、サンプル
クロック生成回路４１およびスイッチ２１ｂを備える。
制御回路９ａには、カウンタ１０、位相推定回路１１、
スイッチ１２ａおよび位相制御回路４２を備える。

【００９２】スイッチ１２ａ、１２ｂ以外の各部の動作
は第一の実施形態あるいは第二の実施形態で説明したと
おりである。スイッチ１２ａは、クロックタイミング再
生用信号を受信しているときにカウンタ１０の出力を選
択し、クロックタイミング再生用信号が終了するとまず
位相推定回路１１の出力を選択し、続いて位相制御回路
４２の出力を選択して位相シフト回路８に供給する。ス
イッチ１２ｂは、クロックタイミング再生用信号をサン
プリングするためのサンプルクロックとして、カウンタ
１０を用いて位相シフト回路８に出力させる補正クロッ
クを選択し、クロックタイミング再生用信号に続くベー
スバンド信号をサンプリングするためのサンプルクロッ
クとして、サンプルクロック生成回路４１の出力を選択
する。

【００９３】すなわち、クロックタイミング再生用信号
を受信しているときは、スイッチ１２ａはカウンタ１０
の出力を選択し、スイッチ１２ｂは位相シフト回路８の
出力を選択する。これによりクロックタイミング再生回
路６ｆからは、基準クロックのひとつの立ち上がり点ま
たは立ち下がり点を基点とし、その基点からｎ番目（ｎ
＝１、２、３、…）の立ち上がり点または立ち下がり点
の位相が基準クロックの位相に対してｎ×Δｔ（Δｔは
あらかじめ定められた位相シフト量）だけ位相シフトし
たクロックが、サンプルクロックとして出力される。そ
して、そのサンプルクロックにより得られたサンプル信
号を用いて、位相推定回路１１で基準クロックの位相と
符号誤り率が最小となるクロックタイミングとの位相差
を推定する。

【００９４】位相推定回路１１が所定数のサンプル信号
による位相差の推定を行った時点で、スイッチ１２ａは
位相推定回路１１の出力を選択する。これにより、推定
された位相差に基づいて位相シフト回路８の位相シフト
量が設定される。

【００９５】クロックタイミング再生用信号の受信が終
了すると、スイッチ１２ａは位相制御回路４２の出力を
選択し、スイッチ１２ｂはサンプルクロック生成回路４
１の出力を選択する。これによりクロックタイミング再
生回路６ｆからは、位相シフト回路８の出力する第一の
クロック（補正クロック）の立ち上がり点または立ち下
がり点に対し、あらかじめ定められたタイミング差δｔ
だけタイミングを進めた立ち上がり点または立ち下がり
点をもつ第二のクロックと、同じタイミング差δｔだけ
タイミングを遅らせた立ち上がり点または立ち下がり点
をもつ第二のクロックとが、サンプルクロックとして出
力される。そして、そのサンプルクロックにより得られ
たサンプル信号に基づいて、位相制御回路４２が位相シ
フト回路８の位相シフト量を補正する。

【００９６】このように本実施形態では、クロックタイ
ミング再生用信号を用いて高速なクロックタイミングの
引き込みが可能であるとともに、クロックタイミング再
生用信号に続く信号について、クロックの周波数変動に
追従することができる。したがって、回路規模は比較的
大きくなるが、高速な引き込みが要求され、かつ高精度
のクロックが要求される場合には非常に有効である。

【００９７】クロックタイミング再生用信号を用いてク
ロックタイミングを引き込むために、上述した第二の実
施形態ないし第六の実施形態を変形して利用することも
できる。そのような実施形態について以下に説明する。

【００９８】図２３は本発明の第八の実施形態を示すブ
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、変調方式としてＱＰＳＫ変調方式またはπ／４シフ
トＱＰＳＫ変調方式などの位相変調方式を用い、復調方
式として準同期検波方式を用いた復調装置のクロックタ
イミング再生回路に本発明を実施したものである。

【００９９】復調装置には、直交検波器１、発振器２、
アナログ・ディジタル変換器３、４、ベースバンド信号
処理回路５およびクロックタイミグ再生回路６ｇを備え
る。クロックタイミング再生回路６ｇには、基準クロッ
ク発生回路７、位相シフト回路８、サンプルクロック生
成回路４１、二乗加算回路１２１および位相制御回路４
２ｇを備える。二乗加算回路１２１は、ＩチャネルとＱ
チャネルのそれぞれの信号を二乗する二個の乗算器と、
この二個の乗算器の出力を加算する加算器とにより構成
される。

【０１００】この実施形態では、クロックタイミング再
生回路６ｇに、サンプル信号そのものを入力する。二乗
加算回路１２１は、このサンプルクロックによりサンプ
リングして得られたＩチャネルとＱチャネルの各サンプ
ル信号を二乗して加算する。位相制御回路４２ｇは、二
乗加算されたサンプル信号について、δｔだけタイミン
グを進めた立ち上がり点または立ち下がり点における振
幅と、δｔだけタイミングを遅らせた立ち上がり点また
は立ち下がり点における振幅とを比較し、その比較結果
に基づいて位相シフト回路８の位相シフト量を演算す
る。

【０１０１】図２４ないし図２６はクロックタイミング
再生回路６ｇの動作を説明する図であり、図２４は動作
フロー、図２５は各信号の波形、図２６はサンプルタイ
ミングとサンプル信号の二乗値との関係を示す。

【０１０２】図２３に示した復調装置には、図２５
（ａ）に示すように、クロックタイミング再生用信号
（ＢＴＲ）、フレーム同期用信号（ＵＷ）およびデータ
（ＤＡＴＡ）により構成されたバーストフレーム構成の
ＩＦ信号を入力する。図２５（ｂ）〜（ｊ）はクロック
タイミング再生用信号の部分を拡大して示す。クロック
タイミング再生用信号を検波し帯域制限すると、図２５
（ｂ）に示す正弦波のベースバンド信号が得られる。こ
のベースバンド信号に対し、符号誤り率が最小となる所
望のクロックタイミングが、図２５（ｃ）に示す信号で
ある。クロックタイミング再生回路５ｉは、ベースバン
ド信号が図２５（ｂ）に示す正弦波となることを利用
し、この信号から図２５（ｃ）に示すクロックタイミン
グを再生する。

【０１０３】このためには、位相シフト回路８により図
２５（ｄ）に示す基準クロックｔをτだけシフトして、
図２５（ｆ）に示す補正クロックｔ₀を生成する。ただ
し、クロックタイミング再生回路６ｇが初期状態の場合
はτ＝０であり、クロックタイミングが確定した時点
で、τは図２５（ｄ）に示す基準クロックｔとクロック
タイミングとの時間差となる。サンプルクロック生成回
路４１は、補正クロックｔ₀を基に、位相差が２δｔの
２種類のクロックｔ_a、ｔ_bを生成し、さらに両クロッ
クを例えばシンボル毎に切り替えることにより、図２５
（ｈ）に示すサンプルクロックを生成する。このサンプ
ルクロックを用いて、アナログ・ディジタル変換器３、
４でベースバンド信号をサンプリングする。これによ
り、図２５（ｉ）に示すディジタル信号のＩチャネルと
Ｑチャネルの各サンプル信号が得られる。このサンプル
信号を二乗加算回路１２１により二乗して加算すると、
図２５（ｊ）に示す信号が得られる。

【０１０４】図２５から、（ｃ）の所望のクロックタイ
ミングを得るためには、（ｊ）の二乗値が最大となるタ
イミングを求めればよいことがわかる。すなわち、図２
６に示すように、サンプル信号の二乗値が零ではなく、
かつ微分係数が零のタイミングが、所望のクロックタイ
ミングである。これを利用し、位相制御回路４２ｇで、
二乗加算回路１２１の出力からサンプルタイミングの補
正量を決定する。

【０１０５】すなわち、それぞれのタイミングにおける
サンプル信号の二乗値Ｒ_a、Ｒ_bを求め、このＲ_a、Ｒ
_bの差分δＲを基に、サンプルタイミングの補正量（＋
αまたは−αまたは０）を求める。ここでα（α＞０）
は修正幅であり、一定値に設定することも可能であり、
また、差分δＲに応じて適応的に変化させることも可能
である。位相制御回路４２ｇは、 δＲ＜０：ｔ₀＋α→ｔ₀ δＲ＞０：ｔ₀−α→ｔ₀ δＲ＝０：ｔ₀→ｔ₀ …（９）にしたがってサンプルタイミングを更新する。

【０１０６】この更新を繰り返してδＲ＝０となったと
き、図２５に示す曲線の微分係数は零となり、ｔ_aとｔ
_bとの中間点ｔ₀が符号誤り率が最小となるクロックタ
イミングと一致する。

【０１０７】図２７は位相制御回路４２ｇの具体的な構
成例を示す。この回路には、スイッチ６６、ラッチ６
７、６８、加算器６９、符号器７０、アップ／ダウンカ
ウンタ７１、乗算器７２および累算器７３を備える。ス
イッチ６６は、入力されたサンプル信号の二乗値（Ｒ）
を１シンボル毎に２個のラッチ６７、６８へ分配する。
ラッチ６７、６８はスイッチ２２の出力を２シンボル時
間だけ記憶する。加算器６９は２シンボルに１回だけ２
個のラッチ６７、６８の出力の差分δＲを求める。符号
器７０は加算器６９の出力の符号を求める。アップ／ダ
ウンカウンタ７１は符号器７０の出力をカウントし、そ
の値が一定量を越えたときだけ＋１か−１を出力する。
乗算器７２はアップ／ダウンカウンタ７１の出力に修正
幅α（α＞０）を乗算する。累算器７３はこの乗算され
た値を累算し、位相シフト回路８への位相シフト量とし
て出力する。

【０１０８】ここでは修正幅αを一定とする構成とした
が、符号器７０とアップ／ダウンカウンタ７１の代わり
に累算器を用い、差分δＲに応じて適応的に修正幅を変
化させる構成としてもよい。

【０１０９】図２８は本発明の第九の実施形態を示すブ
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、変調方式として２²ⁿＱＡＭ（ｎ＝１、２、…）変調
方式、復調方式として同期検波方式を用いた復調装置の
クロックタイミング再生回路に本発明を実施したもので
ある。ただし、この場合には、直交検波後に正弦波が得
られるように、送信側で２値のクロックタイミング再生
用信号を挿入しているものとする。

【０１１０】この実施例の復調装置には、直交検波器
１、キャリア再生回路１０１、アナログ・ディジタル変
換器３、４、ベースバンド信号処理回路５およびクロッ
クタイミング再生回路６ｈを備える。クロックタイミン
グ再生回路６ｈには、基準クロック発生回路７、位相シ
フト回路８、サンプルクロック生成回路４１ａ、二乗回
路１２２、１２３および位相制御回路４２ｈを備える。
サンプルクロック生成回路４１ａは、位相進み回路５１
と位相遅れ回路５２とにより構成される。

【０１１１】図２９はこの実施形態で用いられる位相制
御回路４２ｈの具体的な構成例を示す。この回路には、
加算器６９、符号器７０、アップ／ダウンカウンタ７
１、乗算器７２および累算器７３を備える。加算器６９
は、ＩチャネルとＱチャネルのサンプル値の二乗値の差
分δＲを計算する。符号器７０は加算器６９の出力の符
号を求める。アップ／ダウンカウンタ７１は符号器７０
の出力をカウントし、その値が一定量を越えたときだけ
＋１か−１を出力する。乗算器７２はアップ／ダウンカ
ウンタ７１の出力に修正幅α（α＞０）を乗算する。累
算器７３はこの乗算された値を累算し、位相シフト回路
８への位相シフト量として出力する。

【０１１２】図３０は本発明の第十の実施形態を示すブ
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施例
は、主信号系のサンプリングに補正クロックｔ₀を用
い、クロックタイミング再生回路において主信号系とは
別にサンプリングを行うことが図２３に示した第八の実
施形態と異なる。

【０１１３】復調装置には、直交検波器１、発振器２、
アナログ・ディジタル変換器３、４、ベースバンド信号
処理回路５およびクロックタイミグ再生回路６ｉを備え
る。クロックタイミング再生回路６ｉには、第八実施例
と同様に、基準クロック発生回路７、位相シフト回路
８、サンプルクロック生成回路４１、二乗加算回路１２
１および位相制御回路４２ｇを備え、さらに、アナログ
・ディジタル変換器１１１、１１２を備える。位相シフ
ト回路８の出力する補正クロックｔ₀は、サンプルクロ
ック生成回路４１に供給されるとともに、主信号系のサ
ンプルクロックとして出力される。サンプルクロック生
成回路４１は、補正クロックｔ₀のタイミングをδｔだ
け進ませたクロックとδｔだけ遅らせたクロックとを、
交互にアナログ・ディジタル変換器１１１、１１２に供
給する。アナログ・ディジタル変換器１１１、１１２
は、このクロックを用いて、主信号系とは別系に、直交
検波器１から出力されたＩチャネルとＱチャネルのベー
スバンド信号をサンプリングする。これ以外の動作は第
八の実施形態と同等である。

【０１１４】本実施例では、第八および第九の実施形態
の構成に比べて回路規模は大きくなるが、復号信号から
δｔの影響を除くことができるため、符号誤り率を改善
することができる。

【０１１５】ここでは変調方式としてＱＰＳＫ変調方式
またはπ／４シフトＱＰＳＫ変調方式または他の位相変
調方式、復調方式としてベースバンド遅延検波方式等の
準同期検波方式を用いた場合を想定して説明したが、直
交検波後に正弦波が得られるように送信側で２値のクロ
ックタイミング再生用信号を挿入すれば、２²ⁿＱＡＭ
（ｎ＝１、２、…）変調方式にも対応できる。

【０１１６】図３１は本発明の第十一の実施形態を示す
ブロック構成図であり、クロックタイミング再生回路と
それが備えられた復調装置との構成を示す。この実施形
態は、変調方式として２²ⁿＱＡＭ（ｎ＝１、２、…）変
調方式、復調方式として同期検波方式を用いた復調装置
のクロックタイミング再生回路に本発明を実施したもの
である。ただし、この場合には、直交検波後に正弦波が
得られるように、送信側で２値のクロックタイミング再
生用信号を挿入しているものとする。

【０１１７】この実施例の構成は第九の実施形態とほぼ
同等であるが、第十の実施形態と同様に主信号系とは別
のアナログ・ディジタル変換器を設け、主信号系のアナ
ログ・ディジタル変換器に補正クロックｔ₀を供給する
ことが第九実施例と異なる。

【０１１８】復調装置には、直交検波器１、キャリア再
生回路１０１、アナログ・ディジタル変換器３、４、ベ
ースバンド信号処理回路５およびクロックタイミング再
生回路６ｊを備える。クロックタイミング再生回路６ｊ
には、基準クロック発生回路７、位相シフト回路８、サ
ンプルクロック生成回路４１ａ、二乗回路１２２、１２
３および位相制御回路４２ｈを備え、さらに、アナログ
・ディジタル変換器１１１、１１２を備える。位相シフ
ト回路８の出力する補正クロックｔ₀は、サンプルクロ
ック生成回路４１ａに供給されるとともに、主信号系の
サンプルクロックとして出力される。サンプルクロック
生成回路４１ａは、補正クロックｔ₀のタイミングをδ
ｔだけ進ませたクロックｔ_aと、δｔだけ遅らせたクロ
ックｔ_bとをアナログ・ディジタル変換器１１１、１１
２に供給する。アナログ・ディジタル変換器１１１、１
１２は、これらのクロックを用いて、主信号系とは別系
に、直交検波器１から出力されたＩチャネルとＱチャネ
ルのベースバンド信号をサンプリングする。

【０１１９】図３２はクロックタイミング再生回路の擬
似安定状態の動作を説明する図である。第八ないし第十
一の実施形態に示したクロックタイミング再生回路で
は、疑似安定状態が生じることがある。すなわち、補正
クロックｔ₀のタイミングが±Ｔ／２と一致した場合に
は微分係数は零になるが、クロックタイミングが得られ
ない擬似安定状態となる。しかしながら、この擬似安定
状態は、クロックタイミング再生回路４が初期状態（τ
＝０）のとき、基準クロックｔのタイミングとクロック
タイミングとの差がちょうど±Ｔ／２の場合にのみ生じ
る。したがって、この状態の発生確率は非常に小さい。
擬似安定状態への対策は、サンプル信号から基準クロッ
クｔのタイミングとクロックタイミングとの差がちょう
ど±Ｔ／２であることを検出した場合に、補正クロック
ｔ₀を±Ｔ／２だけ補正すればよい。

【０１２０】図３３は第八の実施形態に用いられるクロ
ックタイミング再生回路６ｇの別の構成例を示すブロッ
ク構成図であり、図３２に示した擬似安定状態を回避す
るための回路を付加した構成例を示す。

【０１２１】このクロックタイミング再生回路は、基準
クロック発生回路７、位相シフト回路８、サンプルクロ
ック生成回路４１、二乗加算回路１２１および位相制御
回路４２ｇに加え、キックオフ回路１３１および加算器
１３２を備える。キックオフ回路１３１は、Ｉチャネル
とＱチャネルのサンプル信号の擬似安定状態を検出し、
その場合だけＴ／２の値（Ｔはシンボル周期）を出力す
る。加算器１３２は、キックオフ回路１３１の出力と位
相制御回路４２ｇの出力とを加算して、位相シフト回路
８に出力する。

【０１２２】図３４はキックオフ回路の具体的な構成例
を示すブロック構成図である。このキックオフ回路は、
乗算器１４１、１４２、加算器１４３、比較器１４４、
カウンタ１４５およびＲＯＭ１４６を備える。乗算器１
４１、１４２はＩチャネルおよびＱチャネルのサンプル
信号をそれぞれ二乗する。加算器１４３は乗算器１４
１、１４２の出力を加算する。比較器１４４は、加算器
１４３の出力値としきい値とを比較し、加算器１４３の
出力値が小さい場合に「１」、それ以外の場合に「０」
を出力する。カウンタ１４５は、比較器１４４の出力を
カウントし、一定値以上になると「１」を出力する。Ｒ
ＯＭ１４６は、カウンタ１４５の出力が「１」の場合に
Ｔ／２、それ以外は零を出力する。

【０１２３】図３５はキックオフ回路の別の構成例を示
すブロック構成図であり、図３６は擬似安定状態におけ
る信号波形を示す。図３６において、（ａ）〜（ｈ）は
図２５の（ｂ）〜（ｊ）の各信号に対応する。

【０１２４】図３５に示すキックオフ回路は、擬似安定
状態となった場合のベースバンド信号の符号が、図３６
（ｃ）に示すように、一定となることを利用している。
すなわち、Ｉチャネル用にスイッチ１５１、ラッチ１５
３、１５５、乗算器１５７、符号器１５９およびカウン
タ１５１を備え、Ｑチャネル用にスイッチ１５２、ラッ
チ１５４、１５６、乗算器１５８、符号器１６０および
カウンタ１６２を備え、さらに、ＯＲ回路１６３および
ＲＯＭ１６４を備える。スイッチ１５１はＩチャネルの
サンプル信号をシンボル毎に２個のラッチ１５３、１５
５に切り替え、スイッチ１５２はＱチャネルのサンプル
信号を同じく２個のラッチ１５４、１５６に切り替え
る。乗算器１５７はラッチ１５３、１５５の出力を乗算
し、乗算器１５８はラッチ１５４、１５６の出力を乗算
する。符号器１５９、１６０はそれぞれ、乗算器１５
７、１５８の出力の符号を求める。カウンタ１６１、１
６２はそれぞれ、符号器１５９、１６０の出力をカウン
トし、一定値以上になると「１」を出力する。ＯＲ回路
１６３はカウンタ１６１、１６２の論理和を求める。Ｒ
ＯＭ１６４は、ＯＲ回路１６３の出力が「１」の場合に
Ｔ／２、それ以外は零を出力する。

【０１２５】第八の実施形態のクロックタイング再生回
路で擬似安定状態を避けるための構成例について図３２
ないし図３６を参照して説明したが、必要に応じてこれ
らの構成を多少変更することで、他の実施形態において
も同様に擬似安定状態を避けることができる。すなわ
ち、基準クロックのタイミングと受信信号のクロックタ
イミングとが半周期ずれていることがサンプル信号から
検出された場合にはサインプルタイミングを半周期ずら
すことで、クロックタイミング再生回路の擬似安定状態
を回避することができる。また、初期状態（τ＝０の場
合）が疑似安定状態の近傍にある場合も、短時間にクロ
ックタイミングを確定させることができる。

【０１２６】

【発明の効果】以上説明したように、本発明のクロック
タイミング再生回路では、ＩＦ抽出型タンク・リミタ・
クロック再生回路と異なり、基準クロックを内蔵してい
るためＩＦ信号のレベルが低下してもクロックは消滅し
ない。また、ＢＱＤＰＬ型クロック再生回路のようなオ
ーバーサンプリングの必要もなく、処理速度はシンボル
レート程度で良いため、データ伝送速度の高速化に容易
に対応できる。そして、処理速度をシンボルレート程度
に抑えることができるため、低消費電力化が図れる。さ
らに、本発明のクロックタイミング再生回路はほとんど
の構成要素をディジタル回路で構成できるため、一度設
定したパラメータを調整する必要がなく、回路の無調整
化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第一の実施形態を示すブロック構成
図。

【図２】クロックタイミング再生回路の動作フローを示
す図。

【図３】クロックタイミング再生回路の動作を説明する
図。

【図４】位相推定回路の詳しい構成例を示す図。

【図５】位相シフト回路の回路構成例を示す図。

【図６】クロックタイミング再生回路の別の動作例を説
明する図。

【図７】本発明の第二の実施形態を示すブロック構成
図。

【図８】サンプルタイミングの変化と判定誤差との関係
を示す図。

【図９】第二の実施形態におけるクロックタイミング再
生回路の動作を説明する図。

【図１０】動作原理を説明する図。

【図１１】クロックタイミング再生回路の動作フローを
示す図。

【図１２】サンプルクロック生成回路の具体的な構成例
を示す図。

【図１３】位相制御回路の具体的な構成例を示す図。

【図１４】サンプルクロック生成回路の別の構成例を示
す図。

【図１５】図１４に示したサンプルクロック生成回路が
出力するサンプルクロックを示す図。

【図１６】本発明の第三の実施形態を示すブロック構成
図。

【図１７】本発明の第四の実施形態を示すブロック構成
図。

【図１８】位相制御回路の構成例を示す図。

【図１９】本発明の第五の実施形態を示すブロック構成
図。

【図２０】位相制御回路の構成例を示す図。

【図２１】本発明の第六の実施形態を示すブロック構成
図。

【図２２】本発明の第七の実施形態を示すブロック構成
図。

【図２３】本発明の第八の実施形態を示すブロック構成
図。

【図２４】クロックタイミング再生回路の動作フローを
示す図。

【図２５】クロックタイミング再生回路の動作を説明す
る図。

【図２６】動作原理を説明する図。

【図２７】位相制御回路の構成例を示す図。

【図２８】本発明の第九の実施形態を示すブロック構成
図。

【図２９】位相制御回路の構成例を示す図。

【図３０】本発明の第十の実施形態を示すブロック構成
図。

【図３１】本発明の第十一の実施形態を示すブロック構
成図。

【図３２】擬似安定状態の動作を説明する図。

【図３３】第八の実施形態に示したクロックタイミング
再生回路に擬似安定状態に対応する回路を設けた例を示
すブロック構成図。

【図３４】キックオフ回路の一例を示すブロック構成
図。

【図３５】キックオフ回路の別の例を示すブロック構成
図。

【図３６】擬似安定状態での各信号のタイミングを示す
図。

【図３７】従来例を示すブロック構成図であり、ＩＦ抽
出型タンク・リミタ・クロック再生回路を備えた復調装
置の構成例を示す図。

【図３８】従来例を示すブロック構成図であり、ＢＱＤ
ＰＬ型クロック再生回路を備えた復調装置の構成例を示
す図。

【図３９】図３８に示したＢＱＤＰＬ型クロック再生回
路の動作フローを示す図。

【符号の説明】

１直交検波器２発振器３、４、１１１、１１２アナログ・ディジタル変換器５、５ａ、５ｂ、５ｃベースバンド信号処理回路６、６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６
ｈ、６ｉ、６ｊクロックタイミング再生回路７基準クロック発生回路８位相シフト回路９、９ａ制御回路１０、１６、１４５、１６１、１６２カウンタ１１位相推定回路１２、１２ａ、１２ｂ、５３、６６、１５１、１５２
スイッチ１３、１４、７２、１４１、１４２、１５７、１５８
乗算器１５、６２、６４、６４ａ、６４ｂ、６９、１３２、１
４３加算器１７、３２、６１、８７、８８遅延回路１８、２１、２２、１４６、１６４ＲＯＭ２３、２４ディジタル・アナログ変換器２５、２８ハイブリッド２６、２７アナログ乗算器３１座標変換回路４１サンプルクロック生成回路４２、４２ｂ、４２ｃ、４２ｅ、４２ｇ、４２ｈ位相
制御回路５１、８３位相進み回路５２、８４位相遅れ回路６３、６３ａ、６３ｂ判定回路６５、６５ａ、６５ｂ絶対値回路６７、６８、１５３〜１５６ラッチ７０、１５９、１６０符号器７１アップ／ダウンカウンタ７３累算器８１分周回路８２、８５、８６反転回路８９、９０ＡＮＤ回路９１、１６３ＯＲ回路１０１キャリア再生回路１２１二乗加算回路１２２、１２３二乗回路１３１キックオフ回路１４４比較器

Claims

【特許請求の範囲】

【請求項１】一定周期で繰り返す基準クロックを発生
するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、基準クロ
ックに対して位相シフトした第一のクロックを出力する
位相シフト手段と、この位相シフト手段の位相シフト量を制御する制御手段
とを備えたクロックタイミング再生回路において、前記ベースバンド信号にはクロックタイミング再生用信
号が付加されており、前記制御手段は、前記位相シフト手段から、前記クロックタイミング再生
用信号をサンプリングするためのサンプルクロックとし
て、前記基準クロックのひとつの立ち上がり点または立
ち下がり点を基点とし、その基点からｎ番目（ｎ＝１、
２、３、…）の立ち上がり点または立ち下がり点の位相
が前記基準クロックの位相に対してｎ×Δｔ（Δｔはあ
らかじめ定められた位相シフト量）だけ位相シフトした
第一のクロックを出力させる第一の手段と、前記クロックタイミング再生用信号をサンプリングして
得られたサンプル信号から、前記基準クロックの位相と
符号誤り率が最小となるクロックタイミングとの位相差
を推定し、その推定された位相差に基づいて、前記位相
シフト手段から、前記クロックタイミング再生用信号に
続くベースバンド信号をサンプリングするためのクロッ
クタイミングを出力させる第二の手段とを含むことを特
徴とするクロックタイミング再生回路。
【請求項２】請求項１記載のクロックタイミング再生
回路において、前記位相シフト手段が出力する第一のクロックの立ち上
がり点または立ち下がり点に対し、あらかじめ定められ
たタイミング差δｔだけタイミングを進めた立ち上がり
点または立ち下がり点をもつ第二のクロックと、同じタ
イミング差δｔだけタイミングを遅らせた立ち上がり点
または立ち下がり点をもつ第三のクロックとを生成する
サンプルクロック生成手段と、前記クロックタイミング再生用信号をサンプリングする
ためのサンプルクロックとして前記制御手段が前記第一
の手段を用いて前記位相シフト手段に出力させるクロッ
クを選択し、前記クロックタイミング再生用信号に続く
ベースバンド信号をサンプリングするためのサンプルク
ロックとして前記サンプルクロック生成手段の出力を選
択する手段とを備え、前記第二の手段は、δｔだけタイミングを進めた立ち上
がり点または立ち下がり点におけるサンプル信号から得
られる判定誤差と、δｔだけタイミングを遅らせた立ち
上がり点または立ち下がり点におけるサンプル信号から
得られる判定誤差とを比較して、前記位相シフト手段の
位相シフト量を演算する演算手段を含むことを特徴とす
るクロックタイミング再生回路。
【請求項３】一定周期で繰り返す基準クロックを発生
するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、この位相シフト手段の位相シフト量を制御する制御手段
とを備えたクロックタイミング再生回路において、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δｔだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成するサンプルクロック生成手段
を備え、前記制御手段は、前記第二のクロックおよび前記第三の
クロックをそれぞれサンプルクロックとしてベースバン
ド信号をサンプリングして得られたサンプル信号からそ
れぞれ求められるクロックタイミングの位相誤差に関す
る情報を比較して、前記位相シフト手段の位相シフト量
を演算する演算手段を含むことを特徴とするクロックタ
イミング再生回路。
【請求項４】前記位相誤差に関する情報はサンプリン
グにより得られたサンプル信号の位相成分の判定誤差で
ある請求項３記載のクロックタイミング再生回路。
【請求項５】ベースバンド信号は同期検波により得ら
れた信号であり、前記位相誤差に関する情報はサンプリ
ングにより得られたサンプル信号の信号点の判定誤差で
ある請求項３記載のクロックタイミング再生回路。
【請求項６】ベースバンド信号にはクロックタイミン
グ再生用信号を含み、前記位相誤差に関する情報はこの
クロックタイミング再生用信号をサンプリングして得ら
れたサンプル信号の振幅である請求項３記載のクロック
タイミング再生回路。
【請求項７】基準クロックのタイミングとベースバン
ド信号のクロックタイミングとが半周期ずれていること
がクロックタイミング再生用信号から検出された場合
に、第一のクロックのタイミングを半周期ずらす手段を
備えた請求項６記載のクロックタイミング再生回路。
【請求項８】前記サンプルクロック生成手段は前記第
二のクロックと前記第三のクロックとを交互に選択して
ひとつのクロックとして出力する手段を含み、前記制御手段は前記第二のクロックと前記第三のクロッ
クとに対して交互に求められる位相誤差に関する情報を
比較する請求項３ないし７のいずれか記載のクロックタ
イミング再生回路。
【請求項９】前記サンプルクロック生成手段は前記第
二のクロックと前記第三のクロックとを別々に出力し、前記制御手段は前記第二のクロックと前記第三のクロッ
クとに対して別々に求められる位相誤差に関する情報を
比較する請求項３ないし７のいずれか記載のクロックタ
イミング再生回路。
【請求項１０】ベースバンド信号はＩチャネルの信号
とＱチャネルの信号とを含み、前記第二のクロックはＩチャネルおよびＱチャネルの一
方のサンプルクロック、前記第三のクロックは他方のサ
ンプルクロックとして出力され、前記演算手段はＩチャネルおよびＱチャネルのそれぞれ
で得られた位相誤差に関する情報を比較する手段を含む
請求項９記載のクロックタイミング再生回路。
【請求項１１】前記サンプルクロック生成手段により
生成された第二のクロックおよび第三のクロックがベー
スバンド信号からディジタルデータを復号するための主
信号系のサンプルクロックとして出力される請求項３な
いし１０のいずれか記載のクロックタイミング再生回
路。
【請求項１２】ベースバンド信号から送信信号を復号
するための主信号系のサンプルクロックとして前記第一
のクロックが出力され、前記第二のクロックおよび前記第三のクロックにより前
記ベースバンド信号を前記主信号系とは別系でサンプリ
ングするサンプリング手段と、このサンプリング手段の出力から前記位相誤差に関する
情報を得る手段とを備えた請求項３ないし１０のいずれ
か記載のクロックタイミング再生回路。
【請求項１３】一定周期で繰り返す基準クロックを発
生するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、この位相シフト手段の位相シフト量を制御する制御手段
とを備えたクロックタイミング再生回路において、前記ベースバンド信号にはクロックタイミング再生用信
号が付加されており、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δｔだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成するサンプルクロック生成手段
を備え、前記制御手段は、前記第二のクロックおよび前記第三のクロックをそれぞ
れサンプルクロックとしてクロックタイミング再生用信
号をサンプリングすることによりそれぞれ得られるサン
プル信号の振幅を比較して、前記位相シフト手段の位相
シフト量を演算する第一の演算手段と、前記第二のクロックおよび前記第三のクロックをそれぞ
れサンプルクロックとしてクロックタイミング再生用信
号に続くベースバンド信号をサンプリングしたときのサ
ンプル信号から得られる判定誤差を比較して、前記位相
シフト手段の位相シフト量を演算する第二の演算手段と
を含むことを特徴とするクロックタイミング再生回路。
【請求項１４】一定周期で繰り返す基準クロックを発
生するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、ベースバンド信号をサンプリングして得られたサンプル
信号から得られる判定誤差に基づいて前記位相シフト手
段の位相シフト量を制御する制御手段とを備えたクロッ
クタイミング再生回路において、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δｔだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成して主信号系のサンプルクロックとして出
力するサンプルクロック生成手段を備え、前記制御手段は、δｔだけタイミングを進めた立ち上が
り点または立ち下がり点におけるサンプル信号から得ら
れる判定誤差と、δｔだけタイミングを遅らせた立ち上
がり点または立ち下がり点におけるサンプル信号から得
られる判定誤差とを比較して、前記位相シフト手段の位
相シフト量を演算する演算手段を含むことを特徴とする
クロックタイミング再生回路。
【請求項１５】一定周期で繰り返す基準クロックを発
生するクロック発生手段と、受信信号を検波して得られたベースバンド信号を主信号
系でサンプリングするためのクロックタイミングとし
て、前記基準クロックに対して位相のシフトした第一の
クロックを出力する位相シフト手段と、ベースバンド信号をサンプリングして得られたサンプル
信号から得られる判定誤差に基づいて前記位相シフト手
段の位相シフト量を制御する制御手段とを備えたクロッ
クタイミング再生回路において、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δｔだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成するサンプルクロック生成手段と、この第二のクロックにより前記ベースバンド信号を前記
主信号系とは別系でサンプリングするサンプリング手段
とを備え、前記制御手段は、このサンプリング手段の出力から、δ
ｔだけタイミングを進めた立ち上がり点または立ち下が
り点におけるサンプル信号から得られる判定誤差と、δ
ｔだけタイミングを遅らせた立ち上がり点または立ち下
がり点におけるサンプル信号から得られる判定誤差とを
比較して、前記位相シフト手段の位相シフト量を演算す
る演算手段を含むことを特徴とするクロックタイミング
再生回路。
【請求項１６】一定周期で繰り返す基準クロックを発
生するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、ベースバンド信号をサンプリングして得られたサンプル
信号の位相成分の判定誤差または信号点の判定誤差に基
づいて前記位相シフト手段の位相シフト量を制御する制
御手段とを備えたクロックタイミング再生回路におい
て、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δｔだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成して主信号系のサンプルクロックとして出
力するサンプルクロック生成手段を備え、前記制御手段は、δｔだけタイミングを進めた立ち上が
り点または立ち下がり点におけるサンプル信号から得ら
れる位相成分の判定誤差と、δｔだけタイミングを遅ら
せた立ち上がり点または立ち下がり点におけるサンプル
信号から得られる位相成分の判定誤差とを比較して、前
記位相シフト手段の位相シフト量を演算する演算手段を
含むことを特徴とするクロックタイミング再生回路。
【請求項１７】一定周期で繰り返す基準クロックを発
生するクロック発生手段と、同期検波により得られたベースバンド信号をサンプリン
グするためのクロックタイミングとして、前記基準クロ
ックに対して位相のシフトした第一のクロックを出力す
る位相シフト手段と、ベースバンド信号をサンプリングして得られたサンプル
信号の信号点の判定誤差に基づいて前記位相シフト手段
の位相シフト量を制御する制御手段とを備えたクロック
タイミング再生回路において、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δｔだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成し、前記第二のクロックを主信
号系のＩチャネルおよびＱチャネルの一方のサンプルク
ロック、前記第三のクロックを他方のサンプルクロック
として出力するサンプルクロック生成手段を備え、前記制御手段は、ＩチャネルおよびＱチャネルのそれぞ
れのサンプル信号から得られる判定誤差を比較して、前
記位相シフト手段の位相シフト量を演算する演算手段を
含むことを特徴とするクロックタイミング再生回路。
【請求項１８】一定周期で繰り返す基準クロックを発
生するクロック発生手段と、準同期検波または同期検波により得られたベースバンド
信号を主信号系でサンプリングするためのクロックタイ
ミングとして、前記基準クロックに対して位相のシフト
した第一のクロックを出力する位相シフト手段と、ベースバンド信号をサンプリングして得られたサンプル
信号の位相成分の判定誤差またはサンプル信号の信号点
の判定誤差に基づいて前記位相シフト手段の位相シフト
量を制御する制御手段とを備えたクロックタイミング再
生回路において、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δｔだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成するサンプルクロック生成手段と、この第二のクロックにより前記ベースバンド信号を前記
主信号系とは別系でサンプリングするサンプリング手段
とを備え、前記制御手段は、このサンプリング手段の出力から、δ
ｔだけタイミングを進めた立ち上がり点または立ち下が
り点におけるサンプル信号から得られる判定誤差と、δ
ｔだけタイミングを遅らせた立ち上がり点または立ち下
がり点におけるサンプル信号から得られる判定誤差とを
比較して、前記位相シフト手段の位相シフト量を演算す
る演算手段を含むことを特徴とするクロックタイミング
再生回路。
【請求項１９】一定周期で繰り返す基準クロックを発
生するクロック発生手段と、同期検波により得られたベースバンド信号を主信号系で
サンプリングするためのクロックタイミングとして、前
記基準クロックに対して位相のシフトした第一のクロッ
クを出力する位相シフト手段と、ベースバンド信号をサンプリングして得られたサンプル
信号の信号点の判定誤差に基づいて前記位相シフト手段
の位相シフト量を制御する制御手段とを備えたクロック
タイミング再生回路において、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δｔだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成するサンプルクロック生成手段
と、前記主信号系とは別系で、前記第二のクロックによりＩ
チャネルおよびＱチャネルの一方のベースバンド信号を
サンプリングし、前記第三のクロックにより他方のベー
スバンド信号をサンプリングするサンプリング手段とを
備え、前記制御手段は、ＩチャネルおよびＱチャネルのそれぞ
れのサンプル信号から得られる判定誤差を比較して、前
記位相シフト手段の位相シフト量を演算する演算手段を
含むことを特徴とするクロックタイミング再生回路。
【請求項２０】一定周期で繰り返す基準クロックを発
生するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、この位相シフト手段の位相シフト量を前記ベースバンド
信号に含まれるクロックタイミング再生用信号をサンプ
リングして得られるサンプル信号の振幅に基づいて制御
する制御手段とを備えたクロックタイミング再生回路に
おいて、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δｔだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成して主信号系のサンプルクロックとして出
力するサンプルクロック生成手段を備え、前記制御手段は、このサンプルクロックによるサンプリ
ングで得られたサンプル信号について、δｔだけタイミ
ングを進めた立ち上がり点または立ち下がり点における
サンプル信号の振幅と、δｔだけタイミングを遅らせた
立ち上がり点または立ち下がり点におけるサンプル信号
の振幅とを比較し、その比較結果に基づいて前記位相シ
フト手段の位相シフト量を演算する演算手段を含むこと
を特徴とするクロックタイミング再生回路。
【請求項２１】一定周期で繰り返す基準クロックを発
生するクロック発生手段と、受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、この位相シフト手段の位相シフト量を前記ベースバンド
信号に含まれるクロックタイミング再生用信号をサンプ
リングして得られるサンプル信号の振幅に基づいて制御
する制御手段とを備えたクロックタイミング再生回路に
おいて、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δｔだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成し、前記第二のクロックを主信
号系のＩチャネルおよびＱチャネルの一方のサンプルク
ロック、前記第三のクロックを他方のサンプルクロック
として出力するサンプルクロック生成手段を備え、前記制御手段は、ＩチャネルおよびＱチャネルのそれぞ
れのサンプル信号の振幅を比較し、その比較結果に基づ
いて前記位相シフト手段の位相シフト量を演算する演算
手段を含むことを特徴とするクロックタイミング再生回
路。
【請求項２２】一定周期で繰り返す基準クロックを発
生するクロック発生手段と、受信信号を検波して得られたベースバンド信号を主信号
系でサンプリングするためのクロックタイミングとし
て、前記基準クロックに対して位相のシフトした第一の
クロックを出力する位相シフト手段と、この位相シフト手段の位相シフト量を前記ベースバンド
信号に含まれるクロックタイミング再生用信号をサンプ
リングして得られるサンプル信号の振幅に基づいて制御
する制御手段とを備えたクロックタイミング再生回路に
おいて、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δｔだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成するサンプルクロック生成手段と、この第二のクロックにより前記ベースバンド信号を前記
主信号系とは別系でサンプリングするサンプリング手段
とを備え、前記制御手段は、前記サンプリング手段により得られた
サンプル信号について、δｔだけタイミングを進めた立
ち上がり点または立ち下がり点におけるサンプル信号の
振幅と、δｔだけタイミングを遅らせた立ち上がり点ま
たは立ち下がり点におけるサンプル信号の振幅とを比較
し、その比較結果に基づいて前記位相シフト手段の位相
シフト量を演算する演算手段を含むことを特徴とするク
ロックタイミング再生回路。
【請求項２３】一定周期で繰り返す基準クロックを発
生するクロック発生手段と、受信信号を検波して得られたベースバンド信号を主信号
系でサンプリングするためのクロックタイミングとし
て、前記基準クロックに対して位相のシフトした第一の
クロックを出力する位相シフト手段と、この位相シフト手段の位相シフト量を前記ベースバンド
信号に含まれるクロックタイミング再生用信号をサンプ
リングして得られるサンプル信号の振幅に基づいて制御
する制御手段とを備えたクロックタイミング再生回路に
おいて、前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δｔだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δｔだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成するサンプルクロック生成手段
と、前記主信号系とは別系で、前記第二のクロックによりＩ
チャネルおよびＱチャネルの一方のベースバンド信号を
サンプリングし、前記第三のクロックにより他方のベー
スバンド信号をサンプリングするサンプリング手段とを
備え、前記制御手段は、ＩチャネルおよびＱチャネルのそれぞ
れのサンプル信号の振幅を比較し、その比較結果に基づ
いて前記位相シフト手段の位相シフト量を演算する演算
手段を含むことを特徴とするクロックタイミング再生回
路。
【請求項２４】受信信号を検波して得られたベースバ
ンド信号に含まれるクロックタイミング再生用信号から
それに続くベースバンド信号をサンプリングするための
クロックタイミングを再生するクロックタイミング再生
方法において、一定周期で繰り返す基準クロックのひとつの立ち上がり
点または立ち下がり点を基点とし、その基点からｎ番目
（ｎ＝１、２、３、…）の立ち上がり点または立ち下が
り点の位相が前記基準クロックの位相に対してｎ×Δｔ
（Δｔはあらかじめ定められた位相シフト量）だけ位相
シフトしたクロックをサンプルクロックとして生成し、このサンプルクロックを用いて前記クロックタイミング
再生用信号をサンプリングし、このサンプリングにより得られたサンプル信号から前記
基準クロックの位相と符号誤り率が最小となるクロック
タイミングとの位相差を推定し、推定された位相差分だけ前記基準クロックの位相をシフ
トさせることにより、前記クロックタイミング再生用信
号に続くベースバンド信号をサンプリングするためのク
ロックタイミングを再生することを特徴とするクロック
タイミング再生方法。
【請求項２５】ベースバンド信号をサンプリングして
得られたサンプル信号の判定誤差に基づいてクロックタ
イミングを再生するクロックタイミング再生方法におい
て、一定周期で繰り返す基準クロックを位相シフトして得ら
れた第一のクロックから、このクロックの立ち上がり点
または立ち下がり点に対し、あらかじめ定められたタイ
ミング差δｔだけタイミングを進めた立ち上がり点また
は立ち下がり点をもつ第二のクロックと、同じタイミン
グ差δｔだけタイミングを遅らせた立ち上がり点または
立ち下がり点をもつ第三のクロックとを主信号系のサン
プルクロックとして生成し、このサンプルクロックを用いてベースバンド信号をサン
プリングして得られたサンプル信号から判定誤差を求
め、この判定誤差のうち、前記第二のクロックの上がり点ま
たは立ち下がり点におけるサンプル信号から得られる判
定誤差と、前記第三のクロックの立ち上がり点または立
ち下がり点におけるサンプル信号から得られる判定誤差
とを比較した結果に基づいて、前記第一のクロックに与
えるべき位相シフト量を演算し、この位相シフト量に基づき前記基準クロックを位相シフ
トすることを特徴とするクロックタイミング再生方法。
【請求項２６】ベースバンド信号をサンプリングして
得られたサンプル信号の判定誤差に基づいてクロックタ
イミングを再生するクロックタイミング再生方法におい
て、一定周期で繰り返す基準クロックを位相シフトして得ら
れた第一のクロックを主信号系のサンプルクロックとし
て出力するとともに、この第一のクロックの立ち上がり
点または立ち下がり点に対し、あらかじめ定められたタ
イミング差δｔだけタイミングを進めた立ち上がり点ま
たは立ち下がり点をもつ第二のクロックと、同じタイミ
ング差δｔだけタイミングを遅らせた立ち上がり点また
は立ち下がり点をもつ第三のクロックとを生成し、この第二および第三のクロックで前記主信号系とは別に
ベースバンド信号をサンプリングして得られたサンプル
信号から判定誤差を求め、この判定誤差のうち、前記第二のクロックの立ち上がり
点または立ち下がり点におけるサンプル信号から得られ
る判定誤差と、前記第三のクロックの立ち上がり点また
は立ち下がり点におけるサンプル信号から得られる判定
誤差とを比較した結果に基づいて、前記第一のクロック
に与えるべき位相シフト量を演算し、この位相シフト量に基づき前記基準クロックを位相シフ
トすることを特徴とするクロックタイミング再生方法。
【請求項２７】受信信号を検波して得られたベースバ
ンド信号に含まれるクロックタイミング再生用信号か
ら、そのベースバンド信号を復号するためのクロックタ
イミングを再生するクロックタイミング再生方法におい
て、一定周期で繰り返す基準クロックを位相シフトして得ら
れた第一のクロックから、この第一のクロックの立ち上
がり点または立ち下がり点に対し、あらかじめ定められ
たタイミング差δｔだけタイミングを進めた立ち上がり
点または立ち下がり点をもつ第二のクロックと、同じタ
イミング差δｔだけタイミングを遅らせた立ち上がり点
または立ち下がり点とをもつ第三のクロックとを主信号
系のサンプルクロックとして生成し、このサンプルクロックを用いて前記クロックタイミング
再生用信号をサンプリングし、このサンプリングにより得られたサンプル信号につい
て、前記第二のクロックの立ち上がり点または立ち下が
り点におけるサンプル信号の振幅と、前記第三のクロッ
クの立ち上がり点または立ち下がり点におけるサンプル
信号の振幅とを比較し、この比較の結果に基づいて前記第一のクロックに与える
べき位相シフト量を演算し、この位相シフト量に基づき前記基準クロックを位相シフ
トすることによりクロックタイミングを再生することを
特徴とするクロックタイミング再生方法。
【請求項２８】受信信号を検波して得られたベースバ
ンド信号に含まれるクロックタイミング再生用信号か
ら、そのベースバンド信号を復号するためのクロックタ
イミングを再生するクロックタイミング再生方法におい
て、一定周期で繰り返す基準クロックを位相シフトして得ら
れた第一のクロックを主信号系のサンプルクロックとし
て出力するとともに、この第一のクロックの立ち上がり
点または立ち下がり点に対し、あらかじめ定められたタ
イミング差δｔだけタイミングを進めた立ち上がり点ま
たは立ち下がり点をもつ第二のクロックと、同じタイミ
ング差δｔだけタイミングを遅らせた立ち上がり点また
は立ち下がり点とをもつ第三のクロックとを生成し、この第二および第三のクロックを用いて前記主信号系と
は別系に前記クロックタイミング再生用信号をサンプリ
ングし、このサンプリングにより得られたサンプル信号につい
て、前記第二のクロックの立ち上がり点または立ち下が
り点におけるサンプル信号の振幅と、前記第三のクロッ
クの立ち上がり点または立ち下がり点におけるサンプル
信号の振幅とを比較し、この比較の結果に基づいて前記第一のクロックに与える
べき位相シフト量を演算し、この位相シフト量に基づき前記基準クロックを位相シフ
トすることによりクロックタイミングを再生することを
特徴とするクロックタイミング再生方法。