JPH118659A - クロックタイミング再生方法および回路 - Google Patents
クロックタイミング再生方法および回路Info
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- JPH118659A JPH118659A JP9185314A JP18531497A JPH118659A JP H118659 A JPH118659 A JP H118659A JP 9185314 A JP9185314 A JP 9185314A JP 18531497 A JP18531497 A JP 18531497A JP H118659 A JPH118659 A JP H118659A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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Abstract
に、その受信信号を復調するためのクロックタイミング
を短時間で再生する。 【解決手段】 クロックタイミング再生用信号をサンプ
リングするときに、基準クロックを位相シフトさせたク
ロックをサンプリングクロックとし、そのサンプリング
により得られた信号から、基準クロックと符号誤り率が
最小となるクロックタイミングとの位相差を推定して、
クロックタイミングを再生する。
Description
伝送に関し、特に、受信側におけるクロックタイミング
の再生に関する。
定義しておく。まず、「サンプルクロック」とは、復調
装置でサンプリングに用いるクロックをいう。また、
「クロックタイミング」とは、符号誤り率が最小となる
ときのサンプルクロックのタイミングをいう。さらに、
「シンボルレート」とは、主信号の切り替わり速度、す
なわち変調速度をいう。
高速無線LAN(Local Area Network) 装置や大容量の
次世代携帯電話など、バースト的なディジタルデータを
高速に伝送できるマルチメディア無線通信装置が必要と
されている。符号誤りなく高速にディジタルデータを処
理するため、これらの無線通信装置の受信側には、バー
スト的なディジタルデータの先頭位置に付加されるクロ
ックタイミング再生用信号を用いてクロックタイミング
を高速に確定し、その後はクロックタイミングの変動に
追従するクロックタイミング再生回路が必要となる。ま
た、連続的なディジタルデータを伝送する場合にもクロ
ックタイミングの変動に追従するクロックタイミング再
生回路が必要である。
別して、アナログ的な処理によりシンボルレートのクロ
ックタイミングを再生する回路と、オーバーサンプリン
グした後にディジタル的な処理によりクロックタイミン
グを再生する回路とがある。前者の例としては、IF抽
出型タンク・リミタ・クロック再生回路が挙げられる。
また、後者の例としては、BQDPL(Binary Quantize
d Digital Phase-lockLoop)型クロック再生回路が挙げ
られる。これら従来の2種類のクロックタイミング再生
回路の構成例を以下に説明する。
ック再生回路を備えた復調装置の構成例を示す。この復
調装置には、IF信号が入力される直交検波器1と、こ
の直交検波器1の出力をサンプリングするアナログ・デ
ィジタル変換器3、4と、これらのアナログ・ディジタ
ル変換器3、4が出力するサンプル信号を処理して復号
信号を得るベースバンド信号処理回路5と、クロックタ
イミングを再生するIF抽出型タンク・リミタ・クロッ
ク再生回路200とを備える。IF抽出型タンク・リミ
タ・クロック再生回路200は、包絡線検波回路201
と、タンク回路202と、リミタ回路203とを備え
る。
する。この包絡線検波回路201は、クロックの周波数
成分を含まないIF信号を非線形処理することで、クロ
ックの周波数成分を抽出する。タンク回路202は狭帯
域の帯域通過フィルタにより構成され、クロックジッタ
を低減する。リミタ回路203は、タンク回路202で
得られた正弦波のクロックを矩形波に整形する。得られ
たクロックでサンプリングすると、符号誤り率は最小と
なる。このクロックは、アナログ・ディジタル変換器
3、4など、復調装置の各部へ供給される。
回路の詳細については、山本、加藤共著、「TDMA通
信」、電子情報通信学会発行に説明されている。
備えた復調装置の構成例を示し、図39にBQDPL型
クロック再生回路の動作フローを示す。この復調装置に
は、IF信号が入力される直交検波器1と、この直交検
波器1の出力をサンプリングするアナログ・ディジタル
変換器3、4と、これらのアナログ・ディジタル変換器
3、4が出力するサンプル信号を処理して復調信号を得
るベースバンド信号処理回路5と、クロックタイミング
を再生するBQDPL型クロック再生回路210とを備
える。BQDPL型クロック再生回路210には、ゼロ
クロス検出回路211と、位相判定回路212と、ルー
プフィルタ213と、VCO(VoltageControlled Osci
llator )214とを備える。
ベースバンド信号処理回路5はシンボルレートの2倍の
周波数で動作し、BQDPL型クロック再生回路210
には、シンボルレートの2倍の周波数でサンプリグして
得られたサンプル信号を入力する。この信号系列のう
ち、シンボル周期で繰り返すサンプル信号D(t+n
T)をゼロクロス検出回路211へ入力する。ここで、
Tはシンボル周期、nは任意の整数である。ゼロクロス
検出回路211は、入力信号が符号反転(ゼロクロス)
したら、それを位相判定回路212へ通知する。位相判
定回路212には、サンプル信号D(t+nT)と、こ
れからT/2周期進んだタイミングでサンプリングした
サンプル信号D{t+(n−1/2)T}とを入力す
る。位相判定回路212は、両信号の符号に基づき、符
号誤り率が最小となるクロックタイミングに対して、サ
ンプルタイミングが進んでいるか遅れているかを判定す
る。すなわち、D(t+nT)×D{t+(n−1/
2)T}の符号が正の場合は遅れと判定し、負の場合は
進みと判定する。そして、ゼロクロス検出回路211が
ゼロクロスを検出したときだけ、判定結果を出力する。
ループフィルタ213は一種の積分回路であり、位相判
定回路212の判定結果を積分し、その結果を基にVC
O214が出力するクロック(シンボルレートの2倍の
周波数)の周波数を制御する。これにより、サンプルタ
イミングの進みと遅れが調整され、符号誤り率が最小と
なるクロックタイミングが得られる。得られたクロック
は、アナログ・ディジタル変換器3、4など、復調装置
の各部へ供給される。
いては、Vijay K.Bhargaw 著、塚本監訳、「最新ディジ
タル衛星通信−実用化技術と最新動向−」、日本技術経
済センター発行に説明されている。
ミタ・クロック再生回路およびBQDPL型クロック再
生回路はともに、低速のディジタルデータを伝送する受
信装置において広く用いられている。しかしながら、高
速のディジタルデータを伝送するにはいくつかの問題が
ある。これらの問題について以下に説明する。
回路は、クロックジッタを低減するために、狭帯域の帯
域通過フィルタであるタンク回路を用いている。クロッ
クジッタを低減するには、タンク回路のQ値(Q=f0
/Δf:f0 はフィルタの中心周波数、Δfは3dB帯
域幅)を大きくする必要がある。しかし、タンク回路と
して一般的に用いられている単同調共振回路では、遅延
時間は約Q/4〔シンボル〕で表される。したがって、
Q値を大きくするとタンク回路の遅延時間が長くなり、
結果としてクロックタイミングの再生に時間を要する。
一例として、財団法人電波システム開発センターの策定
した「構内無線局用19GHz帯データ伝送用無線設備
標準規格」、RCR STD−34Aに準拠した無線L
AN装置において、良好な符号誤り率特性を得るための
Q値は110程度である。この場合、遅延時間は約28
シンボルとなり、クロックタイミングの再生に時間を要
している。加えて、この回路はアナログ回路であるた
め、クロックジッタを低減し、かつクロックタイミング
が再生されるまでの時間を最適に調整することは困難で
ある。さらに、IF信号からクロックの周波数成分を取
り出しているため、伝搬路条件の変動等によりIF信号
のレベルが低下すると、クロックが消滅するという欠点
がある。
フィルタでサンプルクロックの位相の進みと遅れを示す
制御信号を積分している。したがって、クロックタイミ
ング再生用信号を長時間観測してから、VCOを制御し
ていることになる。このため、ループフィルタの積分時
間を長くすればクロックジッタを低減できるが、クロッ
クタイミングの再生に時間を要することになるため、I
F抽出型タンク・リミタ・クロック再生回路と同様な問
題がある。また、VCOが出力するクロックの初期位相
と符号誤り率を最小にするクロックタイミングの位相差
が大きくなるにしたがい、この位相差を補正するために
必要な時間が長くなる。したがって、位相差の大きさが
不確定である通常の使用条件では、クロックタイミング
が再生するまでの時間に幅を生じるという問題がある。
さらに、この回路では、シンボルレートの2倍以上でオ
ーバーサンプリングする必要があるため、ディジタル回
路の実現が困難になり、ディジタルデータの伝送速度の
高速化に対応することが困難である。
にクロックタイミングを確定でき、オーバーサンプリン
グを必要とせず、回路定数の最適化が容易なクロックタ
イミング再生方法および回路を提供することを目的とす
る。
れば、一定周期で繰り返す基準クロックを発生するクロ
ック発生手段と、受信信号を検波して得られたベースバ
ンド信号をサンプリングするためのクロックタイミング
として、基準クロックに対して位相シフトした第一のク
ロックを出力する位相シフト手段と、この位相シフト手
段の位相シフト量を制御する制御手段とを備えたクロッ
クタイミング再生回路において、ベースバンド信号には
クロックタイミング再生用信号が付加されており、制御
手段は、位相シフト手段から、クロックタイミング再生
用信号をサンプリングするためのサンプルクロックとし
て、基準クロックのひとつの立ち上がり点または立ち下
がり点を基点とし、その基点からn番目(n=1、2、
3、…)の立ち上がり点または立ち下がり点の位相が基
準クロックの位相に対してn×Δt(Δtはあらかじめ
定められた位相シフト量)だけ位相シフトした第一のク
ロックを出力させる第一の手段と、クロックタイミング
再生用信号をサンプリングして得られたサンプル信号か
ら、基準クロックの位相と符号誤り率が最小となるクロ
ックタイミングとの位相差を推定し、その推定された位
相差に基づいて、位相シフト手段から、クロックタイミ
ング再生用信号に続くベースバンド信号をサンプリング
するためのクロックタイミングを出力させる第二の手段
とを含むことを特徴とするクロックタイミング再生回路
が提供される。
無線通信装置では、一般に、クロックタイミング再生用
信号(BTR)と、フレーム同期用信号(UW)と、デ
ータ(DATA)からなるバースト信号を送受信する。
このバースト信号を受信して検波することで得られるベ
ースバンド信号は、BTRの部分がほぼ正弦波(雑音や
伝送路の歪が無ければ厳密に正弦波)となり、それ以外
の信号はアイパタンを描く。本発明の第一の観点では、
BTRの部分のベースバンド信号がほぼ正弦波となるこ
とを利用し、この信号を位相が順次ずれていくクロック
でサンプリングした後、得られたサンプル信号を用いて
クロックタイミングを推定する。これにより、4シンボ
ル程度の時間で高速にクロックタイミングを再生するこ
とができる。
イミングを、それ以降のベースバンド信号の部分におい
てクロックタイミングの周波数変動に追従させるため、
位相シフト手段が出力する第一のクロックの立ち上がり
点または立ち下がり点に対し、あらかじめ定められたタ
イミング差δtだけタイミングを進めた立ち上がり点ま
たは立ち下がり点をもつ第二のクロックと、同じタイミ
ング差δtだけタイミングを遅らせた立ち上がり点また
は立ち下がり点をもつ第三のクロックとを生成するサン
プルクロック生成手段と、クロックタイミング再生用信
号をサンプリングするためのサンプルクロックとして制
御手段が第一の手段を用いて位相シフト手段に出力させ
るクロックを選択し、クロックタイミング再生用信号に
続くベースバンド信号をサンプリングするためのサンプ
ルクロックとしてサンプルクロック生成手段の出力を選
択する手段とを備え、第二の手段に、δtだけタイミン
グを進めた立ち上がり点または立ち下がり点におけるサ
ンプル信号から得られる判定誤差と、δtだけタイミン
グを遅らせた立ち上がり点または立ち下がり点における
サンプル信号から得られる判定誤差とを比較して、位相
シフト手段の位相シフト量を演算する演算手段を含むこ
とがよい。
度の低い基準クロックを用いた場合でも高精度のクロッ
クタイミング再生を行うことができ、ディジタルデータ
の符号誤りを減らすことができる。
明の第一の観点による構成とは独立に利用することもで
きる。
定周期で繰り返す基準クロックを発生するクロック発生
手段と、受信信号を検波して得られたベースバンド信号
をサンプリングするためのクロックタイミングとして、
基準クロックに対して位相のシフトした第一のクロック
を出力する位相シフト手段と、この位相シフト手段の位
相シフト量を制御する制御手段とを備えたクロックタイ
ミング再生回路において、第一のクロックの立ち上がり
点または立ち下がり点に対し、あらかじめ定められたタ
イミング差δtだけタイミングを進めた立ち上がり点ま
たは立ち下がり点をもつ第二のクロックと、同じタイミ
ング差δtだけタイミングを遅らせた立ち上がり点また
は立ち下がり点をもつ第三のクロックとを生成するサン
プルクロック生成手段を備え、制御手段は、第二のクロ
ックおよび第三のクロックをそれぞれサンプルクロック
としてベースバンド信号をサンプリングして得られたサ
ンプル信号からそれぞれ求められるクロックタイミング
の位相誤差に関する情報を比較して、位相シフト手段の
位相シフト量を演算する演算手段を含むことを特徴とす
るクロックタイミング再生回路が提供される。
ングにより得られたサンプル信号の位相成分の判定誤差
を利用することができる。また、ベースバンド信号が同
期検波により得られた信号の場合には、サンプル信号の
信号点の判定誤差を利用することもできる。位相成分の
判定誤差あるいは信号点の判定誤差を利用することで、
バースト信号のBTR以外の部分に対するクロックタイ
ミング再生だけでなく、連続的な信号からのクロックタ
イミング再生も可能である。
生するため、位相誤差に関する情報として、BTRをサ
ンプリングして得られたサンプル信号の振幅を利用する
こともできる。この場合、基準クロックのタイミングと
ベースバンド信号のクロックタイミングとが半周期ずれ
ていることがクロックタイミング再生用信号から検出さ
れた場合に、第一のクロックのタイミングを半周期ずら
す手段を備えることが望ましい。
クと第三のクロックとを交互に選択してひとつのクロッ
クとして出力する手段を含み、制御手段は第二のクロッ
クと第三のクロックとに対して交互に求められる位相誤
差に関する情報を比較する構成とすることができる。ま
た、これとは別に、サンプルクロック生成手段は第二の
クロックと第三のクロックとを別々に出力し、制御手段
は第二のクロックと第三のクロックとに対して別々に求
められる位相誤差に関する情報を比較する構成とするこ
ともできる。第二のクロックと第三のクロックとを別々
に出力する場合には、第二のクロックをIチャネルおよ
びQチャネルの一方のサンプルクロック、第三のクロッ
クを他方のサンプルクロックとして出力し、演算手段は
IチャネルおよびQチャネルのそれぞれで得られた位相
誤差に関する情報を比較する構成とすることができる。
た第二のクロックおよび第三のクロックを、ベースバン
ド信号からディジタルデータを復号するための主信号系
のサンプルクロックとして出力する構成とすることがで
きる。また、これとは別に、ベースバンド信号からディ
ジタルデータを復号するための主信号系のサンプルクロ
ックとして第一のクロックが出力され、第二のクロック
および第三のクロックによりベースバンド信号を主信号
系とは別系でサンプリングするサンプリング手段と、こ
のサンプリング手段の出力から位相誤差に関する情報を
得る手段とを備えることもできる。
生する場合には、BTRをサンプリングして得られたサ
ンプル信号の振幅を利用してクロックの引き込みを行
い、BTR以外の信号をサンプリングして得られたサン
プル信号の判定誤差を利用してクロックタイミングの周
波数変動に追従することもできる。
定周期で繰り返す基準クロックを発生するクロック発生
手段と、受信信号を検波して得られたベースバンド信号
をサンプリングするためのクロックタイミングとして、
基準クロックに対して位相のシフトした第一のクロック
を出力する位相シフト手段と、この位相シフト手段の位
相シフト量を制御する制御手段とを備えたクロックタイ
ミング再生回路において、ベースバンド信号にはクロッ
クタイミング再生用信号が付加されており、第一のクロ
ックの立ち上がり点または立ち下がり点に対し、あらか
じめ定められたタイミング差δtだけタイミングを進め
た立ち上がり点または立ち下がり点をもつ第二のクロッ
クと、同じタイミング差δtだけタイミングを遅らせた
立ち上がり点または立ち下がり点をもつ第三のクロック
とを生成するサンプルクロック生成手段を備え、制御手
段は、第二のクロックおよび第三のクロックをそれぞれ
サンプルクロックとしてクロックタイミング再生用信号
をサンプリングすることによりそれぞれ得られるサンプ
ル信号の振幅を比較して、位相シフト手段の位相シフト
量を演算する第一の演算手段と、第二のクロックおよび
第三のクロックをそれぞれサンプルクロックとしてクロ
ックタイミング再生用信号に続くベースバンド信号をサ
ンプリングしたときのサンプル信号から得られる判定誤
差を比較して、位相シフト手段の位相シフト量を演算す
る第二の演算手段とを含むことを特徴とするクロックタ
イミング再生回路が提供される。
検波して得られたベースバンド信号に含まれるクロック
タイミング再生用信号からそれに続くベースバンド信号
をサンプリングするためのクロックタイミングを再生す
るクロックタイミング再生方法において、一定周期で繰
り返す基準クロックのひとつの立ち上がり点または立ち
下がり点を基点とし、その基点からn番目(n=1、
2、3、…)の立ち上がり点または立ち下がり点の位相
が基準クロックの位相に対してn×Δt(Δtはあらか
じめ定められた位相シフト量)だけ位相シフトしたクロ
ックをサンプルクロックとして生成し、このサンプルク
ロックを用いてクロックタイミング再生用信号をサンプ
リングし、このサンプリングにより得られたサンプル信
号から基準クロックの位相と符号誤り率が最小となるク
ロックタイミングとの位相差を推定し、推定された位相
差分だけ基準クロックの位相をシフトさせることによ
り、クロック再生用信号に続くベースバンド信号をサン
プリングするためのクロックタイミングを再生すること
を特徴とするクロックタイミング再生方法が提供され
る。
ド信号をサンプリングして得られたサンプル信号の判定
誤差に基づいてクロックタイミングを再生するクロック
タイミング再生方法において、一定周期で繰り返す基準
クロックを位相シフトして得られた第一のクロックか
ら、このクロックの立ち上がり点または立ち下がり点に
対し、あらかじめ定められたタイミング差δtだけタイ
ミングを進めた立ち上がり点または立ち下がり点をもつ
第二のクロックと、同じタイミング差δtだけタイミン
グを遅らせた立ち上がり点または立ち下がり点をもつ第
三のクロックとを主信号系のサンプルクロックとして生
成し、このサンプルクロックを用いてベースバンド信号
をサンプリングして得られたサンプル信号から判定誤差
を求め、この判定誤差のうち、第二のクロックの上がり
点または立ち下がり点におけるサンプル信号から得られ
る判定誤差と、第三のクロックの立ち上がり点または立
ち下がり点におけるサンプル信号から得られる判定誤差
とを比較した結果に基づいて、第一のクロックに与える
べき位相シフト量を演算し、この位相シフト量に基づき
基準クロックを位相シフトすることを特徴とするクロッ
クタイミング再生方法が提供される。
ド信号をサンプリングして得られたサンプル信号の判定
誤差に基づいてクロックタイミングを再生するクロック
タイミング再生方法において、一定周期で繰り返す基準
クロックを位相シフトして得られた第一のクロックを主
信号系のサンプルクロックとして出力するとともに、こ
の第一のクロックの立ち上がり点または立ち下がり点に
対し、あらかじめ定められたタイミング差δtだけタイ
ミングを進めた立ち上がり点または立ち下がり点をもつ
第二のクロックと、同じタイミング差δtだけタイミン
グを遅らせた立ち上がり点または立ち下がり点をもつ第
三のクロックとを生成し、この第二および第三のクロッ
クで主信号系とは別にベースバンド信号をサンプリング
して得られたサンプル信号から判定誤差を求め、この判
定誤差のうち、第二のクロックの立ち上がり点または立
ち下がり点におけるサンプル信号から得られる判定誤差
と、第三のクロックの立ち上がり点または立ち下がり点
におけるサンプル信号から得られる判定誤差とを比較し
た結果に基づいて、第一のクロックに与えるべき位相シ
フト量を演算し、この位相シフト量に基づき基準クロッ
クを位相シフトすることを特徴とするクロックタイミン
グ再生方法が提供される。
検波して得られたベースバンド信号に含まれるクロック
タイミング再生用信号から、そのベースバンド信号を復
号するためのクロックタイミングを再生するクロックタ
イミング再生方法において、一定周期で繰り返す基準ク
ロックを位相シフトして得られた第一のクロックから、
この第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δtだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点とをも
つ第三のクロックとを主信号系のサンプルクロックとし
て生成し、このサンプルクロックを用いてクロックタイ
ミング再生用信号をサンプリングし、このサンプリング
により得られたサンプル信号について、第二のクロック
の立ち上がり点または立ち下がり点におけるサンプル信
号の振幅と、第三のクロックの立ち上がり点または立ち
下がり点におけるサンプル信号の振幅とを比較し、この
比較の結果に基づいて第一のクロックに与えるべき位相
シフト量を演算し、この位相シフト量に基づき基準クロ
ックを位相シフトすることによりクロックタイミングを
再生することを特徴とするクロックタイミング再生方法
が提供される。
検波して得られたベースバンド信号に含まれるクロック
タイミング再生用信号から、そのベースバンド信号を復
号するためのクロックタイミングを再生するクロックタ
イミング再生方法において、一定周期で繰り返す基準ク
ロックを位相シフトして得られた第一のクロックを主信
号系のサンプルクロックとして出力するとともに、この
第一のクロックの立ち上がり点または立ち下がり点に対
し、あらかじめ定められたタイミング差δtだけタイミ
ングを進めた立ち上がり点または立ち下がり点をもつ第
二のクロックと、同じタイミング差δtだけタイミング
を遅らせた立ち上がり点または立ち下がり点とをもつ第
三のクロックとを生成し、この第二および第三のクロッ
クを用いて主信号系とは別系にクロックタイミング再生
用信号をサンプリングし、このサンプリングにより得ら
れたサンプル信号について、第二のクロックの立ち上が
り点または立ち下がり点におけるサンプル信号の振幅
と、第三のクロックの立ち上がり点または立ち下がり点
におけるサンプル信号の振幅とを比較し、この比較の結
果に基づいて第一のクロックに与えるべき位相シフト量
を演算し、この位相シフト量に基づき基準クロックを位
相シフトすることによりクロックタイミングを再生する
ことを特徴とするクロックタイミング再生方法が提供さ
れる。
ロックと第三のクロックとを交互に選択したクロックに
よりベースバンド信号をサンプリングしてもよく、第二
のクロックと第三のクロックとで別々にベースバンド信
号をサンプリングしてもよい。別々にサンプリングする
場合に、Iチャネルの信号を一方のクロック、Qチャネ
ルの信号を他方のクロックでサンプリングすることがで
きる。
ックのタイミングと受信信号のクロックタイミングとが
半周期ずれていることがベースバンドのクロックタイミ
ング再生用信号から検出された場合には、第一のクロッ
クタイミングを半周期ずらすことがよい。
示すブロック構成図であり、クロックタイミング再生回
路を備えた復調装置の構成を示す。ここでは、バースト
信号のフレームに付加されたクロックタイミング再生用
信号だけを用いて、短時間にクロックタイミングを再生
する実施形態を示す。
る直交検波器1と、IF信号と非同期のキャリア信号を
発生して直交検波器1へ出力する発振器2と、直交検波
器1のIチャネルおよびQチャネルの出力をディジタル
信号に変換するアナログ・ディジタル変換器3、4と、
このアナログ・ディジタル変換器3、4の出力するディ
ジタル信号を処理するベースバンド信号処理回路5と、
クロックタイミング再生用信号からディジタルデータを
復号するためのクロックタイミングを再生するクロック
タイミング再生回路6とを備える。
期で繰り返す基準クロックを発生する基準クロック発生
回路7と、受信信号を検波して得られたベースバンド信
号をサンプリングするためのサンプルクロックとして、
基準クロックに対して位相をシフトした第一のクロック
を出力する位相シフト回路8と、この位相シフト回路8
の位相シフト量を制御する制御回路9とを備える。
回路11と、カウンタ10の出力と位相推定回路11の
出力との一方を選択するスイッチ12とを備える。カウ
ンタ10は基準クロックに同期して位相制御信号(位相
シフト量θ)を出力し、位相シフト回路8から、クロッ
クタイミング再生用信号をサンプリングするためのサン
プルクロックとして、基準クロックのひとつの立ち上が
り点または立ち下がり点を基点とし、その基点からn番
目(n=1、2、3、…)の立ち上がり点または立ち下
がり点の位相が基準クロックの位相に対してθ=n×Δ
t(Δtはあらかじめ定められた位相シフト量)だけ位
相シフトしたクロックを出力させる。位相推定回路11
は、クロックタイミング再生用信号をサンプリングして
得られたサンプル信号、すなわちベースバンド信号処理
回路5からのサンプル信号から、基準クロックの位相と
符号誤り率が最小となるクロックタイミングとの位相差
φを推定する。さらに位相推定回路11は、その推定さ
れた位相差φが補償されるように、位相シフト回路8へ
の位相制御信号として位相シフト量−φを出力すること
により、位相シフト回路8から、クロックタイミング再
生用信号に続くベースバンド信号をサンプリングするた
めのクロックタイミングを出力させる。スイッチ12
は、クロックタイミング再生用信号を受信しているとき
にカウンタ10の出力を選択し、それ以外では位相推定
回路11の出力(−φ)を選択して、位相制御信号とし
て位相シフト回路7に供給する。制御回路8の動作フロ
ーを図2に示す。
を説明する図であり、(a)は直交検波器1へ入力する
IF信号のバーストフレームフォーマット、(b)は直
交検波器1が出力するベースバンド信号、(c)は所望
のクロックタイミング、(d)は基準クロック発生回路
7の出力する基準クロック、(e)は位相シフト回路8
が出力するサンプルクロック、(f)はベースバンド信
号処理回路5がクロックタイミング再生回路6へ供給す
るサンプル信号のデータ切り替わりタイミング、(g)
はそのサンプル信号の値、(h)はIチャネルとQチャ
ネルのサンプル信号の値を二乗し加算した値、(i)は
(h)を近似した関数、(j)は(i)の位相を推定し
て位相補正して得られたクロックタイミングの各波形を
示す。(j)の波形は所望のクロックタイミング(c)
の波形に一致する。
タイミングを効率良く再生するための符号が付加され
る。例えばQPSK変調方式の場合、「1100」また
は「1001」を繰り返したビットパターンが付加され
る。この符号を帯域制限して得られるクロックタイミン
グ再生用信号(BTR)は、図3(b)に示す周期2T
(Tはシンボル周期)の正弦波である。この信号をサン
プリングする際、アイアパーチャが最も開き、符号誤り
率が最小となる最適なクロックタイミングは、図図3
(c)に示すタイミングである。ここでは、この信号を
得ることを目的とする。まず、図3(b)の信号をアナ
ログ・ディジタル変換器3、4でサンプリングする。こ
の場合のサンプルクロック(図3(e))は、基準クロ
ック発生回路7が発生したシンボルレートの基準クロッ
ク(図3(d))の周期を、位相シフト回路8がサンプ
ル毎に一定量Δtずつ変化させたクロックである。サン
プリングして得られたサンプル信号(図3(f))を位
相推定回路11へ入力する。位相推定回路11は、Iチ
ャネルとQチャネルの各サンプル信号を二乗して加算す
る(図3(h))。得られた値は、図3(i)に示す関
数で近似できる。位相推定回路11は、この近似関数の
位相を推定することで、基準クロックと符号誤り率が最
小となるタイミングとの差φを求める。この差が補償さ
れるように位相シフト回路8に位相制御信号として−φ
を入力することで、位相シフト回路8は、基準クロック
(図3(d))の位相をシフトし、図3(j)に示すク
ロックタイミングを得る。以上の動作によりクロックタ
イミングを得た後は、位相シフト回路8の位相シフト量
を一定に固定して、バースト信号が終了するまでクロッ
クタイミングを一定に保つ。
示すブロック構成図である。この位相推定回路11は、
IチャネルおよびQチャネルのサンプル信号(「I-ch
」、「Q-ch 」と表す)をそれぞれ二乗する乗算器1
3、14と、これらの出力を加算する加算器15と、サ
ンプル信号のデータの切り替わりを観測してサンプル回
数を計数するカウンタ16と、加算器15の出力を遅延
時間T′(=T+Δt)ずつ順次遅延させる複数の遅延
回路17と、基準クロックと符号誤り率が最小となるク
ロックタイミングとの位相差の推定値があらかじめ記憶
されたROM18とを備える。
差によるサンプル信号の振幅変動をなくすため、乗算器
13、14と加算器15とにより、(I-ch)2 +(Q-c
h)2の演算を行う。なお、図4の構成ではこの演算をサ
ンプリング後にディジタル的に行っているが、サンプリ
ング前にアナログ的に行い、得られた信号を主信号系と
は別のアナログ・ディジタル変換器でサンプリングする
構成とすることもできる。
7によりT′(=T+Δt)ずつ遅延させ、ROM18
に入力する。また、カウンタ16によりサンプル信号の
データ切り替わりを観測してサンプル回数を計数し、そ
の値をROM18に入力する。
ンプル信号から、基準クロックと符号誤り率が最小とな
るクロックタイミングとの位相差φを推定し、得られた
値を出力する。位相差φの推定は、例えば以下のように
行う。
グ毎にΔtずつ位相シフトすると、サンプリングの間隔
が一定量ずつ変化したサンプルクロックを得ることがで
きる。得られたサンプルクロック(図3(e))を用い
てベースバンド信号(図3(d))をサンプリングし、
この値を二乗加算すると、n番目の値は、 Yn =A2 {1+ cos(ωc nΔt−φ)} …(1) で近似できる(図3(i))。ここで、Aは振幅、ωc
は基準クロックの角周波数、Δtはあらかじめ定められ
た一定量の位相シフト量、φは基準クロックと符号誤り
率が最小になるクロックタイミングとの位相差である。
φは、
φの値を記憶しておく。なお、式(2)は一例であり、
他に sin-1関数や tan-1関数なども利用できる。式
(2)から、最低3個のサンプル信号を用いて位相差φ
が推定できるため、クロックタイミングを短時間で再生
することが可能である。
Mを用いたが、乗算器と加算器等の組み合わせで同様の
演算を行うことも可能である。また、マイクロプロセッ
サやDSP(ディジタル信号プロセッサ)を用いてソフ
ト的に処理することも可能である。
す。この位相シフト回路8は、ROM21、22、ディ
ジタル・アナログ変換器23、24、ハイブリッド2
5、28、およびアナログ乗算器26、27により構成
される。この位相シフト回路8には、位相制御信号と基
準クロックとが入力される。ここでは、位相制御信号と
して位相シフト量θが入力されたものとして説明する。
このときROM21、22は、入力された位相制御信号
に対し、 cosθと sinθの値を出力する。ディジタル・
アナログ変換器23、24はそれぞれ、これらの値をア
ナログ信号に変換し、アナログ乗算器26、27へ出力
する。ハイブリッド25は、入力された基準クロックを
互いに90度の位相差を有した2系列のクロックに分配
し、アナログ乗算器26、27へ出力する。アナログ乗
算器26、27はハイブリッド25により分配された2
系列のクロックを cosθと sinθの値に乗算し、ハイブ
リッド28はこの乗算結果を加算する。この結果、基準
クロックをθだけ位相シフトしたサンプルクロックが得
られる。
アナログ回路により構成したが、基準クロックのM倍
(Mは位相シフトのステップ幅で決まる)のクロックを
発生するクロック発生器と、シフト量が可変できる可変
長シフトレジスタとを用いて、すべてディジタル回路で
構成することも可能である。
した値を式(1)で近似した。これに対し、復調方式と
して同期検波方式を用いた場合には、キャリア位相誤差
による影響をほとんど無視できるため、(I-ch)2 また
は(Q-ch)2 の値を式(1)で近似することもできる。
また、サンプル信号を二乗せずに、(I-ch)または(Q
-ch)のサンプル信号を、 Yn =A cos(ωc nΔt/2−φ) …(3) と近似して、位相差φを推定することもできる。
2値信号になるように送信側で処理することにより、前
述した実施形態のクロックタイミング再生回路を多値変
調方式にも利用することができる。
調方式の場合には、シンボル毎にキャリア位相面がπ/
4だけ一定方向へ回転しているので、ベースバンド信号
処理回路4において、シンボル毎に−π/4だけキャリ
ア位相面を補正する。この補正は、アナログ・ディジタ
ル変換器の前段でアナログ的に行うこともできる。
て同期検波方式あるいは準同期検波方式を想定して説明
し、クロックタイミング再生回路についても、これらの
方式に対応するものとして説明した。しかし、前述した
クロックタイミング再生回路は、IF遅延検波方式を用
いた復調装置でも同様に利用することができる。
動作例を説明する図であり、サンプル信号を二乗加算し
た値を三角関数ではなくN次の多項式で近似する例を示
す。(a)は受信したIF信号、(b)はクロックタイ
ミング再生用信号から得られるベースバンド信号、
(c)は所望のクロックタイミング、(d)は基準クロ
ック、(e)はサンプルクロック、(f)はサンプル信
号のデータ切り替わりタイミング、(g)はサンプル信
号の値、(h)はIチャネルとQチャネルのサンプル信
号を二乗して加算した値、(i)は近似するN次の多項
式が表す関数、(j)は位相確定して得られたクロッ
ク、(k)は(j)を位相反転して得られたクロックタ
イミング、のそれぞれの波形を示す。
作例と同様にして得られたサンプル信号を二乗加算して
得られた(N+1)個の値について、N次の多項式で近
似する。すなわち、 y(t) =a0 +a1 t+…+aN tN ……(4) とする。この式においてan (n=1、2、…、N)の
値を求める。このためN+1元の連立方程式を解くと、
次式が得られる。
た後に、 dy/dt=a1 +2a2t+…+naNtN-1 =0 …(6) とおき、tを求める。さらに、nΔt≒tの場合、サン
プル信号を二乗加算したn番目の値y(nΔt)の値が
サンプル信号の取り得る最大値に近ければ、tは極大点
である。よって、位相推定回路11はtのタイミングを
クロックタイミングと推定し、位相シフト回路8を制御
する。逆にy(nΔt)が最小値に近ければtは極小点
である。よって、位相推定回路11はtのタイミング
(図6(j))を位相反転し、これをクロックタイミン
グと推定して、位相シフト回路8を制御する。これによ
り、符号誤り率が最小となるクロックタイミングが得ら
れる。
QDL型クロック再生回路のようにオーバーサンプリン
グをする必要がなく、シンボルレート未満のサンプリン
グクロックを用いて処理できるため、ディジタル回路に
よる実施が容易であり、伝送速度の高速化に容易に対応
できる。また、最低3サンプル、すなわち4シンボル以
下という短時間でクロックタイミングを再生することが
できる。さらに、基準クロックを内蔵しているため、I
F抽出型タンク・リミタ・クロック再生回路と異なり、
IF信号のレベルが低下してもクロックは消滅しない。
加えて、クロックタイミング再生回路のほとんどの構成
をディジタル回路で実施できるため、一度Δtを設定す
れば、その後はΔtを調整する必要はない。したがっ
て、回路の無調整化が可能となる。
用信号から短時間にクロックタイミングを再生する回路
について説明した。前述の回路によりクロックタイミン
グが再生した後、クロックの周波数変動に追従する場
合、あるいは連続的なディジタルデータに対してクロッ
クタイミングを再生する場合の実施形態について、以下
に説明する。
ック構成図であり、クロックタイミング再生回路を備え
た復調装置の構成例を示す。この実施形態は、変調方式
としてQPSK変調方式またはπ/4シフトQPSK変
調方式などの位相変調方式を用い、復調方式としてベー
スバンド遅延検波方式を用いた復調装置のクロックタイ
ミング再生回路に本発明を実施したものである。
2、アナログ・ディジタル変換器3、4、ベースバンド
信号処理回路5aおよびクロックタイミグ再生回路6a
を備え、直交検波器1にはIF信号を入力する。発振器
2は、IF信号と非同期のキャリア信号を発生して、直
交検波器1へ出力する。アナログ・ディジタル変換器
3、4はそれぞれ、クロックタイミング再生回路6aか
ら供給されるサンプルクロックのタイミングで直交検波
器1の出力をサンプリングしてディジタル信号へ変換
し、ベースバンド信号処理回路5aへ出力する。
変換回路31、遅延回路32および識別判定回路33を
備える。座標変換回路31は、直交座標上のIチャネル
とQチャネルのサンプル信号を極座標へ変換して位相成
分ψを求め、これをクロックタイミング再生回路6aへ
出力すると同時に、遅延回路32および識別判定回路3
3によりベースバンド遅延検波を行う。具体的には、遅
延回路32は、この座標変換回路31の出力を1シンボ
ル時間Tだけ遅延させる。識別判定回路33は、この座
標変換回路31の出力と遅延回路32との出力、すなわ
ち1シンボル時間だけずれた二つのサンプル信号の位相
成分の差分を求め、これを識別判定することで各チャネ
ルの復号信号を得る。
準クロック発生回路7、位相シフト回路8、サンプルク
ロック生成回路41および位相制御回路42を備える。
基準クロック発生回路7は、あらかじめ定められた一定
周期の基準クロックを発生する。位相シフト回路8は、
復調装置においてベースバンド信号をサンプリングする
ためのクロックタイミングとして、基準クロック発生回
路7の出力する基準クロックtの位相をシフトした補正
クロックt0 を出力する。サンプルクロック生成回路4
1は、補正クロックt0 の立ち上がり点または立ち下が
り点に対し、あらかじめ定められたタイミング差δtだ
けタイミングを進めた立ち上がり点または立ち下がり点
と、同じタイミング差δtだけタイミングを遅らせた立
ち上がり点または立ち下がり点とを交互に繰り返すクロ
ックを生成して、主信号系のサンプルクロックとして出
力する。位相制御回路42は、ベースバンド信号処理回
路5aからのサンプル信号の位相成分に基づいて、δt
だけタイミングを進めた立ち上がり点または立ち下がり
点における1シンボル時間ずれた二つの位相成分の差分
を識別判定して得られる判定誤差と、δtだけタイミン
グを遅らせた立ち上がり点または立ち下がり点における
1シンボル時間ずれた二つの位相成分の差分を識別判定
して得られる判定誤差とを比較し、その比較結果に基づ
いて位相シフト回路8の位相シフト量を演算する。この
演算結果に基づいて位相シフト回路8による位相シフト
量を制御することで、補正クロックt0 にクロックタイ
ミングが再生される。
差との関係を示す。この図は、一定の搬送波電力対雑音
電力比(C/N)の条件下においてサンプルタイミング
を変化させた場合の判定誤差の二乗平均値(RMS値)
について、計算機シミュレーションにより求めた結果を
示している。シミュレーションでは、変調方式をQPS
K方式、復調方式をQPSK遅延検波方式、伝送系をロ
ールオフ率が0.6のナイキスト伝送系とした。図から
わかるように、判定誤差の二乗平均値は下に凸の曲線を
描く。したがって、判定誤差の二乗値(または絶対値)
が描く曲線の微分係数が0となるタイミングで判定誤差
が最小となり、よって符号誤り率も最小となることがわ
かる。
交検波器1に入力されるIF信号のバーストフレームフ
ォーマット、(b)は直交検波器1から出力されるベー
スバンド信号が描くアイパタン、(c)は所望のクロッ
クタイミング、(d)は基準クロック発生回路7が出力
する基準クロックt、(e)は位相シフト回路8が出力
する補正クロックt0 をタイミング差δtだけ進めたク
ロックta 、(f)は位相シフト回路8が出力する補正
クロックt0 、(g)は補正クロックt0 をタイミング
差δtだけ遅らせたクロックtb 、(h)はサンプルク
ロック生成回路41が出力するサンプルクロック、
(i)はアナログ・ディジタル変換器3、4が出力する
サンプル信号のデータの切り替わりタイミングである。
基準クロックtをτだけ補正して補正クロックt0 を生
成する。ただし、このクロックタイミング再生回路6a
が初期状態の場合はτ=0であり、クロックタイミング
が確定した時点で、τは基準クロックtと符号誤り率が
最小となるクロックタイミングとの時間差となる。サン
プルクロック生成回路41は、補正クロックt0 を基
に、位相差が2δtの2種類のクロックta 、tb を生
成し、さらに両クロックを用いて、図9(h)に示すサ
ンプルクロックを生成する。このサンプルクロックがア
ナログ・ディジタル変換器3、4に供給され、ベースバ
ンド信号をサンプリングする。位相制御回路42では、
ベースバンド信号処理回路5aから得られる判定誤差信
号eに基づき、ta 、tb のそれぞれのタイミングにお
ける判定誤差ea 、eb の絶対値または二乗値を求め
る。さらに、ea とeb との差分δeを基に、サンプル
タイミングの補正量+αまたは−αまたは0を求める。
ここで、α(α>0)は修正幅であり、一定値に設定す
ることも可能であり、また、差分δeに応じて適応的に
変化させることも可能である。位相制御回路42は、 δe>0:t0 +α→t0 δe<0:t0 −α→t0 δe=0:t0 →t0 …(7) にしたがってサンプルタイミングを更新する。
ンプルタイミングと判定誤差との関係を示す。位相制御
回路42において上述の式によるサンプルタイミングの
更新を繰り返し、δe=0となったときに、図10に示
す曲線の微分係数が0となり、ta とtb との中間点t
0 が判定誤差が最小となるタイミング、すなわち符号誤
り率が最小となるクロックタイミングと一致する。この
実施形態におけるクロックタイミングを再生するための
動作フローを図11に示す。
具体的な構成例を示す。このサンプルクロック生成回路
41は、位相進み回路51、位相遅れ回路52およびス
イッチ53を備える。位相進み回路51は、補正クロッ
クt0 のタイミングをδtだけ進ませる。位相遅れ回路
52は、補正クロックt0 のタイミングをδtだけ遅ら
せる。スイッチ53は、これらの回路の出力を補正クロ
ックt0 に同期して交互に切り替える。
例を示す。この回路には、遅延回路61、加算器62、
判定回路63、加算器64、絶対値回路65、スイッチ
66、ラッチ67、68、加算器69、符号器70、ア
ップ/ダウンカウンタ71、乗算器72および累算器7
3を備える。この位相制御回路42には、ベースバンド
信号処理回路5a内の座標変換回路31からサンプル信
号の位相成分ψが供給される。遅延回路61はこの信号
を2シンボル時間2Tだけ遅延させ、加算器62はサン
プル信号の位相成分ψと遅延回路61の出力との差分を
求める。判定回路63は加算器62の出力を判定し、加
算器64は加算器62の出力と判定回路63と出力との
差分、すなわち判定誤差を計算する。絶対値回路65は
加算器64の出力の絶対値を計算する。スイッチ66は
絶対値回路65の出力を1シンボル時間毎に2個のラッ
チ67、68へ分配する。ラッチ67、68はスイッチ
66の出力を2シンボル時間だけ記憶する。加算器69
は2シンボルに1回だけ2個のラッチ67、68の出力
の差分δeを求める。δeは、 δe=|Err〔ψ2n+1−ψ2n-1〕|−|Err〔ψ2n−ψ2n-2〕| …(8) で表される。ただし、ψ2nは2n番目のサンプル信号の
位相成分、Err〔・〕は判定誤差を表す関数である。
符号器70は加算器69の出力の符号を求める。アップ
/ダウンカウンタ71は符号器70の出力をカウント
し、その値が一定量を越えたときだけ+1か−1を出力
する。乗算器72はアップ/ダウンカウンタ71の出力
に修正幅α(α>0)を乗算する。累算器73はこの乗
算された値を累算し、位相シフト回路8への位相シフト
量として出力する。
値回路65を用いているが、これを二乗回路に置き換え
てもよい。また、符号器70とアップ/ダウンカウンタ
71の代わりに累算器を用い、誤差量に応じて適応的に
補正量を変化させる構成としてもよい。
別の構成例を示す。このサンプルクロック生成回路41
は、分周回路81、反転回路82、位相進み回路83、
位相遅れ回路84、反転回路85、86、遅延回路8
7、88、AND回路89、90およびOR回路91を
備える。分周回路81は補正クロックt0 を1/2分周
する。反転回路82は分周回路81が出力するクロック
を反転する。位相進み回路83は反転回路82が出力す
るクロックのタイミングをδtだけ進ませ、位相遅れ回
路84は分周回路81が出力するクロックのタイミング
をδtだけ遅らせる。反転回路85、86はそれぞれ、
位相進み回路83と位相遅れ回路84とがそれぞれ出力
するクロックを反転する。遅延回路87、88はそれぞ
れ反転回路65、66の出力を微少時間tg だけ遅延さ
せる。AND回路69は、位相進み回路83の出力する
クロックと、そのクロックを反転しさらにtg だけ遅延
させたクロック、すなわち遅延回路87の出力との論理
積を得る。AND回路90は、位相遅れ回路84の出力
するクロックと、このクロックを反転しさらにtg だけ
遅延させたクロック、すなわち遅延回路88の出力との
論理積を得る。OR回路91はAND回路89、90が
出力するクロックの論理和を得る。
生成回路が出力するサンプルクロックを示す。図14に
示した構成では、サンプルクロック生成回路が出力する
サンプルクロックのデューティ比は50%にならない。
しかしながら、このようなクロックに対応するアナログ
・ディジタル変換器はすでに市販されており、アナログ
・ディジタル変換器が要求するホールド時間よりtg を
長くすれば、十分に使用可能である。
ミング再生回路6aは、シンボルレート程度の処理速度
で、サンプルタイミングを符号誤り率が最小となるクロ
ックタイミングに一致させることができる。したがっ
て、オーバサンプリングする必要がないため、ディジタ
ル回路での実施が容易で伝送速度の高速化に容易に対応
できると同時に、低消費電力化を図ることができる。ま
た、基準クロックを内蔵しているため、IF信号のレベ
ルが低下してもクロックは消滅しない。さらに、クロッ
クタイミング再生回路のほとんどの構成をディジタル回
路で実施できるため、クロックジッタが少なく、同時に
クロックタイミングを確定するまでの時間が短くなるよ
うに一度δtやαのパラメータを設定すれば、その後は
これらのパラメータを調整する必要はない。したがっ
て、回路の無調整化が可能になる。
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、変調方式として22nQAM(n=1、2、…)変調
方式、復調方式として同期検波方式を用いた復調装置の
クロックタイミング再生回路に本発明を実施したもので
ある。復調装置には、直交検波器1、キャリア再生回路
101、アナログ・ディジタル変換器3、4、ベースバ
ンド信号処理回路5bおよびクロックタイミング再生回
路6bを備える。直交検波器1にはIF信号が入力さ
れ、キャリア再生回路101から供給されるキャリア信
号により直交検波を行う。キャリア再生回路101はI
F信号と同期したキャリア信号を発生する。アナログ・
ディジタル変換器3、4は、直交検波器1のIチャネル
およびQチャネルの出力をそれぞれディジタル信号に変
換する。ベースバンド信号処理回路5bは、アナログ・
ディジタル変換器3、4が出力するIチャネルとQチャ
ネルのサンプル信号の信号点を判定し、各チャネルの復
号信号を得る。クロックタイミング再生回路6bは、ベ
ースバンド信号処理回路5bから得られる判定誤差信号
から、アナログ・ディジタル変換器3、4へ供給するサ
ンプルクロックを生成する。
判定回路102、103と加算器104とを備える。判
定回路102、103は、IチャネルとQチャネルのサ
ンプル信号を判定し、各チャネルの復号信号を得る。加
算器104は、Iチャネルのサンプル信号と復号信号と
の差分を計算して判定誤差信号を出力する。
準クロック発生回路7、位相シフト回路8、サンプルク
ロック生成回路41および位相制御回路42bを備え
る。基準クロック発生回路7、位相シフト回路8および
サンプルクロック生成回路41の構成および動作は、上
述したの実施形態と同等である。位相制御回路42bと
しては、図13に示した回路から遅延回路61、加算器
62、判定回路63および加算器64を取り除いた回路
を利用することができる。
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、変調方式として22nQAM(n=1、2、…)変調
方式、復調方式として同期検波方式を用いた復調装置の
クロックタイミング再生回路に本発明を実施したもので
ある。
生回路101、アナログ・ディジタル変換器3、4、ベ
ースバンド信号処理回路5cおよびクロックタイミング
再生回路6cを備える。直交検波器1にはIF信号が入
力され、キャリア再生回路101から供給されるキャリ
ア信号により直交検波を行う。キャリア再生回路101
はIF信号と同期したキャリア信号を発生する。アナロ
グ・ディジタル変換器3、4は、直交検波器1のIチャ
ネルおよびQチャネルの出力をそれぞれディジタル信号
に変換する。ベースバンド信号処理回路5cは、アナロ
グ・ディジタル変換器3、4が出力するIチャネルとQ
チャネルのサンプル信号の信号点を判定し、各チャネル
の復号信号を得る。クロックタイミング再生回路6c
は、ベースバンド信号処理回路5cから得られる各チャ
ネルの判定誤差信号から、アナログ・ディジタル変換器
3、4へ供給するサンプルクロックta 、tb を生成す
る。
の判定回路102、103と同じく2個の加算器10
4、105とを備える。判定回路102、103は、I
チャネルとQチャネルのサンプル信号の信号点を判定
し、各チャネルの復号信号を得る。加算器104はIチ
ャネルのサンプル信号と復号信号との差分を計算して判
定誤差信号を出力し、加算器105はQチャネルのサン
プル信号と復号信号との差分を計算して判定誤差信号を
出力する。
準クロック発生回路7、位相シフト回路8、位相進み回
路51、位相遅れ回路52および位相制御回路42cを
備える。
tb を交互に選択するのではなく、二つのクロック
ta 、tb でそれぞれIチャネルおよびQチャネルの信
号をサンプリングする。このため、図12に示したサン
プルクロック生成回路のスイッチ53は不要であり、位
相シフト回路8の出力する補正クロックt0 から、位相
進み回路51および位相遅れ回路52により二つのクロ
ックta 、tb を得る。
す。この位相制御回路42cは、絶対値回路65a、6
5b、加算器69、符号器70、アップ/ダウンカウン
タ71、乗算器72および累算器73を備える。絶対値
回路65aはIチャネルの判定誤差信号の絶対値を計算
し、絶対値回路65bはQチャネルの判定誤差信号の絶
対値を計算する。加算器69は2個の絶対値回路65
a、65bの出力の差分を計算する。符号器70は加算
器69の出力の符号を求める。アップ/ダウンカウンタ
71は符号器70の出力をカウントし、その値が一定量
を越えたときだけ+1か−1を出力する。乗算器72は
アップ/ダウンカウンタ71の出力と修正幅α(α>
0)を乗算する。累算器73はこの乗算された値を累算
し、位相シフト回路8への位相シフト量として出力す
る。
成例と同様に、絶対値回路65a、65bの代わりに二
乗回路を用いることができる。また、符号器70とアッ
プ/ダウンカウンタ71の代わりに累算器を用い、誤差
量に応じて適応的に補正量を変化させる構成としてもよ
い。
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、クロックタイミング再生回路6dに主信号系とは別
にアナログ・ディジタル変換器111、112と座標変
換回路113とを設け、主信号系のアナログ・ディジタ
ル変換器3、4には補正クロックt0 を供給すること
が、図7に示した第二の実施形態と異なる。
の実施形態と同様に基準クロック発生回路7、位相シフ
ト回路8、サンプルクロック生成回路41および位相制
御回路42を備え、さらに、アナログ・ディジタル変換
器111、112および座標変換回路113を備える。
アナログ・ディジタル変換器111、112にはサンプ
ルクロック生成回路41からのクロックが供給され、そ
れぞれ直交検波器1からのIチャネルおよびQチャネル
の信号をサンプリングする。座標変換回路113は、直
交座標上のIチャネルとQチャネルのサンプル信号を極
座標へ変換して、位相成分ψを得る。位相制御回路42
は、この位相成分ψに基づいて位相シフト回路7の位相
シフト量を制御する。
比べて回路規模は大きくなるが、復号信号からδtの影
響を除くことができるため、符号誤り率を改善すること
ができる。
式またはπ/4シフトQPSK変調方式または他の位相
変調方式、復調方式としてベースバンド遅延検波方式等
の準同期検波方式を用いた場合を想定して説明したが、
発振器2の代わりにキャリア再生回路を用い、座標変換
回路113の代わりにサンプル信号の信号点を判定して
その信号点の判定誤差を求める回路を設けることで、変
調方式として22nQAM(n=1、2、…)変調方式、
復調方式として同期検波方式を用いた場合にも同様に実
施できる。
し、変調方式として22nQAM(n=1、2、…)変調
方式、復調方式として同期検波方式を用いる場合に、座
標変換回路113および位相制御回路42に代えて用い
られる位相制御回路の構成例を示す。
3b、加算器64a、64b、絶対値回路65a、65
b、加算器69、符号器70、アップ/ダウンカウンタ
71、乗算器72および累算器73を備える。判定回路
63a、63bは、IチャネルおよびQチャネルの2系
列のサンプル信号の信号点を判定する。加算器64a、
64bは、各チャネルについて、そのサンプル信号とそ
れに対する判定回路63a、63bの判定出力との差
分、すなわち判定誤差を計算する。絶対値回路65a、
65bはそれぞれ、加算器64a、64bの出力の絶対
値を計算する。加算器69は絶対値回路65a、65b
の出力の差分δeを計算する。符号器70は加算器69
の出力の符号を求める。アップ/ダウンカウンタ71は
符号器70の出力をカウントし、その値が一定量を越え
たときだけ+1か−1を出力する。乗算器72はアップ
/ダウンカウンタ71の出力に修正幅α(α>0)を乗
算する。累算器73はこの乗算された値を累算し、位相
シフト回路8への位相シフト量として出力する。
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、変調方式として22nQAM(n=1、2、…)変調
方式、復調方式として同期検波方式を用いた復調装置の
クロックタイミング再生回路に本発明を実施したもので
ある。この実施形態は、クロックタイミング再生回路6
eに主信号系とは別にアナログ・ディジタル変換器11
1、112を設け、主信号系のアナログ・ディジタル変
換器3、4には補正クロックt0 を供給することが、図
16、図17にに示した第三、第四の実施形態と大きく
異なる。
クロック発生回路7、位相シフト回路8、位相進み回路
51、位相遅れ回路52、アナログ・ディジタル変換器
111、112および位相制御回路42eを備える。基
準クロック発生回路7は基準となるクロックを発生す
る。位相シフト回路8は、位相制御回路42eの出力に
基づいて基準クロックの位相をシフトして補正クロック
t0 を生成し、これをサンプルクロックとしてアナログ
・ディジタル変換器3、4に出力するとともに、位相進
み回路51および位相遅れ回路52に出力する。位相進
み回路51は補正クロックt0 の位相をδtだけ進ま
せ、位相遅れ回路52はδtだけ遅らせる。アナログ・
ディジタル変換器111は、位相進み回路51の出力し
たクロックta によりIチャネルの信号をサンプリング
し、アナログ・ディジタル変換器112は、位相遅れ回
路52の出力したクロックtb によりQチャネルの信号
をサンプリングする。位相制御回路42eは、アナログ
・ディジタル変換器111、112の出力から補正量を
求め、これを累算して位相シフト回路8へ出力する位相
シフト量を計算する。位相制御回路42eとしては、図
20に示したものを用いることができる。
では、バースト信号を受信する場合に、信号フレームに
付加されるクロックタイミング再生用信号だけを用いて
高速にクロックタイミングを再生することができる。こ
れに対して第二の実施形態ないし第六の実施形態では、
連続的な信号やバースト信号のクロックタイミング再生
用信号以外の信号に対して、クロックの周波数変動に追
従して高精度なクロックタイミング再生を行うことがで
きる。したがって、バースト信号を受信する場合には、
第一の実施形態によりクロックタイミング再生用信号を
用いてクロックタイミングを再生し、それ以降は、第二
ないし第六の実施形態のいずれかによりクロックタイミ
ング再生を行うことが望ましい。このような実施形態に
ついて以下に説明する。
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は第一の実施形態と第二の実施形態とを組み合わせたも
のであり、復調装置には直交検波器1、発振器2、アナ
ログ・ディジタル変換器3、4、ベースバンド信号処理
回路5およびクロックタイミング再生回路6fを備え、
クロックタイミング再生回路6fには、基準クロック発
生回路7、位相シフト回路8、制御回路9a、サンプル
クロック生成回路41およびスイッチ21bを備える。
制御回路9aには、カウンタ10、位相推定回路11、
スイッチ12aおよび位相制御回路42を備える。
は第一の実施形態あるいは第二の実施形態で説明したと
おりである。スイッチ12aは、クロックタイミング再
生用信号を受信しているときにカウンタ10の出力を選
択し、クロックタイミング再生用信号が終了するとまず
位相推定回路11の出力を選択し、続いて位相制御回路
42の出力を選択して位相シフト回路8に供給する。ス
イッチ12bは、クロックタイミング再生用信号をサン
プリングするためのサンプルクロックとして、カウンタ
10を用いて位相シフト回路8に出力させる補正クロッ
クを選択し、クロックタイミング再生用信号に続くベー
スバンド信号をサンプリングするためのサンプルクロッ
クとして、サンプルクロック生成回路41の出力を選択
する。
を受信しているときは、スイッチ12aはカウンタ10
の出力を選択し、スイッチ12bは位相シフト回路8の
出力を選択する。これによりクロックタイミング再生回
路6fからは、基準クロックのひとつの立ち上がり点ま
たは立ち下がり点を基点とし、その基点からn番目(n
=1、2、3、…)の立ち上がり点または立ち下がり点
の位相が基準クロックの位相に対してn×Δt(Δtは
あらかじめ定められた位相シフト量)だけ位相シフトし
たクロックが、サンプルクロックとして出力される。そ
して、そのサンプルクロックにより得られたサンプル信
号を用いて、位相推定回路11で基準クロックの位相と
符号誤り率が最小となるクロックタイミングとの位相差
を推定する。
による位相差の推定を行った時点で、スイッチ12aは
位相推定回路11の出力を選択する。これにより、推定
された位相差に基づいて位相シフト回路8の位相シフト
量が設定される。
了すると、スイッチ12aは位相制御回路42の出力を
選択し、スイッチ12bはサンプルクロック生成回路4
1の出力を選択する。これによりクロックタイミング再
生回路6fからは、位相シフト回路8の出力する第一の
クロック(補正クロック)の立ち上がり点または立ち下
がり点に対し、あらかじめ定められたタイミング差δt
だけタイミングを進めた立ち上がり点または立ち下がり
点をもつ第二のクロックと、同じタイミング差δtだけ
タイミングを遅らせた立ち上がり点または立ち下がり点
をもつ第二のクロックとが、サンプルクロックとして出
力される。そして、そのサンプルクロックにより得られ
たサンプル信号に基づいて、位相制御回路42が位相シ
フト回路8の位相シフト量を補正する。
ミング再生用信号を用いて高速なクロックタイミングの
引き込みが可能であるとともに、クロックタイミング再
生用信号に続く信号について、クロックの周波数変動に
追従することができる。したがって、回路規模は比較的
大きくなるが、高速な引き込みが要求され、かつ高精度
のクロックが要求される場合には非常に有効である。
ロックタイミングを引き込むために、上述した第二の実
施形態ないし第六の実施形態を変形して利用することも
できる。そのような実施形態について以下に説明する。
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、変調方式としてQPSK変調方式またはπ/4シフ
トQPSK変調方式などの位相変調方式を用い、復調方
式として準同期検波方式を用いた復調装置のクロックタ
イミング再生回路に本発明を実施したものである。
アナログ・ディジタル変換器3、4、ベースバンド信号
処理回路5およびクロックタイミグ再生回路6gを備え
る。クロックタイミング再生回路6gには、基準クロッ
ク発生回路7、位相シフト回路8、サンプルクロック生
成回路41、二乗加算回路121および位相制御回路4
2gを備える。二乗加算回路121は、IチャネルとQ
チャネルのそれぞれの信号を二乗する二個の乗算器と、
この二個の乗算器の出力を加算する加算器とにより構成
される。
生回路6gに、サンプル信号そのものを入力する。二乗
加算回路121は、このサンプルクロックによりサンプ
リングして得られたIチャネルとQチャネルの各サンプ
ル信号を二乗して加算する。位相制御回路42gは、二
乗加算されたサンプル信号について、δtだけタイミン
グを進めた立ち上がり点または立ち下がり点における振
幅と、δtだけタイミングを遅らせた立ち上がり点また
は立ち下がり点における振幅とを比較し、その比較結果
に基づいて位相シフト回路8の位相シフト量を演算す
る。
再生回路6gの動作を説明する図であり、図24は動作
フロー、図25は各信号の波形、図26はサンプルタイ
ミングとサンプル信号の二乗値との関係を示す。
(a)に示すように、クロックタイミング再生用信号
(BTR)、フレーム同期用信号(UW)およびデータ
(DATA)により構成されたバーストフレーム構成の
IF信号を入力する。図25(b)〜(j)はクロック
タイミング再生用信号の部分を拡大して示す。クロック
タイミング再生用信号を検波し帯域制限すると、図25
(b)に示す正弦波のベースバンド信号が得られる。こ
のベースバンド信号に対し、符号誤り率が最小となる所
望のクロックタイミングが、図25(c)に示す信号で
ある。クロックタイミング再生回路5iは、ベースバン
ド信号が図25(b)に示す正弦波となることを利用
し、この信号から図25(c)に示すクロックタイミン
グを再生する。
25(d)に示す基準クロックtをτだけシフトして、
図25(f)に示す補正クロックt0 を生成する。ただ
し、クロックタイミング再生回路6gが初期状態の場合
はτ=0であり、クロックタイミングが確定した時点
で、τは図25(d)に示す基準クロックtとクロック
タイミングとの時間差となる。サンプルクロック生成回
路41は、補正クロックt0 を基に、位相差が2δtの
2種類のクロックta 、tb を生成し、さらに両クロッ
クを例えばシンボル毎に切り替えることにより、図25
(h)に示すサンプルクロックを生成する。このサンプ
ルクロックを用いて、アナログ・ディジタル変換器3、
4でベースバンド信号をサンプリングする。これによ
り、図25(i)に示すディジタル信号のIチャネルと
Qチャネルの各サンプル信号が得られる。このサンプル
信号を二乗加算回路121により二乗して加算すると、
図25(j)に示す信号が得られる。
ミングを得るためには、(j)の二乗値が最大となるタ
イミングを求めればよいことがわかる。すなわち、図2
6に示すように、サンプル信号の二乗値が零ではなく、
かつ微分係数が零のタイミングが、所望のクロックタイ
ミングである。これを利用し、位相制御回路42gで、
二乗加算回路121の出力からサンプルタイミングの補
正量を決定する。
サンプル信号の二乗値Ra 、Rb を求め、このRa 、R
b の差分δRを基に、サンプルタイミングの補正量(+
αまたは−αまたは0)を求める。ここでα(α>0)
は修正幅であり、一定値に設定することも可能であり、
また、差分δRに応じて適応的に変化させることも可能
である。位相制御回路42gは、 δR<0:t0 +α→t0 δR>0:t0 −α→t0 δR=0:t0 →t0 …(9) にしたがってサンプルタイミングを更新する。
き、図25に示す曲線の微分係数は零となり、ta とt
b との中間点t0 が符号誤り率が最小となるクロックタ
イミングと一致する。
成例を示す。この回路には、スイッチ66、ラッチ6
7、68、加算器69、符号器70、アップ/ダウンカ
ウンタ71、乗算器72および累算器73を備える。ス
イッチ66は、入力されたサンプル信号の二乗値(R)
を1シンボル毎に2個のラッチ67、68へ分配する。
ラッチ67、68はスイッチ22の出力を2シンボル時
間だけ記憶する。加算器69は2シンボルに1回だけ2
個のラッチ67、68の出力の差分δRを求める。符号
器70は加算器69の出力の符号を求める。アップ/ダ
ウンカウンタ71は符号器70の出力をカウントし、そ
の値が一定量を越えたときだけ+1か−1を出力する。
乗算器72はアップ/ダウンカウンタ71の出力に修正
幅α(α>0)を乗算する。累算器73はこの乗算され
た値を累算し、位相シフト回路8への位相シフト量とし
て出力する。
が、符号器70とアップ/ダウンカウンタ71の代わり
に累算器を用い、差分δRに応じて適応的に修正幅を変
化させる構成としてもよい。
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施形態
は、変調方式として22nQAM(n=1、2、…)変調
方式、復調方式として同期検波方式を用いた復調装置の
クロックタイミング再生回路に本発明を実施したもので
ある。ただし、この場合には、直交検波後に正弦波が得
られるように、送信側で2値のクロックタイミング再生
用信号を挿入しているものとする。
1、キャリア再生回路101、アナログ・ディジタル変
換器3、4、ベースバンド信号処理回路5およびクロッ
クタイミング再生回路6hを備える。クロックタイミン
グ再生回路6hには、基準クロック発生回路7、位相シ
フト回路8、サンプルクロック生成回路41a、二乗回
路122、123および位相制御回路42hを備える。
サンプルクロック生成回路41aは、位相進み回路51
と位相遅れ回路52とにより構成される。
御回路42hの具体的な構成例を示す。この回路には、
加算器69、符号器70、アップ/ダウンカウンタ7
1、乗算器72および累算器73を備える。加算器69
は、IチャネルとQチャネルのサンプル値の二乗値の差
分δRを計算する。符号器70は加算器69の出力の符
号を求める。アップ/ダウンカウンタ71は符号器70
の出力をカウントし、その値が一定量を越えたときだけ
+1か−1を出力する。乗算器72はアップ/ダウンカ
ウンタ71の出力に修正幅α(α>0)を乗算する。累
算器73はこの乗算された値を累算し、位相シフト回路
8への位相シフト量として出力する。
ロック構成図であり、クロックタイミング再生回路とそ
れが備えられた復調装置との構成を示す。この実施例
は、主信号系のサンプリングに補正クロックt0 を用
い、クロックタイミング再生回路において主信号系とは
別にサンプリングを行うことが図23に示した第八の実
施形態と異なる。
アナログ・ディジタル変換器3、4、ベースバンド信号
処理回路5およびクロックタイミグ再生回路6iを備え
る。クロックタイミング再生回路6iには、第八実施例
と同様に、基準クロック発生回路7、位相シフト回路
8、サンプルクロック生成回路41、二乗加算回路12
1および位相制御回路42gを備え、さらに、アナログ
・ディジタル変換器111、112を備える。位相シフ
ト回路8の出力する補正クロックt0 は、サンプルクロ
ック生成回路41に供給されるとともに、主信号系のサ
ンプルクロックとして出力される。サンプルクロック生
成回路41は、補正クロックt0 のタイミングをδtだ
け進ませたクロックとδtだけ遅らせたクロックとを、
交互にアナログ・ディジタル変換器111、112に供
給する。アナログ・ディジタル変換器111、112
は、このクロックを用いて、主信号系とは別系に、直交
検波器1から出力されたIチャネルとQチャネルのベー
スバンド信号をサンプリングする。これ以外の動作は第
八の実施形態と同等である。
の構成に比べて回路規模は大きくなるが、復号信号から
δtの影響を除くことができるため、符号誤り率を改善
することができる。
またはπ/4シフトQPSK変調方式または他の位相変
調方式、復調方式としてベースバンド遅延検波方式等の
準同期検波方式を用いた場合を想定して説明したが、直
交検波後に正弦波が得られるように送信側で2値のクロ
ックタイミング再生用信号を挿入すれば、22nQAM
(n=1、2、…)変調方式にも対応できる。
ブロック構成図であり、クロックタイミング再生回路と
それが備えられた復調装置との構成を示す。この実施形
態は、変調方式として22nQAM(n=1、2、…)変
調方式、復調方式として同期検波方式を用いた復調装置
のクロックタイミング再生回路に本発明を実施したもの
である。ただし、この場合には、直交検波後に正弦波が
得られるように、送信側で2値のクロックタイミング再
生用信号を挿入しているものとする。
同等であるが、第十の実施形態と同様に主信号系とは別
のアナログ・ディジタル変換器を設け、主信号系のアナ
ログ・ディジタル変換器に補正クロックt0 を供給する
ことが第九実施例と異なる。
生回路101、アナログ・ディジタル変換器3、4、ベ
ースバンド信号処理回路5およびクロックタイミング再
生回路6jを備える。クロックタイミング再生回路6j
には、基準クロック発生回路7、位相シフト回路8、サ
ンプルクロック生成回路41a、二乗回路122、12
3および位相制御回路42hを備え、さらに、アナログ
・ディジタル変換器111、112を備える。位相シフ
ト回路8の出力する補正クロックt0 は、サンプルクロ
ック生成回路41aに供給されるとともに、主信号系の
サンプルクロックとして出力される。サンプルクロック
生成回路41aは、補正クロックt0 のタイミングをδ
tだけ進ませたクロックta と、δtだけ遅らせたクロ
ックtbとをアナログ・ディジタル変換器111、11
2に供給する。アナログ・ディジタル変換器111、1
12は、これらのクロックを用いて、主信号系とは別系
に、直交検波器1から出力されたIチャネルとQチャネ
ルのベースバンド信号をサンプリングする。
似安定状態の動作を説明する図である。第八ないし第十
一の実施形態に示したクロックタイミング再生回路で
は、疑似安定状態が生じることがある。すなわち、補正
クロックt0 のタイミングが±T/2と一致した場合に
は微分係数は零になるが、クロックタイミングが得られ
ない擬似安定状態となる。しかしながら、この擬似安定
状態は、クロックタイミング再生回路4が初期状態(τ
=0)のとき、基準クロックtのタイミングとクロック
タイミングとの差がちょうど±T/2の場合にのみ生じ
る。したがって、この状態の発生確率は非常に小さい。
擬似安定状態への対策は、サンプル信号から基準クロッ
クtのタイミングとクロックタイミングとの差がちょう
ど±T/2であることを検出した場合に、補正クロック
t0 を±T/2だけ補正すればよい。
ックタイミング再生回路6gの別の構成例を示すブロッ
ク構成図であり、図32に示した擬似安定状態を回避す
るための回路を付加した構成例を示す。
クロック発生回路7、位相シフト回路8、サンプルクロ
ック生成回路41、二乗加算回路121および位相制御
回路42gに加え、キックオフ回路131および加算器
132を備える。キックオフ回路131は、Iチャネル
とQチャネルのサンプル信号の擬似安定状態を検出し、
その場合だけT/2の値(Tはシンボル周期)を出力す
る。加算器132は、キックオフ回路131の出力と位
相制御回路42gの出力とを加算して、位相シフト回路
8に出力する。
を示すブロック構成図である。このキックオフ回路は、
乗算器141、142、加算器143、比較器144、
カウンタ145およびROM146を備える。乗算器1
41、142はIチャネルおよびQチャネルのサンプル
信号をそれぞれ二乗する。加算器143は乗算器14
1、142の出力を加算する。比較器144は、加算器
143の出力値としきい値とを比較し、加算器143の
出力値が小さい場合に「1」、それ以外の場合に「0」
を出力する。カウンタ145は、比較器144の出力を
カウントし、一定値以上になると「1」を出力する。R
OM146は、カウンタ145の出力が「1」の場合に
T/2、それ以外は零を出力する。
すブロック構成図であり、図36は擬似安定状態におけ
る信号波形を示す。図36において、(a)〜(h)は
図25の(b)〜(j)の各信号に対応する。
状態となった場合のベースバンド信号の符号が、図36
(c)に示すように、一定となることを利用している。
すなわち、Iチャネル用にスイッチ151、ラッチ15
3、155、乗算器157、符号器159およびカウン
タ151を備え、Qチャネル用にスイッチ152、ラッ
チ154、156、乗算器158、符号器160および
カウンタ162を備え、さらに、OR回路163および
ROM164を備える。スイッチ151はIチャネルの
サンプル信号をシンボル毎に2個のラッチ153、15
5に切り替え、スイッチ152はQチャネルのサンプル
信号を同じく2個のラッチ154、156に切り替え
る。乗算器157はラッチ153、155の出力を乗算
し、乗算器158はラッチ154、156の出力を乗算
する。符号器159、160はそれぞれ、乗算器15
7、158の出力の符号を求める。カウンタ161、1
62はそれぞれ、符号器159、160の出力をカウン
トし、一定値以上になると「1」を出力する。OR回路
163はカウンタ161、162の論理和を求める。R
OM164は、OR回路163の出力が「1」の場合に
T/2、それ以外は零を出力する。
路で擬似安定状態を避けるための構成例について図32
ないし図36を参照して説明したが、必要に応じてこれ
らの構成を多少変更することで、他の実施形態において
も同様に擬似安定状態を避けることができる。すなわ
ち、基準クロックのタイミングと受信信号のクロックタ
イミングとが半周期ずれていることがサンプル信号から
検出された場合にはサインプルタイミングを半周期ずら
すことで、クロックタイミング再生回路の擬似安定状態
を回避することができる。また、初期状態(τ=0の場
合)が疑似安定状態の近傍にある場合も、短時間にクロ
ックタイミングを確定させることができる。
タイミング再生回路では、IF抽出型タンク・リミタ・
クロック再生回路と異なり、基準クロックを内蔵してい
るためIF信号のレベルが低下してもクロックは消滅し
ない。また、BQDPL型クロック再生回路のようなオ
ーバーサンプリングの必要もなく、処理速度はシンボル
レート程度で良いため、データ伝送速度の高速化に容易
に対応できる。そして、処理速度をシンボルレート程度
に抑えることができるため、低消費電力化が図れる。さ
らに、本発明のクロックタイミング再生回路はほとんど
の構成要素をディジタル回路で構成できるため、一度設
定したパラメータを調整する必要がなく、回路の無調整
化を図ることができる。
図。
す図。
図。
明する図。
図。
を示す図。
生回路の動作を説明する図。
示す図。
を示す図。
す図。
出力するサンプルクロックを示す図。
図。
図。
図。
図。
図。
図。
示す図。
る図。
図。
図。
成図。
再生回路に擬似安定状態に対応する回路を設けた例を示
すブロック構成図。
図。
図。
図。
出型タンク・リミタ・クロック再生回路を備えた復調装
置の構成例を示す図。
PL型クロック再生回路を備えた復調装置の構成例を示
す図。
路の動作フローを示す図。
h、6i、6j クロックタイミング再生回路 7 基準クロック発生回路 8 位相シフト回路 9、9a 制御回路 10、16、145、161、162 カウンタ 11 位相推定回路 12、12a、12b、53、66、151、152
スイッチ 13、14、72、141、142、157、158
乗算器 15、62、64、64a、64b、69、132、1
43 加算器 17、32、61、87、88 遅延回路 18、21、22、146、164 ROM 23、24 ディジタル・アナログ変換器 25、28 ハイブリッド 26、27 アナログ乗算器 31 座標変換回路 41 サンプルクロック生成回路 42、42b、42c、42e、42g、42h 位相
制御回路 51、83 位相進み回路 52、84 位相遅れ回路 63、63a、63b 判定回路 65、65a、65b 絶対値回路 67、68、153〜156 ラッチ 70、159、160 符号器 71 アップ/ダウンカウンタ 73 累算器 81 分周回路 82、85、86 反転回路 89、90 AND回路 91、163 OR回路 101 キャリア再生回路 121 二乗加算回路 122、123 二乗回路 131 キックオフ回路 144 比較器
Claims (28)
- 【請求項1】 一定周期で繰り返す基準クロックを発生
するクロック発生手段と、 受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、基準クロ
ックに対して位相シフトした第一のクロックを出力する
位相シフト手段と、 この位相シフト手段の位相シフト量を制御する制御手段
とを備えたクロックタイミング再生回路において、 前記ベースバンド信号にはクロックタイミング再生用信
号が付加されており、 前記制御手段は、 前記位相シフト手段から、前記クロックタイミング再生
用信号をサンプリングするためのサンプルクロックとし
て、前記基準クロックのひとつの立ち上がり点または立
ち下がり点を基点とし、その基点からn番目(n=1、
2、3、…)の立ち上がり点または立ち下がり点の位相
が前記基準クロックの位相に対してn×Δt(Δtはあ
らかじめ定められた位相シフト量)だけ位相シフトした
第一のクロックを出力させる第一の手段と、 前記クロックタイミング再生用信号をサンプリングして
得られたサンプル信号から、前記基準クロックの位相と
符号誤り率が最小となるクロックタイミングとの位相差
を推定し、その推定された位相差に基づいて、前記位相
シフト手段から、前記クロックタイミング再生用信号に
続くベースバンド信号をサンプリングするためのクロッ
クタイミングを出力させる第二の手段とを含むことを特
徴とするクロックタイミング再生回路。 - 【請求項2】 請求項1記載のクロックタイミング再生
回路において、 前記位相シフト手段が出力する第一のクロックの立ち上
がり点または立ち下がり点に対し、あらかじめ定められ
たタイミング差δtだけタイミングを進めた立ち上がり
点または立ち下がり点をもつ第二のクロックと、同じタ
イミング差δtだけタイミングを遅らせた立ち上がり点
または立ち下がり点をもつ第三のクロックとを生成する
サンプルクロック生成手段と、 前記クロックタイミング再生用信号をサンプリングする
ためのサンプルクロックとして前記制御手段が前記第一
の手段を用いて前記位相シフト手段に出力させるクロッ
クを選択し、前記クロックタイミング再生用信号に続く
ベースバンド信号をサンプリングするためのサンプルク
ロックとして前記サンプルクロック生成手段の出力を選
択する手段とを備え、 前記第二の手段は、δtだけタイミングを進めた立ち上
がり点または立ち下がり点におけるサンプル信号から得
られる判定誤差と、δtだけタイミングを遅らせた立ち
上がり点または立ち下がり点におけるサンプル信号から
得られる判定誤差とを比較して、前記位相シフト手段の
位相シフト量を演算する演算手段を含むことを特徴とす
るクロックタイミング再生回路。 - 【請求項3】 一定周期で繰り返す基準クロックを発生
するクロック発生手段と、 受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、 この位相シフト手段の位相シフト量を制御する制御手段
とを備えたクロックタイミング再生回路において、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δtだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成するサンプルクロック生成手段
を備え、 前記制御手段は、前記第二のクロックおよび前記第三の
クロックをそれぞれサンプルクロックとしてベースバン
ド信号をサンプリングして得られたサンプル信号からそ
れぞれ求められるクロックタイミングの位相誤差に関す
る情報を比較して、前記位相シフト手段の位相シフト量
を演算する演算手段を含むことを特徴とするクロックタ
イミング再生回路。 - 【請求項4】 前記位相誤差に関する情報はサンプリン
グにより得られたサンプル信号の位相成分の判定誤差で
ある請求項3記載のクロックタイミング再生回路。 - 【請求項5】 ベースバンド信号は同期検波により得ら
れた信号であり、前記位相誤差に関する情報はサンプリ
ングにより得られたサンプル信号の信号点の判定誤差で
ある請求項3記載のクロックタイミング再生回路。 - 【請求項6】 ベースバンド信号にはクロックタイミン
グ再生用信号を含み、前記位相誤差に関する情報はこの
クロックタイミング再生用信号をサンプリングして得ら
れたサンプル信号の振幅である請求項3記載のクロック
タイミング再生回路。 - 【請求項7】 基準クロックのタイミングとベースバン
ド信号のクロックタイミングとが半周期ずれていること
がクロックタイミング再生用信号から検出された場合
に、第一のクロックのタイミングを半周期ずらす手段を
備えた請求項6記載のクロックタイミング再生回路。 - 【請求項8】 前記サンプルクロック生成手段は前記第
二のクロックと前記第三のクロックとを交互に選択して
ひとつのクロックとして出力する手段を含み、 前記制御手段は前記第二のクロックと前記第三のクロッ
クとに対して交互に求められる位相誤差に関する情報を
比較する請求項3ないし7のいずれか記載のクロックタ
イミング再生回路。 - 【請求項9】 前記サンプルクロック生成手段は前記第
二のクロックと前記第三のクロックとを別々に出力し、 前記制御手段は前記第二のクロックと前記第三のクロッ
クとに対して別々に求められる位相誤差に関する情報を
比較する請求項3ないし7のいずれか記載のクロックタ
イミング再生回路。 - 【請求項10】 ベースバンド信号はIチャネルの信号
とQチャネルの信号とを含み、 前記第二のクロックはIチャネルおよびQチャネルの一
方のサンプルクロック、前記第三のクロックは他方のサ
ンプルクロックとして出力され、 前記演算手段はIチャネルおよびQチャネルのそれぞれ
で得られた位相誤差に関する情報を比較する手段を含む
請求項9記載のクロックタイミング再生回路。 - 【請求項11】 前記サンプルクロック生成手段により
生成された第二のクロックおよび第三のクロックがベー
スバンド信号からディジタルデータを復号するための主
信号系のサンプルクロックとして出力される請求項3な
いし10のいずれか記載のクロックタイミング再生回
路。 - 【請求項12】 ベースバンド信号から送信信号を復号
するための主信号系のサンプルクロックとして前記第一
のクロックが出力され、 前記第二のクロックおよび前記第三のクロックにより前
記ベースバンド信号を前記主信号系とは別系でサンプリ
ングするサンプリング手段と、 このサンプリング手段の出力から前記位相誤差に関する
情報を得る手段とを備えた請求項3ないし10のいずれ
か記載のクロックタイミング再生回路。 - 【請求項13】 一定周期で繰り返す基準クロックを発
生するクロック発生手段と、 受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、 この位相シフト手段の位相シフト量を制御する制御手段
とを備えたクロックタイミング再生回路において、 前記ベースバンド信号にはクロックタイミング再生用信
号が付加されており、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δtだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成するサンプルクロック生成手段
を備え、 前記制御手段は、 前記第二のクロックおよび前記第三のクロックをそれぞ
れサンプルクロックとしてクロックタイミング再生用信
号をサンプリングすることによりそれぞれ得られるサン
プル信号の振幅を比較して、前記位相シフト手段の位相
シフト量を演算する第一の演算手段と、 前記第二のクロックおよび前記第三のクロックをそれぞ
れサンプルクロックとしてクロックタイミング再生用信
号に続くベースバンド信号をサンプリングしたときのサ
ンプル信号から得られる判定誤差を比較して、前記位相
シフト手段の位相シフト量を演算する第二の演算手段と
を含むことを特徴とするクロックタイミング再生回路。 - 【請求項14】 一定周期で繰り返す基準クロックを発
生するクロック発生手段と、 受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、 ベースバンド信号をサンプリングして得られたサンプル
信号から得られる判定誤差に基づいて前記位相シフト手
段の位相シフト量を制御する制御手段とを備えたクロッ
クタイミング再生回路において、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δtだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成して主信号系のサンプルクロックとして出
力するサンプルクロック生成手段を備え、 前記制御手段は、δtだけタイミングを進めた立ち上が
り点または立ち下がり点におけるサンプル信号から得ら
れる判定誤差と、δtだけタイミングを遅らせた立ち上
がり点または立ち下がり点におけるサンプル信号から得
られる判定誤差とを比較して、前記位相シフト手段の位
相シフト量を演算する演算手段を含むことを特徴とする
クロックタイミング再生回路。 - 【請求項15】 一定周期で繰り返す基準クロックを発
生するクロック発生手段と、 受信信号を検波して得られたベースバンド信号を主信号
系でサンプリングするためのクロックタイミングとし
て、前記基準クロックに対して位相のシフトした第一の
クロックを出力する位相シフト手段と、 ベースバンド信号をサンプリングして得られたサンプル
信号から得られる判定誤差に基づいて前記位相シフト手
段の位相シフト量を制御する制御手段とを備えたクロッ
クタイミング再生回路において、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δtだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成するサンプルクロック生成手段と、 この第二のクロックにより前記ベースバンド信号を前記
主信号系とは別系でサンプリングするサンプリング手段
とを備え、 前記制御手段は、このサンプリング手段の出力から、δ
tだけタイミングを進めた立ち上がり点または立ち下が
り点におけるサンプル信号から得られる判定誤差と、δ
tだけタイミングを遅らせた立ち上がり点または立ち下
がり点におけるサンプル信号から得られる判定誤差とを
比較して、前記位相シフト手段の位相シフト量を演算す
る演算手段を含むことを特徴とするクロックタイミング
再生回路。 - 【請求項16】 一定周期で繰り返す基準クロックを発
生するクロック発生手段と、 受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、 ベースバンド信号をサンプリングして得られたサンプル
信号の位相成分の判定誤差または信号点の判定誤差に基
づいて前記位相シフト手段の位相シフト量を制御する制
御手段とを備えたクロックタイミング再生回路におい
て、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δtだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成して主信号系のサンプルクロックとして出
力するサンプルクロック生成手段を備え、 前記制御手段は、δtだけタイミングを進めた立ち上が
り点または立ち下がり点におけるサンプル信号から得ら
れる位相成分の判定誤差と、δtだけタイミングを遅ら
せた立ち上がり点または立ち下がり点におけるサンプル
信号から得られる位相成分の判定誤差とを比較して、前
記位相シフト手段の位相シフト量を演算する演算手段を
含むことを特徴とするクロックタイミング再生回路。 - 【請求項17】 一定周期で繰り返す基準クロックを発
生するクロック発生手段と、 同期検波により得られたベースバンド信号をサンプリン
グするためのクロックタイミングとして、前記基準クロ
ックに対して位相のシフトした第一のクロックを出力す
る位相シフト手段と、 ベースバンド信号をサンプリングして得られたサンプル
信号の信号点の判定誤差に基づいて前記位相シフト手段
の位相シフト量を制御する制御手段とを備えたクロック
タイミング再生回路において、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δtだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成し、前記第二のクロックを主信
号系のIチャネルおよびQチャネルの一方のサンプルク
ロック、前記第三のクロックを他方のサンプルクロック
として出力するサンプルクロック生成手段を備え、 前記制御手段は、IチャネルおよびQチャネルのそれぞ
れのサンプル信号から得られる判定誤差を比較して、前
記位相シフト手段の位相シフト量を演算する演算手段を
含むことを特徴とするクロックタイミング再生回路。 - 【請求項18】 一定周期で繰り返す基準クロックを発
生するクロック発生手段と、 準同期検波または同期検波により得られたベースバンド
信号を主信号系でサンプリングするためのクロックタイ
ミングとして、前記基準クロックに対して位相のシフト
した第一のクロックを出力する位相シフト手段と、 ベースバンド信号をサンプリングして得られたサンプル
信号の位相成分の判定誤差またはサンプル信号の信号点
の判定誤差に基づいて前記位相シフト手段の位相シフト
量を制御する制御手段とを備えたクロックタイミング再
生回路において、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δtだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成するサンプルクロック生成手段と、 この第二のクロックにより前記ベースバンド信号を前記
主信号系とは別系でサンプリングするサンプリング手段
とを備え、 前記制御手段は、このサンプリング手段の出力から、δ
tだけタイミングを進めた立ち上がり点または立ち下が
り点におけるサンプル信号から得られる判定誤差と、δ
tだけタイミングを遅らせた立ち上がり点または立ち下
がり点におけるサンプル信号から得られる判定誤差とを
比較して、前記位相シフト手段の位相シフト量を演算す
る演算手段を含むことを特徴とするクロックタイミング
再生回路。 - 【請求項19】 一定周期で繰り返す基準クロックを発
生するクロック発生手段と、 同期検波により得られたベースバンド信号を主信号系で
サンプリングするためのクロックタイミングとして、前
記基準クロックに対して位相のシフトした第一のクロッ
クを出力する位相シフト手段と、 ベースバンド信号をサンプリングして得られたサンプル
信号の信号点の判定誤差に基づいて前記位相シフト手段
の位相シフト量を制御する制御手段とを備えたクロック
タイミング再生回路において、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δtだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成するサンプルクロック生成手段
と、 前記主信号系とは別系で、前記第二のクロックによりI
チャネルおよびQチャネルの一方のベースバンド信号を
サンプリングし、前記第三のクロックにより他方のベー
スバンド信号をサンプリングするサンプリング手段とを
備え、 前記制御手段は、IチャネルおよびQチャネルのそれぞ
れのサンプル信号から得られる判定誤差を比較して、前
記位相シフト手段の位相シフト量を演算する演算手段を
含むことを特徴とするクロックタイミング再生回路。 - 【請求項20】 一定周期で繰り返す基準クロックを発
生するクロック発生手段と、 受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、 この位相シフト手段の位相シフト量を前記ベースバンド
信号に含まれるクロックタイミング再生用信号をサンプ
リングして得られるサンプル信号の振幅に基づいて制御
する制御手段とを備えたクロックタイミング再生回路に
おいて、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δtだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成して主信号系のサンプルクロックとして出
力するサンプルクロック生成手段を備え、 前記制御手段は、このサンプルクロックによるサンプリ
ングで得られたサンプル信号について、δtだけタイミ
ングを進めた立ち上がり点または立ち下がり点における
サンプル信号の振幅と、δtだけタイミングを遅らせた
立ち上がり点または立ち下がり点におけるサンプル信号
の振幅とを比較し、その比較結果に基づいて前記位相シ
フト手段の位相シフト量を演算する演算手段を含むこと
を特徴とするクロックタイミング再生回路。 - 【請求項21】 一定周期で繰り返す基準クロックを発
生するクロック発生手段と、 受信信号を検波して得られたベースバンド信号をサンプ
リングするためのクロックタイミングとして、前記基準
クロックに対して位相のシフトした第一のクロックを出
力する位相シフト手段と、 この位相シフト手段の位相シフト量を前記ベースバンド
信号に含まれるクロックタイミング再生用信号をサンプ
リングして得られるサンプル信号の振幅に基づいて制御
する制御手段とを備えたクロックタイミング再生回路に
おいて、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δtだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成し、前記第二のクロックを主信
号系のIチャネルおよびQチャネルの一方のサンプルク
ロック、前記第三のクロックを他方のサンプルクロック
として出力するサンプルクロック生成手段を備え、 前記制御手段は、IチャネルおよびQチャネルのそれぞ
れのサンプル信号の振幅を比較し、その比較結果に基づ
いて前記位相シフト手段の位相シフト量を演算する演算
手段を含むことを特徴とするクロックタイミング再生回
路。 - 【請求項22】 一定周期で繰り返す基準クロックを発
生するクロック発生手段と、 受信信号を検波して得られたベースバンド信号を主信号
系でサンプリングするためのクロックタイミングとし
て、前記基準クロックに対して位相のシフトした第一の
クロックを出力する位相シフト手段と、 この位相シフト手段の位相シフト量を前記ベースバンド
信号に含まれるクロックタイミング再生用信号をサンプ
リングして得られるサンプル信号の振幅に基づいて制御
する制御手段とを備えたクロックタイミング再生回路に
おいて、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点と、
同じタイミング差δtだけタイミングを遅らせた立ち上
がり点または立ち下がり点とを交互に繰り返す第二のク
ロックを生成するサンプルクロック生成手段と、 この第二のクロックにより前記ベースバンド信号を前記
主信号系とは別系でサンプリングするサンプリング手段
とを備え、 前記制御手段は、前記サンプリング手段により得られた
サンプル信号について、δtだけタイミングを進めた立
ち上がり点または立ち下がり点におけるサンプル信号の
振幅と、δtだけタイミングを遅らせた立ち上がり点ま
たは立ち下がり点におけるサンプル信号の振幅とを比較
し、その比較結果に基づいて前記位相シフト手段の位相
シフト量を演算する演算手段を含むことを特徴とするク
ロックタイミング再生回路。 - 【請求項23】 一定周期で繰り返す基準クロックを発
生するクロック発生手段と、 受信信号を検波して得られたベースバンド信号を主信号
系でサンプリングするためのクロックタイミングとし
て、前記基準クロックに対して位相のシフトした第一の
クロックを出力する位相シフト手段と、 この位相シフト手段の位相シフト量を前記ベースバンド
信号に含まれるクロックタイミング再生用信号をサンプ
リングして得られるサンプル信号の振幅に基づいて制御
する制御手段とを備えたクロックタイミング再生回路に
おいて、 前記第一のクロックの立ち上がり点または立ち下がり点
に対し、あらかじめ定められたタイミング差δtだけタ
イミングを進めた立ち上がり点または立ち下がり点をも
つ第二のクロックと、同じタイミング差δtだけタイミ
ングを遅らせた立ち上がり点または立ち下がり点をもつ
第三のクロックとを生成するサンプルクロック生成手段
と、 前記主信号系とは別系で、前記第二のクロックによりI
チャネルおよびQチャネルの一方のベースバンド信号を
サンプリングし、前記第三のクロックにより他方のベー
スバンド信号をサンプリングするサンプリング手段とを
備え、 前記制御手段は、IチャネルおよびQチャネルのそれぞ
れのサンプル信号の振幅を比較し、その比較結果に基づ
いて前記位相シフト手段の位相シフト量を演算する演算
手段を含むことを特徴とするクロックタイミング再生回
路。 - 【請求項24】 受信信号を検波して得られたベースバ
ンド信号に含まれるクロックタイミング再生用信号から
それに続くベースバンド信号をサンプリングするための
クロックタイミングを再生するクロックタイミング再生
方法において、 一定周期で繰り返す基準クロックのひとつの立ち上がり
点または立ち下がり点を基点とし、その基点からn番目
(n=1、2、3、…)の立ち上がり点または立ち下が
り点の位相が前記基準クロックの位相に対してn×Δt
(Δtはあらかじめ定められた位相シフト量)だけ位相
シフトしたクロックをサンプルクロックとして生成し、 このサンプルクロックを用いて前記クロックタイミング
再生用信号をサンプリングし、 このサンプリングにより得られたサンプル信号から前記
基準クロックの位相と符号誤り率が最小となるクロック
タイミングとの位相差を推定し、 推定された位相差分だけ前記基準クロックの位相をシフ
トさせることにより、前記クロックタイミング再生用信
号に続くベースバンド信号をサンプリングするためのク
ロックタイミングを再生することを特徴とするクロック
タイミング再生方法。 - 【請求項25】 ベースバンド信号をサンプリングして
得られたサンプル信号の判定誤差に基づいてクロックタ
イミングを再生するクロックタイミング再生方法におい
て、 一定周期で繰り返す基準クロックを位相シフトして得ら
れた第一のクロックから、このクロックの立ち上がり点
または立ち下がり点に対し、あらかじめ定められたタイ
ミング差δtだけタイミングを進めた立ち上がり点また
は立ち下がり点をもつ第二のクロックと、同じタイミン
グ差δtだけタイミングを遅らせた立ち上がり点または
立ち下がり点をもつ第三のクロックとを主信号系のサン
プルクロックとして生成し、 このサンプルクロックを用いてベースバンド信号をサン
プリングして得られたサンプル信号から判定誤差を求
め、 この判定誤差のうち、前記第二のクロックの上がり点ま
たは立ち下がり点におけるサンプル信号から得られる判
定誤差と、前記第三のクロックの立ち上がり点または立
ち下がり点におけるサンプル信号から得られる判定誤差
とを比較した結果に基づいて、前記第一のクロックに与
えるべき位相シフト量を演算し、 この位相シフト量に基づき前記基準クロックを位相シフ
トすることを特徴とするクロックタイミング再生方法。 - 【請求項26】 ベースバンド信号をサンプリングして
得られたサンプル信号の判定誤差に基づいてクロックタ
イミングを再生するクロックタイミング再生方法におい
て、 一定周期で繰り返す基準クロックを位相シフトして得ら
れた第一のクロックを主信号系のサンプルクロックとし
て出力するとともに、この第一のクロックの立ち上がり
点または立ち下がり点に対し、あらかじめ定められたタ
イミング差δtだけタイミングを進めた立ち上がり点ま
たは立ち下がり点をもつ第二のクロックと、同じタイミ
ング差δtだけタイミングを遅らせた立ち上がり点また
は立ち下がり点をもつ第三のクロックとを生成し、 この第二および第三のクロックで前記主信号系とは別に
ベースバンド信号をサンプリングして得られたサンプル
信号から判定誤差を求め、 この判定誤差のうち、前記第二のクロックの立ち上がり
点または立ち下がり点におけるサンプル信号から得られ
る判定誤差と、前記第三のクロックの立ち上がり点また
は立ち下がり点におけるサンプル信号から得られる判定
誤差とを比較した結果に基づいて、前記第一のクロック
に与えるべき位相シフト量を演算し、 この位相シフト量に基づき前記基準クロックを位相シフ
トすることを特徴とするクロックタイミング再生方法。 - 【請求項27】 受信信号を検波して得られたベースバ
ンド信号に含まれるクロックタイミング再生用信号か
ら、そのベースバンド信号を復号するためのクロックタ
イミングを再生するクロックタイミング再生方法におい
て、 一定周期で繰り返す基準クロックを位相シフトして得ら
れた第一のクロックから、この第一のクロックの立ち上
がり点または立ち下がり点に対し、あらかじめ定められ
たタイミング差δtだけタイミングを進めた立ち上がり
点または立ち下がり点をもつ第二のクロックと、同じタ
イミング差δtだけタイミングを遅らせた立ち上がり点
または立ち下がり点とをもつ第三のクロックとを主信号
系のサンプルクロックとして生成し、 このサンプルクロックを用いて前記クロックタイミング
再生用信号をサンプリングし、 このサンプリングにより得られたサンプル信号につい
て、前記第二のクロックの立ち上がり点または立ち下が
り点におけるサンプル信号の振幅と、前記第三のクロッ
クの立ち上がり点または立ち下がり点におけるサンプル
信号の振幅とを比較し、 この比較の結果に基づいて前記第一のクロックに与える
べき位相シフト量を演算し、 この位相シフト量に基づき前記基準クロックを位相シフ
トすることによりクロックタイミングを再生することを
特徴とするクロックタイミング再生方法。 - 【請求項28】 受信信号を検波して得られたベースバ
ンド信号に含まれるクロックタイミング再生用信号か
ら、そのベースバンド信号を復号するためのクロックタ
イミングを再生するクロックタイミング再生方法におい
て、 一定周期で繰り返す基準クロックを位相シフトして得ら
れた第一のクロックを主信号系のサンプルクロックとし
て出力するとともに、この第一のクロックの立ち上がり
点または立ち下がり点に対し、あらかじめ定められたタ
イミング差δtだけタイミングを進めた立ち上がり点ま
たは立ち下がり点をもつ第二のクロックと、同じタイミ
ング差δtだけタイミングを遅らせた立ち上がり点また
は立ち下がり点とをもつ第三のクロックとを生成し、 この第二および第三のクロックを用いて前記主信号系と
は別系に前記クロックタイミング再生用信号をサンプリ
ングし、 このサンプリングにより得られたサンプル信号につい
て、前記第二のクロックの立ち上がり点または立ち下が
り点におけるサンプル信号の振幅と、前記第三のクロッ
クの立ち上がり点または立ち下がり点におけるサンプル
信号の振幅とを比較し、 この比較の結果に基づいて前記第一のクロックに与える
べき位相シフト量を演算し、 この位相シフト量に基づき前記基準クロックを位相シフ
トすることによりクロックタイミングを再生することを
特徴とするクロックタイミング再生方法。
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---|---|
JP (1) | JP3592489B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4820237A (en) * | 1986-02-28 | 1989-04-11 | Laurel Bank Machines Co., Ltd. | Coin conveying and stacking apparatus |
US4875246A (en) * | 1988-07-22 | 1989-10-24 | Quad Research, Inc. | Surface treating device |
JP2001077871A (ja) * | 1999-08-02 | 2001-03-23 | Mitsubishi Electric Inf Technol Center America Inc | 復調装置の位相ロックループ回路 |
KR100316026B1 (ko) * | 1999-06-30 | 2001-12-20 | 박종섭 | 멀티 레벨 데이터 전송을 위한 심볼 타이밍 에러의 판별 및 복원 장치 |
KR100711020B1 (ko) * | 2005-03-14 | 2007-04-25 | 가부시키가이샤 엔티티 도코모 | 이동통신단말 |
JP2013126112A (ja) * | 2011-12-14 | 2013-06-24 | Fujitsu Ltd | 復調器および復調方法 |
-
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4820237A (en) * | 1986-02-28 | 1989-04-11 | Laurel Bank Machines Co., Ltd. | Coin conveying and stacking apparatus |
US4875246A (en) * | 1988-07-22 | 1989-10-24 | Quad Research, Inc. | Surface treating device |
KR100316026B1 (ko) * | 1999-06-30 | 2001-12-20 | 박종섭 | 멀티 레벨 데이터 전송을 위한 심볼 타이밍 에러의 판별 및 복원 장치 |
JP2001077871A (ja) * | 1999-08-02 | 2001-03-23 | Mitsubishi Electric Inf Technol Center America Inc | 復調装置の位相ロックループ回路 |
KR100711020B1 (ko) * | 2005-03-14 | 2007-04-25 | 가부시키가이샤 엔티티 도코모 | 이동통신단말 |
JP2013126112A (ja) * | 2011-12-14 | 2013-06-24 | Fujitsu Ltd | 復調器および復調方法 |
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