PL175825B1

PL175825B1 - Odbiornik modulowanego sygnału wejściowego

Info

Publication number: PL175825B1
Application number: PL93323275A
Authority: PL
Inventors: Itzhak Gurantz; Yoav Goldenberg
Original assignee: Comstream Corp
Priority date: 1992-12-30
Filing date: 1993-12-29
Publication date: 1999-02-26
Also published as: CZ279697A3; DE69326140T2; HU9402492D0; HUT68003A; CA2130269A1; CZ279497A3; CN1092231A; ATE183869T1; EP0848523A2; JPH07508389A; CZ279597A3; CA2130269C; PL175162B1; PL305556A1; EP0848523A3; US5550869A; NZ261042A; KR950700651A; CZ197594A3; WO1994016505A3

Abstract

1. Odbiornik modulowanego sygnalu wej- sciowego, kluczowanego z przesunieciem fazy fali nosnej o czestotliwosci ?1 , zbudowany z lokalnego oscylatora, generujacego czestotliwosc ?o nomi- nalnie równa czestotliwosci nosnej ?1, dolaczonego do pierwszych wejsc mieszaczy, do których drugich wejsc jest doprowadzony poprzez stopnie wejsciowe sygnal wejsciowy, wyjscia mieszaczy sa dolaczone do odpowiadajacych im dopasowanych filtrów dolnoprzepustowych, na których wyjsciach uzysku- je sie sygnaly analogowe pasma podstawowego ka- nalów, nominalnie o fazie przesunietej wzgledem siebie o 90°, zawierajace skladowe resztkowe zwiazane z bledami czestotliwosci i fazy pomiedzy czestot- liwosciami 1 fazami fali nosnej i lokalnego oscy- latora, przy czym wyjscia dopasowanych filtrów dolnoprzepustowych sa dolaczone do wejsc odpo- wiadajacych im pierwszego i drugiego przetworników analogowo-cyfrowych, dla próbkowania analogo- wych sygnalów pasma podstawowego kanalów tyl- ko jeden raz na symbol i wytwarzania pierwszych cyfrowych sygnalów kanalów, znamienny tym, ze zawiera, dolaczony do wyjsc pierwszego i drugiego przetworników analogowo-cyfrowych (54, 56), de- rotator cyfrowy (58) do wyznaczania drugich cyfro- wych sygnalów kanalów (I) oraz (Q )..................... F ig . 2 P L 175825 B 1 PL PL

Description

Przedmiotem wynalazku jest odbiornik modulowanego sygnału wejściowego, kluczowanego z przesunięciem fazy fali nośnej.

Znany jest odbiornik sygnału elektromagnetycznego modulowanego przy pomocy kwadraturowego kluczowania z przesunięciem fazy fali nośnej (QPSK), tłumionej przez wprowadzany szum, w którym wykorzystuje się przetwarzanie cyfrowe. Schemat blokowy takiego odbiornika jest przedstawiony na figurze 1. Sygnał elektromagnetyczny jest odbierany przez antenę i przetwarzany w sygnał elektryczny, który jest wzmacniany przez wejściowe stopnie 12 zawierające obwody o częstotliwości radiowej i częstotliwości pośredniej. Sygnał elektromagnetyczny ma dokładnie sterowaną częstotliwość nośną, określoną w nadajniku QPSK sygnału elektromagnetycznego, i zawiera symbole mające uprzednio określoną szybkość.

Sygnał wyjściowy wejściowych stopni jest doprowadzany równolegle do mieszaczy, do których są doprowadzane wzajemnie prostopadłe sygnały dostarczane przez układy przesuwające fazę o ± 45°. Układy przesuwające fazę reagują z kolei na sygnały lokalnego sterownego napięciowo oscylatora o zmiennej częstotliwości, mającego częstotliwość wyjściową w przybliżeniu równą częstotliwości tłumionej fali dostarczanej z wejściowych stopni.

175 825

Uzyskane sygnały wyjściowe z mieszaczy są doprowadzane do dopasowanych, do sygnału nadajnika, filtrów dolnoprzepustowych, które dostarczają zmienne sygnały analogowe pasma podstawowego, reprezentujące symbole poddawane przetwarzaniu w sygnały wyjściowe reprezentujące przekazywaną informację. Sygnały wyjściowe pasma podstawowego z filtrów dolnoprzepustowych są zwykle omawiane jako sygnały kanałów I, Q.

Sygnały kanałów I, Q doprowadzane przez filtry dolnoprzepustowe są dostarczane przez wzmacniacze o zmiennym wzmocnieniu do przetworników analogowo-cyfrowych, przeznaczonych do próbkowania amplitud sygnałów kanałów I i Q pasma podstawowego przy zmiennej częstotliwości, zwykle w przybliżeniu równej podwójnej częstotliwości symboli. Wzmocnienia wzmacniaczy są sterowane tak, że maksymalna amplituda sygnałów analogowych dostarczanych do przetworników analogowo-cyfrowych jest równa optymalnemu zakresowi, który może być obsługiwany przez te przetworniki. Przy normalnej pracy przetworniki analogowo-cyfrowe próbkują sygnały kanałów I i Q dostarczane do nich po dwa na symbol, w przybliżeniu w środku i pomiędzy sąsiednimi symbolami. Przetworniki analogowo-cyfrowe dostarczją wielobitowe cyfrowe sygnały wyjściowe reprezentują wartość i biegunowość każdej próbki dostarczanej do tych przetworników. Przetworniki analogowocyfrowe, umieszczone na oddzielnych płytkach obwodów scalonych, są stosunkowo drogie, ponieważ muszą próbkować analogowe sygnały kanałów I i Q pasma podstawowego przy częstotliwości równej 40 MHz.

Sygnały cyfrowe kanałów I i Q, otrzymywane w przetwornikach analogowo-cyfrowych, są doprowadzane równolegle do obwodu śledzącego nośną, obwodu śledzącego symbol i obwodu śledzącego amplitudę, spośród których wszystkie są cyfrowymi obwodami przetwarzającymi umieszczonymi na zwykłej, pojedynczej płytce obwodów scalonych. Obwód śledzący nośną dostarcza sygnał cyfrowy o wartości reprezentującej biegunowość i wartość różnic częstotliwości i faz pomiędzy sygnałem wyjściowym lokalnego oscylatora i sygnałem tłumionej fali nośnej z wejściowych stopni. Obwód śledzący symbol dostarcza sygnał cyfrowy o wartości reprezentującej biegunowość i wartość błędu w czasach próbkowania przetworników analogowo-cyfrowych względem idealnych umiejscowień tych czasów próbkowania. Obwód śledzący amplitudę reaguje na sygnały wyjściowe kanałów I i Q przetworników analogowo-cyfrowych oraz wartość odniesienia dla optymalnej amplitudy, przy której te przetworniki powinny być pobudzane dla dostarczania sygnału sterującego do wzmacniaczy o zmiennym wzmocnieniu. Sygnały wyjściowe kanałów I i Q przetworników analogowo-cyfrowych są także dostarczane do wyjściowego przyrządu przetwarzania. Zwykłe sygnały cyfrowe mają osiem do dziesięciu bitów, szczególnie dla zapewnienia potrzebnej rozdzielczości przy sterowaniu wzmacniaczami.

Sygnały cyfrowe dostarczane przez obwody śledzące są doprowadzane do przetworników cyfrowo-analogowych, których analogowe sygnały wyjściowe są następnie doprowadzane do filtrów dolnoprzepustowych. Sygnał wyjściowy pierwszego filtru steruje częstotliwością i faza lokalnego generatora tak, że są one idealnie równe częstotliwości i fazie tłumionej fali nośnej otrzymywanej z wejściowych stopni. Sygnał wyjściowy filtru drugiego jest doprowadzany do sterowanego napięciem oscylatora o zmiennej częstotliwości, którego sygnał wyjściowy steruje fazą impulsów zegarowych dostarczanych przez źródło sygnałów zegarowych. Impulsy zegarowe dostarczane przez źródło są doprowadzane równolegle do wejść zegarowych przetworników analogowo-cyfrowych dla sterowania, gdy przetworniki te pobierają próbki analogowych sygnałów wejściowych do nich doprowadzanych. Impulsy zegarowe dostarczane do wejści zegarowego przetworników analogowo-cyfrowych mają częstotliwość w przybliżeniu równą podwójnej częstotliwości symboli dostarczanych do tych przetworników. Sygnały wyjściowe trzeciego filtru są doprowadzane równolegle do wejść sterowania wzmocnieniem wzmacniaczy o zmiennym wzmocnieniu.

Znane rozwiązanie spełni wymagania stawiane dla urządzeń produkowanych w niewielkich ilościach, jednak przy zastosowaniach konsumenckich, wymagających produkcji w milionach sztuk, jest ono szczególnie drogie. Główną przyczyną kosztów związanych z opisanym powyżej odbiornikiem jest wymaganie pobierania dwóch próbek każdego symbolu

175 825 przez przetworniki analogowo-cyfrowe. Koszty przetworników analogowo-cyfrowych i cyfrowych obwodów przetwarzania zwiększają się znacznie wraz ze wzrostem ich częstotliwości roboczej. Konieczność zastosowania trzech przetworników analogowo-cyfrowych i filtrów dolnoprzepustowych z nimi związanych powoduje także znaczne zwiększenie kosztów odbiornika. Zwłaszcza jeden z przetworników musi dostarczać sygnał wyjściowy mający co najmniej osiem bitów dla właściwego sterowania wzmacniaczami o zmiennym wzmocnieniu.

Istotą odbiornika modulowanego sygnału wejściowego, kluczowanego z przesunięciem fazy fali nośnej o częstotliwości ωι, według wynalazku zbudowanego z lokalnego oscylatora, generującego częstotliwość ω_ο nominalnie równą częstotliwości nośnej ωι, dołączonego do pierwszych wejść mieszaczy, do których drugich wejść jest doprowadzony poprzez stopnie wejściowe sygnał wejściowy, wyjścia mieszaczy są dołączone do odpowiadających im dopasowanych filtrów dolnoprzepustowych, na których wyjściach uzyskuje się sygnały analogowe pasma podstawowego kanałów, nominalnie o fazie przesuniętej względem siebie o 90°, zawierające składowe resztkowe związane z błędami częstotliwości i fazy pomiędzy częstotliwościami i fazami fali nośnej i lokalnego oscylatora, przy czym wyjścia dopasowanych filtrów dolnoprzepustowych są dołączone do wejść odpowiadających im pierwszego i drugiego przetworników analogowo-cyfrowych, dla próbkowania analogowych sygnałów pasma podstawowego kanałów tylko jeden raz na symbol i wytwarzania pierwszych cyfrowych sygnałów kanałów, jest to, że zawiera, dołączony do wyjść pierwszego i drugiego przetworników analogowo-cyfrowych, derotator cyfrowy do wyznaczania drugich cyfrowych sygnałów kanałów o wartościach skorygowanych ze względu na błędy częstotliwości i fazy, oraz dołączone do derotatora cyfrowego układ przesuwający fazę, sterujący pierwszym i drugim przetwornikami analogowo-cyfrowymi, oraz przyrząd wyjściowy.

Korzystne jest, gdy odbiornik zawiera, dołączony do derotatora cyfrowego, obwód śledzący nośną, do wytwarzania dodatkowego sygnału cyfrowego sygnalizującego błędy częstotliwości i fazy oraz kontroli wartości drugich sygnałów cyfrowych kanałów.

Korzystnie derotator cyfrowy zawiera obwód cyfrowego procesora do łącznia pierwszych sygnałów cyfrowych kanałów i sygnału cyfrowego o wartości odpowiadającej korekcjom częstotliwości i fazy, wprowadzanym do pierwszych sygnałów cyfrowych kanałów, dla uzyskiwania drugich sygnałów cyfrowych kanałów zgodnie z funkcją CORDIC. Funkcja CORDIC ujawniona na przykład przez autora: Voider, w publikacji iRe Transactions on Electronic Computers, str. 330, 334, wrzesień 1959 r.

Zaletą rozwiązania według wynalazku jest zapewnienie nowego i ulepszonego, a przy tym stosunkowo niedrogiego, odbiornika sygnału modulowanego przy pomocy kwadraturowego kluczowania z przesunięciem fazy.

Przedmiot wynalazku przedstawiono w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy znanego odbiornika sygnału kluczowanego z przesunięciem fazy, fig. 2 - schemat blokowy odbiornika według wynalazku, fig. 3 - schemat blokowy derotatora stosowanego w układzie z fig. 2, fig. 3A - schemat blokowy jednego stopnia derotatora z fig. 3, fig. 4 - schemat blokowy obwodu śledzącego symbol, stosowanego w układzie z fig. 2, fig. 5 - schemat blokowy układu pomiaru błędu dla obwodu z fig. 4, fig. 6 - schemat blokowy obwodu śledzącego nośną, stosowanego w układzie z fig. 2, fig. 7 - schemat blokowy obwodu śledzącego amplitudę, stosowanego w układzie z fig. 2, oraz fig. 8 - schemat blokowy odmiennego obwodu śledzącego symbol, stosowanego w układzie z fig. 2.

Przedstawiona na figurze 2 przednia część odbiornika według wynalazku jest zasadniczo taka sama jak przednia część znanego odbiornika przedstawionego na fig. 1 i wobec tego zawiera antenę 10, wejściowe stopnie 12, mieszacze 14 i 16, układy przesuwające 18 i 20 fazę +45° i -45°, dopasowane filtry dolnoprzepustowe 24 i 26 oraz wzmacniacze 23 i 25 o zmiennym wzmocnieniu. Sterowany napięciowo oscylator 22 o zmiennej częstotliwości jest zastąpiony przez lokalny oscylator 21 mający częstotliwość wyjściową nominalnie równą ustalonej częstotliwości wyjściowej wejściowych stopni 12, przy czym oscylator 21 nie ma

175 825 żadnej wejściowej końcówki sterującej. Ponieważ odbiornik i demodulator z fig. 2 są korzystnie typu wykorzystywanego w zastosowaniach konsumenckich, częstotliwość oscylatora 21 nie jest szczególnie stabilna, gdyż podlega znacznym zmianom podczas użytkowania, jak również podlega zmianom w przypadku różnych jednostek produkowanych z pewnymi tolerancjami.

Analogowe sygnały wyjściowe kanałów I i Q pasma podstawowego dopasowanych filtrów 24 i 26 są dostarczane do przetworników analogowo-cyfrowych 54 i 56. Przetworniki analogowo-cyfrowe 54 i 56 próbkują sygnały wyjściowe filtrów 24 i 26 tylko jeden raz podczas każdego symbolu analogowych sygnałów kwadraturowych kluczowanych z przesuwaniem fazy, dostarczanych przez dopasowane filtry 24 i 26. W celu zmniejszenia kosztów do minimum przetworniki analogowo-cyfrowe 54 i 56 są niezdolne do próbkowania sygnałów dostarczanych przez nie dwukrotnie na symbol, jak jest to wymagane dla przetworników analogowo-cyfrowych 28 i 30 znanych ze stanu techniki. W wyniku tego koszt przetworników analogowo-cyfrowych 54 i 56 oraz układu cyfrowego przez nie sterowanego jest znacznie mniejszy niż koszt podobnych znanych rozwiązań. Sygnały kanałów I i Q pasma podstawowego z fig. 2 powinny być próbkowane przez przetworniki analogowocyfrowe 54. i 56 tylko jeden raz na symbolu z powodu rodzaju przetwarzania śledzenia symboli stosowanego zgodnie z fig. 2, co omówiono poniżej.

Przetworniki analogowo-cyfrowe 54 i 56 dostarczają sygnały cyfrowe mające wartości reprezentujące biegunowość i wartość analogowych sygnałów wejściowych przez nie próbkowanych. Każdy z przetworników analogowo-cyfrowych 54 i 56 dostarcza sześciobitowy sygnał dla każdej próbki. W przypadku mniejszej rozdzielczości każdy z przetworników analogowo-cyfrowych 54 i 56 może wytwarzać sygnał czterobitowy w odpowiedzi na każdą próbkę.

Cyfrowe sygnały wyjściowe kanałów Iin i Qin przetworników 54 i 56 mają amplitudy, które są określone przez modulację QPSK na tłumionej fali nośnej dostarczanej do mieszaczy 14 i 15, składowe błędu związane z różnicami częstotliwości i fazy sygnału wyjściowego lokalnego generatora 21 względem częstotliwości i fazy tłumionej fali nośnej dostarczanej do mieszaczy 14 i 16 przez wejściowe stopnie 12 i składowe błędu związane z różnicami szybkości symboli i szybkości próbkowania przetworników analogowo-cyfrowych 54 i 56. Sygnały kanałów I_m i Qm są dostarczane do zwykłego cyfrowego układu przetwarzania 57 o wielkiej skali integracji umieszczonego na pojedynczej płytce obwodów scalonych. Układ przetwarzania 57 zawiera derotator cyfrowy 58, który reaguje na sygnały kanałów I_m i Qn, jak również sygnał cyfrowy φ, reprezentujący składowe błędu o różnych częstotliwościach i fazach. Derotator cyfrowy 58 reaguje na jego sygnały wejściowe w celu dostarczania cyfrowych sygnałów wyjściowych kanałów I i Q zgodnie z równaniem:

I = Iincosφ - Qin s^ (1)

Q = Qincosφ + Iin s^ (2)

Cyfrowe sygnały wyjściowe kanałów I i Q derotatora cyfrowego 58 są korygowane ze względu na przesunięcie częstotliwości i fazy pomiędzy częstotliwością wyjściową (ωο) lokalnego oscylatora 21 i częstotliwością wyjściową (ωο) tłumionej fali nośnej z wejściowych stopni 12. Wartości cyfrowych sygnałów wyjściowych kanałów I i Q są obliczane zgodnie z funkcją CORDIC, opisaną poniżej, powodując znaczne zmniejszenie kosztów w porównaniu ze znanymi rozwiązaniami z przeszukiwaniem tablic lub szeregami Taylora, ponieważ występuje tu około 50% zmniejszenie liczby bramek przy wykorzystaniu funkcji CORDIC względem znanych wykonań.

Sygnały wyjściowe kanałów I i Q derotatora cyfrowego 58 są doprowadzane równolegle do przyrządu wyjściowego 37, obwodu śledzącego 60 nośną, obwodu śledzącego 62 symbol i kontrolera 64 wzmocnienia, przy czym te trzy ostatnie obwody są umieszczone na pojedynczej płytce obwodów scalonych zawierającej układ przetwarzania 57. Obwód śledzący 60 nośną dostarcza cyfrowy sygnał wyjściowy mający bity o biegunowości i wartości reprezentującej φ, różnicę pomiędzy częstotliwościami i fazami lokalnego oscylatora 21 i

175 825 tłumionej fali nośnej wejściowych stopni 12. Sygnał cyfrowy jest dostarczany jako wejściowy sygnał fazowy dla derotatora cyfrowego 58 bez przemiany w sygnał analogowy, który pomaga zmniejszyć koszty.

Cyfrowy, sygnał wyjściowy obwodu śledzącego 62 symbol, mający biegunowość i wartość reprezentujące przesunięcie w czasie potrzebne do prawidłowego próbkowania każdego symbolu dostarczanego do przetworników analogowo-cyfrowych 54 i 56, jest wejściowym sygnałem sterującym cyfrowego asynchronicznego układu przesuwającego 66 fazę zawartego w cyfrowym układzie przetwarzania 57 na pojedynczej płytce obwodów scalonych. Układ przesuwający 66 fazę reaguje także na impulsy zegara 68 mającego częstotliwość nieznacznie większą niż częstotliwość symboli sygnałów kanałów I i Q pasma podstawowego, dostarczanych do przetworników analogowo-cyfrowych 54 i 56. Odmiennie, w pewnych sytuacjach, gdy operacje są realizowane przy częstotliwości, która jest w przybliżeniu całkowitą wielokrotnością, większą od jedności, częstotliwości symbolu, zegar 68 ma częstotliwość, która jest w przybliżeniu częstotliwością symbolu razy wielokrotność i układ przesuwający 66 fazę zawiera dzielnik częstotliwości mający współczynnik podziału równy wielokrotności dla dostarczania impulsów próbkowania doprowadzonych do przetworników analogowo-cyfrowych 54 i 56. Układ przesuwający 66 fazę reaguje na sygnał wyjściowy obwodu śledzącego 62 symbol, dla sterowania, gdy impulsy z zegara 68 są dostarczane do wejść zegarowych lub sterowania próbkowaniem przetworników analogowo-cyfrowych 54 i 56 jeden raz na symbol.

Kontroler 64 wzmocnienia odpowiada na sygnały wyjściowe kanałów I i Q derotatora cyfrowego 58 dla dostarczania sygnału do sterowania wzmocnieniami wzmacniaczy 23 i 25. Kontroler 64 zawiera jednobitowy modulator Σ-Δ (sigma-delta), do zapobiegania wymaganiu stosowania sygnału cyfrowego ośmio- do dziesięciobitowego, który musi być dostarczany do konwencjonalnego przetwornika cyfrowo-analogowego 42 z fig. 1. Uzyskane impulsy wyjściowe o zmiennej częstotliwości, stałej amplitudzie i czasie trwania z modulatora Σ-Δ w kontrolerze 64 są dostarczane do filtra dolnoprzepustowego 70 mającego wyjście analogowe, z którego sygnał jest dostarczany do wejść sterowania wzmocnieniem wzmacniaczy 23 i 25.

Przedstawiony na figurze 3 derotator cyfrowy 58 przeznaczony jest do obliczania wartości sygnałów kanałów I i Q zgodnie z równaniami (1) i (2) w odpowiedzi na sygnały kanałów I,_n i Qn oraz sygnał φ. Prostym rozwiązaniem obliczania wartości sygnału kanałów I i Q jest zastosowanie przeszukiwania tablic lub układów mnożących sinusowych i cosinusowych dla wartości sin φ i cos φ w równaniach (1) i (2). Jednak te proste rozwiązania wymagają użycia nadmiernej ilości elementów obwodów scalonych. Przez zastosowanie w rozwiązaniu funkcji CORDIC, liczba elementów obwodów scalonych zostaje zmniejszona przez współczynnik około 50% w celu zapewnienia znacznego obniżenia kosztów.

Komputer CORDIC z fig. 3 zawiera M+1 stopni kaskadowych 80.8, 80.1, 80.2...80.k...80.(M) (gdzie M jest nieparzystą liczbą całkowitą) tak, że stopień 80.0 reaguje na sygnały wyjściowe kanałów Ii_n i Qm przetworników analogowo-cyfrowych 54 i 56 oraz następne stopnie 80.k reagują na sygnały wyjściowe In i Q(k-1) stopnia 80.(k-1). Przetworniki proste 81.1,...81.p...81.(M-2), gdzie p i M są nieparzystymi liczbami całkowitymi i gdy występuje parzysta liczba stopni 80 w układzie w fig. 3, włączone między wyjścia stopni numerowanych nieparzyście i sąsiedni, następny stopień numerowany większą liczbą parzystą, są pobudzane przy tej samej częstotliwości jak częstotliwość próbkowania dla przetworników analogowo-cyfrowych 54 i 56. Poza tym stopnie 80.0...80.k...80M odpowiednio regują na wartości C0...Ck...CM dostarczane przez kalkulator, który reaguje na sygnał wyjściowy φ obwodu śledzącego 60 nośną, który występuje w zapisie uzupełnień do dwóch, i impulsy próbkowania dostarczane przez układ przesuwający 62 fazę do przetworników analogowo-cyfrowych 54 i 56. Kalkulator reaguje na wartość sygnału φ dla dostarczania dla każdego ze stopni 80.0, 80.1, 80.2...80.k...80M jednobitowej wartości C, która jest równa 0 albo 1.

175 825

W stanie ustalonym wartości C są obliczane jeden raz dla czasu każdego symbolu analogowego doprowadzanego do przetworników analogowo-cyfrowych 54 i 56. Dla każdego zespołu sygnału kanałów Iin i Q_m stopień 80.M dostarcza zespół wartości kanałów I i Q, które są sygnałami wyjściowymi derotatora cyfrowego 58. Wartość C jest- bitem najbardziej znaczącym sygnału φ dostarczanym z obwodu śledzącego 60 nośną. Wartość C1 związana ze stopniem 80.1 jest drugim bitem najbardziej znaczącym sygnału φ. Z każdą wartością C2 - Cm są związane wartości sygnałów φ2 - φΜ. Wartość sygnału φ2 jest równa wartości sygnału φ, z dwoma bitami najbardziej znaczącymi obciętymi i trzecim bitem najbardziej znaczącym zmienionym w wartość cyfrową. Każda wartość C dla stopni 80.2 do 80.M jest związana z uprzednio określonym kątem ej, tak że wartość α2, tak że wartość α 2 dla stopnia 80.2 wynosi 26,5°, wartość a₃ dla stopnia 80.3 wynosi 14,04° itd., tak że aj = arc tan (1/2j⁴), j jest wybrana każdą z liczb całkowitych 2...k...M. W korzystnym przykładzie wykonania M=7 tak, że występuje osiem stopni 80 tj. 80.0 do 80.7.

Sygnały wyjściowe stopni 80.2 do 80.M są łączone po selektywnym przesuwie bitów i odwróceniu biegunowości jako funkcja wartości C tak, że

Ik = Ik-1 + (l-2ę k) Qk-1 2’(^k·¹) i (3)

Qk = Qk-1 + (2ęk-i))]^k-12-(k-1) (4)

Stopień 80.0 reaguje na sygnały kanałów Iin i Qin dla dostarczania sygnałów kanałów

I0 i Q0 zgodnie z równaniami:

I0 = (1-2ęo) Qin i (5)

Q0 = (2ę-1) Iin (6) podczas gdy stopień 80.1 dostarcza sygnały kanałów I1 i Q1 zgodnie z równaniami:

I1 = I_O = I1 -2£(1Qoi (T)

Q1 = Q0 + (2 ęi-1) I0 (8)

Ponieważ (1-2¾) i (2ęj-1) mogą mieć wartości tylko +1 i -1, mnożenie przez (1-2ę) i (2ę-1) powoduje głównie selektywne odwrócenie lub nieodwrócenie bitów najbardziej znaczących wskazujących biegunowość sygnałów wejściowych kanałów Qk-1 i Ik-1 określonego stopnia; te operacje są. łatwo przeprowadzane przy pomocy sumatorów jednocyfrowych. Mnożenie przez 2^⁴) jest także łatwo przeprowadzane przez przesuwanie bitów do prawych stopni (k-1) w rejestrze przesuwającym.

Kalkulator reaguje na wartość sygnału φ dostarczoną z obwodu śledzącego 60 nośną, dla dostarczania wartości jednobitowych C0, C1...Ck...Cm. Dla szczególnej konfiguracji przedstawionej na fig. 3 bity najbardziej znaczące i drugie najbardziej znaczące dla sygnału φ, dostarczane z obwodu śledzącego 60 nośną, są odpowiednio dostarczone do wejść stopni 80.0 i 80.1 jako sygnały C i C1. Trzeci bit najbardziej znaczący, o biegunowości odwracalnej przez inwerter 83, o wartości sygnału φ i pozostałe bity o wartości sygnału φ, dostarczane z obwodu śledzącego 60 nośną, są doprowadzane do bloku 84.2, który dostarcza sygnały C2 i C3 do wejść stopni 80.2 i 80.3, jak również wielobitowy sygnał 4 4 mający wartość określoną przez sygnał wejściowy φ2 bloku 84.2 i wartość a2 i a 3 zapamiętane w bloku 84.2.

Sygnał wyjściowy φ.4 bloku 84.2 jest doprowadzany do przerzutnika prostego 86.4, który jest pobudzany przez sygnał wyjściowy układu przesuwaj ącego 66 fazę równocześnie z przerzutnikami prostymi 81.1 do 81.(M-2). Przerzutnik prosty 86.4 dostarcza z przerzutnikową repliką sygnał wyjściowy (φ bloku 84.2. Blok 84.4 reaguje na sygnał wyjściowy przerzutnika 86.4 i wartości aą i as zapamiętane w nim dla dostarczania jednobitowych sygnałów aą i as, odpowiednio do wejść stopni 80.4 i 80.5. W uzupełnieniu blok 84.4 dostarcza wielobitowy sygnał φ6 określony przez sygnał wyjściowy przerzutnika prostego

86.4 i wartości a4 i as zapamiętane w bloku 84.4. Wielobitowy sygnał wyjściowy φ6 z bloku

84.6 jest dostarczany do przerzutnika prostego 86.6, który reaguje na impulsy z układu przesuwającego 66 fazę dla dostarczania przerzutnikowej repliki sygnału wyjściowego -φ z

175 825 bloku 84.4 do bloku 84.6. Blok 84.6 reaguje na sygnał wyjściowy z przerzutnika prostego 86.6 i wartości α6 i a zapamiętane w nim dla dostarczania jednobitowych sygnałów a^ i ai, które są dostarczane do wejść stopni 80.6 i 80.7.

Wszystkie bloki 84.2 i 84.4 i 84.6 mają identyczną konfigurację, oprócz wartości a zapamiętanych w nich. Zatem opis bloku 84.2 wystarcza do opisu bloków 84.4 i 84.6. Jak pokazano na fig. 3, blok 84.2 reaguje na wartość φ2 dla dostarczania sygnałów φ4, C2 i C3. Blok 84.2 zawiera uprzednio zestawione, wielobitowe rejestry cyfrowe 88.2 i 88.3, które odpowiednio pamiętają wartości cyfrowe reprezentujące a2 (26,50°) i a3 (14,040°). Bity wskazujące najbardziej znaczącą biegunowość sygnałów zapamiętanych w rejestrach 88.2 i 88.3 mają odwróconą biegunowość dla dostarczania wartości cyfrowych odpowiednio reprezntujących —2 i -a-3. Wartości a i -ag są odpowiednio zapamiętane w uprzednio zestawionych rejestrach 88.2' i 88.3'. Poziomy cyfrowe zapamiętane w rejestrach 88.2 i 88.2' są dostarczane do wejść sygnałowych multipleksera 90.2, podczas gdy sygnały zapamiętane w rejestrach 88.3 i 88.3 ' są dostarczane do wejść sygnałowych następnego multipleksera 90.3. Multiplekser 90.2 zawiera wejściową końcówkę sterującą reagują na bit najbardziej znaczący w sygnale φ2 tak, że gdy wartość binarna bitu najbardziej znaczącego dla sygnału φ2 zmienia się, wartości a2 i a2 dostarczane do wejść multipleksera 90.2 przez rejestry 88.2 i 88.2' są selektywnie doprowadzane do wielobitowego wyjścia multipleksera 90.2. Wielobitowy sygnał wyjściowy multipleksera 90.2 i wielobitowa wartość sygnału φ2 dostarczana do kalkulatora są łączone w sumatorze cyfrowym 92.2, który dostarcza wielobitowy sygnał wyjściowy φ>3 równy sumie sygnału φ2 i sygnału wyjściowego multipleksera 90.2. Bit najbardziej znaczący w sygnale wyjściowym φ3 sumatora 92.2 jest doprowadzany do wejścia sterującego multipleksera 90.3 dla sterowania doprowadzaniem jednego z sygnałów wejściowych ag i -a3 do jego wyjścia. Wielobitowe sygnały wyjściowe multipleksera 90.3 i sumatora 92.2 są dodawane do siebie w sumatorze cyfrowym 92.3, który dostarcza wielobitowy sygnał wyjściowy φ4, który jest dostarczany na wejście bloku 84.4.

Bity najbardziej znaczące w sygnałach φ2 i φ3, są doprowadzane do wejść sterujących multiplekserów 90.2 i 90.3, są odwracane w poziomie binarnym przez inwertory 94.2 i 94.3. Inwertory 94.2 i 94.3 dostarczają więc jednobitowe sygnały wyjściowe, które są uzupełnieniem do dwóch bitów najbardziej znaczących dla sygnałów φ2 i φ3 dla dostarczania sygnałów mających wartości równe C2 i C3. Sygnały wyjściowe inwertorów 94.2 i 94.3 muszą być utrzymywane jako stałe przez czas jednego symbolu, wynik jest uzyskiwany przez doprowadzenie sygnałów wyjściowych inwertorów 94.2 i 94.3 do przerzutników prostych 96.2 i 96.3, pobudzanych przez te same impulsy próbkujące, które są dostarczane przez układ przesuwający 66 fazę do przetworników analogowo-cyfrowych 54 i 56. Skutkiem tego przerzutniki proste 96.2 i 96.3 dostarczają stałe wartości binarne wskazujące wartości C2 i C3 dla przedziału każdego próbkowania dokonywanego przez przetworniki analogowo-cyfrowe 54 i 56. Sygnały wyjściowe przerzutników prostych 96.2 i 96.3 są dostarczane do wejść stopni 80.2 i 80.3. Bloki 84.4 i 84.6 są skonstruowane podobnie dla dostarczania sygnałów wejściowych C4 - C7 do wejść stopni 80.4 do 80.7.

W celu rozwiązania równań (5) i (6) stopień 80.0 zawiera multipleksery reagujące na sygnały kanałów Iin i Qn dostarczane z przetworników analogowo-cyfrowych 54 i 56. Multipleksery regują także na wartości (1-2ęo), i (2ęo-1), określone przez ±1, i dostarczane przez obwody, z których oba reagują na wartość C0. W rzeczywistości jeden multiplekser i jeden obwód realizują dodawani modulo 2, przy pomocy binarnego sumatora jednocyfrowego, na wartościach jednobitowych C0 i najbardziej znaczącym bicie wskazującym biegunowość sygnału kanału Iin. Wiele innych mnożeń i operacji wykorzystujących (1-¾) i (2ę-1) jest relizowanych przez stopnie 80.0 do 80.M w podobny sposób. Wyjścia multiplekserów są odpowiednio doprowadzane do wyjść kanałów I0 i Q0 stopnia 80.0.

W celu rozwiązania równań (7) i (8) stopień 80.1 zawiera multipleksery reagujące na sygnały wyjściowe kanałów I0 i Q0 stopnia 80.0, które są dostarczane do wejść stopnia 80.1. Multipleksery reagują także na wartości ±1 obliczane zgodnie z (2ęi-1) i (1-¾) przez obwody, które reagują na wartość C1. Uzyskane iloczyny wyjściowe z multiplekserów są odpowiednio dostarczane do jednego wejścia sumatorów. Drugie wejścia sumatorów odpowiednio reagują na sygnały kanałów Q0 i I0 dostarczane do stopnia 80.1. Sumatory dostarczają sygnały wyjściowe kanałów Q1 i I1.

Pozostałe stopnie 80.2...80.k...80.M są bardzo podobne do siebie i zwykle przyjmują postać pokazaną schematycznie na figurze 3A dla stopnia 80.k, który jest stosowany do rozwiązania równań (3) i (4). Stopień 80.k reaguje na sygnały wyjściowe kanałów Ik-1 i Qk-1 stopnia 80.(k-1). Sygnały wyjściowe kanałów Ik-1 i Qk-1 stopnia 80.k są odpowiednio dostarczane do jednego wejścia sumatorów 130 i 132. Drugi sygnał wejściowy sumatora 130 jest uzyskiwany przez przesuniecie sygnału wejściowego kanału Qk-1 stopni 80.k na prawo o (k-1) bitów w rejestrze przesuwającym 134 mającym wyjście, które jest doprowadzane do jednego wejścia układu mnożącego 136. Pozostałe wejście układu mnożącego 136 ma (1-2ęk) dostarczane przez obwód 138 w odpowiedzi na doprowadzany do niego sygnał wejściowy Ck. Wyjście układu mnożącego 136 jest doprowadzane do innego wejścia sumatora 130.

Pozostałe wejście sumatora 132 dostarcza sygnał wejściowy kanału Ik-1 stopnia 80.k do rejestru przesuwającego 140, który przesuwa sygnał kanału Ik-1 na prawo o (k-1) bitów. Sygnał wyjściowy rejestru przesuwającego 140 jest mnożony w układzie mnożącym 142 przez (2ęk-1), sygnał dostarczany przez obwód 144 w odpowiedzi na wartość Ck. Sygnał wyjściowy układu mnożącego 142 jest dostarczany do pozostałego wyjścia sumatora 132. Sumatory 130 i 132 odpowiednio dostarczają sygnały wyjściowe kanałów Ik i Qk.

Chociaż rozwiązanie układowe z fig. 3 jest przedstawione jako zawierające (M+1) oddzielnych stopni 80.0 do 80.M, należy rozumieć, że w korzystnym przykładzie wykonania nie jest konieczne użycie (M+1) stopni. Zamiast tego w korzystnym przykładzie wykonania jest wykorzystywanych wiele takich stopni i sygnały wyjściowe z ostatniego stopnia są zawracane z powrotem do poprzedniego stopnia, aby zmniejszyć do minimum wymagania co do sprzętu.

Figura 4 przedstawia schemat blokowy obwodu śledzącego 62 symbol, który reaguje na jeden lub oba sygnały wyjściowe kanałów I i Q derotatora cyfrowego 58, aby dostarczać sygnał sterujący dla cyfrowego układu przesuwającego 66 fazę, również reagującego na sygnały zegara 68. Układ przesuwający 66 fazę steruje, gdy impulsy próbkowania dostarczane do przetworników analogowo-cyfrowych 54 i 56. W korzystnym przykładzie wykonania sygnały wyjściowe kanałów I i Q derotatora cyfrowego 58 są dostarczane do układu 150 pomiaru błędu, który głównie porównuje amplitudy sąsiednich próbek pobieranych przez przetworniki analogowo-cyfrowe 54 i 56 analogowych sygnałów kanałów I i Q pasma podstawowego.

Na podstawie sąsiednich próbkowanych wartości jest dokonywane określenie przybliżonego odchylenia sąsiednich symboli od linii przecinającej zero. W idealnym przypadku każdy impuls próbkowania dostarczany do przetworników analogowo-cyfrowych 54 i 56 pojawia się w środku każdego symbolu dostarczanego do tych przetworników. Błąd regulacji w czasie symbolu jest obliczany zgodnie z równaniem:

(sign I (k) I (k-1) + (-sign I (k-1) I (k) + _f<)x (sing Q (k) Q (k-1) + (-sign Q (k-1) Q (k) ^{V }} gdzie:

I (k) jest wartością wskazania sygnału kanału I dla symbolu k

I (k-1) jest wartością wskazania sygnału kanału Q dla symbolu k oraz

Q (k-1) jest wartością wskazania sygnału kanału Q dla symbolu (k-1).

Sygnał błędu regulacji w czasie symbolu dla pary sąsiednich bitów, dostarczany w układ 150 pomiaru błędu, jest doprowadzany do cyfrowego filtru 152 pętli, o częstotliwości odcięcia, która jest równa części procentu częstotliwości zegara 68. Sygnał wyjściowy filtru 152 pętli jest dostarczany do intergatora 154, który gromadzi odfiltrowanie wartości błędu regulacji w czasie symbolu dla dostarczania sygnału reprezentującego aktualną wartość przesuwu fazy wprowadzanego do impulsów z zegara 68, tak więc impulsy próbkowania są dostarczane jeden raz na symbol do przetworników analogowo-cyfrowych 54 i 56 w przybliżeniu

175 825 w środku każdego symbolu. Cyfrowy sygnał wyjściowy intergatora 154 jest doprowadzany do cyfrowego układu przesuwającego 156 fazę. Impulsy z zegara 68 doprowadzane do układu przesuwającego 156 fazę mają częstotliwość nieznacznie większą od częstotliwości symboli doprowadzanych do przetworników analogowo-cyfrowych 54 i 56. Zasadniczo układ przesuwający 156 fazę reaguje na cyfrowy sygnał sterujący dostarczany do niego przez integrator 154 w celu opóźnienia wybranych impulsów z zegara 68, aby zapewnić impulsy próbkowania dla przetworników analogowo-cyfrowych 54 i 56 przy wymaganej regulacji w czasie.

Korzystna konfiguracja układu 150 pomiaru błędu regulacji w czasie symboli jest przedstawiona na figurze 5 jako zawierająca kanały obliczające błąd regulacji w czasie symboli kanałów I i Q. Obliczenia błędu regulacji w czasie symboli, dokonywane przez te kanały, są łączone w sumatorze 164, aby dostarczać złożony sygnał wyjściowy błędu regulacji w czasie symboli. Ponieważ kanały te dla sygnałów kanałów I i Q są identyczne, zapewniony jest opis tylko kanału obliczającego I. Odpowiednie elementy kanału Q są oznaczone na fig. 5 tymi samymi numerami odnośnymi jak numery odnośne dla kanału I, oprócz tego, że każdy numer odnośny w kanale Q jest zaopatrzony na końcu w oznaczenie 1.

Kanał obliczający I reaguje na sygnał wyjściowy kanału I z derotatora 58 dla próbki k pobranej przez przetwornik analogowo-cyfrowy 54. Wejście kanału jest oznaczone przez I(k). Sygnał wejścia I(k) tego kanału jest opóźniony o czas pomiędzy sąsiednimi symbolami sygnału pasma podstawowego dostarczanego do tego przetwornika przez jednostkę opóźniającą 166. Jednostka opóźniająca 166 dostarcza skutkiem tego sygnał wyjściowy I(k-l) mający wartość, która jest funkcją próbki pobranej przez przetwornik analogowocyfrowy 54 symbolu (k-1). Sygnał wyjściowy I(k-l) jednostki opóźniającej 166 jest dostarczany do jednego wejścia układu mnożącego 168 mające na drugim wejściu sygnał równy sign I(k), tj. wartości biegunowości wskazującej bit najbardziej znaczący dla sygnału I(k), dostarczany z detektora 170 znaku. Sygnał wyjściowy układu mnożącego 168 jest dostarczany do jednego wejścia sumatora 172 zgodnie z sign (I (k)) I (k-1).

Na drugim wejściu sumatora 172 jest sygnał cyfrowy równy -sign (I (k-1)) I(k). W końcu bit najbardziej znaczący sygnału wyjściowego I(k-1) jednostki opóźniającej 166 ma odwracaną wartość binarną przez element 174 znaku-. Odwrócony sygnał wyjściowy elementu 174 znaku- jest dostarczany na jedno wejście układu mnożącego 176 mającego na drugim wejściu sygnał górny I(k). Uzyskany iloczyn wyjściowy układu mnożącego 176 jest dostarczany na drugie wejście sumatora 172, który skutkiem tego dostarczany na drugie wejście sumatora 172, który skutkiem tego dostarcza sygnał wyjściowy zgodnie z równaniem:

sign I (k) I (k-1) + (-sign I (k)) I (k) (10)

Kanał Q 162 reaguje na sygnał cyfrowy Q(k) i dostarcza podobny sygnał wyjściowy zgodnie z równaniem:

sign Q (k) Q (k-1) + (-sign Q (k-1) Q (k) (11)

Uzyskane sygnały wyjściowe kanałów I i Q są łączone w sumatorze 164, który dostarcza wyjściowy reprezentujący błąd regulacji w czasie symbolu dla pary sąsiednich symboli zgodnie z równaniem (9).

Nie jest potrzebne we wszystkich przypadkach wykorzystywanie kanałów I i Q. Można zastosować tylko jeden z kanałów w pewnych sytuacjach dla uzyskania sygnału korekcji błędu symbolu. Chociaż jest korzystne, aby wyjścia derotatora cyfrowego 58 były doprowadzone do obwodu śledzącego 62 symbol, wyjścia przetworników analogowo-cyfrowych 54 i 56 mogą być doprowadzone bezpośrednio do obwodu śledzącego 62 symbol ze zmniejszoną rozdzielczością sygnału dostarczanego z przyrządu wyjściowego 37.

Na figurze 3 jest przedstawiony schemat blokowy obwodu śledzącego 60 nośną, reagujący na sygnały wyjściowe kanałów I i Q derotatora cyfrowego 58 wykorzystywanego do dostarczania sygnału wskazującego błędy częstotliwości i fazy pomiędzy częstotliwością i fazą lokalnego oscylatora 21 i częstotliwością i fazą tłumionej fali nośnej sygnału o częstotliwości radiowej dostarczanego do mieszaczy 14 i 16. Obwód z fig. 6 zawiera kalkulator

175 825

180 mierzący błąd, który zasadniczo porównuje amplitudy sygnałów wyjściowych kanałów I i Q derotatora cyfrowego 58 dla dostarczania sygnału zgodnie z równaniem:

(-sign Q) (I) + (sign I) Q (12)

Kalkulator 180 mierzący błąd fazy zawiera układy mnożące 182 i 184 mające pierwsze wejścia odpowiednio reagujące na sygnały wyjściowe kanałów I i Q derotatora cyfrowego 58. Drugie wejście układu mnożącego 182 reaguje na wartość -sign Q, dostarczane z detektora 186 znaku-, podczas gdy sygnał wejściowy układu mnożącego 184 jest równy wartości sign I dostarczanej z detektora 188 znaku. Sygnały wyjś^t^iowe układów mnożących 182 i 184 są łączone w sumatorze cyfrowym 190, który dostarcza sygnał wyjściowy zgodnie z równaniem (12). Sygnał wyjściowy sumatora 190 reprezentuje więc całkowity błąd fazy pomiędzy sygnałem wyjściowym lokalnego oscylatora 21 i częstotliwością fali nośnej dostarczanej do mieszaczy 14 i 16.

Sygnał wyjściowy kalkulatora 180 mierzącego błąd fazy jest dostarczany do filtru dolnoprzepustowego 192 pętli, o częstotliwość odcięcia, która ma wartość pomiędzy częścią procenta a kilkoma procentami częstotliwości zegara 68. Sygnał wyjściowy filtru 192 pętli jest gromadzony w integratorze 194 mającym sygnał wyjściowy reprezentujący korekcję fazy sygnału φ zapewnianą dla derotatora cyfrowego 58.

Na figurze 7 jest przedstawiony schemat blokowy obwodu śledzącego amplitudę sygnału pasma podstawowego, dostarczanego do przetworników cyfrowo-analogowych 54 i 58, w postaci kontrolera 64 dla wzmacniaczy 23 i 25 o zmiennym wzmocnieniu. Zasadniczo układ z fig. 7 określa wielkość sygnału kanałów I i Q mającego największą wartość, porównuje ją z wartością odniesienia i dostarcza wygładzony wynikowy sygnał błędu do jednobitowego modulatora Σ-Δ. Modulator Σ -Δ dostarcza ciąg impulsów o zmiennej częstotliwości i ustalonym czasie trwania, które są uśredniane przez filtr dolnoprzepustowy dla dostarczania analogowego sygnału wyjściowego, który jest doprowadzany jako sygnał sterowania wzmocnieniem do wzmacniaczy 23 i 25. Użycie jednobitowego modulatora Σ-Δ dla przetwarzania cyfrowo-analogowego jest bardzo korzystne z powodu stosunkowo małego jego kosztu dla uzyskania w przybliżeniu tej samej rozdzielczości jak otrzymana przez 8-10 bitowy przetwornik cyfrowo-analogowy 42.

W końcu sygnału kanału I i Q z derotatora cyfrowego 58 lub sygnał wyjściowy kanałów I_m i Qm przetworników analogowo-cyfrowych 54 i 56 są dostarczane do obwodów 196 i 198 wartości bezwzględnej, które usuwają biegunowość wskazującą bity najbardziej znaczące z sygnałów kanałów I i Q, i następnie do komparatora 200. Komparator 200 wybiera sygnał kanału I i Q mający największą wartość i odejmuje ją od wartości odniesienia związanej z maksymalną wartością analogowych sygnałów wejściowych przetworników analogowo-cyfrowych 54 i 56. Wynikowy cyfrowy sygnał błędu jest dostarczany do filtru dolnoprzepustowego 202 pętli, mającego częstotliwość odcięcia, która wynosi kilka procent częstotliwości zegara 68. Sygnał wyjściowy filtru 202 pętli jest doprowadzany do jednobitowego modulatora Σ-Δ 204, zawartego na tej samej płytce obwodów scalonych, co obwody demodulatora cyfrowego 57. Modulator Σ-Δ 204 dostarcza ciąg impulsów o zmiennej częstotliwości i stałej amplitudzie, które są uśredniane przez filtr dolnoprzepustowy 70 w sygnał analogowy o zmiennej amplitudzie, który jest dostarczany jako sygnały sterujące wzmocnieniem dla wzmacniaczy 23 i 25 o zmiennym wzmocnieniu.

Odmienny przykład wykonania sterowania, gdy impulsy regulacji w czasie są dostarczane do przetworników analogowo-cyfrowych 54 i 56, jest przedstawiony na figurze 8. Obwód z fig. 8 jest podobny do obwodu z fig. 4 tym, że obie zawierają układ 150 pomiaru błędu symbolu, jednak obwód z fig. 8 nie zawiera zegara 68 i sterowego cyfrowo układu przesuwającego 66 fazę. Zamiast tego sygnał wyjściowy filtru 152 jest dostarczany do jednobitowego modulatora Σ-Δ 206 zawartego na tej samej płytce obwodów scalonych, co obwody demodulatora cyfrowego 57. Modulator ten dostarcza ciąg impulsów o zmiennej częstotliwości i stałej amplitudzie, które są dostarczane do filtru dolnoprzepustowego 208 mającego wyjście analogowe doprowadzone do wejści sterowania częstotliwością oscylatora 210 sterowanego napięciowo. Oscylator 210 dostarcza sygnał wyjściowy mający

175 825 częstotliwość równą w przybliżeniu częstotliwości symboli dostarczanych do przetworników analogowo-cyfrowych 54 i 56. Sygnał wyjściowy oscylatora 210 jest doprowadzany do wejścia zegarowego przetworników analogowo-cyfrowych 54 i 56, powodując, że przetworniki te próbkują symbole sygnałów analogowych pasma podstawowego, dostarczanych do nich jeden raz na symbol, korzystnie w środku każdego symbolu.

175 825

96.3

175 825

Fig. 3A

175 825

Z ZEGARA 60

150 152 154 156

Fig · 4

182

Fig. 6

175 825

166.1

Fig . 5

175 825

196 200

198

Fig. 7

150 152 206

208 210

Fig. 8

175 825

Departament Wydawnictw UP RP. Nakład 70 egz. Cena 4,00 zł.

Claims

Zastrzeżenia patentowe

1. Odbiornik modulowanego sygnału wejściowego, kluczowanego z przesunięciem fazy fali nośnej o częstotliwości ωι, zbudowany z lokalnego oscylatora, generującego częstotliwość ωο nominalnie równą częstotliwości nośnej ωι, dołączonego do pierwszych wejść mieszaczy, do których drugich wejść jest doprowadzony poprzez stopnie wejściowe sygnał wejściowy, wyjścia mieszaczy są dołączone do odpowiadających im dopasowanych filtrów dolnoprzepustowych, na których wyjściach uzyskuje się sygnały analogowe pasma podstawowego kanałów, nominalnie o fazie przesuniętej względem siebie o 90°, zawierające składowe resztkowe związane z błędami częstotliwości i fazy pomiędzy częstotliwościami i fazami fali nośnej i lokalnego oscylatora, przy czym wyjścia dopasowanych filtrów dolnoprzepustowych są dołączone do wejść odpowiadających im pierwszego i drugiego przetworników analogowo-cyfrowych, dla próbkowania analogowych sygnałów pasma podstawowego kanałów tylko jeden raz na symbol i wytwarzania pierwszych cyfrowych sygnałów kanałów, znamienny tym, że zawiera, dołączony do wyjść pierwszego i drugiego przetworników analogowo-cyfrowych (54, 56), derotator cyfrowy (58) do wyznaczania drugich cyfrowych sygnałów kanałów (I) oraz (Q) o wartościach skorygowanych ze względu na błędy częstotliwości i fazy, oraz dołączone do derotatora cyfrowego (58) układ przesuwający (66) fazę, sterujący pierwszym i drugim przetwornikami analogowo-cyfrowymi (54, 56), oraz przyrząd wyjściowy (37).

2. Odbiornik według zastrz. 1, znamienny tym, że zawiera, dołączony do derotatora cyfrowego (58), obwód (60) śledzący nośną, do wytwarzania dodatkowego sygnału cyfrowego sygnalizującego błędy częstotliwości i fazy oraz kontroli wartości drugich sygnałów cyfrowych kanałów (I) oraz (Q).

3. Odbiornik według zastrz. 1 albo 2, znamienny tym, że derotator cyfrowy (58) zawiera obwód cyfrowego procesora (80.0, 80.1, 80.2, 80.3, 80.4, 80.5, 80.6, 80.7, 84.2) do łącznia pierwszych sygnałów cyfrowych kanałów (I) oraz (Q) i sygnału cyfrowego o wartości odpowiadającej korekcjom częstotliwości i fazy, wprowadzanym do pierwszych sygnałów cyfrowych kanałów (I) oraz (Q), dla uzyskiwania drugich sygnałów cyfrowych kanałów (I) oraz (Q) zgodnie z funkcją CORDIC.