JPH06103893B2 - ディジタル位相変調器 - Google Patents
ディジタル位相変調器Info
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- JPH06103893B2 JPH06103893B2 JP1076339A JP7633989A JPH06103893B2 JP H06103893 B2 JPH06103893 B2 JP H06103893B2 JP 1076339 A JP1076339 A JP 1076339A JP 7633989 A JP7633989 A JP 7633989A JP H06103893 B2 JPH06103893 B2 JP H06103893B2
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- Japan
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル位相変調器に係り、特に広い周波数
範囲における任意のローカル周波数で均一な特性の位相
変調波を形成するディジタル位相変調器に関する。
範囲における任意のローカル周波数で均一な特性の位相
変調波を形成するディジタル位相変調器に関する。
（従来の技術） 従来のディジタル位相変調器としては、例えば第８図に
示すものが知られている。このディジタル位相変調器
は、２系列のディジタル信号（NRZ信号列）のそれぞれ
が入力するディジタルフィルタ81,同82と、各ディジタ
ルフィルタの出力をアナログ化するD/Aコンバータ83,同
84と、各D/Aコンバータの出力に含まれるサンプリング
ノイズを除去するアナログフィルタ（ローパスフィル
タ）85,同86と、各ローパスフィルタの出力について後
述する補正を行う補正回路87,同88と、広い周波数範囲
における任意の周波数のローカル信号を発生するシンセ
サイザ89と、シンセサイザ89が出力するローカル信号の
周波数を90゜移相するシフタ90と、補正回路87の出力で
90゜シフタ90の出力を位相変調するミキサ91と、補正回
路88の出力でシンセサイザ89の出力を位相変調するミキ
サ92と、各ミキサの出力を合成し直交位相変調波を出力
する合成器93とで基本的に構成される。
示すものが知られている。このディジタル位相変調器
は、２系列のディジタル信号（NRZ信号列）のそれぞれ
が入力するディジタルフィルタ81,同82と、各ディジタ
ルフィルタの出力をアナログ化するD/Aコンバータ83,同
84と、各D/Aコンバータの出力に含まれるサンプリング
ノイズを除去するアナログフィルタ（ローパスフィル
タ）85,同86と、各ローパスフィルタの出力について後
述する補正を行う補正回路87,同88と、広い周波数範囲
における任意の周波数のローカル信号を発生するシンセ
サイザ89と、シンセサイザ89が出力するローカル信号の
周波数を90゜移相するシフタ90と、補正回路87の出力で
90゜シフタ90の出力を位相変調するミキサ91と、補正回
路88の出力でシンセサイザ89の出力を位相変調するミキ
サ92と、各ミキサの出力を合成し直交位相変調波を出力
する合成器93とで基本的に構成される。
ここに、補正回路（87,88）は、変調信号レベルの調
整、即ち、オフセット補正の他、各ローカル周波数にお
ける直交位相変調波の特性を均一にするために設けられ
る。即ち、この種のディジタル位相変調器は、シンセサ
イザ89にてローカル周波数を広い周波数範囲内の任意の
周波数に設定し、所望の直交位相変調波を得るものであ
るが、その際に直交位相変調波は各周波数において特性
の揃ったものであることが必要である。ところが、90゜
シフタ90やミキサ（91,92）の周波数特性によって変調
振幅誤差や変調位相誤差の発生は不可避である。そこ
で、補正回路（87,88）を設け、これに外部から補正デ
ータを供給して誤差補正を行うのである。なお、この誤
差補正方式には、図示例のように、送信アナログ信号
（ローパスフィルタの出力）を補正データで補正する方
式の他、ミキサ（91,92）や90゜シフタ90のバイアス電
圧を可変して補正する方式が採用される場合がある。
整、即ち、オフセット補正の他、各ローカル周波数にお
ける直交位相変調波の特性を均一にするために設けられ
る。即ち、この種のディジタル位相変調器は、シンセサ
イザ89にてローカル周波数を広い周波数範囲内の任意の
周波数に設定し、所望の直交位相変調波を得るものであ
るが、その際に直交位相変調波は各周波数において特性
の揃ったものであることが必要である。ところが、90゜
シフタ90やミキサ（91,92）の周波数特性によって変調
振幅誤差や変調位相誤差の発生は不可避である。そこ
で、補正回路（87,88）を設け、これに外部から補正デ
ータを供給して誤差補正を行うのである。なお、この誤
差補正方式には、図示例のように、送信アナログ信号
（ローパスフィルタの出力）を補正データで補正する方
式の他、ミキサ（91,92）や90゜シフタ90のバイアス電
圧を可変して補正する方式が採用される場合がある。
（発明が解決しようとする課題） しかしながら、前述した従来の誤差補正方式は、アナロ
グ信号処理方式であるので、高精度の補正を行う場合に
は回路規模が増大し、小形化が困難である。また、構成
素子数が多くなるので、それだけ回路の不安定要素が多
く発生する等の問題がある。
グ信号処理方式であるので、高精度の補正を行う場合に
は回路規模が増大し、小形化が困難である。また、構成
素子数が多くなるので、それだけ回路の不安定要素が多
く発生する等の問題がある。
本発明は、このような問題に鑑みなされたもので、その
目的は、回路の小形化が図れ、かつ、安定的に誤差補正
をなし得るディジタル位相変調器を提供することにあ
る。
目的は、回路の小形化が図れ、かつ、安定的に誤差補正
をなし得るディジタル位相変調器を提供することにあ
る。
（課題を課題するための手段） 前記目的を達成するために、本発明のディジタル位相変
調器は次の如き構成を有する。
調器は次の如き構成を有する。
即ち、本発明のディジタル位相変調器は、２系列のディ
ジタル信号それぞれについてディジタルろ波処理を施す
第１および第２のディジタルフィルタと；前記第１およ
び第２のディジタルフィルタの各出力についてディジタ
ル信号処理を施しオフセット補正の他、変調操作の際に
生ずる振幅誤差および位相誤差の補正を行う処理回路
と；前記処理回路を出力する２系列の補正後ディジタル
信号それぞれをアナログ化する第１および第２のD/A変
換器と；前記第１及び第２のD/A変換器のそれぞれの出
力についてアナログろ波処理を施す第１および第２のア
ナログフィルタと；前記第１および第２のアナログフィ
ルタの各出力を受けて相互に直交するローカル信号にて
位相変調しそれを合成して直交位相変調された被変調信
号を形成する変調回路と；を備え、前記処理回路は、外
部から入力する第１のオフセット補正データと前記第１
および第２のディジタルフィルタの一方の出力とを加算
する第１の加算器、および、外部から入力する第２のオ
フセット補正データと前記第１および第２のディジタル
フィルタの他方の出力とを加算する第２の加算器と；外
部から入力する位相補正データと前記第１および第２の
加算器の一方の出力とを乗算する乗算器と；前記第１お
よび第２の加算器の他方の出力を外部から入力する振幅
補正データで除算する除算器と；前記乗算器の出力と前
記除算器の出力とを加算する第３の加算器と；を備える
ことを特徴とするものである。
ジタル信号それぞれについてディジタルろ波処理を施す
第１および第２のディジタルフィルタと；前記第１およ
び第２のディジタルフィルタの各出力についてディジタ
ル信号処理を施しオフセット補正の他、変調操作の際に
生ずる振幅誤差および位相誤差の補正を行う処理回路
と；前記処理回路を出力する２系列の補正後ディジタル
信号それぞれをアナログ化する第１および第２のD/A変
換器と；前記第１及び第２のD/A変換器のそれぞれの出
力についてアナログろ波処理を施す第１および第２のア
ナログフィルタと；前記第１および第２のアナログフィ
ルタの各出力を受けて相互に直交するローカル信号にて
位相変調しそれを合成して直交位相変調された被変調信
号を形成する変調回路と；を備え、前記処理回路は、外
部から入力する第１のオフセット補正データと前記第１
および第２のディジタルフィルタの一方の出力とを加算
する第１の加算器、および、外部から入力する第２のオ
フセット補正データと前記第１および第２のディジタル
フィルタの他方の出力とを加算する第２の加算器と；外
部から入力する位相補正データと前記第１および第２の
加算器の一方の出力とを乗算する乗算器と；前記第１お
よび第２の加算器の他方の出力を外部から入力する振幅
補正データで除算する除算器と；前記乗算器の出力と前
記除算器の出力とを加算する第３の加算器と；を備える
ことを特徴とするものである。
（作 用） 次に、前記の如く構成される本発明のディジタル位相変
調器の作用を説明する。
調器の作用を説明する。
本発明のディジタル位相変調器では、ディジタルフィル
タとD/A変換器間に加算器、乗算器及び除算器の組合わ
せによる逐次ディジタル処理回路を設け、この処理回路
にてディジタル信号処理によって常時オフセット補正及
び振幅誤差と位相誤差の補正とを行う。
タとD/A変換器間に加算器、乗算器及び除算器の組合わ
せによる逐次ディジタル処理回路を設け、この処理回路
にてディジタル信号処理によって常時オフセット補正及
び振幅誤差と位相誤差の補正とを行う。
斯くして、本発明によれば、複雑で不安定要素を多く含
むアナログ処理方式を改め、ディジタル信号処理方式を
採用したので、安定的に補正操作をなし得る。また、本
発明の処理回路はIC化が可能であり、小形化を図ること
ができる。
むアナログ処理方式を改め、ディジタル信号処理方式を
採用したので、安定的に補正操作をなし得る。また、本
発明の処理回路はIC化が可能であり、小形化を図ること
ができる。
（実 施 例） 以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例に係るディジタル位相変調器
を示す。なお、従来例と同一構成部分には同一符号名称
を付してある。
を示す。なお、従来例と同一構成部分には同一符号名称
を付してある。
本実施例では、従来例における補正回路（87,88）を削
除して、ディジタルフィルタ（81,82）とD/Aコンバータ
（83,84）との間に、（第１の）加算器１と、（第２
の）加算器２と、（第１の）乗算器３と、除算器４と、
（第３の）加算器５とからなる処理回路を設けてある。
なお、図示例では、ディジタルフィルタ81の系が直交系
（Ｐチャネルと称する）であり、ディジタルフィルタ82
の系が同相系（Ｑチャネルと称する）である。
除して、ディジタルフィルタ（81,82）とD/Aコンバータ
（83,84）との間に、（第１の）加算器１と、（第２
の）加算器２と、（第１の）乗算器３と、除算器４と、
（第３の）加算器５とからなる処理回路を設けてある。
なお、図示例では、ディジタルフィルタ81の系が直交系
（Ｐチャネルと称する）であり、ディジタルフィルタ82
の系が同相系（Ｑチャネルと称する）である。
加算器１には、ディジタルフィルタ81の出力データD1と
（第１の）オフセット補正データC1とが入力される。ま
た、加算器２には、ディジタルフィルタ82の出力データ
D2と（第２の）オフセット補正データC2とが入力され
る。今、データD1,同D2は、例えば第２図（１）に示す
如く、符号ビットＳと2-1〜2-7までの７個のデータビッ
トの都合８ビットの桁数を有する。
（第１の）オフセット補正データC1とが入力される。ま
た、加算器２には、ディジタルフィルタ82の出力データ
D2と（第２の）オフセット補正データC2とが入力され
る。今、データD1,同D2は、例えば第２図（１）に示す
如く、符号ビットＳと2-1〜2-7までの７個のデータビッ
トの都合８ビットの桁数を有する。
これにより「＋１」と「−１」間の任意の数値が表され
る。一方、オフセット補正データC1,同C2は、データD1,
同D2に比して非常に小さな値として、例えば第２図
（３）に示す如く、12ビットの桁数であるがその中の下
位４桁（2-8〜2-11）の桁位置に補正値が設定されると
する。そこで、加算器1,同２では、データD1,同D2を12
ビットに拡張し（第２図（２））、その拡張した2-8〜2
-11の桁位置の内容を符号ビットＳに応じて決定し、そ
れにオフセット補正データC1,同２の内容を加算し、12
ビット構成のデータD3,同D4（第２図（４））を形成出
力するのである。データD3はD/Aコンバータ83と除算器
４とへ出力され、また、データD4は乗算器３へ出力され
る。
る。一方、オフセット補正データC1,同C2は、データD1,
同D2に比して非常に小さな値として、例えば第２図
（３）に示す如く、12ビットの桁数であるがその中の下
位４桁（2-8〜2-11）の桁位置に補正値が設定されると
する。そこで、加算器1,同２では、データD1,同D2を12
ビットに拡張し（第２図（２））、その拡張した2-8〜2
-11の桁位置の内容を符号ビットＳに応じて決定し、そ
れにオフセット補正データC1,同２の内容を加算し、12
ビット構成のデータD3,同D4（第２図（４））を形成出
力するのである。データD3はD/Aコンバータ83と除算器
４とへ出力され、また、データD4は乗算器３へ出力され
る。
第３図は、オフセット誤差のみが生ずる場合の補正態様
例を示している。第３図において、直交位相変調波の信
号点は正方形の頂点位置にあるが、ミキサ91と同92にオ
フセット誤差があるときは、位相平面上における正方形
の配置位置は図中破線で示すようにＰ軸とＱ軸からいず
れかの方向へずれることになる。これを図中実線で示す
ように正方形の配置を座標原点に対し正しい位置となる
ように補正するのである。
例を示している。第３図において、直交位相変調波の信
号点は正方形の頂点位置にあるが、ミキサ91と同92にオ
フセット誤差があるときは、位相平面上における正方形
の配置位置は図中破線で示すようにＰ軸とＱ軸からいず
れかの方向へずれることになる。これを図中実線で示す
ように正方形の配置を座標原点に対し正しい位置となる
ように補正するのである。
次に、乗算器３では、加算器２の出力データD4と位相補
正データC3との乗算を行い、その結果たるデータD5を加
算器５へ出力する。ここで、データD4は前述したように
12ビットで構成されるが、データD5に対し、D4≧D5また
はD4＜D5の値となるので、位相補正データC3は20の桁を
有し少なくとも13ビットの桁数が必要である。そこで、
位相補正データC3の桁数を13ビットとすると第４図
（２））、乗算器３では、第４図（１）に示すように、
データD4の符号ビットと2-1ビット間にスペース（値
「０」が挿入される）を設けて桁位置を揃え両者を乗算
する。そして、乗算結果は24ビットの桁数となるが、補
正の精度上必要なビット数、例えば12ビットを上位ビッ
トから取り出し、それをデータD5として加算器５へ出力
する（第４図（３））。
正データC3との乗算を行い、その結果たるデータD5を加
算器５へ出力する。ここで、データD4は前述したように
12ビットで構成されるが、データD5に対し、D4≧D5また
はD4＜D5の値となるので、位相補正データC3は20の桁を
有し少なくとも13ビットの桁数が必要である。そこで、
位相補正データC3の桁数を13ビットとすると第４図
（２））、乗算器３では、第４図（１）に示すように、
データD4の符号ビットと2-1ビット間にスペース（値
「０」が挿入される）を設けて桁位置を揃え両者を乗算
する。そして、乗算結果は24ビットの桁数となるが、補
正の精度上必要なビット数、例えば12ビットを上位ビッ
トから取り出し、それをデータD5として加算器５へ出力
する（第４図（３））。
例えば、第５図に示すように、Ｐチャネルの信号点は正
規の位置にあるが、Ｑチャネルの信号点が振幅を縮小し
た位置にある場合、両チャネルの直交性が崩れ位相誤差
が生ずるので、Ｑチャネルの信号レベルをＡ倍して正規
の位置に補正するのである。
規の位置にあるが、Ｑチャネルの信号点が振幅を縮小し
た位置にある場合、両チャネルの直交性が崩れ位相誤差
が生ずるので、Ｑチャネルの信号レベルをＡ倍して正規
の位置に補正するのである。
なお、以上の説明から明らかなように、Ｑチャネルの信
号点が正規の位置にあり、Ｐチャネルの信号レベルを補
正する場合には、乗算器を加算器１の後段に設ければ良
いことになり、両チャネルにおいて信号レベルを補正す
るときは、両加算器（1,2）の後段にそれぞれ乗算器を
設ければ良いことになる。
号点が正規の位置にあり、Ｐチャネルの信号レベルを補
正する場合には、乗算器を加算器１の後段に設ければ良
いことになり、両チャネルにおいて信号レベルを補正す
るときは、両加算器（1,2）の後段にそれぞれ乗算器を
設ければ良いことになる。
最後に、除算器４と加算器５では、振幅誤差の補正操作
を行う。本実施例では、例えば第７図に示すように、Ｑ
軸に対しＰ軸がＰ′軸の如く傾斜している結果、信号点
配置位置が破線で示すように正方形とならず菱形に近い
形となり、その結果、Ｐ軸上の振幅は正規値であるが、
Ｑ軸上の振幅が第Ｉ象限と第III象限では値「ａ」増加
し、第II象限と第IV象限では値「ａ」減少した場合の補
正を扱っている。
を行う。本実施例では、例えば第７図に示すように、Ｑ
軸に対しＰ軸がＰ′軸の如く傾斜している結果、信号点
配置位置が破線で示すように正方形とならず菱形に近い
形となり、その結果、Ｐ軸上の振幅は正規値であるが、
Ｑ軸上の振幅が第Ｉ象限と第III象限では値「ａ」増加
し、第II象限と第IV象限では値「ａ」減少した場合の補
正を扱っている。
即ち、除算器４では、外部から供給される振幅補正デー
タC4である値「−2N」でもってＰチャネルのデータであ
るデータD3を除算する。Ｐチャネルのデータは正規値を
示すから、これを基準に前記値「ａ」を求めるのであ
る。ここで、データD3は、第２図に示すように、20の桁
を有しないが、データD5が20の桁を有する12ビットのデ
ータであるから、これと整合させるため、除算器４はデ
ータD3を第６図（１）に示すように20の桁（値「０」が
挿入される）を含む12ビットデータにした後に、除算を
行い、12ビットのデータD6を出力する。データD6は「−
D3/2N」であるが、これはデータD3の20の桁を第６図
（２）に示すようにＮビットシフトしたものである。図
示例ではＮ＝７となっている。次いで、加算器５では、
データD5とデータD6の加算を行い、データD7（第６図
（４））を形成する。これはＱチャネルの信号としてD/
Aコンバータ84へ出力される。
タC4である値「−2N」でもってＰチャネルのデータであ
るデータD3を除算する。Ｐチャネルのデータは正規値を
示すから、これを基準に前記値「ａ」を求めるのであ
る。ここで、データD3は、第２図に示すように、20の桁
を有しないが、データD5が20の桁を有する12ビットのデ
ータであるから、これと整合させるため、除算器４はデ
ータD3を第６図（１）に示すように20の桁（値「０」が
挿入される）を含む12ビットデータにした後に、除算を
行い、12ビットのデータD6を出力する。データD6は「−
D3/2N」であるが、これはデータD3の20の桁を第６図
（２）に示すようにＮビットシフトしたものである。図
示例ではＮ＝７となっている。次いで、加算器５では、
データD5とデータD6の加算を行い、データD7（第６図
（４））を形成する。これはＱチャネルの信号としてD/
Aコンバータ84へ出力される。
ここに、データD7は「−D3/2N＋D5」であるが、これ
は、第７図で言えば、第Ｉ象限と第III象限では振幅値Q
1から値「ａ」を減じてＱ軸上の正規値を得、第II象減
と第IV象減では振幅値Q2に値「ａ」を加算してＱ軸上の
正規値を得る操作の内容を示すものである。その結果、
補正後の直交位相変調波の信号点は実線で示すように正
しい正方形の頂点に位置することになる。
は、第７図で言えば、第Ｉ象限と第III象限では振幅値Q
1から値「ａ」を減じてＱ軸上の正規値を得、第II象減
と第IV象減では振幅値Q2に値「ａ」を加算してＱ軸上の
正規値を得る操作の内容を示すものである。その結果、
補正後の直交位相変調波の信号点は実線で示すように正
しい正方形の頂点に位置することになる。
なお、Ｐチャネルの振幅補正も同様の考えでなし得るこ
とは明らかである。
とは明らかである。
（発明の効果） 以上説明したように、本発明のディジタル位相変調器に
よれば、複雑で不安定要素を多く含むアナログ処理方式
を改め、ディジタル信号処理方式を採用したので、安定
的に補正操作をなし得る。また本発明の処理回路はIC化
が可能であり、小形化を図ることができる効果がある。
よれば、複雑で不安定要素を多く含むアナログ処理方式
を改め、ディジタル信号処理方式を採用したので、安定
的に補正操作をなし得る。また本発明の処理回路はIC化
が可能であり、小形化を図ることができる効果がある。
第１図は本発明の一実施例に係るディジタル位相変調器
の構成ブロック図、第２図は加算器１と同２の入出力デ
ータの桁位置を示す図、第３図はオフセット補正の一例
を示す説明図、第４図は乗算器３の入出力データの桁位
置を示す図、第５図は位相補正の一例を示す説明図、第
６図は除算器４と加算器５の入出力データの桁位置を示
す図、第７図は振幅補正の一例を示す説明図、第８図は
従来のディジタル位相変調器の構成ブロック図である。 1,2,5……加算器、３……乗算器、４……除算器、81,82
……ディジタルフィルタ、83,84……D/Aコンバータ、8
5,86……ローパスフィルタ、89……シンセサイザ、90…
…90゜シフタ、91,92……ミキサ、93……合成器。
の構成ブロック図、第２図は加算器１と同２の入出力デ
ータの桁位置を示す図、第３図はオフセット補正の一例
を示す説明図、第４図は乗算器３の入出力データの桁位
置を示す図、第５図は位相補正の一例を示す説明図、第
６図は除算器４と加算器５の入出力データの桁位置を示
す図、第７図は振幅補正の一例を示す説明図、第８図は
従来のディジタル位相変調器の構成ブロック図である。 1,2,5……加算器、３……乗算器、４……除算器、81,82
……ディジタルフィルタ、83,84……D/Aコンバータ、8
5,86……ローパスフィルタ、89……シンセサイザ、90…
…90゜シフタ、91,92……ミキサ、93……合成器。
Claims (1)
- 【請求項１】２系列のディジタル信号それぞれについて
ディジタルろ波処理を施す第１および第２のディジタル
フィルタと；前記第１および第２のディジタルフィルタ
の各出力についてディジタル信号処理を施しオフセット
補正の他、変調操作の際に生ずる振幅誤差および位相誤
差の補正を行う処理回路と；前記処理回路の出力する２
系列の補正後ディジタル信号それぞれをアナログ化する
第１および第２のD/A変換器と；前記第１および第２のD
/A変換器それぞれの出力についてアナログろ波処理を施
す第１および第２のアナログフィルタと；前記第１およ
び第２のアナログフィルタの各出力を受けて相互に直交
するローカル信号にて位相変調しそれを合成して直交位
相変調された被変調信号を形成する変調回路と； を備え、前記処理回路は、外部から入力する第１のオフ
セット補正データと前記第１および第２のディジタルフ
ィルタの一方の出力とを加算する第１の加算器、およ
び、外部から入力する第２のオフセット補正データと前
記第１および第２のディジタルフィルタの他方の出力と
を加算する第２の加算器と；外部から入力する位相補正
データと前記第１および第２の加算器の一方の出力とを
乗算する乗算器と；前記第１および第２の加算器の他方
の出力を外部から入力する振幅補正データで除算する除
算器と；前記乗算器の出力と前記除算器の出力とを加算
する第３の加算器と；を備えることを特徴とするディジ
タル位相変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1076339A JPH06103893B2 (ja) | 1989-03-28 | 1989-03-28 | ディジタル位相変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1076339A JPH06103893B2 (ja) | 1989-03-28 | 1989-03-28 | ディジタル位相変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02254839A JPH02254839A (ja) | 1990-10-15 |
| JPH06103893B2 true JPH06103893B2 (ja) | 1994-12-14 |
Family
ID=13602603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1076339A Expired - Lifetime JPH06103893B2 (ja) | 1989-03-28 | 1989-03-28 | ディジタル位相変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103893B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758791A (ja) * | 1993-08-10 | 1995-03-03 | Nec Corp | キャリアリーク低減回路 |
| JP4557863B2 (ja) * | 2005-10-18 | 2010-10-06 | アンリツ株式会社 | デジタル変調信号発生装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59134950A (ja) * | 1983-01-24 | 1984-08-02 | Nippon Telegr & Teleph Corp <Ntt> | 多値直交振幅変調器 |
-
1989
- 1989-03-28 JP JP1076339A patent/JPH06103893B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02254839A (ja) | 1990-10-15 |
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