JPS5820181B2 - タソウイソウドウキフクチヨウソウチ - Google Patents
タソウイソウドウキフクチヨウソウチInfo
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- JPS5820181B2 JPS5820181B2 JP49110293A JP11029374A JPS5820181B2 JP S5820181 B2 JPS5820181 B2 JP S5820181B2 JP 49110293 A JP49110293 A JP 49110293A JP 11029374 A JP11029374 A JP 11029374A JP S5820181 B2 JPS5820181 B2 JP S5820181B2
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- Japan
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- output
- signal
- rectifier
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
- H04L27/2273—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals associated with quadrature demodulation, e.g. Costas loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0063—Elements of loops
- H04L2027/0067—Phase error detectors
-
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- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0071—Control of loops
- H04L2027/0073—Detection of synchronisation state
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
本発明は、多相PSK方式によるテイジタル信号の伝送
に際し、受信側で同期検波をする為の多相同期復調装置
に関するものである。
に際し、受信側で同期検波をする為の多相同期復調装置
に関するものである。
従来この種の復調装置で、同期検波の為の局部信号(キ
ャリヤー)を再生する方法としては、次に示すものが知
られている。
ャリヤー)を再生する方法としては、次に示すものが知
られている。
(a) 送変調方式
(b) 逓倍方式
(c) Costas Loop方式
勿論これらの方式の組合わせや変形もよく知られている
。
。
第1図に上記a)、(b)、(c)に対応した復調方式
を示す。
を示す。
1は位相差検出器群を示し、相数がn−2m(n、mは
共に正整数)の時、n/2個の位相差検出器から成る。
共に正整数)の時、n/2個の位相差検出器から成る。
2は位相調整器及び位相分配器から成り、1で示される
n / 2個の検出器への局部信号の位相を調整して、
更に所定の位相で供給する為のものである。
n / 2個の検出器への局部信号の位相を調整して、
更に所定の位相で供給する為のものである。
2′は2から位相調整器を除いたもの、又2“は2′に
π/nの固定位相推移器を加えたものである。
π/nの固定位相推移器を加えたものである。
3及び31は電圧制御発振器VCO14及び4′は位相
差検出器、5は低域通−過型ループフィルタ、6はn組
込変調器、7は遅延素子、8は周波数逓降器、9は周波
数逓倍器、10は直流掛算器をそれぞれ表わす。
差検出器、5は低域通−過型ループフィルタ、6はn組
込変調器、7は遅延素子、8は周波数逓降器、9は周波
数逓倍器、10は直流掛算器をそれぞれ表わす。
但し、8゜9の逓降数、逓倍数は入力信号の変調相数n
に等としい。
に等としい。
(a)の送変調方式では、1,2,6又は7での位相推
移を補正する機能がない為、1の出力での波形劣化ひい
ては誤り率特性、同期引込特性の劣化なきだす。
移を補正する機能がない為、1の出力での波形劣化ひい
ては誤り率特性、同期引込特性の劣化なきだす。
又相数nが増えるに従い送変調器の構1成が困難になる
。
。
(b)の逓倍方式では、9から2に到る過程での位相変
動が1に於ける出力での波形劣化を生じせしめ、誤り率
特性の劣化をきたす。
動が1に於ける出力での波形劣化を生じせしめ、誤り率
特性の劣化をきたす。
又相数nが増えるに従い9から8に到る回路の構成が困
難になる。
難になる。
総じて(a)、(b)両方式共高周波帯1での信号処理
が多(、回路技術的にも困難な要素を多く含む。
が多(、回路技術的にも困難な要素を多く含む。
(e)のCo5tas Loop方式は上1iffia
)、(b)の欠点を克服した方式と云えるが直流掛算器
の安定なものが得にくいこと、及び10位相差検出器が
他の方式に比し2倍数必要であることがあげ2られる。
)、(b)の欠点を克服した方式と云えるが直流掛算器
の安定なものが得にくいこと、及び10位相差検出器が
他の方式に比し2倍数必要であることがあげ2られる。
以上の理由から、技術的にみて比較的無難な(a)、(
b)又はケースバイケースてia)、(b)の組合わせ
た方式が従来最も多く使われてきた。
b)又はケースバイケースてia)、(b)の組合わせ
た方式が従来最も多く使われてきた。
本発明の目的は従来の諸方式に於ける上記欠点2を除去
し、安定に、かつ経済的な位相同期装置を得ることであ
り、位相同期過程での重要な信号処理は、実現が容易な
ベースバンド回路及びディジタル回路で遂行されるので
IC化が容易であり、装置の経済性、小型化、信頼性が
著しく向上するjのみならず、高周波回路に於ける位相
変動を自動的に補正しかつ位相差検出器及び高周波回路
の数を増やすことなく、然も従来と同等もしくはそれ以
上の同期引込特性が実現される。
し、安定に、かつ経済的な位相同期装置を得ることであ
り、位相同期過程での重要な信号処理は、実現が容易な
ベースバンド回路及びディジタル回路で遂行されるので
IC化が容易であり、装置の経済性、小型化、信頼性が
著しく向上するjのみならず、高周波回路に於ける位相
変動を自動的に補正しかつ位相差検出器及び高周波回路
の数を増やすことなく、然も従来と同等もしくはそれ以
上の同期引込特性が実現される。
本発明によれば、電圧制御発振器と、n相位相。
変調波入力信号(1>8 : n=2” :m、nは正
の整数)と前記発振器の出力信号とを比較してこれらの
位相差を検出するn / 2個の位相検波器と、前記発
振器の出力信号あるいは前記位相変調波人力信号。
の整数)と前記発振器の出力信号とを比較してこれらの
位相差を検出するn / 2個の位相検波器と、前記発
振器の出力信号あるいは前記位相変調波人力信号。
位相ヶ2に、、シア7(k−6,1,2、・・・・・・
、−一1)移相するn/2個の移相器と、前記位相検波
器の出力をそれぞれ絶対値変換する12個の整流回路と
、前記整流回路のうち、前記移1 相姦において−πラジアン(1=0.2、・・・・・−
1m−2)移相する移相器に対応する整流回路に接続さ
れ、n/4個の整流回路の出力の和をとる第1の加算回
路と、前記整流回路のうち、前記移相器におい−Cす、
、ヮアy(p−t、31900801、m−1)移相器
に対応する整流回路に接続され、n/4個の整流回路の
出力の和をとる第2の加算回路と、前記第1の加算回路
の出力と前記第2の加算回路の出力との差の信号および
その逆極性の4π 信号を、−ラジアン周期を有する位相誤差情報を含む準
位誤差信号として出力する準誤差信号形成回路と、前記
位相検波器の出力をアナログ−デジタル変換するn/2
個の変換器と、前記変換器4π の出力により一ラジアン周期で極性が反転するパルスを
形成する論理回路と、前記論理回路の出力により前記準
誤差信号形成回路の出力を選択し2π て前記発振器に−ラジアン周期の位相誤差信号を供給す
るゲート回路とを含む多相同期復調装置が得られる。
、−一1)移相するn/2個の移相器と、前記位相検波
器の出力をそれぞれ絶対値変換する12個の整流回路と
、前記整流回路のうち、前記移1 相姦において−πラジアン(1=0.2、・・・・・−
1m−2)移相する移相器に対応する整流回路に接続さ
れ、n/4個の整流回路の出力の和をとる第1の加算回
路と、前記整流回路のうち、前記移相器におい−Cす、
、ヮアy(p−t、31900801、m−1)移相器
に対応する整流回路に接続され、n/4個の整流回路の
出力の和をとる第2の加算回路と、前記第1の加算回路
の出力と前記第2の加算回路の出力との差の信号および
その逆極性の4π 信号を、−ラジアン周期を有する位相誤差情報を含む準
位誤差信号として出力する準誤差信号形成回路と、前記
位相検波器の出力をアナログ−デジタル変換するn/2
個の変換器と、前記変換器4π の出力により一ラジアン周期で極性が反転するパルスを
形成する論理回路と、前記論理回路の出力により前記準
誤差信号形成回路の出力を選択し2π て前記発振器に−ラジアン周期の位相誤差信号を供給す
るゲート回路とを含む多相同期復調装置が得られる。
第2図に本発明による復調方式の簡単化したブロック図
を示す。
を示す。
L2’、3及び5については、第1図のそれらと同じ機
能を有する。
能を有する。
11はn/2個の両波整流回路群を、12は各々n/4
個の入力のアナログ和をとる2個の加算器群を、13は
差分演算増幅器を、14はn/2個のA−D(アナログ
→ディジタル)変換器群をそれぞれ示す。
個の入力のアナログ和をとる2個の加算器群を、13は
差分演算増幅器を、14はn/2個のA−D(アナログ
→ディジタル)変換器群をそれぞれ示す。
又15は論理演算器、16はアナログスイッチを示す。
第3図は本発明をn=3の場合について具体化した一例
である。
である。
101〜104は前図までの1を具体化したものであり
位相検出器を表わす。
位相検出器を表わす。
201〜204は2′を具体化したもので位相分配器を
示し、順番に0、n/4、π/2.3π/4の固定位相
推移を与える。
示し、順番に0、n/4、π/2.3π/4の固定位相
推移を与える。
111〜114は第2図の11を具体化したもので両波
整流回路もしくは絶対値検出器を示す。
整流回路もしくは絶対値検出器を示す。
121,122は第2図の12を具体化したものでアナ
ログ加算器を示す。
ログ加算器を示す。
131は13を具体化したもので差動演算増幅器を示し
、正規の差分演算出力の他にその補出力(逆極性出力)
をも有し準位相誤差信号E1jE2を出力する。
、正規の差分演算出力の他にその補出力(逆極性出力)
をも有し準位相誤差信号E1jE2を出力する。
141〜144は14を具体化したものでそれぞれ10
1〜104出力のアナログ信号を論理1又はOの2値を
もつディジタル信号に変換するものである。
1〜104出力のアナログ信号を論理1又はOの2値を
もつディジタル信号に変換するものである。
151は15を具体化したもので141〜144からの
4個のディジタル信号の排他的論理和をとる回路を表わ
す。
4個のディジタル信号の排他的論理和をとる回路を表わ
す。
161は151出力に従って131の岡山力のどちらか
を選択する切替回路を示す。
を選択する切替回路を示す。
又入力信号の位相をθ(1)、3のVCOの出力の位相
なφ(1)、その差θ(1)−φ(1)−ψ(1)とす
る。
なφ(1)、その差θ(1)−φ(1)−ψ(1)とす
る。
更にAi、 Bi、Ci、Dj、 E j、 F、 H
(i= 1.2.3.4;j−1,2)は、それぞれ第
3図に示した箇所の波形を示す。
(i= 1.2.3.4;j−1,2)は、それぞれ第
3図に示した箇所の波形を示す。
第4図は、横軸にψ−〇−φを、縦軸に上記各部の出力
レベルをそれぞれとって、第3図の動作説明をしたもの
である。
レベルをそれぞれとって、第3図の動作説明をしたもの
である。
第3図の各部の動作は、第4図の出力波形から明らかで
ある。
ある。
Hの微小電圧増分△VHに対し、43のVCOの微小周
波数変化△fを正にするか負鉦するかはVCO単体で決
められる問題であり、その選択により第4図の引込位相
として示した各点に引込むことは周知の位相同期回路の
解析より明らかである。
波数変化△fを正にするか負鉦するかはVCO単体で決
められる問題であり、その選択により第4図の引込位相
として示した各点に引込むことは周知の位相同期回路の
解析より明らかである。
或いは161によるE1/E2の切替を逆にすることに
よりHの波形は極性が反転するからこれにより引込点を
確定することも可能である。
よりHの波形は極性が反転するからこれにより引込点を
確定することも可能である。
更に最後的にHなる波形を得る目的で、第2図の12.
14,15.16を一体化したりその順序を入れ換えた
りすることは容易に考えられるところである。
14,15.16を一体化したりその順序を入れ換えた
りすることは容易に考えられるところである。
第3図はもとより、第2図も本発明の動作説明の為に書
き下ろした図面であり本発明の及ぶ範囲はこの限りでは
な℃・。
き下ろした図面であり本発明の及ぶ範囲はこの限りでは
な℃・。
次に第3図にて
D1=A1+A3+A5+・−・・−+An/2−1D
2= A2+A4+ A6−+−−−+ An / 2
F=C1のC2■C3■・・・・・・■Cn/2但し■
は排他的論理和又は2を法とする論理和を示す。
2= A2+A4+ A6−+−−−+ An / 2
F=C1のC2■C3■・・・・・・■Cn/2但し■
は排他的論理和又は2を法とする論理和を示す。
とおき、第4図に準じて各部の動作をおっていけば本発
明が相数n=2m(n、m:正整数n≧4)に一般化さ
れることは明らかである。
明が相数n=2m(n、m:正整数n≧4)に一般化さ
れることは明らかである。
近来ディジタル通信の進歩は著しいものがあり、多相化
、高速化の傾向を強めている。
、高速化の傾向を強めている。
多相化すればする程合回路の位相変動は小さく抑圧する
必要があり又高速化した場合には搬送周波数も高(選ば
れるので搬送周波数回路の構成も複雑化して高価なもの
となる。
必要があり又高速化した場合には搬送周波数も高(選ば
れるので搬送周波数回路の構成も複雑化して高価なもの
となる。
この様な問題に対して本方式は□極めて有効な解決手段
となるものである。
となるものである。
第1図は従来の方式の構成図を、第2図は本発明の構成
図を、第3図はn=sの場合の本発明による具体例を、
第4図は第3図の動作説明図をそれぞれ示す。 1:位相差検出器群:2,2’、2“:位相調整器又は
位相分配器;3t3’:電圧制御発振器;4,4仕位相
差検出器:5:ループフィルタ;6:送変調器;γ:遅
延素子:8:周波数逓降器:9:周波数逓倍器:10:
直流掛算器;)11:両波整流器;12:2個のアナロ
グ加算器:13:差分演算増幅器;14:アナログ→デ
ィジナル変換器;15:論理演算器:16:アナログス
イッチ。
図を、第3図はn=sの場合の本発明による具体例を、
第4図は第3図の動作説明図をそれぞれ示す。 1:位相差検出器群:2,2’、2“:位相調整器又は
位相分配器;3t3’:電圧制御発振器;4,4仕位相
差検出器:5:ループフィルタ;6:送変調器;γ:遅
延素子:8:周波数逓降器:9:周波数逓倍器:10:
直流掛算器;)11:両波整流器;12:2個のアナロ
グ加算器:13:差分演算増幅器;14:アナログ→デ
ィジナル変換器;15:論理演算器:16:アナログス
イッチ。
Claims (1)
- 【特許請求の範囲】 1 電圧制御発振器と、n相位相変調波入力信号(n>
8 ;n=2m:m、nは正の整数)と前記発振器の出
力信号とを比較してこれらの位相差を検出するn /
2個の位相検波器と、前記発振器の出力信号あるいは前
記位相変調波入力信号の位相k を−πラジアン(k−0、■、2、・・・・・・、−−
2 1)移相するn/2個の移相器と、前記位相検波器の出
力をそれぞれ絶対値変換するn / 2個の整流回路と
、前記整流回路のうち、前記移相器にお1 いて−πラジアン(l−0,2、・・・・・・−−2)
2 移相する移相器に対応する整流回路に接続され、n /
4個の整流回路の出力の和をとる第1の加算回路と、
前記整流回路のうち、前記移相器におい2p −、。 て−πフシアン(p−1,3、・・・・−・、−−1)
2 移相器に対応する整流回路に接続され、n/4個の整流
回路の出力の和をとる第2の加算回路と、前記第1の加
算回路の出力と前記第2の加算回路の出力との差の信号
およびその逆極性の信号を、4π 一ラジアン周期を有する位相誤差情報を含む単位相誤差
信号として出力する準誤差信号形成回路と、前記位相検
波器の出力をアナログ−デジタル変換するn/2個の変
換器と、前記変換器の出力4π により−ラジアン周期で極性が反転するパルスを形成す
る論理回路と、前記論理回路の出力により前記準誤差信
号形成回路の出力を選択して前記2π 発振器に一ラジアン周期の位相誤差信号を供給するゲー
ト回路とを含む多相位相同期復調装置。 2 前記論理回路が排他的論理和回路で構成されている
ことを特徴とする特許請求の範囲第1項記載の多相位相
同期復調装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49110293A JPS5820181B2 (ja) | 1974-09-25 | 1974-09-25 | タソウイソウドウキフクチヨウソウチ |
US05/616,462 US3983499A (en) | 1974-09-25 | 1975-09-24 | Multi-phase PSK demodulator |
CA236,374A CA1067587A (en) | 1974-09-25 | 1975-09-25 | Multi-phase psk demodulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49110293A JPS5820181B2 (ja) | 1974-09-25 | 1974-09-25 | タソウイソウドウキフクチヨウソウチ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5136865A JPS5136865A (ja) | 1976-03-27 |
JPS5820181B2 true JPS5820181B2 (ja) | 1983-04-21 |
Family
ID=14532010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP49110293A Expired JPS5820181B2 (ja) | 1974-09-25 | 1974-09-25 | タソウイソウドウキフクチヨウソウチ |
Country Status (3)
Country | Link |
---|---|
US (1) | US3983499A (ja) |
JP (1) | JPS5820181B2 (ja) |
CA (1) | CA1067587A (ja) |
Families Citing this family (16)
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---|---|---|---|---|
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US4027265A (en) * | 1976-06-03 | 1977-05-31 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Unbalanced quadriphase demodulator |
US4169246A (en) * | 1976-12-06 | 1979-09-25 | Motorola, Inc. | Digital carrier correction circuit |
US4121050A (en) * | 1977-02-02 | 1978-10-17 | The United States Of America As Represented By The Secretary Of The Air Force | Differential tri-phase shift keyed modulation |
US4168470A (en) * | 1977-02-15 | 1979-09-18 | The United States Of America As Represented By The Secretary Of The Air Force | Two-bit A/D conversion apparatus without a signal derived automatic gain control |
US4146841A (en) * | 1977-09-28 | 1979-03-27 | Harris Corporation | Technique for combatting jitter in multiple phase transmission system |
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US4715047A (en) * | 1986-04-04 | 1987-12-22 | Harris Corporation | Digital differential phase shift keyed demodulator |
JP2586169B2 (ja) * | 1990-03-06 | 1997-02-26 | 日本電気株式会社 | 復調システム |
FR2689712B1 (fr) * | 1992-04-03 | 1994-08-19 | Alcatel Telspace | Dispositif de démodulation de signaux numériques modulés selon une technique à constellations de modulation alternées. |
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-
1974
- 1974-09-25 JP JP49110293A patent/JPS5820181B2/ja not_active Expired
-
1975
- 1975-09-24 US US05/616,462 patent/US3983499A/en not_active Expired - Lifetime
- 1975-09-25 CA CA236,374A patent/CA1067587A/en not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4855647A (ja) * | 1971-11-12 | 1973-08-04 |
Also Published As
Publication number | Publication date |
---|---|
JPS5136865A (ja) | 1976-03-27 |
CA1067587A (en) | 1979-12-04 |
US3983499A (en) | 1976-09-28 |
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